KR20170008348A - 표시 장치 - Google Patents

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Abstract

본 발명은 쉬프트 레지스터의 신뢰성을 높일 수 있는 표시 장치에 관한 것으로, 게이트 신호에 의해 구동되는 게이트 라인을 포함하는 표시 패널; 클럭 신호를 제공하는 클럭 제공부; 클럭 제공부로부터의 클럭 신호를 근거로 게이트 신호를 생성하는 스테이지를 포함하는 쉬프트 레지스터; 및 쉬프트 레지스터 및 클럭 제공부 중 적어도 하나로부터 발생된 전류를 근거로 제어 전압을 생성하고, 제어 전압을 스테이지의 적어도 하나의 스위칭 소자로 공급하는 제어 전압 생성부를 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 특히 쉬프트 레지스터의 신뢰성을 높일 수 있는 표시 장치에 대한 것이다.
액정 표시 장치(liquid crystal display, LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(flat panel display, FPD) 중 하나로서 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어진다. 액정 표시 장치는 두 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치의 게이트 라인들은 쉬프트 레지스터에 의해 구동된다.
쉬프트 레지스터는 복수의 스위칭 소자들을 포함한다. 쉬프트 레지스터의 구동 시간이 증가할수록 스위칭 소자들의 게이트 전극들에 가해지는 스트레스는 증가한다. 이러한 스트레스에 의해 스위칭 소자의 문턱 전압이 점진적으로 증가하거나 또는 증가할 수 있다. 즉, 스위칭 소자들의 문턱 전압이 쉬프트될 수 있다.
또한, 쉬프트 레지스터의 제조 공정 과정 중 공정 오류 등으로 인해 스위칭 소자들의 문턱 전압이 처음부터 비정상적으로 크거나 작을 수 있다.
이와 같이 스위칭 소자들의 문턱 전압이 변화하면 스위칭 소자들이 제대로 턴-온되지 않거나 또는 스위칭 소자들의 오프 전류(누설 전류)가 증가하여 쉬프트 레지스터의 출력이 비정상적으로 발생될 수 있다.
본 발명은 상기와 같은 문제점을 해결할 수 있는 쉬프트 레지스터를 구비한 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 게이트 신호에 의해 구동되는 게이트 라인을 포함하는 표시 패널; 클럭 신호를 제공하는 클럭 제공부; 클럭 제공부로부터의 클럭 신호를 근거로 게이트 신호를 생성하는 스테이지를 포함하는 쉬프트 레지스터; 및 쉬프트 레지스터 및 클럭 제공부 중 적어도 하나로부터 발생된 전류를 근거로 제어 전압을 생성하고, 제어 전압을 스테이지의 적어도 하나의 스위칭 소자로 공급하는 제어 전압 생성부를 포함한다.
제어 전압 생성부는 전류의 크기에 따라 제어 전압의 크기를 조절한다.
제어 전압 생성부는 적어도 한 프레임 기간 동안 누적된 전류의 크기를 근거로 제어 전압의 크기를 조절한다.
클럭 제공부는, 온 전압을 생성하는 온 전압 생성부; 및 온 전압 및 오프 전압을 근거로 클럭 신호를 생성하는 클럭 생성부를 포함한다.
제어 전압 생성부는, 온 전압 생성부의 출력 단자와 클럭 생성부의 입력 단자 사이의 전류를 감지하는 전류 감지부; 및 전류 감지부로부터의 전류에 대응되는 감지 전압을 근거로 제어 전압을 선택하여 서브 게이트 전극으로 출력하는 제어 전압 선택부를 포함한다.
제어 전압 생성부는, 전류 감지부로부터의 전류를 미리 설정된 기간 동안 적분하여 감지 전압을 생성하고, 감지 전압을 제어 전압 선택부로 공급하는 적분기를 더 포함한다.
제어 전압 생성부는, 적분기로부터의 감지 전압을 디지털로 변환하여 제어 전압 선택부로 공급하는 아날로그-디지털 변환기를 더 포함한다.
적어도 하나의 스위칭 소자는, 직류 전원인 오프 전압이 인가되는 소스 전극 또는 드레인 전극; 및 제어 전압이 인가되는 서브 게이트 전극을 포함한다.
적어도 하나의 스위칭 소자는, 스테이지의 출력 단자에 접속된 게이트 전극 및 제어 전압이 인가되는 서브 게이트 전극을 포함하며, 인버터 노드와 스테이지의 오프 전압 입력 단자 사이에 연결된 제 1 인버터 스위칭 소자; 스테이지의 출력 단자에 접속된 게이트 전극 및 제어 전압이 인가되는 서브 게이트 전극을 포함하며, 스테이지의 리세트 노드와 스테이지의 오프 전압 입력 단자 사이에 연결된 제 2 인버터 스위칭 소자; 스테이지의 리세트 제어 단자에 접속된 게이트 전극 및 제어 전압이 인가되는 서브 게이트 전극을 포함하며, 스테이지의 세트 노드와 스테이지의 오프 전압 입력 단자 사이에 연결된 리세트 스위칭 소자; 스테이지의 리세트 노드에 접속된 게이트 전극 및 제어 전압이 인가되는 서브 게이트 전극을 포함하며, 스테이지의 출력 단자와 스테이지의 오프 전압 입력 단자 사이에 연결된 제 1 출력 방전 스위칭 소자; 및 스테이지의 리세트 제어 단자에 접속된 게이트 전극 및 제어 전압이 인가되는 서브 게이트 전극을 포함하며, 스테이지의 출력 단자와 오프 전압 입력 단자 사이에 연결된 제 2 출력 방전 스위칭 소자 중 적어도 하나를 포함한다.
스테이지의 출력 단자는 게이트 신호가 출력되는 게이트 출력 단자 및 캐리 신호가 출력되는 캐리 출력 단자 중 어느 하나이고; 스테이지의 오프 입력 단자는 제 1 오프 전압이 인가되는 제 1 오프 입력 단자 및 제 2 오프 전압이 인가되는 제 2 오프 전압 입력 단자 중 하나이다.
제 1 오프 전압은 상기 제 2 오프 전압보다 작고, 제어 전압은 제 1 오프 전압보다 작다.
스테이지는, 선택 제어 신호를 근거로 클럭 신호 및 제어 전압 중 어느 하나를 선택하여 다른 적어도 하나의 스위칭 소자로 공급하는 출력 제어부를 더 포함한다.
선택 제어 신호는 세트 노드의 전압, 리세트 노드의 전압 및 클럭 신호에 대하여 반전된 다른 클럭 신호 중 적어도 2개를 포함한다.
출력 제어부는, 스테이지의 세트 노드에 접속된 게이트 전극을 포함하며, 스테이지의 제 1 클럭 입력 단자와 다른 적어도 하나의 스위칭 소자의 서브 게이트 전극 사이에 연결된 제 1 제어 스위칭 소자; 및 스테이지의 리세트 노드 및 스테이지의 제 2 클럭 입력 단자 중 어느 하나에 접속된 게이트 전극을 포함하며, 다른 적어도 하나의 스위칭 소자의 서브 게이트 전극과 제 1 클럭 입력 단자 사이에 연결된 제 2 제어 스위칭 소자를 포함한다.
출력 제어부는, 리세트 노드에 접속된 게이트 전극을 포함하며, 상기 제 1 제어 스위칭 소자와 제 2 제어 스위칭 소자 사이에 연결된 제 3 제어 스위칭 소자를 더 포함한다.
출력 제어부는, 세트 노드에 접속된 게이트 전극을 포함하며, 제 2 제어 스위칭 소자와 제 3 제어 스위칭 소자 간의 노드와 제 1 클럭 입력 단자 사이에 연결된 제 4 제어 스위칭 소자를 더 포함한다.
출력 제어부는, 다른 적어도 하나의 스위칭 소자의 서브 게이트 전극과 스테이지의 제 1 오프 전압 입력 단자 사이에 접속된 커패시터를 더 포함한다.
다른 적어도 하나의 스위칭 소자는, 스테이지의 세트 노드에 접속된 게이트 전극 및 출력 제어부로부터 선택된 출력이 인가되는 서브 게이트 전극을 포함하며, 스테이지의 클럭 입력 단자와 스테이지의 게이트 출력 단자 사이에 연결된 게이트 출력 스위칭 소자; 세트 노드에 접속된 게이트 전극 및 출력 제어부로부터 선택된 출력이 인가되는 서브 게이트 전극을 포함하며, 클럭 입력 단자와 스테이지의 캐리 출력 단자 사이에 접속된 캐리 출력 스위칭 소자; 및 스테이지의 세트 제어 단자에 접속된 게이트 전극 및 출력 제어부로부터 선택된 출력이 인가되는 서브 게이트 전극을 포함하며, 세트 제어 단자와 세트 노드 사이에 연결된 세트 스위칭 소자 중 적어도 하나를 포함한다.
본 발명에 따른 표시 장치는 다음과 같은 효과를 제공한다.
첫째, 쉬프트 레지스터로부터 발생된 전류량에 따라 다른 크기의 제어 전압이 스위칭 소자들로 인가된다. 제어 전압은 스위칭 소자들의 문턱 전압의 증가 또는 감소 추세를 약화시킨다. 따라서, 스위칭 소자들의 문턱 전압이 안정화될 수 있다.
둘째, 출력 기간에 출력 스위칭 소자의 서브 게이트 전극으로 고전압 레벨을 갖는 클럭 신호가 인가되는 반면, 홀딩 기간에 출력 스위칭 소자의 서브 게이트 전극으로 저전압 레벨을 갖는 제어 전압이 인가된다. 따라서, 출력 기간에 출력 스위칭 소자의 구동 능력이 향상되는 반면, 홀딩 기간에 출력 스위칭 소자의 홀딩 능력이 향상된다. 이에 따라, 출력 기간에 게이트 신호 및 캐리 신호가 정상적으로 발생되고, 홀딩 기간에 누설 전류가 최소화될 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 나타낸 도면이다.
도 2는 도 1의 게이트 드라이버에 포함된 쉬프트 레지스터에 대한 블록 구성도이다.
도 3은 도 2의 쉬프트 레지스터에 공급되는 각종 신호들 및 쉬프트 레지스터로부터 출력되는 신호들의 파형을 나타낸 도면이다.
도 4는 도 1의 클럭 제공부 및 제어 전압 생성부에 대한 블록 구성도이다.
도 5는 도 2의 제 n 스테이지에 대한 상세 구성도이다.
도 6a 내지 도 6d는 제 n 스테이지의 기간별 동작을 설명하기 위한 도면이다.
도 7은 도 2의 제 n 스테이지에 대한 다른 구성도이다.
도 8은 도 2의 제 n 스테이지에 대한 또 다른 구성도이다.
도 9는 도 2의 제 n 스테이지에 대한 또 다른 구성도이다.
도 10은 도 2의 제 n 스테이지에 대한 또 다른 구성도이다.
도 11은 도 2의 제 n 스테이지에 대한 또 다른 구성도이다.
도 12는 도 5의 제 n 스테이지에 입력되는 제 1 클럭 신호 및 제어 전압의 파형, 그리고 제 n 스테이지에서 캐리 출력 단자의 전압, 출력 제어부의 출력 단자의 전압, 피드백 노드의 전압에 대한 파형을 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 그에 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 12를 참조하여, 본 발명의 한 실시예에 따른 표시 장치에 대하여 상세히 설명한다. 한편, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 나타낸 도면이다.
본 발명의 표시 장치(500)는 도 1에 도시된 바와 같이, 표시 패널(105), 데이터 드라이버(271), 게이트 드라이버(266), 회로 기판(400), 클럭 제공부(700) 및 제어 전압 생성부(800)를 포함한다.
표시 패널(105)은 표시 영역(105a)과 비표시 영역(105b)으로 구분된다.
표시 패널(105)은 액정 패널 또는 유기 발광 다이오드 패널 등과 같은 다양한 종류의 표시 장치에 사용되는 패널일 수 있다.
표시 패널(105)은, 복수의 데이터 라인들(DL1 내지 DLj), 복수의 게이트 라인들(GL1 내지 GLi) 및 복수의 화소들(PX11 내지 PXij)을 포함한다. 여기서, i 및 j는 각각 1보다 큰 자연수이다.
데이터 라인들(DL1 내지 DLj)은 게이트 라인들(GL1 내지 GLi)과 교차한다. 데이터 라인들(DL1 내지 DLj)은 비표시 영역(105b)으로 연장되어 데이터 드라이버(271)에 접속된다.
데이터 드라이버(271)는 복수의 데이터 구동 집적회로들(310_1, 310_2, ... 310_k)을 포함한다. 데이터 구동 집적회로들(310_1, 310_2, ... 310_k)은 타이밍 컨트롤러로부터 디지털 영상 데이터 신호들 및 데이터 제어신호를 공급받는다. 데이터 구동 집적회로들(310_1, 310_2, ... 310_k)은 데이터 제어신호에 따라 디지털 영상 데이터 신호들을 샘플링한 후에, 매 수평기간마다 한 수평 라인에 해당하는 샘플링 영상 데이터 신호들을 래치하고 래치된 영상 데이터 신호들을 데이터 라인들(DL1 내지 DLj)에 공급한다. 즉, 데이터 구동 집적회로들(310_1, 310_2, ... 310_k)은 타이밍 컨트롤러로부터의 디지털 영상 데이터 신호들을 전원 공급부(605)로부터 입력되는 감마전압을 이용하여 아날로그 영상 신호들로 변환하여 데이터 라인들(DL1 내지 DLj)로 공급한다.
각 데이터 구동 집적회로(310_1, 310_2, ... 310_k)는 데이터 캐리어(320_1, 320_2, ..., 320_k)에 실장된다. 데이터 캐리어들(320_1, 320_2, ..., 320_k)은 회로 기판(400)과 표시 패널(105) 사이에 접속된다. 예를 들어, 데이터 캐리어들(320_1, 320_2, ..., 320_k) 각각은 회로 기판(400)과 표시 패널(105)의 비표시 영역(105b) 사이에 전기적으로 연결될 수 있다.
회로 기판(400)에 전술된 타이밍 컨트롤러 및 전원 공급부(605)가 위치할 수 있는 바, 데이터 캐리어(320_1, 320_2, ..., 320_k)는 타이밍 컨트롤러 및 전원 공급부(605)로부터의 각종 신호들을 데이터 구동 집적회로(310_1, 310_2, ..., 310_k)로 전송하는 입력 배선들과 그 데이터 구동 집적회로(310_1, 310_2, ..., 310_k)로부터 출력된 영상 데이터 신호들을 해당 데이터 라인들(DL1 내지 DLj)로 전송하는 출력 배선들을 포함한다. 한편, 적어도 하나의 캐리어(320_1)는 타이밍 컨트롤러 및 전원 공급부(605)로부터의 각종 신호들을 게이트 드라이버(266)로 전송하기 위한 보조 배선들(944)을 더 포함할 수 있는 바, 이 보조 배선들(944)은 표시 패널(105)에 위치한 패널 배선들(911)에 연결된다. 이 패널 배선들(911)은 보조 배선들(944)과 게이트 드라이버(266)를 서로 연결한다. 패널 배선들(911)은 라인-온-글라스(line-on-glass) 방식으로 표시 패널(101)의 비표시 영역(105b) 상에 형성될 수 있다.
화소들(PX11 내지 PXij)은 표시 패널(105)의 표시 영역(105a)에 위치한다. 화소들(PX11 내지 PXij)은 행렬 형태로 배열된다. 화소들(PX11 내지 PXij)은 적색 영상을 표시하는 적색 화소, 녹색 영상을 표시하는 녹색 화소 및 청색 영상을 표시하는 청색 화소로 구분된다. 이때, 수평 방향으로 인접한 적색 화소, 녹색 화소 및 청색 화소는 하나의 단위 영상을 표시하기 위한 단위 화소가 될 수 있다.
제 p 수평라인(p는 1 내지 i 중 어느 하나)을 따라 배열된 j개의 화소들(이하, 제 p 수평라인 화소들)은 제 1 내지 제 j 데이터 라인들(DL1 내지 DLj) 각각에 개별적으로 접속된다. 아울러, 이 제 p 수평라인 화소들은 제 p 게이트 라인에 공통으로 접속된다. 이에 따라, 제 p 수평라인 화소들은 제 p 게이트 신호를 공통으로 공급받는다. 즉, 동일 수평라인 상에 배열된 j개의 화소들은 모두 동일한 게이트 신호를 공급받지만, 서로 다른 수평라인 상에 위치한 화소들은 서로 다른 게이트 신호를 공급받는다. 여기서, p는 1보다 크거나 같고 i보다 작거나 같은 자연수이다.
각 화소는, 도시되지 않았지만, 화소 트랜지스터, 액정용량 커패시터 및 보조용량 커패시터를 포함할 수 있다. 화소 트랜지스터는 박막 트랜지스터(Thin Film Transistor)이다.
화소 트랜지스터는 게이트 라인으로부터의 게이트 신호에 따라 턴-온된다. 턴-온된 화소 트랜지스터는 데이터 라인으로부터 제공된 아날로그 영상 데이터 신호를 액정용량 커패시터 및 보조용량 커패시터로 공급한다.
액정용량 커패시터는 서로 대향하여 위치한 화소 전극과 공통 전극을 포함한다.
보조용량 커패시터는 서로 대향하여 위치한 화소 전극과 대향 전극을 포함한다. 여기서, 대향 전극은 전단 게이트 라인 또는 공통 전압을 전송하는 전송 라인일 수 있다.
게이트 라인들(GL1 내지 GLi)은 게이트 드라이버(266)에 의해 구동되는 바, 게이트 드라이버(266)는 쉬프트 레지스터를 포함한다.
클럭 제공부(700)는 클럭 신호들을 제공한다. 클럭 제공부(700)는 회로 기판(400) 상에 위치할 수 있다.
제어 전압 생성부(800)는 제어 전압을 생성한다. 제어 전압 생성부(800)는 회로 기판(400) 상에 위치할 수 있다. 제어 전압 생성부(800)는 쉬프트 레지스터 및 클럭 제공부(700) 중 적어도 하나로부터 발생된 전류를 근거로 제어 전압을 생성한다.
클럭 제공부(700)로부터의 클럭 신호들, 제어 전압 생성부(800)로부터의 제어 전압 및 전원 공급부(605)로부터의 오프 전압들은 보조 패선들(944) 및 패널 배선들(911)을 통해 게이트 드라이버(266)의 쉬프트 레지스터에 공급된다.
도 2는 도 1의 게이트 드라이버에 포함된 쉬프트 레지스터에 대한 블록 구성도이고, 도 3은 도 2의 쉬프트 레지스터에 공급되는 각종 신호들 및 쉬프트 레지스터로부터 출력되는 신호들의 파형을 나타낸 도면이다.
쉬프트 레지스터(SR)는, 도 2에 도시된 바와 같이, 제 1 내지 제 i 스테이지들(STG1, ..., STGn-1, STGn, STGn+1, ..., STGi) 및 더미 스테이지(STGi+1)를 포함한다.
전술된 패널 배선들(944)은 수직 라인(STL), 제 1 클럭 라인(CL1), 제 2 클럭 라인(CL2), 제 1 오프 라인(VSL1), 제 2 오프 라인(VSL2) 및 제어 라인(VCL)을 포함한다.
제 1 내지 제 i 스테이지들(STG1 내지 STGi)은 제 1 내지 제 i 게이트 라인들(GL1 내지 GLi)에 일 대 일로 접속된다. 예를 들어, 도 2에 도시된 바와 같이, 제 n 스테이지(STGn)는 제 n 게이트 라인(GLn)에 접속된다.
각 스테이지(STG1 내지 STGi)는 자신에게 접속된 게이트 라인들(GL1 내지 GLi)을 구동한다. 예를 들어, 제 n 스테이지(STGn)는 제 n 게이트 라인(GLn)으로 제 n 게이트 신호(GTn)를 공급함으로써 그 제 n 게이트 라인(GLn)을 구동한다.
더미 스테이지(STGi+1)는 제 i 스테이지(STGi)를 리세트시키기 위한 더미 캐리 신호(CRi+1)를 출력한다. 더미 스테이지는 2개 이상 구비될 수 있다.
각 스테이지(STG1 내지 STGi)는 세트 제어 단자(ST), 리세트 제어 단자(RT), 게이트 출력 단자(GOT), 캐리 출력 단자(COT), 클럭 입력 단자(CLT), 제 1 오프 전압 입력 단자(OVT1), 제 2 오프 전압 입력 단자(OVT2) 및 제어 단자(CT)를 포함한다.
각 스테이지(STG1 내지 STGi)는 자신의 세트 제어 단자(ST)를 통해 세트 제어 신호를 입력 받는다. 여기서, 어느 하나의 특정 스테이지에 공급되는 세트 제어 신호는, 이 특정 스테이지보다 먼저 동작되는 스테이지들(즉, 전단 스테이지들) 중 적어도 하나로부터 출력된 캐리 신호 또는 게이트 신호일 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제 n 스테이지(STGn)는 제 n-1 스테이지(STGn-1)로부터 출력된 제 n-1 캐리 신호(CRn-1)를 입력 받는다. 이와 달리, 세트 제어 신호는 제 n-y 스테이지(y는 2보다 크고 n보다 작은 자연수)와 같이 더 전단에 위치한 스테이지로부터로부터 출력된 캐리 신호 또는 게이트 신호일 수 있다.
한 프레임 기간(FR) 중 가장 먼저 동작하는 제 1 스테이지(ST1)에 입력되는 세트 제어 신호는 한 프레임의 시작을 알리는 수직 개시 신호(STV)일 수 있다. 이 수직 개시 신호(STV)는 타이밍 컨트롤러 및 데이터 드라이버(271) 중 적어도 하나로부터 출력될 수 있다.
각 스테이지(STG1 내지 STGi)는 자신의 리세트 제어 단자(RT)를 통해 리세트 제어 신호를 입력 받는다. 여기서, 어느 하나의 특정 스테이지에 공급되는 리세트 제어 신호는, 이 특정 스테이지보다 더 늦게 동작하는 스테이지들(즉, 후단 스테이지들) 중 적어도 하나로부터 출력된 캐리 신호 또는 게이트 신호일 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제 n 스테이지(STGn)는 제 n+1 스테이지(STGn+1)로부터 출력된 제 n+1 캐리 신호(CRn+1)를 입력받는다. 이와 달리, 리세트 제어 신호는 제 n+z 스테이지(z는 2보다 큰 자연수)와 같이 더 후단에 위치한 스테이지로부터로부터 출력된 캐리 신호 또는 게이트 신호일 수 있다.
한 프레임 기간(FR)에서, 게이트 라인을 구동하기 위한 스테이지들 중 가장 마지막으로 동작하는 제 i 스테이지(STGi)에 공급되는 리세트 제어 신호는 더미 캐리 신호(CRi+1)이다. 더미 캐리 신호(CRi+1)는 더미 스테이지(STGn+1)로부터 출력된다. 이와 달리, 전술된 수직 개시 신호(STV)가 이 마지막 번째 스테이지(STGi)의 리세트 제어 신호로서 사용될 수도 있다.
한 프레임 기간(FR) 중 가장 마지막으로 동작하는 더미 스테이지(STGi+1)에 공급되는 리세트 제어 신호는 전술된 수직 개시 신호(STV)일 수 있다. 더미 스테이지(STGi+1)는 게이트 라인에 연결되지 않는다.
각 스테이지(STG1 내지 STGi)는 자신의 게이트 출력 단자(GOT)를 통해 게이트 신호를 출력한다. 각 스테이지(STG1 내지 STGi)로부터의 게이트 신호들(GT1 내지 GTi)은 게이트 라인들(GL1 내지 GLi)에 공급될 수 있다. 예를 들어, 제 n 스테이지(STGn)로부터 출력된 제 n 게이트 신호(GTn)는 제 n 게이트 라인(GLn)에 공급된다. 이와 달리, 제 n 스테이지(STGn)로부터 출력된 제 n 게이트 신호(GTn)는 제 n 게이트 라인(GLn) 및 제 n-1 스테이지(STGn-1)에 공급될 수 있다. 이와 달리, 제 n 게이트 신호(GTn)는 제 n 게이트 라인(GLn) 및 제 n-y 스테이지에 공급될 수도 있다. 이와 달리, 제 n 게이트 신호(GTn)는 제 n 게이트 라인(GLn), 제 n-1 스테이지(STGn-1) 및 제 n+1 스테이지(STGn+1)로 공급될 수도 있다. 이와 달리, 제 n 게이트 신호(GTn)는 제 n 게이트 라인(GLn), 제 n-y 스테이지 및 제 n+z 스테이지에 공급될 수도 있다.
각 스테이지(STG1 내지 STGi)는 자신의 캐리 출력 단자(COT)를 통해 캐리 신호를 출력한다. 예를 들어, 제 n 스테이지(STGn)는 이의 캐리 출력 단자(COT)를 통해 제 n 캐리 신호(CRn)를 출력한다. 제 n 캐리 신호(CRn)는 제 n-1 스테이지(STGn-1)로 공급될 수 있다. 이와 달리, 제 n 캐리 신호(CRn)는 제 n-1 스테이지(STGn-1) 및 제 n+1 스테이지(STGn+1)로 공급될 수도 있다. 이와 달리, 제 n 캐리 신호(CRn)는 제 n-y 스테이지 및 제 n+z 스테이지로 공급될 수도 있다.
각 스테이지(STG1 내지 STGi)는 자신의 클럭 입력 단자(CLT)를 통해 클럭 신호를 입력 받는다. 예를 들어, 홀수 번째 스테이지들(STG1, ... STGn, ... STGi+1)은 제 1 클럭 신호(CLK1)를 입력 받고, 짝수 번째 스테이지들(..., STGn-1, STGn+1, ... STGi)은 제 2 클럭 신호(CLK2)를 입력 받는다. 이와 달리, 홀수 번째 스테이지들이 제 2 클럭 신호(CLK2)를 입력받고, 짝수 번째 스테이지들이 제 1 클럭 신호(CLK1)를 입력받는 것도 가능하다. 제 2 클럭 신호(CLK2)는 제 1 클럭 신호(CLK1)에 대하여 180도 반전된 위상을 갖는다.
제 1 및 제 2 클럭 신호(CLK1, CLK2)는 각 스테이지(STG1 내지 STGi)의 게이트 신호 및 캐리 신호를 생성하는데 사용되는 신호들로서, 각 스테이지(STG1 내지 STGi)는 이들 제 1 및 제 2 클럭 신호(CLK2)들(CLK1, CLK2) 중 어느 하나를 공급받아 게이트 신호 및 캐리 신호를 출력한다. 예를 들어, 홀수 번째 스테이지들(STG1, ..., STGn, ..., STGi+1 ...)은 제 1 클럭 신호(CLK1)를 사용하여 게이트 신호 및 캐리 신호를 출력하며, 짝수 번째 스테이지들(..., STGn-1, STGn+1, ...STGi)은 제 2 클럭 신호(CLK2)를 사용하여 게이트 신호 및 캐리 신호를 출력한다.
제 1 클럭 신호(CLK1)는 주기적으로 고전압 및 저전압을 갖는 펄스 신호로서, 제 1 클럭 신호(CLK1)의 고전압은 전술된 화소 트랜지스터 및 이후 설명될 스테이지 내의 스위칭 소자를 턴-온 시킬 수 있는 레벨을 갖는다. 마찬가지로, 제 2 클럭 신호(CLK2)는 주기적으로 고전압 및 저전압을 갖는 펄스 신호로서, 제 2 클럭 신호(CLK2)의 고전압은 전술된 화소 트랜지스터 및 이후 설명될 스테이지 내의 스위칭 소자를 턴-온 시킬 수 있는 레벨을 갖는다.
제 1 클럭 신호(CLK1)의 저전압은 전술된 화소 트랜지스터 및 이후 설명될 스테이지 내의 스위칭 소자를 턴-오프 시킬 수 있는 레벨을 갖는다. 마찬가지로, 제 2 클럭 신호(CLK2)의 저전압은 전술된 화소 트랜지스터 및 이후 설명될 스테이지 내의 스위칭소자를 턴-오프 시킬 수 있는 레벨을 갖는다.
수직 개시 신호(STV)는 한 프레임 기간(FR) 중 시간적으로 가장 먼저 구동되는 제 1 스테이지(ST1)에 공급된다. 수직 개시 신호(STV)는 그 제 1 스테이지(ST1)를 세트 시키는 역할을 한다.
수직 개시 신호(STV)는 한 프레임 기간(FR)에서 제 1 및 제 2 클럭 신호들(CLK1, CLK2)보다 먼저 출력된다. 각 클럭 신호(CLK1, CLK2)는 한 프레임 기간(FR) 동안 여러 번의 고전압을 갖지만, 수직 개시 신호(STV)는 그 한 프레임 기간(FR) 동안 단 한번 고전압을 갖는다. 즉, 수직 개시 신호는 클럭 신호(CLK1 또는 CLK2)보다 낮은 주파수를 갖는다.
도 3에는 위상차를 갖는 2종의 클럭 신호들(CLK1, CLK2), 즉 2상의 클럭 신호들이 사용되는 예가 나타나 있으나, 이 외에도 위상차를 갖는 3상 이상의 클럭 신호들이 사용될 수도 있다.
도시되지 않았지만, 제 1 및 제 2 클럭 신호들(CLK1, CLK2)은 중첩되게 출력될 수 있다. 예를 들어, 제 1 클럭 신호(CLK1)의 하이 구간이 전반부 구간과 후반부 구간으로 구분되고, 마찬가지로 제 2 클럭 신호(CLK2)의 하이 구간이 전반부 구간과 후반부 구간으로 구분될 때, 제 1 클럭 신호(CLK1)의 후반부 구간과 제 2 클럭 신호(CLK2)의 전반부 구간이 시간적으로 중첩될 수 있다.
또한, 수직 개시 신호(STV)는 제 1 및 제 2 클럭 신호들(CLK1, CLK2) 중 어느 하나와 중첩될 수 있다. 이때, 수직 개시 신호는 그 클럭 신호와 완전히 중첩되거나 또는 일부 중첩될 수 있다.
제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)는 클럭 제공부(700)로부터 제공된다. 클럭 제공부(700)로부터 출력된 제 1 클럭 신호(CLK1)는 제 1 클럭 라인(CL1)을 통해 홀수 번째 스테이지들에 공급될 수 있다. 클럭 제공부(700)로부터 출력된 제 2 클럭 신호(CLK2)는 제 2 클럭 라인(CL2)을 통해 짝수 번째 스테이지들에 공급될 수 있다.
각 스테이지(STG1 내지 STGi)는 자신의 제 1 오프 전압 입력 단자(OVT1)를 통해 제 1 오프 전압(VSS1)을 입력받는다. 제 1 오프 전압(VSS1)은 직류 전압이다. 전술된 제 1 클럭 신호(CLK1)의 저전압은 제 1 오프 전압(VSS1)과 동일한 레벨을 가질 수 있다. 마찬가지로, 전술된 제 2 클럭 신호(CLK2)의 저전압은 제 1 오프 전압(VSS1)과 동일한 레벨을 가질 수 있다.
각 스테이지(STG1 내지 STGi)는 자신의 제 2 오프 전압 입력 단자(OVT2)를 통해 제 2 오프 전압(VSS2)을 입력받는다. 제 2 오프 전압(VSS2)은 직류 전압으로서, 전술된 제 1 오프 전압(VSS1)보다 더 큰 레벨을 가질 수 있다. 예를 들어, 제 1 오프 전압(VSS1)이 -14[V]일 때, 제 2 오프 전압(VSS2)은 -12[V]일 수 있다.
제 1 오프 전압(VSS1) 및 제 2 오프 전압(VSS2)은 전원 공급부(605)로부터 제공될 수 있다. 전원 공급부(605)로부터 출력된 제 1 오프 전압(VSS1)은 제 1 오프 라인(VSL1)을 통해 모든 스테이지들(STG1 내지 STGi+1)에 공통으로 공급된다. 전원 공급부(605)로부터 출력된 제 2 오프 전압(VSS2)은 제 2 오프 라인(VSL2)을 통해 모든 스테이지들(STG1 내지 STGi+1)에 공통으로 공급된다.
각 스테이지(STG1 내지 STGi)는 자신의 제어 단자(CT)를 통해 제어 전압(VCT)을 입력받는다. 제어 전압(VCT)은 제어 전압 생성부(800)로부터 제공된다. 제어 전압 생성부(800)로부터 출력된 제어 전압(VCT)은 제어 라인(VCL)을 통해 적어도 하나의 스테이지로 공급된다. 예를 들어, 도 2에 도시된 바와 같이, 제어 전압(VCT)은 모든 스테이지들(STG1 내지 STGi+1)에 공급될 수 있다.
더미 스테이지(STGi+1)는 전술된 어느 하나의 스테이지와 동일한 구성을 갖는다. 다만, 더미 스테이지(STGi+1)는, 도 2에 도시된 바와 같이, 게이트 출력 단자(GOT)를 포함하지 않을 수 있다.
이러한 구성을 갖는 스테이지들(STG1 내지 STGi) 및 더미 스테이지(STGi+1)는 제 1 스테이지(STG1)부터 제 i 스테이지(STGi)까지 차례로 게이트 신호들(GT1 내지 GTi) 및 캐리 신호들(CR1 내지 CRi)을 발생시킨다. 제 i 스테이지(STGi)로부터 마지막 게이트 신호(GTi) 및 마지막 캐리 신호(CRi)가 발생된 후 더미 스테이지(STGi+1)가 더미 캐리 신호(CRi+1)를 출력한다. 이 더미 캐리 신호(CRi+1)는 제 i 스테이지로(STGi)만 인가된다.
도 3에서, 제 1 내지 제 n+2 게이트 신호들(GT1 내지 GTn+2)는 실선으로 표시되어 있으며, 제 1 내지 제 n+2 캐리 신호들(CR1 내지 CRn+2)은 점선으로 표시되어 있다.
도 4는 도 1의 클럭 제공부(700) 및 제어 전압 생성부(800)에 대한 블록 구성도이다.
클럭 제공부(700)는 도 3에 도시된 바와 같은 클럭 신호들을 생성할 수 있다. 클럭 제공부(700)는, 도 4에 도시된 바와 같이, 온 전압 생성부(701) 및 클럭 생성부(702)를 포함한다.
온 전압 생성부(701)는 온 전압(Von)을 생성한다. 온 전압(Von)은 직류 전압이다. 온 전압(Von)은 제 1 클럭 신호(CLK1)의 고전압 및 제 2 클럭 신호(CLK2)의 고전압에 해당한다.
클럭 생성부(702)는 온 전압 생성부(701)로부터 온 전압(Von)을 공급받고, 그 온 전압(Von)을 스위칭하여 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)를 생성한다. 예를 들어, 클럭 생성부(702)는 전원 공급부(605)로부터의 제 1 오프 전압(VSS1)과 전술된 온 전압(Von)을 번갈아가며 출력함으로써 제 1 및 제 2 클럭 신호(CLK1, CLK2)를 생성할 수 있다. 이를 위해, 클럭 생성부(702)는 제 1 오프 전압(VSS1)과 온 전압(Von)을 스위칭하여 출력하는 스위칭 소자들을 포함할 수 있다.
제어 전압 생성부(800)는 쉬프트 레지스터(SR) 및 클럭 제공부(700) 중 적어도 하나로부터 발생된 전류를 근거로 제어 전압(VCT)을 생성한다. 제어 전압 생성부(800)는 그 전류의 크기에 따라 제어 전압(VCT)의 크기를 조절한다. 이를 위해, 제어 전압 생성부(800)는 전류 감지부(801), 적분기(802), 아날로그-디지털 변환기(803) 및 제어 전압 선택부(804)를 포함할 수 있다.
전류 감지부(801)는 온 전압 생성부(701)의 출력 단자와 클럭 생성부(702)의 입력 단자 사이의 전류(이하, 제 1 전류)를 감지한다. 쉬프트 레지스터(SR)에 의해 소비되는 전류(제 2 전류)는 스위칭 소자의 오프 전류, 즉 누설 전류를 포함하고 있는 바, 이 제 2 전류의 크기의 변화는 그 누설 전류의 양에 비례한다. 제 2 전류의 변화량은, 전술된 제 1 전류의 변화량에 영향을 미친다. 따라서, 제 1 전류의 변화량은 제 2 전류의 변화량을 의미한다. 전류 감지부(801)는 제 1 전류의 변화량을 감지함으로써 쉬프트 레지스터(SR)로부터 소비되는 전류의 변화량을 간접적으로 판단할 수 있다. 이와 달리, 전류 감지부(801)는 제 2 전류를 직접 감지할 수도 있다. 이와 같은 경우, 전류 감지부(801)는 제 1 클럭 라인(CL1) 및 제 2 클럭 라인(CL2) 중 적어도 하나에 접속되어 그 클럭 라인에서의 전류의 변화량을 감지한다. 전류 감지부(801)는 전류 미러(current mirror)를 포함할 수 있다.
적분기(802)는 전류 감지부(801)로부터의 전류를 미리 설정된 기간 동안 적분하여 감지 전압을 생성한다. 이 기간은, 예를 들면 한 프레임 기간(FR)의 액티브 기간(A)일 수 있다. 한 프레임 기간(FR)은, 도 3에 도시된 바와 같이, 액티브 기간(A) 및 블랭크 기간(B)으로 구분되는 바, 액티브 기간(A)은 수직 개시 신호(STV), 제 1 클럭 신호(CLK1) 및 제 2 클럭 신호(CLK2)가 정상적으로 출력되는 기간이며, 블랭크 기간(B)은 다음 프레임 기간에 필요한 각종 신호들이 세팅되는 기간이다. 단, 영상을 표시하는데 필요한 영상 데이터 신호는 상술된 각종 신호들에 포함되지 않는다. 즉, 이 영상 데이터 신호는 이 블랭크 기간(B)에 발생되지 않는다. 적분기(802)는 액티브 기간(A) 동안 전류를 적분하여 감지 전압을 생성한다.
아날로그-디지털 변환기(803)는 적분기(802)로부터의 감지 전압을 디지털 신호로 변환한다.
제어 전압 선택부(804)는 아날로그-디지털 변환기(803)로부터 감지 전압을 공급받고, 그 감지 전압에 해당하는 제어 전압(VCT)을 선택한다. 이를 위해, 제어 전압 선택부(804)는 룩업 테이블(lookup table)을 포함할 수 있다. 룩업 테이블에는 감지 전압의 크기에 대응되는 복수의 제어 전압(VCT)들이 저장된다. 제어 전압 선택부(804)는 감지 전압의 크기를 근거로 하여 그 감지 전압에 대응되는 제어 전압(VCT)을 룩업 테이블로부터 선택하고, 그 선택된 제어 전압(VCT)을 출력한다. 제어 전압 선택부(804)는 그 선택된 제어 전압(VCT)을 전술된 블랭크 기간(B)에 출력할 수 있다. 제어 전압 선택부(804)로부터 출력된 제어 전압(VCT)은 쉬프트 레지스터(SR)의 적어도 하나의 스위칭 소자로 공급된다. 이때, 그 제어 전압(VCT)은 그 스위칭 소자의 서브 게이트 전극으로 공급된다.
룩업 테이블에 저장된 복수의 제어 전압(VCT)들은 서로 다른 크기를 갖는다. 이때, 복수의 제어 전압(VCT)들 각각은 모두 직류 전압으로서, 가장 작은 값을 갖는 오프 전압보다 더 작은 값을 갖는다. 예를 들어, 복수의 제어 전압(VCT)들 각각은 전술된 제 1 오프 전압(VSS1)보다 더 작은 값을 갖는다. 더욱 구체적인 예로서, 복수의 제어 전압(VCT)들 중 어느 하나가 -19[V]의 값을 가질 때, 나머지 제어 전압(VCT)들은 이보다 더 작으면서 서로 다른 크기의 전압을 가질 수 있다. 예를 들어, 나머지 제어 전압(VCT)들 중 어느 하나는 -24[V]의 값을 가질 수 있다.
감지 전압이 클수록 쉬프트 레지스터(SR)로부터 누설되는 전류의 양이 많다는 것을 의미하므로, 감지 전압이 클수록 더 작은 값의 제어 전압(VCT)이 선택된다. 스위칭 소자의 서브 게이트 전극에 인가된 제어 전압(VCT)과 그 스위칭 소자의 소스 전극에 인가된 전압 간의 차전압(즉, 스위칭 소자의 서브 게이트-소스 전압)이 작아질수록 그 스위칭 소자의 문턱 전압은 증가한다. 스위칭 소자의 문턱 전압이 증가할수록 그 스위칭 소자의 누설 전류는 감소한다.
이하 스테이지의 구성을 설명하면 다음과 같다. 여기서, 제 1 내지 제 i+1 스테이지의 구성은 실질적으로 동일하므로, 제 n 스테이지(STGn)만이 대표적으로 설명된다.
도 5는 도 2의 제 n 스테이지(STGn)에 대한 상세 구성도이다.
제 n 스테이지(STGn)는, 도 5에 도시된 바와 같이, 노드 제어부(501), 출력부(502) 및 출력 제어부(503)를 포함한다.
제 n 스테이지(STGn)의 노드 제어부(501)는 제 n 스테이지(STGn)의 세트 노드(Q) 및 리세트 노드(Qb)를 제어한다. 제 n 스테이지(STGn)의 노드 제어부(501)는 세트 스위칭 소자(Tr10), 제 1 리세트 스위칭 소자(Tr11), 제 2 리세트 스위칭 소자(Tr12), 제 1 인버터 스위칭 소자(Tr21), 제 2 인버터 스위칭 소자(Tr22), 제 3 인버터 스위칭 소자(Tr23), 제 4 인버터 스위칭 소자(Tr24), 제 1 세트 방전 스위칭 소자(Tr31), 제 2 세트 방전 스위칭 소자(Tr32)를 포함한다.
제 n 스테이지(STGn)의 세트 스위칭 소자(Tr10)는 세트 제어 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 충전한다. 세트 제어 신호는 제 n-1 스테이지(STGn-1)로부터의 제 n-1 캐리 신호(CRn-1)일 수 있다. 제 n 스테이지(STGn)의 세트 스위칭 소자(Tr10)는 제 n-1 캐리 신호(CRn-1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 세트 제어 단자(ST)와 제 n 스테이지(STGn)의 세트 노드(Q)를 전기적으로 연결한다. 이를 위해, 세트 스위칭 소자(Tr10)는 세트 제어 단자(ST)에 접속된 게이트 전극을 포함하며, 세트 제어 단자(ST)와 세트 노드(Q) 사이에 연결된다.
제 n 스테이지(STGn)의 제 1 리세트 스위칭 소자(Tr11)는 리세트 제어 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 방전한다. 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)일 수 있다. 제 n 스테이지(STGn)의 제 1 리세트 스위칭 소자(Tr11)는 제 n+1 캐리 신호(CRn+1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 세트 노드(Q)와 제 2 리세트 스위칭 소자(Tr12)를 전기적으로 연결한다. 이를 위해, 제 1 리세트 스위칭 소자(Tr11)는 리세트 제어 단자(RT)에 접속된 게이트 전극을 포함하며, 세트 노드(Q)와 제 2 리세트 스위칭 소자(Tr12) 사이에 연결된다.
제 n 스테이지(STGn)의 제 2 리세트 스위칭 소자(Tr12)는 리세트 제어 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 방전한다. 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)일 수 있다. 제 n 스테이지(STGn)의 제 2 리세트 스위칭 소자(Tr12)는 제 n+1 캐리 신호(CRn+1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 제 1 리세트 스위칭 소자(Tr11)와 제 n 스테이지(STGn)의 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 2 리세트 스위칭 소자(Tr12)는 리세트 제어 단자(RT)에 접속된 게이트 전극을 포함하며, 제 1 리세트 스위칭 소자(Tr11)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다.
제 n 스테이지(STGn)의 제 1 인버터 스위칭 소자(Tr21)는 제 n 스테이지(STGn)의 캐리 출력 단자(COT)에 인가된 제 n 캐리 신호(CRn) 및 제 n 스테이지(STGn)의 제어 단자(CT)에 인가된 제어 전압(VCT)에 따라 제 n 스테이지(STGn)의 인버터 노드(IN)를 방전한다. 제 n 스테이지(STGn)의 제 1 인버터 스위칭 소자(Tr21)는 제 n 캐리 신호(CRn) 및 제어 전압(VCT)에 의해 턴-온 또는 턴-오프되며, 턴-온시 인버터 노드(IN)와 제 n 스테이지(STGn)의 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 1 인버터 스위칭 소자(Tr21)는 캐리 출력 단자(COT)에 접속된 게이트 전극 및 제어 단자(CT)에 접속된 서브 게이트 전극을 포함하며, 인버터 노드(IN)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다. 한편, 제 n 스테이지(STGn)의 제 1 인버터 스위칭 소자(Tr21)는 전술된 제 n 캐리 신호(CRn) 대신, 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)에 인가된 제 n 게이트 신호(GTn)를 공급받을 수 있다.
제 n 스테이지(STGn)의 제 2 인버터 스위칭 소자(Tr22)는 제 n 스테이지(STGn)의 캐리 출력 단자(COT)에 인가된 제 n 캐리 신호(CRn) 및 제 n 스테이지(STGn)의 제어 단자(CT)에 인가된 제어 전압(VCT)에 따라 제 n 스테이지(STGn)의 리세트 노드(Qb)를 방전한다. 제 n 스테이지(STGn)의 제 2 인버터 스위칭 소자(Tr22)는 제 n 캐리 신호(CRn) 및 제어 전압(VCT)에 의해 턴-온 또는 턴-오프되며, 턴-온시 리세트 노드(Qb)와 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 2 인버터 스위칭 소자(Tr22)는 캐리 출력 단자(COT)에 접속된 게이트 전극 및 제어 단자(CT)에 접속된 서브 게이트 전극을 포함하며, 리세트 노드(Qb)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다. 한편, 제 n 스테이지(STGn)의 제 2 인버터 스위칭 소자(Tr22)는 전술된 제 n 캐리 신호(CRn) 대신, 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)에 인가된 제 n 게이트 신호(GTn)를 공급받을 수 있다.
제 n 스테이지(STGn)의 제 3 인버터 스위칭 소자(Tr23)는 제 n 스테이지(STGn)의 인버터 노드(IN)에 인가된 신호에 따라 제 n 스테이지(STGn)의 리세트 노드(Qb)를 충전 또는 방전한다. 제 n 스테이지(STGn)의 제 3 인버터 스위칭 소자(Tr23)는 인버터 노드(IN)에 인가된 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 클럭 입력 단자(CLT)와 리세트 노드(Qb)를 전기적으로 연결한다. 이를 위해, 제 3 인버터 스위칭 소자(Tr23)는 인버터 노드(IN)에 접속된 게이트 전극을 포함하며, 클럭 입력 단자(CLT)와 리세트 노드(Qb) 사이에 연결된다.
제 n 스테이지(STGn)의 제 4 인버터 스위칭 소자(Tr24)는 제 n 스테이지(STGn)의 클럭 입력 단자(CLT)에 인가된 제 1 클럭 신호(CLK1)에 따라 제 n 스테이지(STGn)의 인버터 노드(IN)를 충전한다. 제 n 스테이지(STGn)의 제 4 인버터 스위칭 소자(Tr24)는 제 1 클럭 신호(CLK1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 클럭 입력 단자(CLT)와 인버터 노드(IN)를 전기적으로 연결한다. 이를 위해, 제 4 인버터 스위칭 소자(Tr24)는 클럭 입력 단자(CLT)에 접속된 게이트 전극을 포함하며, 클럭 입력 단자(CLT)와 인버터 노드(IN) 사이에 연결된다.
제 n 스테이지(STGn)의 제 1 세트 방전 스위칭 소자(Tr31)는 제 n 스테이지(STGn)의 리세트 노드(Qb)에 인가된 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 방전한다. 제 n 스테이지(STGn)의 제 1 세트 방전 스위칭 소자(Tr31)는 리세트 노드(Qb)에 인가된 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 세트 노드(Q)와 제 2 세트 방전 스위칭 소자(Tr32)를 전기적으로 연결한다. 이를 위해, 제 1 세트 방전 스위칭 소자(Tr31)는 리세트 노드(Qb)에 접속된 게이트 전극을 포함하며, 세트 노드(Q)와 제 2 세트 방전 스위칭 소자(Tr32) 사이에 연결된다.
제 n 스테이지(STGn)의 제 2 세트 방전 스위칭 소자(Tr32)는 제 n 스테이지(STGn)의 리세트 노드(Qb)에 인가된 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 방전한다. 제 n 스테이지(STGn)의 제 2 세트 방전 스위칭 소자(Tr32)는 리세트 노드(Qb)에 인가된 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 제 1 세트 방전 스위칭 소자(Tr31)와 제 n 스테이지(STGn)의 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 2 세트 방전 스위칭 소자(Tr32)는 리세트 노드(Qb)에 접속된 게이트 전극을 포함하며, 제 1 세트 방전 스위칭 소자(Tr31)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다.
제 n 스테이지(STGn)의 출력부(502)는 제 n 스테이지(STGn)의 세트 노드(Q) 및 리세트 노드(Qb)에 인가된 신호에 따라 게이트 신호 및 캐리 신호를 출력한다. 제 n 스테이지(STGn)의 출력부(502)는 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 출력 방전 스위칭 소자(Tr41, Tr51), 제 2 출력 방전 스위칭 소자(Tr42, Tr52) 및 커플링 커패시터(Ccc)를 포함한다. 여기서, 제 1 출력 방전 스위칭 소자는 제 1 게이트 방전 스위칭 소자(Tr41) 및 제 1 캐리 방전 스위칭 소자(Tr51)를 포함하며, 제 2 출력 방전 스위칭 소자는 제 2 게이트 방전 스위칭 소자(Tr42) 및 제 2 캐리 방전 스위칭 소자(Tr52)를 포함한다.
제 n 스테이지(STGn)의 게이트 출력 스위칭 소자(Tr40)는 제 n 스테이지(STGn)의 세트 노드(Q)의 신호에 따라 제 1 클럭 신호(CLK1)를 제 n 게이트 신호(GTn)로서 출력한다. 제 n 스테이지(STGn)의 게이트 출력 스위칭 소자(Tr40)는 세트 노드(Q)의 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 클럭 입력 단자(CLT)와 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)를 전기적으로 연결한다. 이를 위해, 게이트 출력 스위칭 소자(Tr40)는 세트 노드(Q)에 접속된 게이트 전극을 포함하며, 클럭 입력 단자(CLT)와 게이트 출력 단자(GOT) 사이에 연결된다.
제 n 스테이지(STGn)의 캐리 출력 스위칭 소자(Tr50)는 제 n 스테이지(STGn)의 세트 노드(Q)의 신호 및 출력 제어부(503)의 출력에 따라 제 1 클럭 신호(CLK1)를 제 n 캐리 신호(CRn)로서 출력한다. 제 n 스테이지(STGn)의 캐리 출력 스위칭 소자(Tr50)는 세트 노드(Q)의 신호 및 출력 제어부(503)의 출력에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 클럭 입력 단자(CLT)와 제 n 스테이지(STGn)의 캐리 출력 단자(COT)를 전기적으로 연결한다. 이를 위해, 캐리 출력 스위칭 소자(Tr50)는 세트 노드(Q)에 접속된 게이트 전극 및 출력 제어부(503)의 출력 단자(N1)에 접속된 서브 게이트 전극을 포함하며, 클럭 입력 단자(CLT)와 캐리 출력 단자(COT) 사이에 연결된다. 출력 제어부(503)는 이의 출력 단자(N1)를 통해 출력을 발생한다.
제 n 스테이지(STGn)의 제 1 게이트 방전 스위칭 소자(Tr41)는 제 n 스테이지(STGn)의 리세트 노드(Qb)에 인가된 신호에 따라 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)를 방전한다. 제 n 스테이지(STGn)의 제 1 게이트 방전 스위칭 소자(Tr41)는 게이트 출력 단자(GOT)에 인가된 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 게이트 출력 단자(GOT)와 제 n 스테이지(STGn)의 제 2 오프 전압 입력 단자(OVT2)를 전기적으로 연결한다. 이를 위해, 제 1 게이트 방전 스위칭 소자(Tr41)는 리세트 노드(Qb)에 접속된 게이트 전극을 포함하며, 게이트 출력 단자(GOT)와 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다. 한편, 제 1 게이트 방전 스위칭 소자(Tr41)는 제 2 오프 전압(VSS2) 대신 제 1 오프 전압(VSS1)을 공급받을 수도 있다.
제 n 스테이지(STGn)의 제 2 게이트 방전 스위칭 소자(Tr42)는 리세트 제어 신호에 따라 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)를 방전한다. 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)일 수 있다. 제 n 스테이지(STGn)의 제 2 게이트 방전 스위칭 소자(Tr42)는 제 n+1 캐리 신호(CRn+1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 게이트 출력 단자(GOT)와 제 n 스테이지(STGn)의 제 2 오프 전압 입력 단자(OVT2)를 전기적으로 연결한다. 이를 위해, 제 2 게이트 방전 스위칭 소자(Tr42)는 제 n 스테이지(STGn)의 리세트 제어 단자(RT)에 접속된 게이트 전극을 포함하며, 게이트 출력 단자(GOT)와 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다. 한편, 제 2 게이트 방전 스위칭 소자(Tr42)는 제 2 오프 전압(VSS2) 대신 제 1 오프 전압(VSS1)을 공급받을 수도 있다.
제 n 스테이지(STGn)의 제 1 캐리 방전 스위칭 소자(Tr51)는 제 n 스테이지(STGn)의 리세트 노드(Qb)에 인가된 신호에 따라 제 n 스테이지(STGn)의 캐리 출력 단자(COT)를 방전한다. 제 n 스테이지(STGn)의 제 1 캐리 방전 스위칭 소자(Tr51)는 리세트 노드(Qb)에 인가된 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 캐리 출력 단자(COT)와 제 n 스테이지(STGn)의 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 1 캐리 방전 스위칭 소자(Tr51)는 리세트 노드(Qb)에 접속된 게이트 전극을 포함하며, 캐리 출력 단자(COT)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다. 한편, 제 1 캐리 방전 스위칭 소자(Tr51)는 제 1 오프 전압(VSS1) 대신 제 2 오프 전압(VSS2)을 공급받을 수도 있다.
제 n 스테이지(STGn)의 제 2 캐리 방전 스위칭 소자(Tr52)는 리세트 제어 신호에 따라 제 n 스테이지(STGn)의 캐리 출력 단자(COT)를 방전한다. 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)일 수 있다. 제 n 스테이지(STGn)의 제 2 캐리 방전 스위칭 소자(Tr52)는 제 n+1 캐리 신호(CRn+1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 캐리 출력 단자(COT)와 제 n 스테이지(STGn)의 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 2 캐리 방전 스위칭 소자(Tr52)는 제 n 스테이지(STGn)의 리세트 제어 단자(RT)에 접속된 게이트 전극을 포함하며, 캐리 출력 단자(COT)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다. 한편, 제 2 캐리 방전 스위칭 소자(Tr52)는 제 1 오프 전압(VSS1) 대신 제 2 오프 전압(VSS2)을 공급받을 수도 있다.
제 n 스테이지(STGn)의 커플링 커패시터(Ccc)는 제 n 스테이지(STGn)의 세트 노드(Q)와 제 n 스테이지(STGn)의 게이트 출력 단자(GOT) 사이에 접속된다. 한편, 커플링 커패시터(Ccc)는 게이트 출력 스위칭 소자(Tr40)의 게이트 전극과 소스 전극 사이의 기생 커패시터로 대체될 수 있다. 여기서, 게이트 출력 스위칭 소자(Tr40)의 소스 전극은 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)에 해당한다.
제 n 스테이지(STGn)의 출력 제어부(503)는 선택 제어 신호를 근거로 제 1 클럭 신호(CLK1) 및 제어 전압(VCT) 중 어느 하나를 선택한다. 선택 제어 신호는 제 n 스테이지(STGn)에 포함된 세트 노드(Q)의 전압, 제 n 스테이지(STGn)에 포함된 리세트 노드(Qb)의 전압 및 제 2 클럭 신호(CLK2) 중 적어도 2개를 포함한다. 예를 들어, 선택 제어 신호는 세트 노드(Q)의 전압 및 리세트 노드(Qb)의 전압을 포함할 수 있다. 이와 달리, 선택 제어 신호는 세트 노드(Q)의 전압 및 제 2 클럭 신호(CLK2)를 포함할 수 있다.
제 n 스테이지(STGn)의 출력 제어부(503)는 제 1 제어 스위칭 소자(Tr61), 제 2 제어 스위칭 소자(Tr62), 제 3 제어 스위칭 소자(Tr63), 제 4 제어 스위칭 소자(Tr64) 및 스토리지 커패시터(Cst)를 포함한다.
제 n 스테이지(STGn)의 제 1 제어 스위칭 소자(Tr61)는 제 n 스테이지(STGn)에 구비된 세트 노드(Q)의 신호에 따라 제 1 클럭 신호(CLK1)를 제 n 스테이지(STGn)에 구비된 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극으로 인가한다. 제 n 스테이지(STGn)의 제 1 제어 스위칭 소자(Tr61)는 세트 노드(Q)의 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 클럭 입력 단자(CLT)와 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극을 전기적으로 연결한다. 이를 위해, 제 1 제어 스위칭 소자(Tr61)는 세트 노드(Q)에 접속된 게이트 전극을 포함하며, 클럭 입력 단자(CLT)와 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극 사이에 연결된다.
제 n 스테이지(STGn)의 제 2 제어 스위칭 소자(Tr62)는 제 n 스테이지(STGn)에 구비된 리세트 노드(Qb)의 신호에 따라 제어 전압(VCT)을 제 n 스테이지(STGn)에 구비된 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극으로 인가한다. 제 n 스테이지(STGn)의 제 2 제어 스위칭 소자(Tr62)는 리세트 노드(Qb)의 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극과 제 n 스테이지(STGn)의 제 3 제어 스위칭 소자(Tr63)를 전기적으로 연결한다. 이를 위해, 제 2 제어 스위칭 소자(Tr62)는 리세트 노드(Qb)에 접속된 게이트 전극을 포함하며, 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극과 제 3 제어 스위칭 소자(Tr63) 사이에 연결된다.
제 n 스테이지(STGn)의 제 3 제어 스위칭 소자(Tr63)는 제 n 스테이지(STGn)에 구비된 리세트 노드(Qb)의 신호에 따라 제어 전압(VCT)을 제 n 스테이지(STGn)에 구비된 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극으로 인가한다. 제 n 스테이지(STGn)의 제 3 제어 스위칭 소자(Tr63)는 리세트 노드(Qb)의 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 제 2 제어 스위칭 소자(Tr62)와 제 n 스테이지(STGn)의 제어 단자(CT)를 전기적으로 연결한다. 이를 위해, 제 3 제어 스위칭 소자(Tr63)는 리세트 노드(Qb)에 접속된 게이트 전극을 포함하며, 제 3 제어 스위칭 소자(Tr63)와 제어 단자(CT) 사이에 연결된다.
제 n 스테이지(STGn)의 제 4 제어 스위칭 소자(Tr64)는 제 n 스테이지(STGn)에 구비된 세트 노드(Q)의 신호에 따라 제 1 클럭 신호(CLK1)를 제 n 스테이지(STGn)에 구비된 제 2 제어 스위칭 소자(Tr62)와 제 3 제어 스위칭 소자(Tr63)의 접점(N2; 이하, 피드백 노드)으로 인가한다. 제 n 스테이지(STGn)의 제 4 제어 스위칭 소자(Tr64)는 세트 노드(Q)의 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 클럭 입력 단자(CLT)와 전술된 피드백 노드(N2)를 전기적으로 연결한다. 이를 위해, 제 4 제어 스위칭 소자(Tr64)는 세트 노드(Q)에 접속된 게이트 전극을 포함하며, 클럭 입력 단자(CLT)와 피드백 노드(N2) 사이에 연결된다.
제 n 스테이지(STGn)의 스토리지 커패시터(Cst)는 제 n 스테이지(STGn)에 구비된 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극과 제 n 스테이지(STGn)의 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다. 한편, 스토리지 커패시터는 제 1 오프 전압 입력 단자(OVT1) 대신 제 2 오프 전압 입력 단자(OVT2)에 접속될 수 있다.
도 3, 도 6a 내지 도 6d를 참조로 하여 제 n 스테이지(STGn)의 동작을 상세히 설명하면 다음과 같다.
도 6a 내지 도 6d는 제 n 스테이지(STGn)의 기간별 동작을 설명하기 위한 도면이다. 도 6a 내지 도 6d에서, 원형의 점선으로 둘러싸인 스위칭 소자는 턴-온 상태인 스위칭 소자이며, 이를 제외한 나머지 스위칭 소자들은 턴-오프 상태인 스위칭 소자이다.
1) 세트 기간(Ts)
먼저, 도 3 및 도 6a를 참조로 제 n 스테이지(STGn)의 세트 기간(Ts)에서의 제 n 스테이지(STGn)의 동작을 설명하면 다음과 같다.
제 n 스테이지(STGn)의 세트 기간(Ts) 동안, 도 3에 도시된 바와 같이, 제 1 클럭 신호(CLK1)는 제 1 오프 전압(VSS1)에 해당하는 저전압 레벨로 유지되고, 제 2 클럭 신호(CLK2)는 온 전압(Von)에 해당하는 고전압 레벨로 유지되며, 그리고 제 n-1 스테이지(STGn-1)로부터의 제 n-1 게이트 신호(GTn-1) 및 제 n-1 캐리 신호(CRn-1)는 각각 온 전압(Von)에 해당하는 고전압 레벨로 유지된다.
제 n-1 스테이지(STGn-1)로부터 출력된 고전압 레벨의 제 n-1 캐리 신호(CRn-1)는 제 n 스테이지(STGn)에 구비된 세트 스위칭 소자(Tr10)의 게이트 전극으로 인가된다. 그러면, 제 n 스테이지(STGn)의 세트 스위칭 소자(Tr10)가 턴-온되며, 이 턴-온된 세트 스위칭 소자(Tr10)를 통해 고전압 레벨의 제 n-1 캐리 신호(CRn-1)가 제 n 스테이지(STGn)의 세트 노드(Q)에 인가된다. 이에 따라, 세트 노드(Q)가 충전되고, 이 충전된 세트 노드(Q)에 게이트 전극을 통해 접속된 제 n 스테이지(STGn)의 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 제어 스위칭 소자(Tr61) 및 제 4 제어 스위칭 소자(Tr64)가 턴-온된다.
턴-온된 게이트 출력 스위칭 소자(Tr40)를 통해 저전압 레벨의 제 1 클럭 신호(CLK1)가 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)로 인가된다.
턴-온된 캐리 출력 스위칭 소자(Tr50)를 통해 저전압 레벨의 제 1 클럭 신호(CLK1)가 제 n 스테이지(STGn)의 캐리 출력 단자(COT)로 인가된다.
턴-온된 제 1 제어 스위칭 소자(Tr61)를 통해 저전압 레벨의 제 1 클럭 신호(CLK1)가 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극으로 인가된다.
턴-온된 제 4 제어 스위칭 소자(Tr64)를 통해 저전압 레벨의 제 1 클럭 신호(CLK1)가 피드백 노드(N2)로 인가된다.
저전압 레벨의 제 n 캐리 신호(CRn)를 게이트 전극을 통해 공급받는 제 1 인버터 스위칭 소자(Tr21) 및 제 2 인버터 스위칭 소자(Tr22)는 각각 턴-오프된다.
저전압 레벨의 제 1 클럭 신호(CLK1)를 게이트 전극을 통해 공급받는 제 4 인버터 스위칭 소자(Tr24)는 턴-오프된다.
이 세트 기간(Ts)에 제 n 스테이지(STGn)의 인버터 노드(IN)는 이 세트 기간(Ts)보다 이전에 공급되었던 고전압 레벨의 제 1 클럭 신호(CLK1)에 의해 충전된 상태이므로, 이 충전된 인버터 노드(IN)에 게이트 전극을 통해 접속된 제 3 인버터 스위칭 소자(Tr23)는 턴-온 상태이다. 턴-온된 제 3 인버터 스위칭 소자(Tr23)를 통해 저전압 레벨의 제 1 클럭 신호(CLK1)가 제 n 스테이지(STGn)의 리세트 노드(Qb)에 인가된다. 이에 따라, 리세트 노드(Qb)가 방전되고, 그 방전된 리세트 노드(Qb)에 게이트 전극을 통해 접속된 제 1 세트 방전 스위칭 소자(Tr31), 제 2 세트 방전 스위칭 소자(Tr32), 제 1 게이트 방전 스위칭 소자(Tr41), 제 1 캐리 방전 스위칭 소자(Tr51), 제 2 제어 스위칭 소자(Tr62) 및 제 3 제어 스위칭 소자(Tr63)가 턴-오프된다.
도 3에 도시된 바와 같이, 이 세트 기간(Ts)에 제 n+1 캐리 신호(CRn+1)는 저전압 레벨로 유지되므로, 이 저전압 레벨의 제 n+1 캐리 신호(CRn+1)를 게이트 전극을 통해 공급받는 제 1 리세트 스위칭 소자(Tr11), 제 2 리세트 스위칭 소자(Tr12), 제 2 게이트 방전 스위칭 소자(Tr42) 및 제 2 캐리 방전 스위칭 소자(Tr52)는 턴-오프된다. 이때, 제 1 리세트 스위칭 소자(Tr11)와 제 2 리세트 스위칭 소자(Tr12)가 세트 노드(Q)와 제 1 오프 전압 입력 단자(OVT1) 사이에 직렬로 연결되므로, 세트 노드(Q)로부터 제 1 오프 전압 입력 단자(OVT1)로 누설되는 전류는 작아진다. 다시 말하여, 제 1 리세트 스위칭 소자(Tr11) 및 제 2 리세트 스위칭 소자(Tr12)의 누설 전류가 감소된다.
이와 같이 제 n 스테이지(STGn)의 세트 기간(Ts)에 세트 노드(Q)가 고전압으로 충전되는 반면, 리세트 노드(Qb)가 저전압으로 방전됨에 따라 제 n 스테이지(STGn)가 세트된다.
2) 출력 기간(To)
이어서, 도 3 및 도 6b를 참조로 제 n 스테이지(STGn)의 출력 기간(To)에서의 제 n 스테이지(STGn)의 동작을 설명하면 다음과 같다.
제 n 스테이지(STGn)의 출력 기간(To) 동안, 도 3에 도시된 바와 같이, 제 1 클럭 신호(CLK1)는 온 전압(Von)에 해당하는 고전압 레벨로 유지되고, 제 2 클럭 신호(CLK2)는 제 1 오프 전압(VSS1)에 해당하는 저전압 레벨로 유지되며, 제 n-1 스테이지(STGn-1)로부터의 제 n-1 게이트 신호(GTn-1)는 제 2 오프 전압(VSS2)에 해당하는 저전압 레벨로 유지되며, 그리고 그 제 n-1 스테이지(STGn-1)로부터의 제 n-1 캐리 신호(CRn-1)는 제 1 오프 전압(VSS1)에 해당하는 저전압 레벨로 유지된다.
제 n-1 스테이지(STGn-1)로부터 출력된 저전압 레벨의 제 n-1 캐리 신호(CRn-1)는 제 n 스테이지(STGn)에 구비된 세트 스위칭 소자(Tr10)의 게이트 전극으로 인가된다. 이에 따라, 세트 스위칭 소자(Tr10)가 턴-오프된다. 그 세트 스위칭 소자(Tr10)가 턴-오프됨에 따라 이 출력 기간(To)에 제 n 스테이지(STGn)의 세트 노드(Q)는 플로팅(floating)된다. 이 플로팅 상태의 세트 노드(Q)는 전술된 세트 기간(Ts)에 인가되었던 고전압 레벨의 제 n-1 캐리 신호(CRn-1)에 의해 충전 상태로 유지된다. 따라서, 이 충전된 세트 노드(Q)에 게이트 전극을 통해 접속된 제 n 스테이지(STGn)의 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 제어 스위칭 소자(Tr61) 및 제 4 제어 스위칭 소자(Tr64)는 턴-온된 상태로 유지된다.
이 출력 기간(To)에 고전압 레벨의 제 1 클럭 신호(CLK1)는 턴-온 상태인 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 제어 스위칭 소자(Tr61) 및 제 4 제어 스위칭 소자(Tr64)로 인가된다. 이때, 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 제어 스위칭 소자(Tr61) 및 제 4 제어 스위칭 소자(Tr64)의 각 기생 커패시터에 의한 커플링 현상에 따라, 제 1 클럭 신호(CLK1)가 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 제어 스위칭 소자(Tr61) 및 제 4 제어 스위칭 소자(Tr64)로 인가될 때, 세트 노드(Q)의 신호가 부트스트랩핑(bootstrapping)된다. 또한, 그 세트 노드(Q)가 부트스트랩핑될 때, 커플링 커패시터(Ccc)의 커플링 현상에 따라, 게이트 출력 단자(GOT)의 신호도 부트스트랩핑된다. 따라서, 턴-온된 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 제어 스위칭 소자(Tr61) 및 제 4 제어 스위칭 소자(Tr64)는 거의 손실없이 고전압 레벨의 제 1 클럭 신호(CLK1)를 출력한다. 이때, 턴-온된 게이트 출력 스위칭 소자(Tr40)는 게이트 출력 단자(GOT)를 통해 고전압 레벨의 제 1 클럭 신호(CLK1)를 제 n 게이트 신호(GTn)로서 출력한다.
한편, 턴-온된 제 1 제어 스위칭 소자(Tr61)를 통해 출력된 고전압 레벨의 제 1 클럭 신호(CLK1)는 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극으로 인가된다. 이에 따라, 캐리 출력 스위칭 소자(Tr50)의 문턱 전압은 감소한다. 즉, 캐리 출력 스위칭 소자의 서브 게이트 전극과 캐리 출력 단자(COT) 간 전압(즉, 캐리 출력 스위칭 소자(Tr50)의 서브 게이트-소스 전압)이 증가하여 캐리 출력 스위칭 소자(Tr50)의 문턱 전압이 감소한다. 여기서, 전술된 제 2 제어 스위칭 소자(Tr62)의 서브 게이트-소스 전압은 0보다 큰 값을 갖는 순방향 전압이다. 따라서, 캐리 출력 스위칭 소자(Tr50)의 구동 능력이 향상되어 제 n 게이트 신호(GTn)가 정상적으로 출력된다. 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)를 통해 출력된 제 n 게이트 신호(GTn)는 제 n 게이트 라인(GLn)에 공급된다.
캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극에 인가된 고전압 레벨의 제 1 클럭 신호(CLK1)는 스토리지 커패시터(Cst)에 의해 안정적으로 유지된다.
턴-온된 캐리 출력 스위칭 소자(Tr50)는 캐리 출력 단자(COT)를 통해 고전압 레벨의 제 1 클럭 신호(CLK1)를 제 n 캐리 신호(CRn)로서 출력한다. 제 n 스테이지(STGn)의 캐리 출력 단자(COT)를 통해 출력된 제 n 캐리 신호(CRn)는 제 n+1 스테이지(STGn+1)의 세트 제어 단자(ST) 및 제 n-1 스테이지(STGn-1)의 리세트 제어 단자(RT)로 입력된다. 다시 말하여, 제 n 캐리 신호(CRn)는 제 n+1 스테이지(STGn+1)에 구비된 세트 스위칭 소자의 게이트 전극 및 드레인 전극에 공급된다. 또한, 그 제 n 캐리 신호(CRn)는 제 n-1 스테이지(STGn-1)에 구비된 제 1 리세트 스위칭 소자의 게이트 전극 및 제 2 리세트 스위칭 소자의 게이트 전극에 공급된다. 이에 따라, 제 n+1 스테이지(STGn+1)는 세트되고, 제 n-1 스테이지(STGn-1)는 리세트된다.
턴-온된 제 4 제어 스위칭 소자(Tr64)를 통해 고전압 레벨의 제 1 클럭 신호(CLK1)가 제 2 제어 스위칭 소자(Tr62)와 제 3 제어 스위칭 소자(Tr63) 간의 피드백 노드(N2)로 인가된다. 이에 따라, 제 2 제어 스위칭 소자(Tr62)의 게이트-소스 전압이 감소하여 제 2 제어 스위칭 소자(Tr62)가 거의 완전하게 턴-오프된다. 이에 따라, 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극으로부터 제어 단자(CT)로 누설되는 전류가 최소화된다. 다시 말하여, 제 2 제어 스위칭 소자(Tr62)의 누설 전류가 최소화된다. 따라서, 이 출력 기간(To)에, 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극에 인가된 고전압 레벨의 제 1 클럭 신호(CLK1)가 안정적으로 유지될 수 있다. 여기서, 전술된 제 2 제어 스위칭 소자(Tr62)의 게이트-소스 전압은 0보다 작은 값을 갖는 역방향 전압이다.
한편, 제 n 캐리 신호(CRn)는 제 n 스테이지(STGn)의 제 1 인버터 스위칭 소자(Tr21)의 게이트 전극 및 제 2 인버터 스위칭 소자(Tr22)의 게이트 전극으로 인가된다. 이에 따라, 제 1 인버터 스위칭 소자(Tr21) 및 제 2 인버터 스위칭 소자(Tr22)가 턴-온된다.
턴-온된 제 1 인버터 스위칭 소자(Tr21)를 통해 제 1 오프 전압(VSS1)이 인버터 노드(IN)에 인가되어 인버터 노드(IN)가 방전된다. 따라서, 이 방전된 인버터 노드(IN)에 게이트 전극을 통해 접속된 제 3 인버터 스위칭 소자(Tr23)는 턴-오프된다.
턴-온된 제 2 인버터 스위칭 소자(Tr22)를 통해 제 1 오프 전압(VSS1)이 리세트 노드(Qb)에 인가되어 리세트 노드(Qb)가 방전된다. 따라서, 이 방전된 리세트 노드(Qb)에 게이트 전극을 통해 접속된 제 1 세트 방전 스위칭 소자(Tr31), 제 2 세트 방전 스위칭 소자(Tr32), 제 1 게이트 방전 스위칭 소자(Tr41), 제 1 캐리 방전 스위칭 소자(Tr51), 제 2 제어 스위칭 소자(Tr62) 및 제 3 제어 스위칭 소자(Tr63)는 턴-오프 상태로 유지된다.
한편, 출력 기간(To)에 발생된 고전압 레벨의 제 1 클럭 신호(CLK1)는 제 4 인버터 스위칭 소자(Tr24)의 게이트 전극에 인가된다. 이에 따라 제 4 인버터 스위칭 소자(Tr24)가 턴-온되고, 이 턴-온된 제 4 인버터 스위칭 소자(Tr24)를 통해 고전압 레벨의 제 1 클럭 신호(CLK1)가 인버터 노드(IN)에 공급된다. 그러나, 이 인버터 노드(IN)에 공급된 고전압 레벨의 제 1 클럭 신호(CLK1)는 턴-온된 제 1 인버터 스위칭 소자(Tr21)에 의해 방전된다. 따라서, 이 출력 기간(To)에 인버터 노드(IN)는 방전 상태로 유지된다. 그러므로, 전술된 바와 같이, 이 방전된 인버터 노드(IN)에 게이트 전극을 통해 접속된 제 3 인버터 스위칭 소자(Tr23)는 턴-오프된다.
이와 같이 제 n 스테이지(STGn)의 출력 기간(To)에 이 제 n 스테이지(STGn)로부터 제 n 게이트 신호(GTn) 및 제 n 캐리 신호(CRn)가 출력된다. 그리고, 제 n 캐리 신호(CRn)에 의해 제 n+1 스테이지(STGn+1)는 세트되는 반면, 제 n-1 스테이지(STGn-1)는 리세트된다.
3) 리세트 기간(Trs)
다음으로, 도 3 및 도 6c를 참조로 제 n 스테이지(STGn)의 리세트 기간(Trs)에서의 제 n 스테이지(STGn)의 동작을 설명하면 다음과 같다.
제 n 스테이지(STGn)의 리세트 기간(Trs) 동안, 도 3에 도시된 바와 같이, 제 1 클럭 신호(CLK1)는 제 1 오프 전압(VSS1)에 해당하는 저전압 레벨로 유지되고, 제 2 클럭 신호(CLK2)는 온 전압(Von)에 해당하는 고전압 레벨로 유지되며, 그리고 제 n+1 스테이지(STGn+1)로부터의 제 n+1 게이트 신호 및 제 n+1 캐리 신호(CRn+1)는 각각 온 전압(Von)에 해당하는 고전압 레벨로 유지된다.
고전압 레벨의 제 n+1 게이트 신호는 제 n 스테이지(STGn)에 구비된 제 1 리세트 스위칭 소자(Tr11)의 게이트 전극, 제 2 리세트 스위칭 소자(Tr12)의 게이트 전극, 제 2 게이트 방전 스위칭 소자(Tr42)의 게이트 전극 및 제 2 캐리 방전 스위칭 소자(Tr52)의 게이트 전극으로 인가된다. 그러면, 제 1 리세트 스위칭 소자(Tr11), 제 2 리세트 스위칭 소자(Tr12), 제 2 게이트 방전 스위칭 소자(Tr42) 및 제 2 캐리 방전 스위칭 소자(Tr52)가 턴-온된다.
턴-온된 제 1 리세트 스위칭 소자(Tr11) 및 제 2 리세트 스위칭 소자(Tr12)를 통해 제 1 오프 전압(VSS1)이 제 n 스테이지(STGn)의 세트 노드(Q)에 인가된다. 그러면, 세트 노드(Q)가 방전되고, 이 방전된 세트 노드(Q)에 게이트 전극을 통해 접속된 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 제어 스위칭 소자(Tr61) 및 제 4 제어 스위칭 소자(Tr64)가 턴-오프된다.
턴-온된 제 2 게이트 방전 스위칭 소자(Tr42)를 통해 제 2 오프 전압(VSS2)이 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)에 인가된다. 따라서, 그 게이트 출력 단자(GOT) 및 이에 접속된 제 n 게이트 라인(GLn)이 방전된다.
턴-온된 제 2 캐리 방전 스위칭 소자(Tr52)를 통해 제 1 오프 전압(VSS1)이 제 n 스테이지(STGn)의 캐리 출력 단자(COT)에 인가된다. 이에 따라, 캐리 출력 단자(COT)가 방전되고, 그 방전된 캐리 출력 단자(COT)에 접속된 제 n+1 스테이지(STGn+1)의 세트 제어 단자(ST) 및 제 n-1 스테이지(STGn-1)의 리세트 제어 단자(RT)가 방전된다. 그러면, 제 n+1 스테이지(STGn+1)에 구비된 세트 스위칭 소자가 턴-오프된다. 그리고 제 n-1 스테이지(STGn-1)에 구비된 제 1 리세트 스위칭 소자, 제 2 리세트 스위칭 소자, 제 2 게이트 방전 스위칭 소자 및 제 2 캐리 방전 스위칭 소자가 턴-오프된다.
또한, 그 방전된 캐리 출력 단자(COT)에 게이트 전극을 통해 접속된 제 n 스테이지(STGn)의 제 1 인버터 스위칭 소자(Tr21) 및 제 2 인버터 스위칭 소자(Tr22)가 턴-오프된다.
저전압 레벨의 제 1 클럭 신호(CLK1)를 게이트 전극을 통해 인가받는 제 4 인버터 스위칭 소자(Tr24)는 턴-오프된다.
제 1 인버터 스위칭 소자(Tr21) 및 제 4 인버터 스위칭 소자(Tr24)가 턴-오프됨에 따라, 제 n 스테이지(STGn)의 인버터 노드(IN)는 플로팅된다. 그 플로팅 상태의 인버터 노드(IN)는 전술된 출력 기간(To)에 인가되었던 제 1 오프 전압(VSS1)에 의해 방전 상태로 유지된다. 따라서, 이 방전된 인버터 노드(IN)에 게이트 전극을 통해 접속된 제 3 인버터 스위칭 소자(Tr23)는 턴-오프 상태로 유지된다.
제 2 인버터 스위칭 소자(Tr22) 및 제 3 인버터 스위칭 소자(Tr23)가 턴-오프됨에 따라, 리세트 노드(Qb)는 플로팅된다. 그 플로팅된 상태의 리세트 노드(Qb)는 전술된 출력 기간(To)에 인가되었던 제 1 오프 전압(VSS1)에 의해 방전된 상태로 유지된다. 따라서, 이 방전된 리세트 노드(Qb)에 게이트 전극을 통해 접속된 제 1 세트 방전 스위칭 소자(Tr31), 제 2 세트 방전 스위칭 소자(Tr32), 제 1 게이트 방전 스위칭 소자(Tr41), 제 1 캐리 방전 스위칭 소자(Tr51), 제 2 제어 스위칭 소자(Tr62) 및 제 3 제어 스위칭 소자(Tr63)는 턴-오프 상태로 유지된다.
이와 같이 제 n 스테이지(STGn)의 리세트 기간(Trs)에 세트 노드(Q)가 저전압으로 방전됨에 따라 제 n 스테이지(STGn)가 리세트된다.
4) 홀딩 기간(Th)
이어서, 도 3 및 도 6d를 참조로 제 n 스테이지(STGn)의 홀딩 기간(Th)에서의 제 n 스테이지(STGn)의 동작을 설명하면 다음과 같다.
제 n 스테이지(STGn)의 홀딩 기간(Th) 동안, 도 3에 도시된 바와 같이, 제 1 클럭 신호(CLK1)는 온 전압(Von)에 해당하는 고전압 레벨로 유지되고, 제 2 클럭 신호(CLK2)는 제 1 오프 전압(VSS1)에 해당하는 저전압 레벨로 유지되며, 제 n-1 스테이지(STGn-1)로부터의 제 n-1 게이트 신호는 제 2 오프 전압(VSS2)에 해당하는 저전압 레벨로 유지되며, 그 제 n-1 스테이지(STGn-1)로부터의 제 n-1 캐리 신호(CRn-1)는 제 1 오프 전압(VSS1)에 해당하는 저전압 레벨로 유지되며, 제 n 스테이지(STGn)로부터의 제 n 게이트 신호(GTn)는 제 2 오프 전압(VSS2)에 해당하는 저전압 레벨로 유지되며, 그 제 n 스테이지(STGn)로부터의 제 n 캐리 신호(CRn)는 제 1 오프 전압(VSS1)에 해당하는 저전압 레벨로 유지되며, 제 n+1 스테이지(STGn+1)로부터의 제 n+1 게이트 신호는 제 2 오프 전압(VSS2)에 해당하는 저전압 레벨로 유지되며, 그리고 그 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)는 제 1 오프 전압(VSS1)에 해당하는 저전압 레벨로 유지된다.
저전압 레벨의 제 n-1 캐리 신호(CRn-1)를 게이트 전극을 통해 공급받는 세트 스위칭 소자(Tr10)는 턴-오프된다.
저전압 레벨의 제 n+1 캐리 신호(CRn+1)를 게이트 전극을 통해 공급받는 제 1 리세트 스위칭 소자(Tr11), 제 2 리세트 스위칭 소자(Tr12), 제 2 게이트 방전 스위칭 소자(Tr42) 및 제 2 캐리 방전 스위칭 소자(Tr52)는 턴-오프된다.
저전압 레벨의 제 n 캐리 신호(CRn)를 게이트 전극을 통해 공급받는 제 1 인버터 스위칭 소자(Tr21) 및 제 2 인버터 스위칭 소자(Tr22)는 턴-오프된다. 한편, 제 1 인버터 스위칭 소자(Tr21)의 서브 게이트 전극 및 제 2 인버터 스위칭 소자(Tr22)의 서브 게이트 전극으로 제어 전압(VCT)이 인가되는 바, 이에 따라 제 1 인버터 스위칭 소자(Tr21)의 서브 게이트 전극과 제 1 오프 전압 입력 단자(OVT1) 간의 전압(즉, 제 1 인버터 스위칭 소자(Tr21)의 서브 게이트-소스 전압)이 작아져 제 1 인버터 스위칭 소자(Tr21)의 문턱 전압이 증가하며, 또한 제 2 인버터 스위칭 소자(Tr22)의 서브 게이트 전극과 제 1 오프 전압 입력 단자(OVT1) 간의 전압(즉, 제 2 인버터 스위칭 소자(Tr22)의 서브 게이트-소스 전압)이 작아져 제 2 인버터 스위칭 소자(Tr22)의 문턱 전압이 증가한다. 이에 따라 제 1 인버터 스위칭 소자(Tr21) 및 제 2 인버터 스위칭 소자(Tr22)가 거의 완전하게 턴-오프 상태로 유지된다. 따라서, 홀딩 기간(Th) 및 이 기간 이후부터 인버터 노드(IN)로부터 제 1 오프 전압 입력 단자(OVT1)로 누설되는 전류 및 리세트 노드(Qb)로부터 제 1 오프 전압 입력 단자(OVT1)로 누설되는 전류가 최소화된다. 다시 말하여, 홀딩 기간(Th) 및 이 기간 이후부터는 제 1 인버터 스위칭 소자(Tr21) 및 제 2 인버터 스위칭 소자(Tr22)의 누설 전류가 최소화된다. 여기서, 전술된 제 1 인버터 스위칭 소자(Tr21)의 서브 게이트-소스 전압은 0보다 작은 값을 갖는 역방향 전압이고, 전술된 제 2 인버터 스위칭 소자(Tr22)의 서브 게이트-소스 전압은 0보다 작은 값을 갖는 역방향 전압이다. 이 역방향 전압의 크기는 제어 전압(VCT)의 크기에 따라 달라진다. 즉, 쉬프트 레지스터(SR)로부터의 누설 전류가 클수록 이를 줄이기 위해 제 2 인버터 스위칭 소자(Tr22)의 서브 게이트-소스 전압이 0보다 더 작은 값으로 감소하여야 하는 바, 이 때문에 누설 전류가 클수록 더 작은 값의 제어 전압(VCT)이 선택된다.
한편, 제 1 인버터 스위칭 소자(Tr21) 및 제 2 인버터 스위칭 소자(Tr22)는 한 프레임 기간(FR) 중 거의 대부분의 기간 동안 저전압 레벨의 제 n 캐리 신호(CRn)를 공급받기 때문에 이들의 문턱 전압은 점진적으로 감소하는 방향으로 쉬프트되지만, 위와 같은 제어 전압(VCT)에 의해 문턱 전압의 감소 추세가 약화될 수 있다. 즉, 제어 전압(VCT)은 문턱 전압을 증가시키는 방향으로 작용하기 때문에, 이러한 작용에 의해 문턱 전압이 쉬프트되는 정도가 크게 줄어든다.
또한, 쉬프트 레지스터(SR)의 제조 공정 과정 중 공정 오류 등으로 인해 제 1 인버터 스위칭 소자(Tr21) 및 제 2 인버터 스위칭 소자(Tr22)의 문턱 전압이 비정상적으로 작을 수 있는 바, 제어 전압(VCT)에 의해 제 1 인버터 스위칭 소자(Tr21) 및 제 2 인버터 스위칭 소자(Tr22)의 문턱 전압이 정상적인 크기로 복원될 수 있다.
고전압 레벨의 제 1 클럭 신호(CLK1)를 게이트 전극을 통해 공급받는 제 4 인버터 스위칭 소자(Tr24)는 턴-온된다.
턴-온된 제 4 인버터 스위칭 소자(Tr24)를 통해 고전압 레벨의 제 1 클럭 신호(CLK1)가 인버터 노드(IN)에 공급된다. 그러면, 이 인버터 노드(IN)가 충전되고, 이 충전된 인버터 노드(IN)에 게이트 전극을 통해 접속된 제 3 인버터 스위칭 소자(Tr23)가 턴-온된다.
턴-온된 제 3 인버터 스위칭 소자(Tr23)를 통해 고전압 레벨의 제 1 클럭 신호(CLK1)가 리세트 노드(Qb)에 인가된다. 그러면, 리세트 노드(Qb)가 충전되고, 이 충전된 리세트 노드(Qb)에 게이트 전극을 통해 접속된 제 1 세트 방전 스위칭 소자(Tr31), 제 2 세트 방전 스위칭 소자(Tr32), 제 1 게이트 방전 스위칭 소자(Tr41), 제 1 캐리 방전 스위칭 소자(Tr51), 제 2 제어 스위칭 소자(Tr62) 및 제 3 제어 스위칭 소자(Tr63)는 턴-온된다.
턴-온된 제 1 세트 방전 스위칭 소자(Tr31) 및 제 2 세트 방전 스위칭 소자(Tr32)를 통해 제 1 오프 전압(VSS1)이 제 n 스테이지(STGn)의 세트 노드(Q)로 인가된다. 이에 따라, 세트 노드(Q)가 방전되고, 그 방전된 세트 노드(Q)에 게이트 전극을 통해 접속된 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 제어 스위칭 소자(Tr61) 및 제 4 제어 스위칭 소자(Tr64)가 턴-오프된다.
턴-온된 제 1 게이트 방전 스위칭 소자(Tr41)를 통해 제 2 오프 전압(VSS2)이 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)에 인가된다. 이에 따라, 게이트 출력 단자(GOT) 및 이에 접속된 제 n 게이트 라인(GLn)이 방전된다.
턴-온된 제 1 캐리 방전 스위칭 소자(Tr51)를 통해 제 1 오프 전압(VSS1)이 제 n 스테이지(STGn)의 캐리 출력 단자(COT)에 인가된다. 이에 따라, 제 n 스테이지(STGn)의 캐리 출력 단자(COT), 제 n+1 스테이지(STGn+1)의 세트 제어 단자(ST) 및 제 n-1 스테이지(STGn-1)의 리세트 제어 단자(RT)가 방전된다.
턴-온된 제 2 및 제 3 제어 스위칭 소자(Tr62, Tr63)를 통해 제어 전압(VCT)이 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극으로 인가된다. 이에 따라, 제 2 제어 스위칭 소자(Tr62)의 서브 게이트 전극과 캐리 출력 단자(COT) 간의 전압(즉, 캐리 출력 스위칭 소자(Tr50)의 서브 게이트-소스 전압)이 작아져 캐리 출력 스위칭 소자(Tr50)의 문턱 전압이 증가한다. 이에 따라 캐리 출력 스위칭 소자(Tr50)가 거의 완전하게 턴-오프 상태로 유지되므로, 홀딩 기간(Th) 및 이 기간 이후부터 제 1 클럭 라인(CL1)으로부터 캐리 출력 단자(COT)로 누설되는 전류가 최소화된다. 다시 말하여, 홀딩 기간(Th) 및 이 기간 이후부터는 캐리 출력 스위칭 소자(Tr50)의 누설 전류가 최소화된다. 여기서, 전술된 제 2 제어 스위칭 소자(Tr62)의 서브 게이트-소스 전압은 0보다 작은 값을 갖는 역방향 전압이다.
캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극에 인가된 제어 전압(VCT)은 스토리지 커패시터(Cst)에 의해 안정적으로 유지된다.
한편, 제 1 클럭 신호(CLK1)는 주기적으로 고전압 레벨로 유지되는 바, 그 제 1 클럭 신호(CLK1)가 고전압 레벨로 유지될 때마다, 리세트된 제 n 스테이지(STGn)의 제 3 인버터 스위칭소자(Tr23)가 턴-온되어 리세트 노드(Qb)가 제 1 클럭 신호(CLK1)에 의해 충전된다. 이 리세트 노드(Qb)가 충전될 때마다 제 1 세트 방전 스위칭 소자(Tr31), 제 2 세트 방전 스위칭 소자(Tr32), 제 1 게이트 방전 스위칭 소자(Tr41), 제 1 캐리 방전 스위칭 소자(Tr51), 제 2 제어 스위칭 소자(Tr62) 및 제 3 제어 스위칭 소자(Tr63)가 턴-온되어 세트 노드(Q), 게이트 출력 단자(GOT) 및 캐리 출력 단자(COT)가 제 1 오프 전압(VSS1) 또는 제 2 오프 전압(VSS2)으로 안정화된다. 결국, 리세트된 제 n 스테이지(STGn)의 리세트 노드(Qb), 게이트 출력 단자(GOT) 및 캐리 출력 단자(COT)는, 그 제 n 스테이지(STGn)가 다시 세트될 때까지 제 1 클럭 신호(CLK1)에 맞춰 주기적으로 방전된다.
도 7은 도 2의 제 n 스테이지(STGn)에 대한 다른 구성도이다.
도 7의 제 n 스테이지(STGn)에 구비된 세트 스위칭 소자(Tr10), 제 1 인버터 스위칭 소자(Tr21), 제 2 인버터 스위칭 소자(Tr22), 제 3 인버터 스위칭 소자(Tr23), 제 4 인버터 스위칭 소자(Tr24), 캐리 출력 스위칭 소자(Tr50), 제 1 게이트 방전 스위칭 소자(Tr41), 제 2 게이트 방전 스위칭 소자(Tr42), 제 1 캐리 방전 스위칭 소자(Tr51), 제 2 캐리 방전 스위칭 소자(Tr52), 제 1 제어 스위칭 소자(Tr61), 제 2 제어 스위칭 소자(Tr62), 제 3 제어 스위칭 소자(Tr63), 제 4 제어 스위칭 소자(Tr64), 커플링 커패시터(Ccc) 및 스토리지 커패시터(Cst)는 전술된 도 5의 세트 스위칭 소자(Tr10), 제 1 인버터 스위칭 소자(Tr21), 제 2 인버터 스위칭 소자(Tr22), 제 3 인버터 스위칭 소자(Tr23), 제 4 인버터 스위칭 소자(Tr24), 캐리 출력 스위칭 소자(Tr50), 제 1 게이트 방전 스위칭 소자(Tr41), 제 2 게이트 방전 스위칭 소자(Tr42), 제 1 캐리 방전 스위칭 소자(Tr51), 제 2 캐리 방전 스위칭 소자(Tr52), 제 1 제어 스위칭 소자(Tr61), 제 2 제어 스위칭 소자(Tr62), 제 3 제어 스위칭 소자(Tr63), 제 4 제어 스위칭 소자(Tr64), 커플링 커패시터(Ccc) 및 스토리지 커패시터(Cst)와 동일하므로 이들에 대한 설명은 도 5 및 관련 기재를 참조한다.
도 7에 도시된 제 n 스테이지(STGn)의 게이트 출력 스위칭 소자(Tr40)는 제 n 스테이지(STGn)의 세트 노드(Q)의 신호 및 출력 제어부(503)의 출력에 따라 제 1 클럭 신호(CLK1)를 제 n 게이트 신호(GTn)로서 출력한다. 제 n 스테이지(STGn)의 게이트 출력 스위칭 소자(Tr40)는 세트 노드(Q)의 신호 및 출력 제어부(503)의 출력에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 클럭 입력 단자(CLT)와 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)를 전기적으로 연결한다. 이를 위해, 게이트 출력 스위칭 소자(Tr40)는 세트 노드(Q)에 접속된 게이트 전극 및 출력 제어부(503)의 출력 단자(N1)에 접속된 서브 게이트 전극을 포함하며, 클럭 입력 단자(CLT)와 게이트 출력 단자(GOT) 사이에 연결된다.
도 8은 도 2의 제 n 스테이지(STGn)에 대한 또 다른 구성도이다.
도 8의 제 n 스테이지(STGn)에 구비된 세트 스위칭 소자(Tr10), 제 1 인버터 스위칭 소자(Tr21), 제 2 인버터 스위칭 소자(Tr22), 제 3 인버터 스위칭 소자(Tr23), 제 4 인버터 스위칭 소자(Tr24), 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 게이트 방전 스위칭 소자(Tr41), 제 2 게이트 방전 스위칭 소자(Tr42), 제 1 캐리 방전 스위칭 소자(Tr51), 제 2 캐리 방전 스위칭 소자(Tr52), 제 1 제어 스위칭 소자(Tr61), 커플링 커패시터(Ccc) 및 스토리지 커패시터(Cst)는 전술된 도 5의 세트 스위칭 소자(Tr10), 제 1 인버터 스위칭 소자(Tr21), 제 2 인버터 스위칭 소자(Tr22), 제 3 인버터 스위칭 소자(Tr23), 제 4 인버터 스위칭 소자(Tr24), 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 게이트 방전 스위칭 소자(Tr41), 제 2 게이트 방전 스위칭 소자(Tr42), 제 1 캐리 방전 스위칭 소자(Tr51), 제 2 캐리 방전 스위칭 소자(Tr52), 제 1 제어 스위칭 소자(Tr61), 커플링 커패시터(Ccc) 및 스토리지 커패시터(Cst)와 동일하므로 이들에 대한 설명은 도 5 및 관련 기재를 참조한다.
도 8에 도시된 제 n 스테이지(STGn)의 리세트 스위칭 소자(Tr111)는 리세트 제어 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 방전한다. 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)일 수 있다. 제 n 스테이지(STGn)의 리세트 스위칭 소자(Tr111)는 제 n+1 캐리 신호(CRn+1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 세트 노드(Q)와 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 리세트 스위칭 소자(Tr111)는 리세트 제어 단자(RT)에 접속된 게이트 전극을 포함하며, 세트 노드(Q)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다. 한편, 리세트 스위칭 소자(Tr111)는 제어 전압 생성부(800)로부터 출력된 제어 전압(VCT)이 인가되는 서브 게이트 전극을 더 포함할 수 있다.
도 8에 도시된 제 n 스테이지(STGn)의 세트 방전 스위칭 소자(Tr311)는 제 n 스테이지(STGn)의 리세트 노드(Qb)에 인가된 신호에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 방전한다. 제 n 스테이지(STGn)의 세트 방전 스위칭 소자(Tr311)는 리세트 노드(Qb)에 인가된 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 세트 노드(Q)와 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 세트 방전 스위칭 소자(Tr311)는 리세트 노드(Qb)에 접속된 게이트 전극을 포함하며, 세트 노드(Q)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다. 한편, 세트 방전 스위칭 소자(Tr311)는 제어 전압 생성부(800)로부터 출력된 제어 전압(VCT)이 인가되는 서브 게이트 전극을 더 포함할 수 있다.
도 8에 도시된 제 n 스테이지(STGn)의 제 2 제어 스위칭 소자(Tr622)는 제 n 스테이지(STGn)에 구비된 리세트 노드(Qb)의 신호에 따라 제어 전압(VCT)을 제 n 스테이지(STGn)에 구비된 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극으로 인가한다. 제 n 스테이지(STGn)의 제 2 제어 스위칭 소자(Tr622)는 리세트 노드(Qb)의 신호에 의해 턴-온 또는 턴-오프되며, 턴-온시 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극과 제 n 스테이지(STGn)의 제어 단자(CT)를 전기적으로 연결한다. 이를 위해, 제 2 제어 스위칭 소자(Tr62)는 리세트 노드(Qb)에 접속된 게이트 전극을 포함하며, 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극과 제어 단자(CT) 사이에 연결된다.
도 9는 도 2의 제 n 스테이지(STGn)에 대한 또 다른 구성도이다.
도 9의 제 n 스테이지(STGn)에 구비된 제 1 리세트 스위칭 소자(Tr11), 제 2 리세트 스위칭 소자(Tr12), 제 1 인버터 스위칭 소자(Tr21), 제 2 인버터 스위칭 소자(Tr22), 제 3 인버터 스위칭 소자(Tr23), 제 4 인버터 스위칭 소자(Tr24), 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 2 게이트 방전 스위칭 소자(Tr42), 제 2 캐리 방전 스위칭 소자(Tr52), 제 1 제어 스위칭 소자(Tr61), 제 2 제어 스위칭 소자(Tr62), 제 3 제어 스위칭 소자(Tr63), 제 4 제어 스위칭 소자(Tr64), 커플링 커패시터(Ccc) 및 스토리지 커패시터(Cst)는 전술된 도 5의 제 1 리세트 스위칭 소자(Tr11), 제 2 리세트 스위칭 소자(Tr12), 제 1 인버터 스위칭 소자(Tr21), 제 2 인버터 스위칭 소자(Tr22), 제 3 인버터 스위칭 소자(Tr23), 제 4 인버터 스위칭 소자(Tr24), 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 2 게이트 방전 스위칭 소자(Tr42), 제 2 캐리 방전 스위칭 소자(Tr52), 제 1 제어 스위칭 소자(Tr61), 제 2 제어 스위칭 소자(Tr62), 제 3 제어 스위칭 소자(Tr63), 제 4 제어 스위칭 소자(Tr64), 커플링 커패시터(Ccc) 및 스토리지 커패시터(Cst)와 동일하므로 이들에 대한 설명은 도 5 및 관련 기재를 참조한다.
도 9에 도시된 제 n 스테이지(STGn)의 세트 스위칭 소자(Tr10)는 세트 제어 신호 및 전단 스테이지로부터에 구비된 출력 제어부(503)의 출력에 따라 제 n 스테이지(STGn)의 세트 노드(Q)를 충전한다. 세트 제어 신호는 제 n-1 스테이지(STGn-1)로부터의 제 n-1 캐리 신호(CRn-1)일 수 있다. 그리고, 전단 스테이지의 출력 제어부(503)는 제 n-1 스테이지(STGn-1)의 출력 제어부(503)일 수 있다. 제 n-1 스테이지(STGn-1)에 구비된 출력 제어부(503)의 출력(OUTn-1)은 고전압 레벨의 제 2 클럭 신호(CLK2) 또는 제어 전압(VCT) 중 하나이다. 제 n 스테이지(STGn)의 세트 스위칭 소자(Tr10)는 제 n-1 스테이지(STGn-1)로부터의 제 n-1 캐리 신호(CRn-1) 및 제 n-1 스테이지(STGn-1)에 구비된 출력 제어부(503)의 출력(OUTn-1)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 세트 제어 단자(ST)와 제 n 스테이지(STGn)의 세트 노드(Q)를 전기적으로 연결한다. 이를 위해, 세트 스위칭 소자(Tr10)는 세트 제어 단자(ST)에 접속된 게이트 전극 및 제 n-1 스테이지(STGn-1)의 출력 제어부(503)로부터의 출력(OUTn-1)이 인가되는 서브 게이트 전극을 포함하며, 세트 제어 단자(ST)와 세트 노드(Q) 사이에 연결된다.
도 9에 도시된 제 n 스테이지(STGn)의 출력 제어부(503)로부터의 출력(OUTn)은 제 n 스테이지(STGn)에 구비된 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극 및 제 n+1 스테이지(STGn+1)에 구비된 세트 스위칭 소자의 서브 게이트 전극에 인가된다. 이를 위해 도 9에 도시된 출력 제어부(503)의 출력 단자(N1)는 제 n 스테이지(STGn)에 구비된 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극 및 제 n+1 스테이지(STGn+1)에 구비된 세트 스위칭 소자(Tr10)의 서브 게이트 전극에 연결된다.
도 9에 도시된 제 n 스테이지(STGn)의 제 1 게이트 방전 스위칭 소자(Tr41)는 제 n 스테이지(STGn)의 리세트 노드(Qb)에 인가된 신호 및 제 n 스테이지(STGn)의 제어 단자(CT)에 인가된 제어 전압(VCT)에 따라 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)를 방전한다. 제 n 스테이지(STGn)의 제 1 게이트 방전 스위칭 소자(Tr41)는 리세트 노드(Qb)의 신호 및 제어 전압(VCT)에 의해 턴-온 또는 턴-오프되며, 턴-온시 게이트 출력 단자(GOT)와 제 n 스테이지(STGn)의 제 2 오프 전압 입력 단자(OVT2)를 전기적으로 연결한다. 이를 위해, 제 1 게이트 방전 스위칭 소자(Tr41)는 리세트 노드(Qb)에 접속된 게이트 전극 및 제어 단자(CT)에 접속된 서브 게이트 전극을 포함하며, 게이트 출력 단자(GOT)와 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다.
도 9에 도시된 제 n 스테이지(STGn)의 제 1 캐리 방전 스위칭 소자(Tr51)는 제 n 스테이지(STGn)의 리세트 노드(Qb)에 인가된 신호 및 제 n 스테이지(STGn)의 제어 단자(CT)에 인가된 제어 전압(VCT)에 따라 제 n 스테이지(STGn)의 캐리 출력 단자(COT)를 방전한다. 제 n 스테이지(STGn)의 제 1 캐리 방전 스위칭 소자(Tr51)는 리세트 노드(Qb)의 신호 및 제어 전압(VCT)에 의해 턴-온 또는 턴-오프되며, 턴-온시 캐리 출력 단자(COT)와 제 n 스테이지(STGn)의 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 1 캐리 방전 스위칭 소자(Tr51)는 리세트 노드(Qb)에 접속된 게이트 전극 및 제어 단자(CT)에 접속된 서브 게이트 전극을 포함하며, 캐리 출력 단자(COT)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다.
쉬프트 레지스터(SR)의 제조 공정 과정 중 공정 오류 등으로 인해 제 1 게이트 방전 스위칭 소자(Tr41) 및 제 1 캐리 방전 스위칭 소자(Tr51)의 문턱 전압이 비정상적으로 작을 수 있는 바, 제어 전압(VCT)에 의해 제 1 게이트 방전 스위칭 소자(Tr41) 및 제 1 캐리 방전 스위칭 소자(Tr51)의 문턱 전압이 정상적인 크기로 복원될 수 있다.
도 10은 도 2의 제 n 스테이지(STGn)에 대한 또 다른 구성도이다.
도 10의 제 n 스테이지(STGn)에 구비된 세트 스위칭 소자(Tr10), 제 1 리세트 스위칭 소자(Tr11), 제 2 리세트 스위칭 소자(Tr12), 제 1 인버터 스위칭 소자(Tr21), 제 2 인버터 스위칭 소자(Tr22), 제 3 인버터 스위칭 소자(Tr23), 제 4 인버터 스위칭 소자(Tr24), 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 게이트 방전 스위칭 소자(Tr41), 제 1 캐리 방전 스위칭 소자(Tr51), 제 1 제어 스위칭 소자(Tr61), 제 2 제어 스위칭 소자(Tr62), 제 3 제어 스위칭 소자(Tr63), 제 4 제어 스위칭 소자(Tr64), 커플링 커패시터(Ccc) 및 스토리지 커패시터(Cst)는 전술된 도 5의 세트 스위칭 소자(Tr10), 제 1 리세트 스위칭 소자(Tr11), 제 2 리세트 스위칭 소자(Tr12), 제 1 인버터 스위칭 소자(Tr21), 제 2 인버터 스위칭 소자(Tr22), 제 3 인버터 스위칭 소자(Tr23), 제 4 인버터 스위칭 소자(Tr24), 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 게이트 방전 스위칭 소자(Tr41), 제 1 캐리 방전 스위칭 소자(Tr51), 제 1 제어 스위칭 소자(Tr61), 제 2 제어 스위칭 소자(Tr62), 제 3 제어 스위칭 소자(Tr63), 제 4 제어 스위칭 소자(Tr64), 커플링 커패시터(Ccc) 및 스토리지 커패시터(Cst)와 동일하므로 이들에 대한 설명은 도 5 및 관련 기재를 참조한다.
도 10에 도시된 제 n 스테이지(STGn)의 제 2 게이트 방전 스위칭 소자(Tr42)는 리세트 제어 신호 및 제 n 스테이지(STGn)의 제어 단자(CT)에 인가된 제어 전압(VCT)에 따라 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)를 방전한다. 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)일 수 있다. 제 n 스테이지(STGn)의 제 2 게이트 방전 스위칭 소자(Tr42)는 제 n+1 캐리 신호(CRn+1) 및 제어 단자(CT)의 제어 전압(VCT)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 게이트 출력 단자(GOT)와 제 n 스테이지(STGn)의 제 2 오프 전압 입력 단자(OVT2)를 전기적으로 연결한다. 이를 위해, 제 2 게이트 방전 스위칭 소자(Tr42)는 제 n 스테이지(STGn)의 리세트 제어 단자(RT)에 접속된 게이트 전극 및 제어 단자(CT)에 접속된 서브 게이트 전극을 포함하며, 게이트 출력 단자(GOT)와 제 2 오프 전압 입력 단자(OVT2) 사이에 연결된다.
도 10에 도시된 제 n 스테이지(STGn)의 제 2 캐리 방전 스위칭 소자(Tr52)는 리세트 제어 신호 및 제 n 스테이지(STGn)의 제어 단자(CT)에 인가된 제어 전압(VCT)에 따라 제 n 스테이지(STGn)의 캐리 출력 단자(COT)를 방전한다. 리세트 제어 신호는 제 n+1 스테이지(STGn+1)로부터의 제 n+1 캐리 신호(CRn+1)일 수 있다. 제 n 스테이지(STGn)의 제 2 캐리 방전 스위칭 소자(Tr52)는 제 n+1 캐리 신호(CRn+1) 및 제어 단자(CT)의 제어 전압(VCT)에 의해 턴-온 또는 턴-오프되며, 턴-온시 캐리 출력 단자(COT)와 제 n 스테이지(STGn)의 제 1 오프 전압 입력 단자(OVT1)를 전기적으로 연결한다. 이를 위해, 제 2 캐리 방전 스위칭 소자(Tr52)는 제 n 스테이지(STGn)의 리세트 제어 단자(RT)에 접속된 게이트 전극 및 제어 단자(CT)에 접속된 서브 게이트 전극을 포함하며, 캐리 출력 단자(COT)와 제 1 오프 전압 입력 단자(OVT1) 사이에 연결된다.
제 2 게이트 방전 스위칭 소자(Tr42) 및 제 2 캐리 방전 스위칭 소자(Tr52)는 한 프레임 기간(FR) 중 거의 대부분의 기간 동안 저전압 레벨의 제 n-1 캐리 신호(CRn-1)를 공급받기 때문에 이들의 문턱 전압은 점진적으로 감소하는 방향으로 쉬프트되지만, 위와 같은 제어 전압(VCT)에 의해 문턱 전압의 감소 추세가 약화될 수 있다.
쉬프트 레지스터(SR)의 제조 공정 과정 중 공정 오류 등으로 인해 제 2 게이트 방전 스위칭 소자(Tr42) 및 제 2 캐리 방전 스위칭 소자(Tr52)의 문턱 전압이 비정상적으로 작을 수 있는 바, 제어 전압(VCT)에 의해 제 2 게이트 방전 스위칭 소자(Tr42) 및 제 2 캐리 방전 스위칭 소자(Tr52)의 문턱 전압이 정상적인 크기로 복원될 수 있다.
도 11은 도 2의 제 n 스테이지(STGn)에 대한 또 다른 구성도이다.
도 11의 제 n 스테이지(STGn)에 구비된 세트 스위칭 소자(Tr10), 제 1 리세트 스위칭 소자(Tr11), 제 2 리세트 스위칭 소자(Tr12), 제 1 인버터 스위칭 소자(Tr21), 제 2 인버터 스위칭 소자(Tr22), 제 3 인버터 스위칭 소자(Tr23), 제 4 인버터 스위칭 소자(Tr24), 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 게이트 방전 스위칭 소자(Tr41), 제 1 캐리 방전 스위칭 소자(Tr51), 제 1 제어 스위칭 소자(Tr61), 제 4 제어 스위칭 소자(Tr64), 커플링 커패시터(Ccc) 및 스토리지 커패시터(Cst)는 전술된 도 5의 세트 스위칭 소자(Tr10), 제 1 리세트 스위칭 소자(Tr11), 제 2 리세트 스위칭 소자(Tr12), 제 1 인버터 스위칭 소자(Tr21), 제 2 인버터 스위칭 소자(Tr22), 제 3 인버터 스위칭 소자(Tr23), 제 4 인버터 스위칭 소자(Tr24), 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 게이트 방전 스위칭 소자(Tr41), 제 1 캐리 방전 스위칭 소자(Tr51), 제 1 제어 스위칭 소자(Tr61), 제 4 제어 스위칭 소자(Tr64), 커플링 커패시터(Ccc) 및 스토리지 커패시터(Cst)와 동일하므로 이들에 대한 설명은 도 5 및 관련 기재를 참조한다.
도 11에 도시된 제 n 스테이지(STGn)의 제 2 제어 스위칭 소자(Tr62)는 제 n 스테이지(STGn)의 다른 클럭 입력 단자(CLT`)에 인가된 제 2 클럭 신호(CLK2)에 따라 제어 전압(VCT)을 제 n 스테이지(STGn)에 구비된 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극으로 인가한다. 제 n 스테이지(STGn)의 제 2 제어 스위칭 소자(Tr62)는 제 2 클럭 신호(CLK2)에 의해 턴-온 또는 턴-오프되며, 턴-온시 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극과 제 n 스테이지(STGn)의 제 3 제어 스위칭 소자(Tr63)를 전기적으로 연결한다. 이를 위해, 제 2 제어 스위칭 소자(Tr62)는 클럭 입력 단자(CLT`)에 접속된 게이트 전극을 포함하며, 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극과 제 3 제어 스위칭 소자(Tr63) 사이에 연결된다.
도 11에 도시된 제 n 스테이지(STGn)의 제 3 제어 스위칭 소자(Tr63)는 제 n 스테이지(STGn)의 다른 클럭 입력 단자(CLT`)에 인가된 제 2 클럭 신호(CLK2)에 따라 제어 전압(VCT)을 제 n 스테이지(STGn)에 구비된 캐리 출력 스위칭 소자(Tr50)의 서브 게이트 전극으로 인가한다. 제 n 스테이지(STGn)의 제 3 제어 스위칭 소자(Tr63)는 제 2 클럭 신호(CLK2)에 의해 턴-온 또는 턴-오프되며, 턴-온시 제 n 스테이지(STGn)의 제 2 제어 스위칭 소자(Tr62)와 제 n 스테이지(STGn)의 제어 단자(CT)를 전기적으로 연결한다. 이를 위해, 제 3 제어 스위칭 소자(Tr63)는 클럭 입력 단자(CLT`)에 접속된 게이트 전극을 포함하며, 제 3 제어 스위칭 소자(Tr63)와 제어 단자(CT) 사이에 연결된다.
한편, 각 스테이지(STG1 내지 STGi)가 도 11에 도시된 바와 같은 회로 구성을 포함할 때, 각 스테이지(STG1 내지 STGi)는 서로 다른 클럭 신호들이 인가되는 2개의 클럭 입력 단자들(CLT, CLT`)을 포함한다.
제 n 스테이지(STGn)를 포함한 홀수 번째 스테이지는, 전술된 도 5, 도 7 내지 도 11에 도시된 회로 구성들 중 어느 하나를 가질 수 있다.
한편, 도시되지 않았지만, 짝수 번째 스테이지들 역시 전술된 도 5, 도 7 내지 도 10에 도시된 회로 구성들 중 어느 하나를 가질 수 있다. 단, 짝수 번째 스테이지의 제 4 인버터 스위칭 소자(Tr24), 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 제어 스위칭 소자(Tr61) 및 제 4 제어 스위칭 소자(Tr64)는 제 1 클럭 신호(CLK1) 대신 제 2 클럭 신호(CLK2)를 공급 받는다.
또한, 짝수 번째 스테이지들 역시 전술된 도 11에 도시된 회로 구성을 가질 수 있다. 단, 짝수 번째 스테이지가 도 11에 도시된 구조를 가질 경우, 이 짝수 번째 스테이지의 제 4 인버터 스위칭 소자(Tr24), 게이트 출력 스위칭 소자(Tr40), 캐리 출력 스위칭 소자(Tr50), 제 1 제어 스위칭 소자(Tr61) 및 제 4 제어 스위칭 소자(Tr64)는 제 1 클럭 신호(CLK1) 대신 제 2 클럭 신호(CLK2)를 공급받으며, 그 짝수 번째 스테이지의 제 2 및 제 3 제어 스위칭 소자들(Tr62, Tr63) 각각은 제 2 클럭 신호(CLK2) 대신 제 1 클럭 신호(CLK1)를 공급 받는다.
전술된 스위칭 소자들(Tr10, Tr11, Tr21, Tr22, Tr23, Tr24, Tr31, Tr32, Tr40, Tr41, Tr42, Tr50, Tr51, Tr52, Tr61, Tr62, Tr63, Tr64, Tr111, Tr311, Tr622) 중 자신의 소스 전극 또는 드레인 전극 중 하나를 통해 직류 전압을 공급받는 적어도 하나의 스위칭 소자는 제어 전압 생성부(800)로부터의 제어 전압(VCT)이 인가되는 서브 게이트 전극을 가질 수 있다. 예를 들어, 전술된 제 2 리세트 스위칭 소자(Tr12), 리세트 스위칭 소자(Tr111), 제 1 인버터 스위칭 소자(Tr21), 제 2 인버터 스위칭 소자(Tr22), 제 2 세트 방전 스위칭 소자(Tr32), 세트 방전 스위칭 소자(Tr311), 제 1 게이트 방전 스위칭 소자(Tr41), 제 2 게이트 방전 스위칭 소자(Tr42), 제 1 캐리 방전 스위칭 소자(Tr51) 및 제 2 캐리 방전 스위칭 소자(Tr52)는 모두 직류 전압인 제 1 오프 전압(VSS1) 또는 제 2 오프 전압(VSS2)을 공급 받는 바, 상기 열거된 스위칭 소자들 중 적어도 하나는 제어 전압 생성부(800)로부터의 제어 전압(VCT)이 인가되는 서브 게이트 전극을 가질 수 있다.
한편, 전술된 스위칭 소자들(Tr10, Tr11, Tr21, Tr22, Tr23, Tr24, Tr31, Tr32, Tr40, Tr41, Tr42, Tr50, Tr51, Tr52, Tr61, Tr62, Tr63, Tr64, Tr111, Tr311, Tr622) 중 스테이지의 입력 및 출력에 관계된 적어도 하나의 스위칭 소자는 출력 제어부(503)로부터의 출력(클럭 신호(CLK1 또는 CLK2) 또는 제어 전압(VCT))이 인가되는 서브 게이트 전극을 가질 수 있다. 예를 들어, 스테이지의 캐리 신호를 출력하는 캐리 출력 스위칭 소자(Tr50), 스테이지의 게이트 신호를 출력하는 게이트 출력 스위칭 소자(Tr40) 및 스테이지의 세트 제어 신호를 입력받는 세트 스위칭 소자(Tr10) 중 적어도 하나는 출력 제어부(503)로부터의 출력이 인가되는 서브 게이트 전극을 가질 수 있다.
도 5, 도 7 내지 도 11에 도시된 스위칭 소자들(Tr10, Tr11, Tr21, Tr22, Tr23, Tr24, Tr31, Tr32, Tr40, Tr41, Tr42, Tr50, Tr51, Tr52, Tr61, Tr62, Tr63, Tr64, Tr111, Tr311, Tr622)은 각각 n형 또는 p형의 트랜지스터일 수 있다. 이때, 이 스위칭 소자들 각각의 반도체층은 단결정 실리콘, 다결정 실리콘, 비정질 실리콘 중 산화물(oxide) 중 어느 하나를 포함할 수 있다. 이때, 산화물은 인듐(indium), 갈륨(Gallium), 주석(Stannum) 및 아연(zinc) 중 적어도 하나를 포함할 수 있다.
도 12는 도 5의 제 n 스테이지(STGn)에 입력되는 제 1 클럭 신호(CLK1) 및 제어 전압(VCT)의 파형, 그리고 제 n 스테이지(STGn)에서 캐리 출력 단자(COT)의 전압, 출력 제어부(503)의 출력 단자(N1)의 전압, 피드백 노드(N2)의 전압에 대한 파형을 나타낸 도면이다.
도 12의 (a)에는, 제어 전압(VCT)이 -15[V]일 때, 캐리 출력 단자(COT)의 전압(CRn) 파형, 출력 단자(N1)의 전압(V_N1) 파형 및 피드백 노드(N2)의 전압(V_N2) 파형이 도시되어 있다.
도 12의 (b)에는, 제어 전압(VCT)이 -19[V]일 때, 캐리 출력 단자(COT)의 전압(CRn) 파형, 출력 단자(N1)의 전압(V_N1) 파형 및 피드백 노드(N2)의 전압(V_N2) 파형이 도시되어 있다.
도 12의 (c)에는, 제어 전압(VCT)이 -24[V]일 때, 캐리 출력 단자(COT)의 전압(CRn) 파형, 출력 단자(N1)의 전압(V_N1) 파형 및 피드백 노드(N2)의 전압(V_N2) 파형이 도시되어 있다.
도 12에 도시된 바와 같이, 제어 전압(VCT)이 작을수록 출력 단자(N1)의 전압(V_N1)과 캐리 출력 단자(COT)의 전압(CRn) 간 차(ΔV)가 증가함을 알 수 있다. 이 차(ΔV)가 클수록 캐리 출력 스위칭 소자(Tr50)의 문턱 전압이 더 많이 증가할 수 있다. 이는 홀딩 기간(Th)에 제어 전압(VCT)에 의해 캐리 출력 스위칭 소자(Tr50)의 누설 전류가 방지될 수 있음을 의미한다.
도 12에 도시된 바와 같이, 출력 기간(To)에 출력 단자(N1)의 전압(V_N1)과 캐리 출력 단자(COT)의 전압(CRn)은 실질적으로 동일하다. 따라서, 구동 능력이 중시되는 출력 기간(To)에 캐리 출력 스위칭 소자(Tr50)의 문턱 전압이 상대적으로 낮아져 이 캐리 출력 스위칭 소자(Tr50)의 구동 능력이 향상된다. 즉, 캐리 출력 스위칭 소자(Tr50)는 홀딩 기간(Th)보다 출력 기간(To)에 구동 능력이 향상된다. 반면, 캐리 출력 스위칭 소자(Tr50)는 출력 기간(To) 보다 홀딩 기간(Th)에 구동 능력이 감소된다. 이는 곧 캐리 출력 스위칭 소자(Tr50)가 홀딩 기간(Th)에 전류 누설을 방지할 수 홀딩 능력이 향상됨을 의미한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
700: 클럭 제공부 800: 제어 전압 생성부
701: 온 전압 생성부 702: 클럭 생성부
801: 전류 감지부 802: 적분기
803: 아날로그-디지털 변환기 804: 제어 전압 선택부
VCT: 제어 전압 Von: 온 전압

Claims (18)

  1. 게이트 신호에 의해 구동되는 게이트 라인을 포함하는 표시 패널;
    클럭 신호를 제공하는 클럭 제공부;
    상기 클럭 제공부로부터의 클럭 신호를 근거로 상기 게이트 신호를 생성하는 스테이지를 포함하는 쉬프트 레지스터; 및
    상기 쉬프트 레지스터 및 상기 클럭 제공부 중 적어도 하나로부터 발생된 전류를 근거로 제어 전압을 생성하고, 상기 제어 전압을 상기 스테이지의 적어도 하나의 스위칭 소자로 공급하는 제어 전압 생성부를 포함하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제어 전압 생성부는 상기 전류의 크기에 따라 제어 전압의 크기를 조절하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 제어 전압 생성부는 적어도 한 프레임 기간 동안 누적된 전류의 크기를 근거로 상기 제어 전압의 크기를 조절하는 표시 장치.
  4. 제 1 항에 있어서,
    상기 클럭 제공부는,
    온 전압을 생성하는 온 전압 생성부; 및
    상기 온 전압 및 오프 전압을 근거로 상기 클럭 신호를 생성하는 클럭 생성부를 포함하는 표시 장치.
  5. 제 4 항에 있어서,
    상기 제어 전압 생성부는,
    상기 온 전압 생성부의 출력 단자와 상기 클럭 생성부의 입력 단자 사이의 전류를 감지하는 전류 감지부; 및
    상기 전류 감지부로부터의 전류에 대응되는 감지 전압을 근거로 제어 전압을 선택하여 상기 서브 게이트 전극으로 출력하는 제어 전압 선택부를 포함하는 표시 장치.
  6. 제 5 항에 있어서,
    상기 제어 전압 생성부는, 상기 전류 감지부로부터의 전류를 미리 설정된 기간 동안 적분하여 감지 전압을 생성하고, 상기 감지 전압을 상기 제어 전압 선택부로 공급하는 적분기를 더 포함하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 제어 전압 생성부는, 상기 적분기로부터의 감지 전압을 디지털로 변환하여 상기 제어 전압 선택부로 공급하는 아날로그-디지털 변환기를 더 포함하는 표시 장치.
  8. 제 1 항에 있어서,
    상기 적어도 하나의 스위칭 소자는,
    직류 전원인 오프 전압이 인가되는 소스 전극 또는 드레인 전극; 및
    상기 제어 전압이 인가되는 서브 게이트 전극을 포함하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 적어도 하나의 스위칭 소자는,
    상기 스테이지의 출력 단자에 접속된 게이트 전극 및 상기 제어 전압이 인가되는 서브 게이트 전극을 포함하며, 상기 인버터 노드와 상기 스테이지의 오프 전압 입력 단자 사이에 연결된 제 1 인버터 스위칭 소자;
    상기 스테이지의 출력 단자에 접속된 게이트 전극 및 상기 제어 전압이 인가되는 서브 게이트 전극을 포함하며, 상기 스테이지의 리세트 노드와 상기 스테이지의 오프 전압 입력 단자 사이에 연결된 제 2 인버터 스위칭 소자;
    상기 스테이지의 리세트 제어 단자에 접속된 게이트 전극 및 상기 제어 전압이 인가되는 서브 게이트 전극을 포함하며, 상기 스테이지의 세트 노드와 상기 스테이지의 오프 전압 입력 단자 사이에 연결된 리세트 스위칭 소자;
    상기 스테이지의 리세트 노드에 접속된 게이트 전극 및 상기 제어 전압이 인가되는 서브 게이트 전극을 포함하며, 상기 스테이지의 출력 단자와 상기 스테이지의 오프 전압 입력 단자 사이에 연결된 제 1 출력 방전 스위칭 소자; 및
    상기 스테이지의 리세트 제어 단자에 접속된 게이트 전극 및 상기 제어 전압이 인가되는 서브 게이트 전극을 포함하며, 상기 스테이지의 출력 단자와 상기 오프 전압 입력 단자 사이에 연결된 제 2 출력 방전 스위칭 소자 중 적어도 하나를 포함하는 표시 장치.
  10. 제 9 항에 있어서,
    상기 스테이지의 출력 단자는 상기 게이트 신호가 출력되는 게이트 출력 단자 및 캐리 신호가 출력되는 캐리 출력 단자 중 어느 하나이고;
    상기 스테이지의 오프 입력 단자는 제 1 오프 전압이 인가되는 제 1 오프 입력 단자 및 제 2 오프 전압이 인가되는 제 2 오프 전압 입력 단자 중 하나인 표시 장치.
  11. 제 10 항에 있어서,
    상기 제 1 오프 전압은 상기 제 2 오프 전압보다 작고, 상기 제어 전압은 상기 제 1 오프 전압보다 작은 표시 장치.
  12. 제 1 항에 있어서,
    상기 스테이지는, 선택 제어 신호를 근거로 상기 클럭 신호 및 상기 제어 전압 중 어느 하나를 선택하여 다른 적어도 하나의 스위칭 소자로 공급하는 출력 제어부를 더 포함하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 선택 제어 신호는 상기 세트 노드의 전압, 상기 리세트 노드의 전압 및 상기 클럭 신호에 대하여 반전된 다른 클럭 신호 중 적어도 2개를 포함하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 출력 제어부는,
    상기 스테이지의 세트 노드에 접속된 게이트 전극을 포함하며, 상기 스테이지의 제 1 클럭 입력 단자와 상기 다른 적어도 하나의 스위칭 소자의 서브 게이트 전극 사이에 연결된 제 1 제어 스위칭 소자; 및
    상기 스테이지의 리세트 노드 및 상기 스테이지의 제 2 클럭 입력 단자 중 어느 하나에 접속된 게이트 전극을 포함하며, 상기 다른 적어도 하나의 스위칭 소자의 서브 게이트 전극과 상기 제 1 클럭 입력 단자 사이에 연결된 제 2 제어 스위칭 소자를 포함하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 출력 제어부는,
    상기 리세트 노드에 접속된 게이트 전극을 포함하며, 상기 제 1 제어 스위칭 소자와 상기 제 2 제어 스위칭 소자 사이에 연결된 제 3 제어 스위칭 소자를 더 포함하는 표시 장치.
  16. 제 15 항에 있어서,
    상기 출력 제어부는,
    상기 세트 노드에 접속된 게이트 전극을 포함하며, 상기 제 2 제어 스위칭 소자와 제 3 제어 스위칭 소자 간의 노드와 상기 제 1 클럭 입력 단자 사이에 연결된 제 4 제어 스위칭 소자를 더 포함하는 표시 장치.
  17. 제 14 항에 있어서,
    상기 출력 제어부는,
    상기 다른 적어도 하나의 스위칭 소자의 서브 게이트 전극과 상기 스테이지의 제 1 오프 전압 입력 단자 사이에 접속된 커패시터를 더 포함하는 표시 장치.
  18. 제 12 항에 있어서,
    상기 다른 적어도 하나의 스위칭 소자는,
    상기 스테이지의 세트 노드에 접속된 게이트 전극 및 상기 출력 제어부로부터 선택된 출력이 인가되는 서브 게이트 전극을 포함하며, 상기 스테이지의 클럭 입력 단자와 상기 스테이지의 게이트 출력 단자 사이에 연결된 게이트 출력 스위칭 소자;
    상기 세트 노드에 접속된 게이트 전극 및 상기 출력 제어부로부터 선택된 출력이 인가되는 서브 게이트 전극을 포함하며, 상기 클럭 입력 단자와 상기 스테이지의 캐리 출력 단자 사이에 접속된 캐리 출력 스위칭 소자; 및
    상기 스테이지의 세트 제어 단자에 접속된 게이트 전극 및 상기 출력 제어부로부터 선택된 출력이 인가되는 서브 게이트 전극을 포함하며, 상기 세트 제어 단자와 상기 세트 노드 사이에 연결된 세트 스위칭 소자 중 적어도 하나를 포함하는 표시 장치.






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