KR20210158144A - 게이트 드라이버, 데이터 드라이버 및 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명의 목적은, 표시패널의 각 영역의 해상도가 변경되도록 하기 위한, 게이트 드라이버, 데이터 드라이버 및 이를 이용한 표시장치를 제공하는 것이다.

Description

게이트 드라이버, 데이터 드라이버 및 이를 이용한 표시장치{GATE DRIVER, DATA DRIVER AND DISPLAY APPARATUS USING THE SAME}
본 발명은 표시장치에 관한 것이며, 특히, 가상현실장치에 적용되는 표시장치에 관한 것이다.
가상현실장치는 실제 환경과 유사한 환경을 사용자가 느낄 수 있도록 하는 장치이다.
가상현실장치에는 표시장치가 포함된다. 표시장치에는 액정표시장치 및 발광표시장치 등이 포함되며, 표시장치에는 표시패널이 포함된다.
가상현실장치에 적용되는 종래의 표시패널에서, 표시패널의 해상도는 각 영역마다 고정되어 있다.
그러나, 사용자의 눈의 초점 위치는 고정되어 있지 않기 때문에, 사용자의 눈의 위치가 변경됨에 따라, 표시패널의 각 영역의 해상도도 변경되어야 한다.
상술한 문제점을 해결하기 위해 제안된 본 발명의 목적은, 표시패널의 각 영역의 해상도가 변경되도록 하기 위한, 게이트 드라이버, 데이터 드라이버 및 이를 이용한 표시장치를 제공하는 것이다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 게이트 드라이버는, 게이트 해상도 제어 신호들을 출력하는 게이트 해상도 제어 신호 출력 장치, 게이트 라인들로 출력될 게이트 펄스들을 생성하는 게이트 펄스 생성 장치 및 상기 게이트 펄스 생성 장치에서 출력된 게이트 펄스들이 전송될 게이트 라인들을 상기 게이트 해상도 제어 신호들을 이용하여 선택하는 게이트 라인 선택 장치를 포함한다. 상기 게이트 펄스 생성 장치는, 게이트 펄스들을 생성하는 게이트 스테이지들을 포함한다. 상기 게이트 라인 선택 장치는, 게이트 직렬 스위치들 및 게이트 병렬 스위치들을 포함한다. 상기 게이트 직렬 스위치들 각각은, 상기 게이트 스테이지들과 상기 게이트 라인들을 1대1로 연결시키고, 상기 게이트 병렬 스위치들 각각은 서로 인접되어 있는 두 개의 게이트 라인들을 1대1로 연결시킨다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 데이터 드라이버는, 데이터 해상도 제어 신호들을 출력하는 데이터 해상도 제어 신호 출력 장치, 영상데이터들을 저장하는 래치 장치, 상기 래치 장치에 구비된 래치들이 영상데이터들을 저장하도록 하는 데이터 저장 제어 신호들을 생성하는 쉬프트 레지스터 장치, 상기 쉬프트 레지스터 장치에서 출력된 상기 데이터 저장 제어 신호들이 전송될 래치들을 상기 데이터 해상도 제어 신호들을 이용하여 선택하는 래치 선택 장치, 상기 래치 장치로부터 전송된 영상데이터들을 이용하여 데이터 라인들로 출력될 데이터 전압들을 생성하는 디지털 아날로그 변환 장치 및 상기 데이터 전압들을 데이터 라인들로 동시에 출력하는 데이터 버퍼 장치를 포함한다. 상기 데이터 해상도 제어 신호 출력 장치는, 데이터 라인들에 대응되는 데이터 해상도 신호들을 저장하는 데이터 해상도 신호 저장부 및 상기 데이터 해상도 신호들에 의해 생성된 데이터 해상도 제어 신호들을 상기 래치 선택 장치로 전송하는 데이터 해상도 제어 신호 출력부를 포함한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 표시장치는, 영상을 출력하는 표시패널, 상기 데이터 드라이버, 상기 게이트 드라이버 및 상기 데이터 드라이버와 상기 게이트 드라이버를 제어하는 제어부를 포함한다.
본 발명에 의하면, 사용자의 눈의 초점 위치가 변경됨에 따라, 표시패널의 각 영역의 해상도가 변경될 수 있다. 따라서, 사용자는 보다 더 선명한 가상현실을 즐길 수 있다.
또한, 본 발명에 의하면, 게이트 드라이버에서 생성되는 게이트 펄스들의 갯수가 감소될 수 있으며, 데이터 드라이버에서 생성되는 데이터 전압들의 갯수가 감소될 수 있다. 따라서, 게이트 드라이버 및 데이터 드라이버의 소비전력이 감소될 수 있으며, 이에 따라, 표시장치의 소비전력이 감소될 수 있다.
도 1은 본 발명에 따른 표시장치의 구성을 나타낸 예시도.
도 2a 및 도 2b는 본 발명에 따른 표시장치에 적용되는 픽셀의 구조를 나타낸 예시도들.
도 3은 본 발명에 따른 표시장치에 적용되는 제어부의 구성을 나타낸 예시도
도 4는 본 발명에 따른 게이트 드라이버의 구성을 나타낸 예시도.
도 5는 도 4에 도시된 스테이지의 구성을 나타낸 예시도.
도 6은 본 발명에 따른 데이터 드라이버의 구성을 나타낸 예시도.
도 7은 도 6에 도시된 데이터 버퍼 장치의 구성을 나타낸 예시도.
도 8a 내지 도 8c는 본 발명에 따른 표시장치에 의해 고해상도, 중해상도 및 저해상도가 표현되는 방법을 설명하기 위한 예시도들.
도 9는 본 발명에 따른 게이트 드라이버에 의해 고해상도, 중해상도 및 저해상도가 표현되는 방법을 설명하기 위한 예시도.
도 10은 도 9에 도시된 게이트 드라이버를 구동하기 위한 신호들의 타이밍도.
도 11은 본 발명에 따른 데이터 드라이버에 의해 고해상도, 중해상도 및 저해상도가 표현되는 방법을 설명하기 위한 예시도.
도 12는 도 11에 도시된 데이터 드라이버를 구동하기 위한 신호들의 타이밍도.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
‘적어도 하나’의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, ‘제1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나’의 의미는 제1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명에 따른 표시장치의 구성을 나타낸 예시도이고, 도 2a 및 도 2b는 본 발명에 따른 표시장치에 적용되는 픽셀의 구조를 나타낸 예시도들이며, 도 3은 본 발명에 따른 표시장치에 적용되는 제어부의 구성을 나타낸 예시도이다.
본 발명에 따른 표시장치는 다양한 종류의 전자장치에 포함될 수 있으며, 예를 들어, 가상현실장치에 포함될 수 있다. 즉, 전자장치는 외부 시스템(20), 센서(30) 및 표시장치(10)를 포함한다.
본 발명에 따른 표시장치(10)는, 도 1에 도시된 바와 같이, 영상이 출력되는 표시영역(120)과 표시영역 외곽에 구비된 비표시영역(130)을 포함하는 표시패널(100), 표시패널의 표시영역에 구비된 게이트 라인들(GL1 to GLg)로 게이트 신호(GS)를 공급하는 게이트 드라이버(200), 표시패널에 구비된 데이터 라인들(DL1 to DLd)로 데이터 전압들을 공급하는 데이터 드라이버(300) 및 게이트 드라이버(200)와 데이터 드라이버(300)의 구동을 제어하는 제어부(400)를 포함한다.
전자장치를 구성하는 외부 시스템(20)은 전자장치를 구성하는 센서(30)로부터 수신된 센싱정보들을 이용하여, 사용자의 눈의 촛점 위치에 대한 정보를 생성하며, 촛점 위치에 대한 정보는 외부 시스템(20)으로부터 제어부(400)로 전송된다.
즉, 외부 시스템(20)은 제어부(400) 및 전자장치를 구동하는 기능을 수행한다. 특히, 외부 시스템(20)은 유선 통신망 또는 무선 통신망을 통해 각종 음성정보, 영상정보 및 문자정보 등을 수신하며, 수신된 영상정보를 제어부(400)로 전송한다. 영상정보는 제어부(40)로 입력되는 입력 영상데이터들이 될 수 있다. 또한, 외부 시스템(20)은 센서(30)로부터 수신된 센싱정보들을 이용하여 사용자의 눈의 촛점 위치에 대한 정보(이하, 간단히 촛점정보라 함)를 생성하며, 생성된 촛점정보를 제어부(400)로 전송한다.
이하에서는, 표시장치(10)에 포함되는 상기한 바와 같은 구성요소들의 구성 및 기능이 설명된다.
우선, 표시패널(100)은 표시영역(120) 및 비표시영역(130)을 포함한다. 표시영역(120)에는 게이트 라인들(GL1 to GLg), 데이터 라인들(DL1 to DLd) 및 픽셀(110)들이 구비된다.
표시패널(100)은 발광소자(ED)로 구성된 발광표시패널일 수도 있으며, 액정을 이용하여 이미지를 표현하는 액정표시패널일 수도 있다.
표시패널(100)이 발광표시패널인 경우, 표시패널(100)에 구비되는 픽셀(110)은, 예를 들어, 도 2a에 도시된 바와 같이, 발광소자(ED), 스위칭 트랜지스터(Tsw1), 스토리지 캐패시터(Cst), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)를 포함할 수 있다. 즉, 픽셀(110)은 픽셀구동회로(PDC) 및 발광부를 포함하고, 픽셀구동회로(PDC)는 스위칭 트랜지스터(Tsw1), 스토리지 커패시터(Cst), 구동 트랜지스터(Tdr) 및 센싱 트랜지스터(Tsw2)를 포함하며, 발광부는 발광소자(ED)를 포함할 수 있다.
발광소자(ED)는, 유기 발광층, 무기 발광층 및 양자점 발광층 중 어느 하나를 포함할 수 있으며, 또는, 유기 발광층(또는 무기 발광층)과 양자점 발광층의 적층 또는 혼합 구조를 포함할 수 있다.
픽셀구동회로(PDC)를 구성하는 스위칭 트랜지스터(Tsw1)는 게이트 라인(GL)으로 공급되는 게이트 신호(GS)에 의해 턴온 또는 턴오프되고, 데이터 라인(DL)을 통해 공급되는 데이터 전압(Vdata)은 스위칭 트랜지스터(Tsw1)가 턴온될 때 구동 트랜지스터(Tdr)로 공급된다. 제1 전압(EVDD)은 제1 전압공급라인(PLA)을 통해 구동 트랜지스터(Tdr) 및 발광소자(ED)로 공급되며, 제2 전압(EVSS)은 제2 전압공급라인(PLB)을 통해 발광소자(ED)로 공급된다. 센싱 트랜지스터(Tsw2)는 센싱제어라인(SCL)을 통해 공급되는 센싱제어신호(SS)에 의해 턴온 또는 턴오프되며, 센싱라인(SL)은 센싱 트랜지스터(Tsw2)에 연결될 수 있다. 기준전압(Vref)은 센싱라인(SL)을 통해 픽셀(110)로 공급될 수 있으며, 구동 트랜지스터(Tdr)의 특성변화와 관련된 센싱신호는 센싱 트랜지스터(Tsw2)를 통해 센싱라인(SL)으로 전송될 수 있다.
본 발명에 적용되는 발광표시패널은 도 2a에 도시된 바와 같은 구조로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 본 발명에 적용되는 발광표시패널은 도 2a에 도시된 구조 이외에도 다양한 형태로 변경될 수 있다.
표시패널(100)이 액정표시패널인 경우, 표시패널(100)에 구비되는 픽셀(110)은 도 2b에 도시된 바와 같이, 스위칭 트랜지스터(Tsw), 공통전극 및 액정을 포함할 수 있다. 즉, 픽셀(110)은 픽셀구동회로(PDC) 및 발광부를 포함하고, 픽셀구동회로(PDC)는 스위칭 트랜지스터(Tsw) 및 공통전극(Vcom)을 포함하며, 발광부는 액정을 포함할 수 있다. 도 2b에서 도면부호 Clc는 스위칭 트랜지스터(Tsw)와 연결된 픽셀전극에 공급되는 픽셀전압과 공통전극에 공급되는 공통전압(Vcom)의해, 액정에 형성되는 스토리지 캐패시턴스를 의미한다.
표시패널(100)이 액정표시패널인 경우, 표시장치는 액정표시패널로 광을 출력하는 백라이트를 더 포함할 수 있다.
표시패널(100)에는, 픽셀(110)들이 형성되는 픽셀 영역을 형성하며, 픽셀(110)에 구비되는 픽셀구동회로(PDC)에 각종 신호들을 공급하는 신호라인들이 형성되어 있다.
예를 들어, 도 2a에 도시된 바와 같은 픽셀(110)을 포함하는 발광표시패널에서, 신호라인들은 게이트 라인(GL), 데이터 라인(DL), 센싱제어라인(SCL), 제1 전압공급라인(PLA), 제2 전압공급라인(PLB) 및 센싱라인(SL) 등을 포함할 수 있다.
또한, 도 2b에 도시된 바와 같은 픽셀(110)을 포함하는 액정표시패널에서, 신호라인들은 게이트 라인(GL) 및 데이터 라인(DL) 등을 포함할 수 있다.
다음, 데이터 드라이버(300)는 표시패널(100)에 부착되는 칩온필름에 구비될 수 있으며, 제어부(400)가 구비되어 있는 메인 기판에도 연결될 수 있다. 이 경우, 칩온필름에는, 제어부(400)와 데이터 드라이버(300)와 표시패널(100)을 전기적으로 연결시켜주는 라인들이 구비되어 있으며, 이를 위해, 라인들은 메인 기판과 표시패널(100)에 구비되어 있는 패드들과 전기적으로 연결되어 있다. 메인 기판은 외부 시스템이 장착되어 있는 외부 기판과 전기적으로 연결된다.
데이터 드라이버(300)는 표시패널(100)에 직접 장착된 후 메인 기판과 전기적으로 연결될 수도 있다.
그러나, 데이터 드라이버(300)는 제어부(400)와 함께 하나의 집적회로로 형성될 수 있으며, 집적회로는 칩온필름에 구비되거나, 표시패널(100)에 직접 장착될 수도 있다.
표시패널(100)이 발광표시패널인 경우, 데이터 드라이버(300)는 발광표시패널에 구비된 구동 트랜지스터(Tdr)의 특성변화와 관련된 센싱신호를 발광표시패널로부터 수신하여 제어부(400)로 전송할 수도 있다.
본 발명에 따른 데이터 드라이버(300)의 구성 및 기능은 이하에서 도 6 및 도 7을 참조하여 상세히 설명된다.
다음, 게이트 드라이버(200)는 집적회로(Integrated Circuit)로 구성된 후 비표시영역(130)에 장착될 수도 있으며, 비표시영역(130)에 게이트 인 패널(GIP: Gate In Panel) 방식을 이용하여 직접 내장될 수도 있다. 게이트 인 패널 방식을 이용하는 경우, 게이트 드라이버(200)를 구성하는 트랜지스터들은, 표시영역(120)의 각 픽셀(110)들에 구비되는 트랜지스터들과 동일한 공정을 통해 비표시영역(130)에 구비될 수 있다.
게이트 드라이버(200)에서 생성된 게이트 펄스가 픽셀(110)에 구비된 스위칭 트랜지스터(Tsw1 또는 Tsw)의 게이트로 공급될 때, 스위칭 트랜지스터는 턴온되며, 이에 따라, 픽셀에서 광이 출력될 수 있다. 게이트 오프 신호가 스위칭 트랜지스터(Tsw1 또는 Tsw)로 공급될 때, 스위칭 트랜지스터는 턴오프되며, 이에 따라, 픽셀에서는 광이 출력되지 않는다. 게이트 라인(GL)으로 공급되는 게이트 신호(GS)는 게이트 펄스 및 게이트 오프 신호를 포함한다.
본 발명에 따른 게이트 드라이버(200)의 구성 및 기능은 이하에서 도 4 및 도 5를 참조하여 상세히 설명된다.
마지막으로, 제어부(400)는, 도 3에 도시된 바와 같이, 외부 시스템(20)으로부터 전송되어온 타이밍 동기신호(TSS)들을 이용하여, 외부 시스템(20)으로부터 전송되어온 입력 영상데이터들(Ri, Gi, Bi)을 재정렬하여 재정렬된 영상데이터(Data)들을 데이터 드라이버(300)로 공급하기 위한 데이터 정렬부(430), 타이밍 동기신호(TSS)들을 이용하여 게이트 제어신호(GCS)들과 데이터 제어신호(DCS)들을 생성하기 위한 제어신호 생성부(420), 타이밍 동기신호(TSS)들과 외부 시스템(20)으로부터 전송된 입력 영상데이터들(Ri, Gi, Bi)을 수신하여 데이터 정렬부(430)와 제어신호 생성부(420)로 전송하기 위한 입력부(410), 및 데이터 정렬부(430)에서 생성된 영상데이터(Data)들과 제어신호 생성부(420)에서 생성된 제어신호들(DCS, GCS)을 데이터 드라이버(300) 또는 게이트 드라이버(200)로 출력하기 위한 출력부(440)를 포함할 수 있다.
제어부(400)는 표시패널(100)에 내장되거나 또는 표시패널(100)에 부착된 터치패널을 통해 수신된 터치감지신호들을 분석하여, 터치여부 및 터치위치를 감지하는 기능을 더 수행할 수도 있다.
제어부(400)는 상기에서 설명된 바와 같이, 외부 시스템(20)으로부터 촛점정보를 수신하고, 촛점정보를 이용하여 표시패널의 해상도를 제어한다. 표시패널의 해상도를 제어하기 위한 게이트 해상도 신호들 및 데이터 해상도 신호들은 제어신호 생성부(430)에서 생성된다. 이에 대한 상세한 설명은 도 4 내지 도 12를 참조하여 게이트 드라이버(200) 및 데이터 드라이버(300)가 설명될 때 함께 설명된다.
외부 시스템(20)은 센서(30)로부터 수신된 센싱정보들을 이용하여 촛점정보를 생성한다. 사용자의 눈의 위치를 감지하기 위한 센서(30)는 눈의 위치를 감지하기 위해 현재 이용되고 있는 일반적인 센서가 될 수 있다. 본 발명은 센서(30) 및 외부 시스템(20)을 통해 수신된 촛점정보를 이용하여 표시패널의 해상도를 변경하는 것을 특징으로 하고 있으며, 촛점정보를 생성하는 방법은 본 발명의 범위를 벗어난다. 즉, 촛점정보는 현재 이용되고 있는 다양한 방법을 통해 생성될 수 있으며, 따라서, 이하에서, 촛점정보가 생성되는 방법에 대한 상세한 설명은 생략된다.
이하에서는, 다양한 형태의 표시패널들 중 특히, 도 2a에 도시된 바와 같이, 발광소자(ED)를 포함하는 발광표시패널이 본 발명에 따른 표시패널의 일예로서 설명된다.
도 4는 본 발명에 따른 게이트 드라이버의 구성을 나타낸 예시도이며, 도 5는 도 4에 도시된 스테이지의 구성을 나타낸 예시도이다.
본 발명에 따른 게이트 드라이버(200)는, 도 4에 도시된 바와 같이, 사용자의 눈의 촛점에 대응되는 게이트 해상도 제어 신호들(OGS, IGS)을 출력하는 게이트 해상도 제어 신호 출력 장치(210), 게이트 라인들(GL1 to GLg)로 출력될 게이트 펄스(GP)들을 생성하는 게이트 펄스 생성 장치(220) 및 게이트 펄스 생성 장치(220)에서 출력된 게이트 펄스들(GP1 to GPg)이 전송될 게이트 라인들을 게이트 해상도 제어 신호들(OGS, IGS)을 이용하여 선택하는 게이트 라인 선택 장치(230)를 포함한다.
우선, 게이트 해상도 제어 신호 출력 장치(210)는, 제어부(400)로부터 순차적으로 전송되어온 게이트 해상도 신호(GRS)들을 순차적으로 저장하며, 순차적으로 저장된 게이트 해상도 신호(GRS)들을 제어부(400)로부터 전송되어온 게이트 해상도 출력 신호(GRO)에 따라 동시에 출력한다. 따라서, 게이트 해상도 신호(GRS)들 및 게이트 해상도 출력 신호(GRO)는 게이트 제어신호(GCS)들에 포함될 수 있다.
제어부(400)는 촛점정보에 의해, 예를 들어, 고해상도로 표현될 픽셀들, 중해상도로 표현될 픽셀들 및 저해상도로 표현될 픽셀들의 위치를 알 수 있다. 따라서, 제어부(400)는 고해상도로 표현될 픽셀들에 대응되는 고해상도 게이트 라인들, 중해상도로 표현될 픽셀들에 대응되는 중해상도 게이트 라인들 및 저해상도로 표현될 픽셀들에 대응되는 저해상도 게이트 라인들의 위치를 알 수 있다.
따라서, 제어부(400)는 고해상도 게이트 라인들을 지시하는 게이트 해상도 신호(GRS)들, 중해상도 게이트 라인들을 지시하는 게이트 해상도 신호(GRS) 및 저해상도 게이트 라인들을 지시하는 게이트 해상도 신호(GRS)들을 생성하여, 게이트 해상도 제어 신호 출력 장치(210)로 전송한다.
또한, 제어부(400)는, 게이트 해상도 신호(GRS)들이 동시에 출력될 타이밍을 지시하는 게이트 해상도 출력 신호(GRO)를 생성하여, 게이트 해상도 제어 신호 출력 장치(210)로 전송한다.
게이트 해상도 신호(GRS)들 및 게이트 해상도 출력 신호(GRO)는 제어신호 생성부(420)에서 타이밍 신호(TSS)들과 촛점정보를 이용하여 생성될 수 있다.
상기한 바와 같은 기능을 수행하기 위해, 게이트 해상도 제어 신호 출력 장치(210)는, 게이트 라인들(GL1 to GLg)에 대응되는 게이트 해상도 신호(GRS)들을 저장하는 게이트 해상도 신호 저장부(211) 및 게이트 해상도 신호(GRS)들에 의해 생성된 게이트 해상도 제어 신호들(OGS, IGS)을 게이트 라인 선택 장치(230)로 전송하는 게이트 해상도 제어 신호 출력부(212)를 포함한다.
첫째, 게이트 해상도 신호 저장부(211)는 제어부(400)로부터 순차적으로 전송되어온 게이트 해상도 신호(GRS)들을 순차적으로 저장하며, 순차적으로 저장된 게이트 해상도 신호(GRS)들을 동시에 출력하는 기능을 수행한다.
이를 위해, 게이트 해상도 신호 저장부(211)는, 게이트 라인들(GL1 to GLg)에 대응되는 게이트 해상도 신호(GRS)들을 저장하며, 게이트 해상도 신호(GRS)들을 동시에 출력하는 게이트 해상도 신호 저장기(211b)들 및 게이트 해상도 신호 저장기(211b)들을 순차적으로 구동하여 게이트 해상도 신호(GRS)들이 게이트 해상도 신호 저장기(211b)들에 순차적으로 저장되도록 하는 게이트 해상도 신호 레지스터(211a)들을 포함한다.
게이트 해상도 신호 저장기(211b)는 메모리의 기능을 수행한다. 게이트 해상도 신호 저장기(211b)는 게이트 해상도 신호 레지스터(211b)로부터 출력되는 게이트 쉬프트 신호(GSS)에 의해 활성화되며, 게이트 쉬프트 신호(GSS)가 공급될 때 전송되어온 게이트 해상도 신호(GRS)를 저장한다.
즉, 게이트 해상도 신호 저장기(211b)들은 게이트 쉬프트 신호(GSS)에 의해 순차적으로 활성화되며, 따라서, 하나의 게이트 해상도 신호 저장기(211b)에는 하나의 게이트 해상도 신호(GRS)가 저장된다.
모든 게이트 해상도 신호 저장기(211b)들에 게이트 해상도 신호(GRS)들이 저장된 후, 게이트 해상도 출력 신호(GRO)가 모든 게이트 해상도 신호 저장기(211b)들에 공급되면, 모든 게이트 해상도 신호 저장기(211b)들은 게이트 해상도 출력 신호(GRO)에 따라 동시에 게이트 해상도 신호(GRS)들을 출력한다.
게이트 해상도 신호 레지스터(211a)들은 게이트 해상도 신호 저장기(211b)들을 순차적으로 구동하여 게이트 해상도 신호(GRS)들이 게이트 해상도 신호 저장기(211b)들에 순차적으로 저장되도록 하는 기능을 수행한다.
이를 위해, 게이트 해상도 신호 레지스터(211a)들 각각은 하나의 게이트 해상도 신호 저장기(211b)에 연결된다.
게이트 해상도 신호 레지스터(211a)들로는 제어부(400)로부터 게이트 해상도 신호 제어용 스타트 신호(GST1) 및 적어도 하나의 게이트 해상도 신호 제어용 클럭(GCK1)이 공급된다. 게이트 해상도 신호 제어용 스타트 신호(GST1) 및 게이트 해상도 신호 제어용 클럭(GCK1)은 게이트 제어신호(GCS)들에 포함된다.
예를 들어, 도 4에 도시된 게이트 드라이버(200)에서, 게이트 해상도 신호 레지스터(211a)들 중 제일 상단에 구비된 제1 게이트 해상도 신호 레지스터는, 게이트 해상도 신호 제어용 스타트 신호(GST1)에 의해 구동을 시작하여, 게이트 해상도 신호 제어용 클럭(GCK1)을 이용해 제1 게이트 쉬프트 신호를 생성하며, 제1 게이트 쉬프트 신호는 게이트 해상도 신호 저장기(211b)들 중 제일 상단에 구비된 제1 게이트 해상도 신호 저장기로 공급된다. 제1 게이트 해상도 신호 저장기는 제1 게이트 쉬프트 신호에 따라 구동되며, 제1 게이트 쉬프트 신호에 따라 입력된 게이트 해상도 신호(GRS)를 저장한다.
제1 게이트 쉬프트 신호는 제2 게이트 해상도 신호 레지스터로 전송되며, 이에 따라, 제2 게이트 해상도 신호 레지스터는 구동을 시작한다. 제1 게이트 쉬프트 신호에 의해 구동된 제2 게이트 해상도 신호 레지스터는 게이트 해상도 신호 제어용 클럭(GCK1)을 이용해 제2 게이트 쉬프트 신호를 생성하며, 제2 게이트 쉬프트 신호는 제2 게이트 해상도 신호 저장기로 공급된다. 제2 게이트 해상도 신호 저장기는 제2 게이트 쉬프트 신호에 따라 구동되며, 제2 게이트 쉬프트 신호에 따라 입력된 게이트 해상도 신호(GRS)를 저장한다.
게이트 라인들(GL1 to GLg)의 개수가 도 1에 도시된 바와 같이 g개일 때, 상기한 바와 같은 동작들은 최소한 g번 반복될 수 있다.
예를 들어, 제g-1 게이트 쉬프트 신호는 제g 게이트 해상도 신호 레지스터로 전송되며, 이에 따라, 제g 게이트 해상도 신호 레지스터는 구동을 시작한다. 제g-1 게이트 쉬프트 신호에 의해 구동된 제g 게이트 해상도 신호 레지스터는 게이트 해상도 신호 제어용 클럭(GCK1)을 이용해 제g 게이트 쉬프트 신호를 생성하며, 제g 게이트 쉬프트 신호는 제g 게이트 해상도 신호 저장기로 공급된다. 제g 게이트 해상도 신호 저장기는 제g 게이트 쉬프트 신호에 따라 구동되며, 제g 게이트 쉬프트 신호에 따라 입력된 게이트 해상도 신호(GRS)를 저장한다.
본 발명에 따른 표시장치에 게이트 드라이버가 두 개 이상 구비되고, 하나의 게이트 드라이버가 g보다 작은 개수의 게이트 라인들과 연결되는 경우, 도 4에 도시된 게이트 드라이버에 표시된 도면부호 g는 g보다 작은 자연수를 나타내는 e로 표시될 수 있다.
둘째, 게이트 해상도 제어 신호 출력부(212)는 게이트 해상도 신호(GRS)들에 의해 생성된 게이트 해상도 제어 신호들(OGS, IGS)을 게이트 라인 선택 장치(230)로 전송하는 기능을 수행한다.
이를 위해, 게이트 해상도 제어 신호 출력부(212)는, 게이트 해상도 신호 저장부(211)에서 출력된 게이트 해상도 신호들에 대응되는 오리지널 게이트 해상도 제어 신호(OGS)들을 게이트 라인 선택 장치(230)로 전송하는 오리지널 게이트 해상도 제어 신호 라인(212a)들, 오리지널 게이트 해상도 제어 신호(OGS)들을 반전시키는 게이트 인버터(212b)들 및 게이트 인터버(212b)들에서 출력된 반전 게이트 해상도 제어 신호(IGS)들을 게이트 라인 선택 장치(230)로 전송하는 반전 게이트 해상도 제어 신호 라인(212c)들을 포함한다.
예를 들어, 어느 하나의 게이트 해상도 신호 저장기(211b)에 저장되어 있다가 출력된 게이트 해상도 신호는 오리지널 게이트 해상도 제어 신호(OGS)가 된다. 오리지널 게이트 해상도 제어 신호(OGS)는 오리지널 게이트 해상도 제어 신호 라인(212a)을 통해 게이트 라인 선택 장치(230)로 전송된다.
어느 하나의 게이트 해상도 신호 저장기(211b)에서 출력된 게이트 해상도 신호, 즉, 오리지널 게이트 해상도 제어 신호(OGS)는 게이트 인버터(212b)에 의해 반전되어 반전 게이트 해상도 제어 신호(IGS)가 된다.
반전 게이트 해상도 제어 신호(IGS)는 반전 게이트 해상도 제어 신호 라인(212c)을 통해 게이트 라인 선택 장치(230)로 전송된다.
이 경우, 도 4에 도시된 게이트 드라이버(200)의 게이트 해상도 제어 신호 출력부(212)에서 제일 상단에 구비된 오리지널 게이트 해상도 제어 신호 라인(212a)에서는 제1 오리지널 게이트 해상도 제어 신호(OGS1)가 출력되고, 제일 상단에 구비된 반전 게이트 해상도 제어 신호 라인(212c)에서는 제1 반전 게이트 해상도 제어 신호(IGS1)가 출력되며, 제일 하단에 구비된 오리지널 게이트 해상도 제어 신호 라인(212a)에서는 제g 오리지널 게이트 해상도 제어 신호(OGSg)가 출력되고, 제일 하단에 구비된 반전 게이트 해상도 제어 신호 라인(212c)에서는 제g 반전 게이트 해상도 제어 신호(IGSg)가 출력된다.
다음, 게이트 펄스 생성 장치(220)는 게이트 라인들(GL1 to GLg)로 출력될 게이트 펄스(GP)들을 생성한다.
이를 위해, 게이트 펄스 생성 장치(220)는, 게이트 펄스들을 생성하는 게이트 스테이지(221)들을 포함한다.
게이트 스테이지(221)들은 순차적으로 구동되어 게이트 펄스들을 생성한다.
게이트 스테이지(221)들의 출력라인은 게이트 라인 선택 장치(230)에 연결된다.
게이트 스테이지(221)들로는 제어부(400)로부터 게이트 스타트 신호(GST2) 및 적어도 하나의 게이트 클럭(GCK2)이 공급된다. 게이트 스타트 신호(GST2) 및 게이트 클럭(GCK2)은 게이트 제어신호(GCS)들에 포함된다.
예를 들어, 도 4에 도시된 게이트 드라이버에서, 게이트 스테이지(221)들 중 제일 상단에 구비된 제1 게이트 스테이지는, 게이트 스타트 신호(GST2)에 의해 구동을 시작하여, 게이트 클럭(GCK2)을 이용해 제1 게이트 펄스(GP1)를 생성하며, 제1 게이트 펄스(GP1)는 게이트 라인들 중 제일 상단에 구비된 제1 게이트 라인(GL1)으로 공급된다.
제1 게이트 펄스(GP1)는 제2 게이트 스테이지로 전송되며, 이에 따라, 제2 게이트 스테이지는 구동을 시작한다. 제1 게이트 펄스(GP1)에 의해 구동된 제2 게이트 스테이지는 게이트 클럭(GCK2)을 이용해 제2 게이트 펄스(GP2)를 생성하며, 제2 게이트 펄스는 제2 게이트 라인(GL2)으로 공급된다.
게이트 라인들(GL1 to GLg)의 개수가 도 1에 도시된 바와 같이 g개일 때, 상기한 바와 같은 동작들은 최소한 g번 반복될 수 있다.
예를 들어, 제g-1 게이트 펄스(GPg-1)는 제g 게이트 스테이지로 전송되며, 이에 따라, 제g 게이트 스테이지는 구동을 시작한다. 제g-1 게이트 펄스(GPg-1)에 의해 구동된 제g 게이트 스테이지는 게이트 클럭(GCK2)을 이용해 제g 게이트 펄스(GPg)를 생성하며, 제g 게이트 펄스는 제g 게이트 라인(GLg)으로 공급된다.
상기한 바와 같은 기능을 수행하기 위한 게이트 스테이지(221)의 예시도가 도 5에 도시되어 있다.
게이트 스테이지(221)는 복수의 트랜지스터들을 포함한다. 도 5에는 네 개의 트랜지스터들(Tst, Trs, Tu, Td)이 구비된 게이트 스테이지가, 본 발명에 적용되는 게이트 스테이지(221)의 일예로서 도시되어 있다.
스타트 트랜지스터(Tst)는 스타트 신호(Vst)에 의해 턴온되어, 고전압(VD)을 Q노드(Q)를 통해 풀업 트랜지스터(Tu)의 게이트로 공급한다. 여기서, 스타트 신호(Vst)는 제어부(400)로부터 전송된 게이트 스타트 신호(GST2)가 될 수 있으며, 또는 전단 게이트 스테이지에서 전송된 게이트 펄스(GP)가 될 수 있다.
풀업 트랜지스터(Tu)는 고전압(VD)에 의해 턴온되어, 클럭(CLK)을 게이트 라인(GL)으로 출력한다. 이 경우, 게이트 라인으로는 하이 값을 갖는 게이트 펄스(GP)가 출력된다.
스타트 트랜지스터(Tst)를 통과한 고전압(VD)은 인버터(I)에 의해 저전압으로 변환되어 Qb노드(Qb)를 통해 풀다운 트랜지스터(Td)의 게이트로 공급된다. 이에 따라, 풀다운 트랜지스터(Td)는 턴오프된다.
스타트 트랜지스터(Tst)가 턴오프되고, 리셋 신호(Rest)에 의해 리셋 트랜지스터(Trs)가 턴온되면, 제1 저전압(VSS1)이 리셋 트랜지스터(Trs)를 통해 풀업 트랜지스터(Tu)로 공급되며, 따라서, 풀업 트랜지스터(Tu)는 턴오프된다.
제1 저전압(VSS1)은 인버터(I)에 의해 고전압으로 변환되어 Qb노드(Qb)를 통해 풀다운 트랜지스터(Td)의 게이트로 공급된다. 이에 따라, 풀다운 트랜지스터(Td)는 턴온된다. 이 경우, 제2 저전압(VSS2)이 풀다운 트랜지스터(Td)를 통해 게이트 라인(GL)으로 공급된다. 풀다운 트랜지스터(Td)를 통해 게이트 라인으로 공급되는 제2 저전압(VSS2)은 게이트 오프 신호(Goff)이다.
게이트 펄스(GP)가 도 2a에 도시된 픽셀(110)에 구비된 스위칭 트랜지스터(Tsw1)의 게이트로 공급될 때, 스위칭 트랜지스터(Tsw1)는 턴온되며, 이에 따라, 픽셀에서 영상이 출력될 수 있다. 게이트 오프 신호(Goff)가 스위칭 트랜지스터(Tsw1)로 공급될 때, 스위칭 트랜지스터(Tsw1)는 턴오프되며, 이에 따라, 픽셀에서는 영상이 출력되지 않는다.
여기서, 게이트 펄스(GP) 및 게이트 오프 신호(Goff)를 총칭하여, 게이트 신호(GS)라 한다. 즉, 게이트 스테이지(221)는 게이트 펄스(GP) 및 게이트 오프 신호(Goff)를 게이트 라인(GL)으로 출력한다.
그러나, 게이트 스테이지(221)의 구조 및 기능은, 도 5와 상기에서 설명된 구조 및 기능 이외에도 다양하게 변경될 수 있다.
게이트 해상도 신호 레지스터(221a)들 역시, 도 5에 도시된 게이트 스테이지(221)와 유사한 형태로 형성될 수 있다. 즉, 게이트 스테이지(221)들은 순차적으로 구동되어 게이트 펄스(GP)들을 출력하며, 게이트 해상도 신호 레지스터(221a)들은 순차적으로 구동되어 게이트 쉬프트 신호(GSS)들을 출력한다.
마지막으로, 게이트 라인 선택 장치(230)는, 게이트 펄스 생성 장치(220)에서 출력된 게이트 펄스들이 전송될 게이트 라인들을 게이트 해상도 제어 신호들(OGS, IGS)을 이용하여 선택하는 기능을 수행한다.
이를 위해, 게이트 라인 선택 장치(230)는, 게이트 직렬 스위치(231)들 및 게이트 병렬 스위치(232)들을 포함한다.
게이트 직렬 스위치(231)들 각각은, 게이트 스테이지들(221)과 게이트 라인들을 1대1로 연결시킨다.
게이트 병렬 스위치(232)들 각각은 서로 인접되어 있는 두 개의 게이트 라인들을 1대1로 연결시킨다.
게이트 직렬 스위치(231)들 각각은, 게이트 해상도 제어 신호 출력 장치(210)에서 출력된 오리지널 게이트 해상도 제어 신호(OGS)에 따라 턴온 또는 턴오프되고, 게이트 병렬 스위치(232)들 각각은, 게이트 해상도 제어 신호 출력 장치(210)에서 출력된 반전 게이트 해상도 제어 신호(IGS)에 따라 턴온 또는 턴오프된다.
상기에서 설명된 바와 같이, 반전 게이트 해상도 제어 신호(IGS)는 오리지널 게이트 해상도 제어 신호(OGS)를 반전시킨 신호이다.
이 경우, 도 4에 도시된 게이트 라인 선택 장치(230)에서, 제일 상단에 구비된 게이트 직렬 스위치(231)는 제1 게이트 직렬 스위치(S1)이고, 그 아래에 구비된 게이트 직렬 스위치는 제2 게이트 직렬 스위치(S2)이며, 그 아래에 구비된 게이트 직렬 스위치들은 제3 게이트 직렬 스위치(S3) 내지 제g 게이트 직렬 스위치(Sg)가 된다.
또한, 도 4에 도시된 게이트 라인 선택 장치(230)에서, 제일 상단에 구비된 게이트 병렬 스위치(232)는 제2 게이트 병렬 스위치(P2)이고, 그 아래에 구비된 게이트 병렬 스위치는 제3 게이트 병렬 스위치(P3)이며, 그 아래에 구비된 게이트 병렬 스위치들은 제4 게이트 병렬 스위치(P4) 내지 제g 게이트 병렬 스위치(Pg)가 된다.
게이트 직렬 스위치(231)들 중 제m(m은 g보다 작은 자연수) 게이트 직렬 스위치가 턴온되면, 제m 게이트 스테이지로부터 제m 게이트 직렬 스위치로 전송되는 제m 게이트 펄스는 제m 게이트 직렬 스위치와 연결된 제m 게이트 라인으로 출력된다.
이 경우, 제m 게이트 펄스는, 제m 게이트 라인과 연결되어 있는 적어도 하나의 게이트 병렬 스위치(예를 들어, 제m+1 게이트 병렬 스위치)를 통해 제m 게이트 라인과 인접되어 있는 적어도 하나의 게이트 라인(예를 들어, 제m+1 게이트 라인)으로 출력될 수 있다.
예를 들어, 도 4에서, 제1 게이트 직렬 스위치(S1)가 턴온되면, 제1 게이트 스테이지로부터 제1 게이트 직렬 스위치(S1)로 전송되는 제1 게이트 펄스(GP1)는 제1 게이트 직렬 스위치(S1)와 연결된 제1 게이트 라인(GL1)으로 출력된다.
또한, 제1 게이트 펄스(GP1)는, 제1 게이트 라인(GL1)과 연결되어 있는 적어도 하나의 게이트 병렬 스위치, 예를 들어, 제2 게이트 병렬 스위치(P2)를 통해 제1 게이트 라인과 인접되어 있는 적어도 하나의 게이트 라인, 예를 들어, 제2 게이트 라인(GL2)으로 출력될 수 있다. 이 경우, 제1 게이트 펄스(GP1)는 제3 게이트 병렬 스위치(P3)를 통해 제3 게이트 라인(GL3)으로 출력될 수도 있으며, 제4 게이트 병렬 스위치를 통해 제4 게이트 라인(GL4)으로 출력될 수도 있다. 즉, 제1 게이트 라인(GL1) 내지 제4 게이트 라인(GL4)으로는 동시에 제1 게이트 펄스(GP1)가 출력될 수 있다.
또한, 제m 게이트 펄스는, 제m 게이트 라인과 연결되어 있는 적어도 하나의 게이트 병렬 스위치를 통해 제m 게이트 스테이지 다음 단에 구비된 게이트 스테이지들 중 어느 하나의 스테이지로 전송될 수 있다.
예를 들어, 도 4에서, 제1 게이트 펄스(GP1)는, 제1 게이트 라인(GL1)과 연결되어 있는 적어도 하나의 게이트 병렬 스위치, 예를 들어, 제2 게이트 병렬 스위치(P2)를 통해 제1 게이트 스테이지 다음 단에 구비된 게이트 스테이지, 예를 들어, 제2 게이트 스테이지로 전송될 수 있다. 이 경우, 제1 게이트 펄스(GP1)는 제2 게이트 병렬 스위치(P2) 및 제3 게이트 병렬 스위치(P3)를 통해 제3 게이트 스테이지로 출력될 수도 있으며, 제2 게이트 병렬 스위치(P2), 제3 게이트 병렬 스위치(P3) 및 제4 게이트 병렬 스위치를 통해 제4 게이트 스테이지로 출력될 수도 있다. 즉, 제1 게이트 스테이지가 구동된 후, 제2 게이트 스테이지가 구동될 수도 있고, 제3 게이트 스테이지가 구동될 수도 있으며, 제4 게이트 스테이지가 구동될 수도 있다.
상기한 바와 같은 방법을 통해, 게이트 스테이지(221)들은 다양한 순서로 구동되어 게이트 펄스(GP)들을 생성할 수 있으며, 동일한 게이트 펄스들을 출력하는 게이트 라인들의 조합도 다양하게 변경될 수 있다.
상기한 바와 같은 본 발명에 의하면, 모든 게이트 스테이지(221)들이 구동되지 않더라도 모든 게이트 라인들(GL1 to GLg)로 게이트 펄스들(GP1 to GPg)이 공급될 수 있다. 따라서, 본 발명에 의하면, 게이트 스테이지(221)들을 구동하기 위한 소비전력이 감소될 수 있다.
또한, 게이트 라인 선택 장치(230)와 게이트 라인들 사이에는 게이트 버퍼 장치가 더 구비될 수 있다. 게이트 버퍼 장치는 동일한 게이트 펄스들을 게이트 라인들로 동시에 출력하는 기능을 수행할 수 있다.
즉, 상기에서 설명된 바와 같이, 인접되어 있는 적어도 두 개의 게이트 라인들에는 동일한 게이트 펄스들이 공급될 수 있다. 이 경우, 동일한 게이트 펄스들이 실질적으로 게이트 라인들로 출력되는 타이밍이, 각종 원인들에 의해 달라진다면, 영상이 정상적으로 표현되지 못할 수도 있다. 이를 방지하기 위해, 게이트 라인 선택 장치(230)와 게이트 라인들 사이에는 게이트 버퍼 장치가 더 구비될 수 있다. 게이트 버퍼 장치는 게이트 라인들과 연결되어 있는 게이트 버퍼들을 포함할 수 있다.
도 6은 본 발명에 따른 데이터 드라이버의 구성을 나타낸 예시도이며, 도 7은 도 6에 도시된 데이터 버퍼 장치의 구성을 나타낸 예시도이다.
본 발명에 따른 데이터 드라이버(300)는, 도 6에 도시된 바와 같이, 사용자의 눈의 촛점에 대응되는 데이터 해상도 제어 신호들(ODS, IDS)을 출력하는 데이터 해상도 제어 신호 출력 장치(310), 영상데이터(Data)들을 저장하는 래치 장치(340), 래치 장치에 구비된 래치(341)들이 영상데이터(Data)들을 저장하도록 하는 데이터 저장 제어 신호들(C1 to Cd)을 생성하는 쉬프트 레지스터 장치(320), 쉬프트 레지스터 장치(320)에서 출력된 데이터 저장 제어 신호들(C1 to Cd)들이 전송될 래치들을 데이터 해상도 제어 신호들(ODS, IDS)을 이용하여 선택하는 래치 선택 장치(330), 래치 장치(340)로부터 전송된 영상데이터들을 이용하여 데이터 라인들로 출력될 데이터 전압들(Vdata1 to Vdatad)을 생성하는 디지털 아날로그 변환 장치(350) 및 데이터 전압들(Vdata1 to Vdatad)을 데이터 라인들(DL1 to DLd)로 동시에 출력하는 데이터 버퍼 장치(360)를 포함한다.
우선, 데이터 해상도 제어 신호 출력 장치(310)는, 제어부(400)로부터 순차적으로 전송되어온 데이터 해상도 신호(DRS)들을 순차적으로 저장하며, 순차적으로 저장된 데이터 해상도 신호(DRS)들을 제어부(400)로부터 전송되어온 데이터 해상도 출력 신호(DRO)에 따라 동시에 출력한다. 따라서, 데이터 해상도 신호(DRS)들 및 데이터 해상도 출력 신호(DRO)는 데이터 제어신호(DCS)들에 포함될 수 있다.
제어부(400)는 촛점정보에 의해, 예를 들어, 고해상도로 표현될 픽셀들, 중해상도로 표현될 픽셀들 및 저해상도로 표현될 픽셀들의 위치를 알 수 있다. 따라서, 제어부(400)는 고해상도로 표현될 픽셀들에 대응되는 고해상도 데이터 라인들, 중해상도로 표현될 픽셀들에 대응되는 중해상도 데이터 라인들 및 저해상도로 표현될 픽셀들에 대응되는 저해상도 데이터 라인들의 위치를 알 수 있다.
따라서, 제어부(400)는 고해상도 데이터 라인들을 지시하는 데이터 해상도 신호(DRS)들, 중해상도 데이터 라인들을 지시하는 데이터 해상도 신호(DRS) 및 저해상도 데이터 라인들을 지시하는 데이터 해상도 신호(DRS)들을 생성하여, 데이터 해상도 제어 신호 출력 장치(310)로 전송한다.
또한, 제어부(400)는, 데이터 해상도 신호(DRS)들이 동시에 출력될 타이밍을 지시하는 데이터 해상도 출력 신호(DRO)를 생성하여, 데이터 해상도 제어 신호 출력 장치(310)로 전송한다.
데이터 해상도 신호(DRS)들 및 데이터 해상도 출력 신호(GRO)는 제어신호 생성부(420)에서 타이밍 신호(TSS)들과 촛점정보를 이용하여 생성될 수 있다.
상기한 바와 같은 기능을 수행하기 위해, 데이터 해상도 제어 신호 출력 장치(310)는, 데이터 라인들(DL1 to DLd)에 대응되는 데이터 해상도 신호(DRS)들을 저장하는 데이터 해상도 신호 저장부(311) 및 데이터 해상도 신호(DRS)들에 의해 생성된 데이터 해상도 제어 신호들(ODS, IDS)들을 래치 선택 장치(330)로 전송하는 데이터 해상도 제어 신호 출력부(312)를 포함한다.
첫째, 데이터 해상도 신호 저장부(311)는 제어부(400)로부터 순차적으로 전송되어온 데이터 해상도 신호(DRS)들을 순차적으로 저장하며, 순차적으로 저장된 데이터 해상도 신호(DRS)들을 동시에 출력하는 기능을 수행한다.
이를 위해, 데이터 해상도 신호 저장부(311)는, 데이터 라인들(DL1 to DLd)에 대응되는 데이터 해상도 신호(DRS)들을 저장하며, 데이터 해상도 신호(DRS)들을 동시에 출력하는 데이터 해상도 신호 저장기(311b)들 및 데이터 해상도 신호 저장기(311b)들을 순차적으로 구동하여 데이터 해상도 신호(DRS)들이 데이터 해상도 신호 저장기(311b)들에 저장되도록 하는 데이터 해상도 신호 레지스터(311a)들을 포함한다.
데이터 해상도 신호 저장기(311b)는 메모리의 기능을 수행한다. 데이터 해상도 신호 저장기(311b)는 데이터 해상도 신호 레지스터(311b)로부터 출력되는 데이터 쉬프트 신호(DSS)에 의해 활성화되며, 데이터 쉬프트 신호(DSS)가 공급될 때 전송되어온 데이터 해상도 신호(DRS)를 저장한다.
즉, 데이터 해상도 신호 저장기(311b)들은 데이터 쉬프트 신호(DSS)에 의해 순차적으로 활성화되며, 따라서, 하나의 데이터 해상도 신호 저장기(311b)에는 하나의 데이터 해상도 신호(GRS)가 저장된다.
모든 데이터 해상도 신호 저장기(311b)들에 데이터 해상도 신호(GRS)들이 저장된 후, 데이터 해상도 출력 신호(DRO)가 모든 데이터 해상도 신호 저장기(311b)들에 공급되면, 모든 데이터 해상도 신호 저장기(311b)들은 데이터 해상도 출력 신호(DRO)에 따라 동시에 데이터 해상도 신호(DRS)들을 출력한다.
데이터 해상도 신호 레지스터(311a)들은 데이터 해상도 신호 저장기(311b)들을 순차적으로 구동하여 데이터 해상도 신호(DRS)들이 데이터 해상도 신호 저장기(311b)들에 순차적으로 저장되도록 하는 기능을 수행한다.
이를 위해, 데이터 해상도 신호 레지스터(311a)들 각각은 하나의 데이터 해상도 신호 저장기(311b)에 연결된다.
데이터 해상도 신호 레지스터(311a)들로는 제어부(400)로부터 데이터 해상도 신호 제어용 스타트 신호(DST1) 및 적어도 하나의 데이터 해상도 신호 제어용 클럭(DCK1)이 공급된다. 데이터 해상도 신호 제어용 스타트 신호(DST1) 및 데이터 해상도 신호 제어용 클럭(DCK1)은 데이터 제어신호(DCS)들에 포함된다.
예를 들어, 도 6에 도시된 데이터 드라이버(300)에서, 데이터 해상도 신호 레지스터(311a)들 중 제일 좌측에 구비된 제1 데이터 해상도 신호 레지스터는, 데이터 해상도 신호 제어용 스타트 신호(DST1)에 의해 구동을 시작하여, 데이터 해상도 신호 제어용 클럭(DCK1)을 이용해 제1 데이터 쉬프트 신호를 생성하며, 제1 데이터 쉬프트 신호는 데이터 해상도 신호 저장기(311b)들 중 제일 좌측에 구비된 제1 데이터 해상도 신호 저장기로 공급된다. 제1 데이터 해상도 신호 저장기는 제1 데이터 쉬프트 신호에 따라 구동되며, 제1 데이터 쉬프트 신호에 따라 입력된 데이터 해상도 신호(DRS)를 저장한다.
제1 데이터 쉬프트 신호는 제2 데이터 해상도 신호 레지스터로 전송되며, 이에 따라, 제2 데이터 해상도 신호 레지스터는 구동을 시작한다. 제1 데이터 쉬프트 신호에 의해 구동된 제2 데이터 해상도 신호 레지스터는 데이터 해상도 신호 제어용 클럭(DCK1)을 이용해 제2 데이터 쉬프트 신호를 생성하며, 제2 데이터 쉬프트 신호는 제2 데이터 해상도 신호 저장기로 공급된다. 제2 데이터 해상도 신호 저장기는 제2 데이터 쉬프트 신호에 따라 구동되며, 제2 데이터 쉬프트 신호에 따라 입력된 데이터 해상도 신호(DRS)를 저장한다.
데이터 라인들(GL1 to GLg)의 개수가 도 1에 도시된 바와 같이 d개일 때, 상기한 바와 같은 동작들은 최소한 d번 반복될 수 있다.
예를 들어, 제d-1 데이터 쉬프트 신호는 제d 데이터 해상도 신호 레지스터로 전송되며, 이에 따라, 제d 데이터 해상도 신호 레지스터는 구동을 시작한다. 제d-1 데이터 쉬프트 신호에 의해 구동된 제d 데이터 해상도 신호 레지스터는 데이터 해상도 신호 제어용 클럭(DCK1)을 이용해 제d 데이터 쉬프트 신호를 생성하며, 제d 데이터 쉬프트 신호는 제d 데이터 해상도 신호 저장기로 공급된다. 제d 데이터 해상도 신호 저장기는 제d 데이터 쉬프트 신호에 따라 구동되며, 제d 데이터 쉬프트 신호에 따라 입력된 데이터 해상도 신호(DRS)를 저장한다.
데이터 해상도 신호 레지스터(311a)들 각각은, 도 5를 참조하여 설명된, 게이트 스테이지(221)의 구성과 유사한 구성을 포함할 수 있다.
본 발명에 따른 표시장치에 데이터 드라이버가 두 개 이상 구비되고, 하나의 데이터 드라이버가 d보다 작은 개수의 데이터 라인들과 연결되는 경우, 도 6에 도시된 데이터 드라이버에 표시된 도면부호 d는 d보다 작은 자연수를 나타내는 q로 표시될 수 있다.
둘째, 데이터 해상도 제어 신호 출력부(312)는 데이터 해상도 신호(DRS)들에 의해 생성된 데이터 해상도 제어 신호들(DGS, DGS)을 래치 선택 장치(330)로 전송하는 기능을 수행한다.
이를 위해, 데이터 해상도 제어 신호 출력부(312)는, 데이터 해상도 신호 저장부(311)에서 출력된 데이터 해상도 신호들에 대응되는 오리지널 데이터 해상도 제어 신호(ODS)들을 래치 선택 장치(330)로 전송하는 오리지널 데이터 해상도 제어 신호 라인(312a)들, 오리지널 게이트 해상도 제어 신호(ODS)들을 반전시키는 데이터 인버터(312b)들 및 데이터 인터버(312b)들에서 출력된 반전 데이터 해상도 제어 신호(IDS)들을 래치 선택 장치(330)로 전송하는 반전 데이터 해상도 제어 신호 라인(312c)들을 포함한다.
예를, 어느 하나의 데이터 해상도 신호 저장기(311b)에 저장되어 있다가 출력된 데이터 해상도 신호는 오리지널 데이터 해상도 제어 신호(ODS)가 된다. 오리지널 데이터 해상도 제어 신호(ODS)는 오리지널 데이터 해상도 제어 신호 라인(312a)을 통해 래치 선택 장치(330)로 전송된다.
어느 하나의 데이터 해상도 신호 저장기(311b)에서 출력된 데이터 해상도 신호, 즉, 오리지널 데이터 해상도 제어 신호(ODS)는 데이터 인버터(312b)에 의해 반전되어 반전 데이터 해상도 제어 신호(IDS)가 된다.
반전 데이터 해상도 제어 신호(IDS)는 반전 데이터 해상도 제어 신호 라인(312c)을 통해 래치 선택 장치(330)로 전송된다.
이 경우, 도 6에 도시된 데이터 드라이버(300)의 데이터 해상도 제어 신호 출력부(312)에서 제일 좌측에 구비된 오리지널 데이터 해상도 제어 신호 라인(312a)에서는 제1 오리지널 데이터 해상도 제어 신호(ODS1)가 출력되고, 제일 좌측에 구비된 반전 데이터 해상도 제어 신호 라인(312c)에서는 제1 반전 데이터 해상도 제어 신호(IDS1)가 출력되며, 제일 우측에 구비된 오리지널 게이트 해상도 제어 신호 라인(312a)에서는 제d 오리지널 데이터 해상도 제어 신호(ODSd)가 출력되고, 제일 우측에 구비된 반전 데이터 해상도 제어 신호 라인(312c)에서는 제d 반전 데이터 해상도 제어 신호(IDSd)가 출력된다.
다음, 쉬프트 레지스터 장치(320)는 데이터 저장 제어 신호(C)들을 생성한다.
이를 위해, 쉬프트 레지스터 장치(320)는, 데이터 저장 제어 신호(C)들을 생성하는 데이터 스테이지(321)들을 포함한다.
데이터 스테이지(321)들은 순차적으로 구동되어 데이터 저장 제어 신호(C)들을 생성한다.
데이터 스테이지(321)들의 출력라인은 래치 선택 장치(330)에 연결된다.
데이터 스테이지(321)들로는 제어부(400)로부터 데이터 스타트 신호(DST2) 및 적어도 하나의 데이터 클럭(DCK2)이 공급된다. 데이터 스타트 신호(DST2) 및 데이터 클럭(DCK2)은 데이터 제어신호(DCS)들에 포함된다.
예를 들어, 도 6에 도시된 데이터 드라이버(300)에서, 데이터 스테이지(321)들 중 제일 좌측에 구비된 제1 데이터 스테이지는, 데이터 스타트 신호(GST2)에 의해 구동을 시작하여, 데이터 클럭(GCK2)을 이용해 제1 데이터 저장 제어 신호(C1)를 생성하며, 제1 데이터 저장 제어 신호(C1)는 래치 장치(340)에 구비된 래치(341)들 중 제일 좌측에 구비된 제1 래치와 제1 데이터 스테이지를 연결시키는 제1 보조 데이터 라인으로 공급된다.
제1 데이터 저장 제어 신호(C1)는 제2 데이터 스테이지로 전송되며, 이에 따라, 제2 데이터 스테이지는 구동을 시작한다. 제1 데이터 저장 제어 신호(C1)에 의해 구동된 제2 데이터 스테이지는 데이터 클럭(DGCK2)을 이용해 제2 데이터 저장 제어 신호(C2)를 생성하며, 제2 데이터 저장 제어 신호(C2)는 제2 보조 데이터 라인으로 공급된다.
데이터 라인들(DL1 to DLd)의 개수가 도 1에 도시된 바와 같이 d개일 때, 상기한 바와 같은 동작들은 최소한 d번 반복될 수 있다.
예를 들어, 제d-1 데이터 저장 제어 신호(Cd-1)는 제d 데이터 스테이지로 전송되며, 이에 따라, 제d 데이터 스테이지는 구동을 시작한다. 제d-1 데이터 저장 제어 신호(Cd-1)에 의해 구동된 제d 데이터 스테이지는 데이터 클럭(DCK2)을 이용해 제d 데이터 저장 제어 신호(Cd)를 생성하며, 제d 데이터 저장 제어 신호(Cd)는 도 6에 도시된 래치(341)들 중 제일 우측에 구비된 제d 래치로 공급된다.
데이터 스테이지(321)들은 도 5를 참조하여 설명된 게이트 스테이지(221)의 구성과 유사한 구성을 포함할 수 있다.
다음, 래치 선택 장치(330)는, 쉬프트 레지스터 장치(320)에서 출력된 데이터 저장 제어 신호들(C1 to Cd)이 전송될 보조 데이터 라인들을 데이터 해상도 제어 신호들(ODS, IDS)을 이용하여 선택하는 기능을 수행한다.
이를 위해, 래치 선택 장치(330)는, 데이터 직렬 스위치(331)들 및 데이터 병렬 스위치(332)들을 포함한다.
데이터 직렬 스위치(331)들 각각은, 데이터 스테이지들(321)과 래치(341)들을 1대1로 연결시킨다.
데이터 병렬 스위치(332)들 각각은, 데이터 직렬 스위치(331)들과 래치(341)들을 1대1로 연결시키는 보조 데이터 라인들 중 서로 인접되어 있는 두 개의 보조 데이터 라인들을 1대1로 연결시킨다.
데이터 직렬 스위치(331)들 각각은, 데이터 해상도 제어 신호 출력 장치(310)에서 출력된 오리지널 데이터 해상도 제어 신호(ODS)에 따라 턴온 또는 턴오프되고, 데이터 병렬 스위치(332)들 각각은, 데이터 해상도 제어 신호 출력 장치(310)에서 출력된 반전 데이터 해상도 제어 신호(IDS)에 따라 턴온 또는 턴오프된다.
상기에서 설명된 바와 같이, 반전 데이터 해상도 제어 신호(IDS)는 오리지널 데이터 해상도 제어 신호(ODS)를 반전시킨 신호이다.
이 경우, 도 6에 도시된 래치 선택 장치(330)에서, 제일 좌측에 구비된 데이터 직렬 스위치(331)는 제1 데이터 직렬 스위치(R1)이고, 그 우측에 구비된 데이터 직렬 스위치는 제2 데이터 직렬 스위치(R2)이며, 그 우측에 구비된 데이터 직렬 스위치들은 제3 데이터 직렬 스위치(R3) 내지 제d 데이터 직렬 스위치(Rd)가 된다.
또한, 도 6에 도시된 래치 선택 장치(330)에서, 제일 좌측에 구비된 데이터 병렬 스위치(232)는 제2 데이터 병렬 스위치(K2)이고, 그 우측에 구비된 데이터 병렬 스위치는 제3 게이트 병렬 스위치(K3)이며, 그 우측에 구비된 데이터 병렬 스위치들은 제4 데이터 병렬 스위치(K4) 내지 제d 데이터 병렬 스위치(Kd)가 된다.
데이터 직렬 스위치(331)들 중 제m 데이터 직렬 스위치가 턴온되면, 제m 데이터 스테이지로부터 제m 데이터 직렬 스위치로 전송되는 제m 데이터 저장 제어 신호는 제m 데이터 직렬 스위치와 연결된 제m 보조 데이터 라인을 통해 제m 래치로 출력된다.
이 경우, 제m 데이터 저장 제어 신호는, 제m 보조 데이터 라인과 연결되어 있는 적어도 하나의 데이터 병렬 스위치(예를 들어, 제m+1 데이터 병렬 스위치)를 통해 제m 보조 데이터 라인과 인접되어 있는 적어도 하나의 보조 데이터 라인(예를 들어, 제m+1 보조 데이터 라인)으로 출력될 수 있다.
예를 들어, 도 6에서, 제1 데이터 직렬 스위치(R1)가 턴온되면, 제1 데이터 스테이지로부터 제1 데이터 직렬 스위치(R1)로 전송되는 제1 데이터 저장 제어 신호(C1)는 제1 데이터 직렬 스위치(R1)와 연결된 제1 보조 데이터 라인을 통해 제1 래치로 출력된다.
또한, 제1 데이터 저장 제어 신호(C1)는, 제1 보조 데이터 라인과 연결되어 있는 적어도 하나의 게이트 병렬 스위치(332), 예를 들어, 제2 데이터 병렬 스위치(K2)를 통해 제1 보조 데이터 라인과 인접되어 있는 적어도 하나의 보조 데이터 라인, 예를 들어, 제2 보조 데이터 라인으로 출력될 수 있다. 제2 보조 데이터 라인으로 출력된 제1 데이터 저장 제어 신호(C1)는 제2 래치로 출력될 수 있다. 이 경우, 제1 데이터 저장 제어 신호(C1)는 제3 데이터 병렬 스위치(K3)를 통해 제3 보조 데이터 라인으로 공급된 후 제3 래치로 출력될 수도 있으며, 제4 데이터 병렬 스위치를 통해 제4 보조 데이터 라인으로 공급된 후 제4 래치로 출력될 수도 있다. 즉, 제1 보조 데이터 라인 내지 제4 보조 데이터 라인으로는 동시에 제1 데이터 저장 제어 신호(C1)가 출력될 수 있다.
또한, 제m 데이터 저장 제어 신호는, 제m 보조 데이터 라인과 연결되어 있는 적어도 하나의 데이터 병렬 스위치를 통해 제m 래치 다음 단에 구비된 래치들 중 어느 하나의 래치로 전송될 수 있다.
예를 들어, 도 6에서, 제1 데이터 저장 제어 신호(C1)는, 제1 보조 데이터 라인과 연결되어 있는 적어도 하나의 데이터 병렬 스위치, 예를 들어, 제2 데이터 병렬 스위치(K2)를 통해 제1 데이터 스테이지 다음 단에 구비된 데이터 스테이지, 예를 들어, 제2 데이터 스테이지로 전송될 수 있다. 이 경우, 제1 데이터 저장 제어 신호(C1)는 제2 데이터 병렬 스위치(K2) 및 제3 데이터 병렬 스위치(K3)를 통해 제3 데이터 스테이지로 출력될 수도 있으며, 제2 데이터 병렬 스위치(K2), 제3 데이터 병렬 스위치(K3) 및 제4 데이터 병렬 스위치를 통해 제4 데이터 스테이지로 출력될 수도 있다. 즉, 제1 데이터 스테이지가 구동된 후, 제2 데이터 스테이지가 구동될 수도 있고, 제3 데이터 스테이지가 구동될 수도 있으며, 제4 데이터 스테이지가 구동될 수도 있다.
상기한 바와 같은 방법을 통해, 데이터 스테이지(321)들은 다양한 순서로 구동되어 데이터 저장 제어 신호(C)들을 생성할 수 있으며, 동일한 데이터 저장 제어 신호들을 출력하는 보조 데이터 라인들의 조합도 다양하게 변경될 수 있다.
상기한 바와 같은 본 발명에 의하면, 모든 데이터 스테이지(321)들이 구동되지 않더라도 모든 보조 데이터 라인들로 데이터 저장 제어 신호들(C1 to Cd)이 공급될 수 있으며, 이에 따라, 모든 래치(341)들에 영상데이터들이 저장될 수 있다. 따라서, 본 발명에 의하면, 데이터 스테이지(321)들을 구동하기 위한 소비전력이 감소될 수 있다.
다음, 래치 장치(340)는 제어부(400)로부터 전송되어온 영상데이터들(Data)을 데이터 저장 제어 신호(C)들에 따라 순차적으로 저장한다.
예를 들어, 제1 데이터 저장 제어 신호(C1)가 제1 래치로 공급되면 제1 래치는 제1 영상데이터를 저장하고, 제2 데이터 저장 제어 신호(C2)가 제2 래치로 공급되면 제2 래치는 제2 영상데이터를 저장하며, 제3 데이터 저장 제어 신호(C3)가 제3 래치로 공급되면 제3 래치는 제3 영상데이터를 저장한다.
그러나, 상기에서 설명된 바와 같은 방법에 의해, 제1 데이터 저장 제어 신호(C1)가 제1 래치 내지 제4 래치로 공급되면, 제1 래치 내지 제4 래치는 동시에 구동되며, 이에 따라, 제1 래치 내지 제4 래치 모두는 제1 영상데이터를 저장한다. 또한, 제1 래치 내지 제4 래치에 제1 영상데이터가 저장된 후, 제5 래치로 제5 데이터 저장 제어 신호(C5)가 공급되면, 제5 래치는 제2 영상데이터를 저장한다. 이 경우, 제5 데이터 저장 제어 신호(C5)는 실질적으로는 제1 데이터 저장 제어 신호(C1)에 의해 생성되는 신호이다.
즉, 본 발명에 의하면, 래치(341)들에 저장되는 영상데이터들은 모두 다를 수도 있으며, 인접되어 있는 적어도 두 개의 래치(341)들은 동일한 영상데이터를 저장할 수도 있다.
부연하여 설명하면, 래치(341)들은 데이터 저장 제어 신호(C)에 의해 활성화되어 영상데이터를 저장한다. 따라서, 동일한 데이터 저장 제어 신호(C)가 적어도 두 개의 래치(341)들로 동시에 공급되면, 두 개의 래치(341)들은 동일한 영상데이터들을 저장할 수 있다.
따라서, 본 발명에 의하면, 래치(341)들에 영상데이터들이 저장되는 기간이 감소될 수 있다.
다음, 디지털 아날로그 변환 장치(350)는 래치 장치(340)로부터 전송된 영상데이터들을 이용하여 데이터 라인들로 출력될 데이터 전압들을 생성한다.
이를 위해, 래치(341)들은 데이터 제어신호(DCS)에 따라 동시에 영상데이터들을 디지털 아날로그 변환 장치(350)의 변환부(351)들로 공급하며, 변환부(351)들 각각은 감마신호를 이용하여 영상데이터들을 데이터 전압들(Vdata1 to Vdatad)들로 변환시킨다.
즉, 변환부(351)들은 디지털 형태의 영상데이터들을 아날로그 형태의 데이터 전압들(Vdata1 to Vdatad)로 변환시키는 기능을 수행한다.
마지막으로, 데이터 버퍼 장치(360)는 디지털 아날로그 변환 장치(350)에서 생성된 데이터 전압들(Vdata1 to Vdatad)을 데이터 라인들(DL1 to DLd)로 동시에 출력하는 기능을 수행한다.
즉, 상기에서 설명된 바와 같이, 인접되어 있는 적어도 두 개의 데이터 라인들에는 동일한 데이터 전압들이 공급될 수 있다. 이 경우, 동일한 데이터 전압들이 실질적으로 데이터 라인들로 출력되는 타이밍이, 각종 원인들에 의해 달라진다면, 영상이 정상적으로 표현되지 못할 수도 있다. 이를 방지하기 위해, 디지털 아날로그 변환 장치(350)와 데이터 라인들 사이에는 데이터 버퍼 장치(360)가 구비된다.
부연하여 설명하면, 데이터 버퍼 장치(360)는 게이트 라인으로 게이트 펄스가 공급되는 기간에 포함되는 1수평기간 동안 모든 데이터 라인들(DL1 to DLd)로 데이터 전압들을 동시에 출력한다. 이를 위해, 디지털 아날로그 변환 장치(350)와 데이터 라인들 사이에는 데이터 버퍼 장치(360)가 구비된다.
데이터 버퍼 장치(360)는 도 6에 도시된 바와 같이, 데이터 라인들(DL1 to DLd)과 연결되어 있는 데이터 버퍼(361)들을 포함할 수 있다.
데이터 버퍼(361)들의 소비전력을 감소시키기 위해, 데이터 버퍼 장치(360)는 도 7의 (b)에 도시된 바와 같은 형태로 구성될 수도 있다.
예를 들어, 데이터 버퍼 장치(360)는, 도 7의 (b)에 도시된 바와 같이, 디지털 아날로그 변환 장치(350)를 구성하는 변환부(351)와 1대1로 연결된 데이터 버퍼(361)들 및 버퍼 병렬 스위치(362)들을 포함한다.
버퍼 병렬 스위치(362)들 각각은, 서로 인접되어 있는 두 개의 데이터 라인들을 1대1로 연결시킨다. 특히, 도 7의 (b)에 도시된 버퍼 병렬 스위치들(362) 중 제일 좌측에 구비된 버퍼 병렬 스위치는 제2 버퍼 스위치이며, 그 우측에 구비된 버퍼 병렬 스위치들은 제3 버퍼 스위치 내지 제13 버퍼 스위치가 된다.
이 경우, 버퍼 병렬 스위치(362)들 각각은, 데이터 해상도 제어 신호 출력 장치(310)에서 출력된 반전 데이터 해상도 제어 신호(IDS)에 따라 턴온 또는 턴오프된다. 즉, 데이터 버퍼 장치(360)에 구비되는 버퍼 병렬 스위치(362)들과, 래치 선택 장치(330)에 구비되는 데이터 병렬 스위치(332)들로는 동일한 반전 데이터 해상도 제어 신호(IDS)가 공급된다. 따라서, 버퍼 병렬 스위치(362)들과 데이터 병렬 스위치(332)들은 동일한 형태로 턴온 또는 턴오프된다.
데이터 버퍼(361)들 각각은 데이터 버퍼 제어 신호(PD)에 따라 구동되어 디지털 아날로그 변환 장치(350)로부터 전송되어온 데이터 전압을 데이터 라인으로 출력한다. 즉, 데이터 버퍼(361)들은 데이터 버퍼 제어 신호(PD)에 따라 데이터 전압을 데이터 라인으로 출력할 수 있으며, 또는 데이터 버퍼 제어 신호(PD)에 따라 데이터 전압을 데이터 라인으로 출력하지 않을 수도 있다.
이를 위해, 도 7의 (a)에 도시된 데이터 버퍼(361)들 중 제일 좌측에 구비된 제1 데이터 버퍼로는 제1 데이터 버퍼 제어 신호(PD1)가 공급되며, 그 우측에 구비된 데이터 버퍼들로는 제2 데이터 버퍼 제어 신호(PD2) 내지 제12 데이터 버퍼 제어 신호(PD12)가 공급될 수 있다.
어느 하나의 데이터 버퍼(361)를 통해 공급된 데이터 전압은 어느 하나의 데이터 라인으로만 출력되거나, 또는 적어도 하나의 버퍼 병렬 스위치(362)를 통해 적어도 두 개의 데이터 라인들로 출력될 수 있다.
예를 들어, 데이터 버퍼 제어 신호(PD)들 및 반전 데이터 해상도 제어 신호(IDS)들이 도 7의 (a)와 같이 구성될 때, off 값을 갖는 제1 데이터 버퍼 제어 신호(PD1)에 의해 제1 데이터 버퍼는 제1 데이터 전압(Vdata1)을 데이터 라인으로 출력한다. 이 경우, on 값을 갖는 제2 반전 데이터 해상도 제어 신호(IDS2) 내지 제4 반전 데이터 해상도 제어 신호(IDS4)에 의해, 제2 버퍼 병렬 스위치 내지 제4 버퍼 병렬 스위치는 턴온되며, 이에 따라, 제1 데이터 라인(DL1) 내지 제4 데이터 라인(DL4)으로는 동일한 데이터 전압이 출력된다. 이하의 설명에서는, 동일한 데이터 전압이 출력되는 네 개의 데이터 라인들을 제1 데이터 라인 그룹(D_Group1)이라 한다. 제1 데이터 라인 그룹(D_Group1)에 의해 저해상도가 구현될 수 있다.
또한, 데이터 버퍼 제어 신호(PD)들 및 반전 데이터 해상도 제어 신호(IDS)들이 도 7의 (a)와 같이 구성될 때, off 값을 갖는 제5 데이터 버퍼 제어 신호(PD5)에 의해 제5 데이터 버퍼는 제5 데이터 전압(Vdata5)을 데이터 라인으로 출력한다. 이 경우, on 값을 갖는 제6 반전 데이터 해상도 제어 신호(IDS6)에 의해, 제6 버퍼 병렬 스위치는 턴온되며, 이에 따라, 제5 데이터 라인(DL5) 및 제6 데이터 라인(DL6)으로는 동일한 데이터 전압이 출력된다. 이하의 설명에서는, 동일한 데이터 전압이 출력되는 두 개의 데이터 라인들을 제2 데이터 라인 그룹(D_Group2)이라 한다. 제2 데이터 라인 그룹(D_Group2)에 의해 중해상도가 구현될 수 있다. 이 경우, 제7 데이터 라인(DL7) 및 제8 데이터 라인(DL8)으로도 동일한 데이터 전압이 출력된다. 따라서, 제7 데이터 라인(DL7) 및 제8 데이터 라인(DL8)은 제2 데이터 라인 그룹(D_Group2)을 형성한다.
또한, 데이터 버퍼 제어 신호(PD)들 및 반전 데이터 해상도 제어 신호(IDS)들이 도 7의 (a)와 같이 구성될 때, off 값을 갖는 제9 데이터 버퍼 제어 신호(PD9) 내지 제12 데이터 버퍼 제어 신호(PD12)에 의해 제9 데이터 버퍼 내지 제12 데이터 버퍼는 제9 데이터 전압(Vdata9) 내지 제12 데이터 전압(Vdata12)을 제9 데이터 라인(DL9) 내지 제12 데이터 라인(DL12)으로 출력한다. 이 경우, off 값을 갖는 제9 반전 데이터 해상도 제어신호(IDS9) 내지 제12 반전 데이터 해상도 제어 신호(IDS12)에 의해 제9 버퍼 병렬 스위치 내지 제12 버퍼 병렬 스위치는 턴오프된다. 이에 따라, 제9 데이터 라인(DL9) 내지 제12 데이터 라인(DL12)으로는 서로 다른 제9 데이터 전압(Vdata9) 내지 제12 데이터 전압(Vdata12)이 출력된다. 이하의 설명에서는 서로 다른 데이터 전압이 출력되는 데이터 라인들을 제3 데이터 라인 그룹(D_Group3)이라 한다. 제3 데이터 라인 그룹(D_Group3)에 의해 고해상도가 구현될 수 있다.
상기에서 설명된 바와 같이, 본 발명에 의하면, 12개의 데이터 버퍼(361)들 중 7개의 데이터 버퍼(361)들, 예를 들어, 제1 데이터 버퍼, 제5 데이터 버퍼, 제7 데이터 버퍼 및 제9 데이터 버퍼 내지 제12 데이터 버퍼만이 구동되더라도, 12개의 데이터 라인들(DL1 to DL12)로 데이터 전압들이 출력될 수 있다. 따라서, 본 발명에 의하면, 데이터 버퍼 장치(360)의 소비전력이 감소될 수 있으며, 이에 따라, 표시장치의 소비전력이 감소될 수 있다.
도 8a 내지 도 8c는 본 발명에 따른 표시장치에 의해 고해상도, 중해상도 및 저해상도가 표현되는 방법을 설명하기 위한 예시도들이다. 도 8a 내지 도 8c에서 게이트 드라이버(200)에 표시된 화살표는 게이트 라인들로 출력되는 게이트 펄스들을 의미하며, 데이터 드라이버(300)에 표시된 화살표는 데이터 라인들로 출력되는 데이터 전압들을 의미한다. 즉, 네 개의 게이트 라인들로 동일한 게이트 펄스들이 출력될 수도 있고, 두 개의 게이트 라인들로 동일한 게이트 펄스들이 출력될 수도 있으며, 각 게이트 라인으로 서로 다른 게이트 펄스가 출력될 수도 있다. 또한, 네 개의 데이터 라인들로 동일한 데이터 전압들이 출력될 수도 있고, 두 개의 데이터 라인들로 동일한 데이터 전압들이 출력될 수도 있으며, 각 데이터 라인으로 서로 다른 데이터 전압이 출력될 수도 있다.
상기에서 설명된 바와 같이, 본 발명에 따른 표시장치는, 가상현실장치에 적용될 수 있으며, 가상현실장치는 예를 들어, 사용자의 눈 주위에 착용되는 고글형태로 제작될 수 있다.
이 경우, 사용자는 가상현실장치에서 출력되는 가상현실화면을 눈으로 볼 수 있으며, 가상현실화면을 따라 사용자의 눈의 촛점이 이동될 수 있다.
가상현실장치는 사용자의 주의력을 증대시키기 위해, 사용자의 눈의 촛점에 따라, 도 8a 내지 도 8c에 도시된 바와 같이, 저해상도 영역(X), 중해상도 영역(Y) 및 고해상도 영역(Z)의 위치를 변경시킬 수 있다.
예를 들어, 가상현실장치에 구비된 센서(30)에 의해 사용자의 눈의 촛점 위치가 판단될 수 있으며, 사용자의 눈의 촛점이 도 8a에 도시된 바와 같이, 표시패널의 중심부분을 향할 때, 본 발명에 따른 표시장치는 표시패널의 중심부분을 고해상도 영역(Z)으로 표시하고, 고해상도 영역(Z)의 외곽부분을 중해상도 영역(Y)으로 표시하며, 중해상도 영역(Y)의 외곽부분을 저해상도 영역(X)으로 표시할 수 있다.
또한, 사용자의 눈의 촛점이 도 8b에 도시된 바와 같이 표시패널의 좌측 상단부분을 향할 때, 본 발명에 따른 표시장치는 표시패널의 좌측 상단부분을 고해상도 영역(Z)으로 표시할 수 있으며, 사용자의 눈의 촛점이 도 8c에 도시된 바와 같이 표시패널의 우측 하단부분을 향할 때, 본 발명에 따른 표시장치는 표시패널의 우측 하단부분을 고해상도 영역(Z)으로 표시할 수 있다.
이를 위해, 본 발명에 따른 게이트 드라이버(200)는, 예를 들어, 도 8a 내지 도 8c에 도시된 바와 같이, 저해상도 영역(X)에 포함되는 게이트 라인들 중 인접되어 있는 네 개의 게이트 라인들로는 동일한 게이트 펄스를 출력하고, 중해상도 영역(Y)에 포함되는 게이트 라인들 중 인접되어 있는 두 개의 게이트 라인들로는 동일한 게이트 펄스를 출력하며, 고해상도 영역(Z)에 포함되는 게이트 라인들에는 서로 다른 게이트 펄스를 출력할 수 있다.
또한, 본 발명에 따른 데이터 드라이버(300)는, 예를 들어, 도 8a 내지 도 8c에 도시된 바와 같이, 저해상도 영역(X)에 포함되는 데이터 라인들 중 인접되어 있는 네 개의 데이터 라인들로는 동일한 데이터 전압을 출력하고, 중해상도 영역(Y)에 포함되는 데이터 라인들 중 인접되어 있는 두 개의 데이터 라인들로는 동일한 데이터 전압을 출력하며, 고해상도 영역(Z)에 포함되는 데이터 라인들에는 서로 다른 데이터 전압을 출력할 수 있다.
이 경우, 예를 들어, 도 8a에 도시된 바와 같이, 고해상도 영역(Z)에 포함된 게이트 라인들은 저해상도 영역(X)에도 포함될 수 있으며, 따라서, 고해상도 영역(Z)에도 포함되고 저해상도 영역(X)에도 포함되는 게이트 라인들 각각으로는 서로 다른 게이트 펄스가 공급된다. 그러나, 저해상도 영역(X)에 포함되는 네 개의 데이터 라인들로는 동일한 데이터 전압이 공급된다. 따라서, 저해상도 영역(X)에서는 저해상도가 구현될 수 있다.
또한, 고해상도 영역(Z)에도 포함되고 중해상도 영역(Y)에도 포함되는 게이트 라인들 각각으로는 서로 다른 게이트 펄스가 공급된다. 그러나, 중해상도 영역(Y)에 포함되는 두 개의 데이터 라인들로는 도 8a에 도시된 바와 같이 동일한 데이터 전압이 공급된다. 따라서, 중해상도 영역(Y)에서는 중해상도가 구현될 수 있다.
또한, 상기한 바와 같은 설명은, 데이터 라인들을 기준으로 한 설명에도 동일하게 적용될 수 있다.
이하에서는, 도 1 내지 도 12를 참조하여 본 발명에 따른 표시장치의 구동 방법이 설명된다. 이하의 설명에서는, 도 8a에 도시된 바와 같은 형태로 데이터 전압들 및 게이트 펄스들이 출력되는 표시장치가 본 발명의 일예로서 설명된다. 특히, 이하에서는, 도 8a에 도시된 데이터 드라이버(300)의 제일 좌측으로부터 출력되는 12개의 데이터 전압들(E) 및 도 8a에 도시된 게이트 드라이버(200)의 제일 상단으로부터 출력되는 12개의 게이트 펄스들(F)을 이용하여 본 발명이 설명된다.
도 9는 본 발명에 따른 게이트 드라이버에 의해 고해상도, 중해상도 및 저해상도가 표현되는 방법을 설명하기 위한 예시도이고, 도 10은 도 9에 도시된 게이트 드라이버를 구동하기 위한 신호들의 타이밍도이고, 도 11은 본 발명에 따른 데이터 드라이버에 의해 고해상도, 중해상도 및 저해상도가 표현되는 방법을 설명하기 위한 예시도이며, 도 12는 도 11에 도시된 데이터 드라이버를 구동하기 위한 신호들의 타이밍도이다. 도 10에서 도면부호 VS는 제1 프레임 기간 및 제2 프레임 기간을 정의하는 신호이며, 도 12에서 도면부호 HS는 제1 프레임 기간의 1라인기간 및 제2 프레임 기간의 1라인기간을 정의하는 신호이다. 1라인기간 동안 모든 데이터 라인들로는 데이터 전압들이 동시에 출력된다. 이하의 설명 중, 도 1 내지 도 8c를 참조하여 설명된 내용과 동일하거나 유사한 내용은 생략되거나 간단히 설명된다.
우선, 제1 프레임 기간(1st frame period)에, 도 9의 (a)에 도시된 바와 같은 값들을 갖는 오리지널 게이트 해상도 제어 신호(OGS)들 및 반전 게이트 해상도 제어 신호(IGS)들이, 도 4 및 도 5를 참조하여 설명된 바와 같은 방법을 통해, 게이트 해상도 제어 신호 출력 장치(210)에 저장된다.
즉, 도 10에 도시된 바와 같이, 제1 프레임 기간에, 게이트 해상도 신호 제어용 클럭(GCK1)에 의해 게이트 해상도 신호 레지스터(211a)들이 순차적으로 구동되어, 게이트 해상도 신호 저장기(211b)들에, 게이트 해상도 신호(GRS)들, 즉, 도 9의 (a)에 도시된 바와 같은 오리지널 게이트 해상도 신호(OGS)들이 저장된다.
또한, 제1 프레임 기간에, 도 11의 (a)에 도시된 바와 같은 값들을 갖는 오리지널 데이터 해상도 제어 신호(ODS)들 및 반전 데이터 해상도 제어 신호(IDS)들이, 도 6을 참조하여 설명된 바와 같은 방법을 통해, 데이터 해상도 제어 신호 출력 장치(310)에 저장된다.
즉, 제1 프레임 기간에, 데이터 해상도 신호 제어용 클럭(DCK1)에 의해 데이터 해상도 신호 레지터(311a)들이 순차적으로 구동되어, 데이터 해상도 신호 저장기(311b)들에, 데이터 해상도 신호(DRS)들, 즉, 도 11의 (a)에 도시된 바와 같은 오리지널 데이터 해상도 제어 신호(ODS)들이 저장된다.
다음, 제2 프레임 기간(2nd frame period)이 시작되기 직전에, 도 10에 도시된 바와 같이, 하이값을 갖는 게이트 해상도 출력 신호(GRO)가 게이트 해상도 제어 신호 출력 장치(210)에 공급된다.
이에 따라, 게이트 해상도 제어 신호 출력 장치(210)에서는 도 9의 (a)에 도시된 바와 같은 값들을 갖는 오리지널 게이트 해상도 제어 신호(OGS)들 및 반전 게이트 해상도 제어 신호(IGS)들이 동시에 게이트 라인 선택 장치(230)로 출력된다.
또한, 제2 프레임 기간이 시작되기 직전에, 도 12에 도시된 바와 같이, 하이값을 갖는 데이터 해상도 출력 신호(DRO)가 데이터 해상도 제어 신호 출력 장치(310)에 공급된다.
이에 따라, 데이터 해상도 제어 신호 출력 장치(310)에서는 도 11의 (a)에 도시된 바와 같은 값들을 갖는 오리지널 데이터 해상도 제어 신호(ODS)들 및 반전 데이터 해상도 제어 신호(IDS)들이 동시에 래치 선택 장치(330)로 출력된다.
다음, 도 9의 (a)에 도시된 바와 같은 값들을 갖는 오리지널 게이트 해상도 제어 신호(OGS)들 및 반전 게이트 해상도 제어 신호(IGS)들이, 제2 프레임 기간이 시작된 후, 게이트 라인 선택 장치(230)로 공급되면, on 값을 갖는 제1 오리지널 게이트 해상도 제어 신호(OGS1)에 의해, 도 9의 (c)에 도시된 바와 같이, 제1 게이트 직렬 스위치(S1)는 턴온되고, off 값을 갖는 제2 오리지널 게이트 해상도 제어 신호(OGS2) 내지 제4 오리지널 게이트 해상도 제어 신호(OGS4)에 의해, 제2 게이트 직렬 스위치(S2) 내지 제4 게이트 직렬 스위치(S4)는 턴오프되고, on 값을 갖는 제2 반전 게이트 해상도 제어 신호(IGS2) 내지 제4 반전 게이트 해상도 제어 신호(IGS4)에 의해 제2 게이트 병렬 스위치(P2) 내지 제4 게이트 병렬 스위치(P4)는 턴온된다.
이에 따라, 도 9의 (c) 및 도 10에 도시된 바와 같이, 제2 프레임 기간(2nd frame period)에 제1 게이트 펄스(GP1)가 제1 게이트 라인(GL1) 내지 제4 게이트 라인(GL4)으로 출력된다. 여기서, 제1 게이트 펄스(GP1)는 제1 게이트 스테이지에서 생성된 게이트 펄스를 의미한다.
또한, 도 11의 (a)에 도시된 바와 같은 값들을 갖는 오리지널 데이터 해상도 제어 신호(ODS)들 및 반전 데이터 해상도 제어 신호(IDS)들이, 제2 프레임 기간이 시작된 후, 래치 선택 장치(330)로 공급되면, on 값을 갖는 제1 오리지널 데이터 해상도 제어 신호(ODS1)에 의해, 도 11의 (c)에 도시된 바와 같이, 제1 데이터 직렬 스위치(R1)는 턴온되고, off 값을 갖는 제2 오리지널 데이터 해상도 제어 신호(ODS2) 내지 제4 오리지널 데이터 해상도 제어 신호(ODS4)에 의해, 제2 데이터 직렬 스위치(R2) 내지 제4 데이터 직렬 스위치(R4)는 턴오프되고, on 값을 갖는 제2 반전 데이터 해상도 제어 신호(IDS2) 내지 제4 반전 데이터 해상도 제어 신호(IDS4)에 의해 제2 데이터 병렬 스위치(K2) 내지 제4 데이터 병렬 스위치(K4)는 턴온된다.
이에 따라, 도 11의 (c) 및 도 12에 도시된 바와 같이, 제2 프레임 기간(2nd frame period)의 1라인기간 동안 제1 데이터 전압(Vdata1)이 제1 데이터 라인(DL1) 내지 제4 데이터 라인(DL4)으로 출력된다. 여기서, 제1 데이터 전압(Vdata1)은 제1 변환부 내지 제4 변환부에서 생성된 데이터 전압을 의미한다. 도 12에서 V1 내지 V12는 데이터 라인들로 공급되는 데이터 라인 전압들을 의미하며, 상기 데이터 라인 전압들은 데이터 전압(Vdata)들이 될 수 있다. 제1 게이트 펄스(GP1)가 제1 게이트 라인(GL1) 내지 제4 게이트 라인(GL4)으로 출력되고, 제1 데이터 전압(Vdata1)이 제1 데이터 라인(DL1) 내지 제4 데이터 라인(DL4)으로 출력됨에 따라, 제1 게이트 라인(GL1) 내지 제4 게이트 라인(GL4) 및 제1 데이터 라인(DL1) 내지 제4 데이터 라인(DL4)이 교차하는 영역에서는, 도 8a에 도시된 바와 같이, 저해상도 영역(X)이 형성된다.
다음, 도 9의 (a)에 도시된 바와 같은 값들을 갖는 오리지널 게이트 해상도 제어 신호(OGS)들 및 반전 게이트 해상도 제어 신호(IGS)들이, 제2 프레임 기간이 시작된 후, 게이트 라인 선택 장치(230)로 공급되면, on 값을 갖는 제5 오리지널 게이트 해상도 제어 신호(OGS5) 및 제7 오리지널 게이트 해상도 제어 신호(OGS7)에 의해, 도 9의 (c)에 도시된 바와 같이, 제5 게이트 직렬 스위치(S5) 및 제7 게이트 직렬 스위치(S7)는 턴온되고, off 값을 갖는 제6 오리지널 게이트 해상도 제어 신호(OGS6) 및 제8 오리지널 게이트 해상도 제어 신호(OGS8)에 의해 제6 게이트 직렬 스위치(S6) 및 제8 게이트 직렬 스위치(S8)는 턴오프되고, off 값을 갖는 제5 반전 게이트 해상도 제어 신호(IGS5) 및 제7 반전 게이트 해상도 제어 신호(IGS7)에 의해 제5 게이트 병렬 스위치(P5) 및 제7 게이트 병렬 스위치(P7)는 턴오프되며, on 값을 갖는 제6 반전 게이트 해상도 제어 신호(IGS6) 및 제8 반전 게이트 해상도 제어 신호(IGS8)에 의해 제6 게이트 병렬 스위치(P6) 및 제8 게이트 병렬 스위치(P8)는 턴온된다.
이에 따라, 도 9의 (c) 및 도 10에 도시된 바와 같이, 제5 게이트 펄스(GP5)가 제5 게이트 라인(GL5) 및 제6 게이트 라인(GL6)으로 출력되며, 제7 게이트 펄스(GP7)가 제7 게이트 라인(GL7) 및 제8 게이트 라인(GL8)으로 출력된다. 여기서, 제5 게이트 펄스(GP5)는 제5 게이트 스테이지에서 생성된 게이트 펄스를 의미하며, 제7 게이트 펄스(GP7)는 제7 게이트 스테이지에서 생성된 게이트 펄스를 의미한다.
또한, 도 11의 (a)에 도시된 바와 같은 값들을 갖는 오리지널 데이터 해상도 제어 신호(ODS)들 및 반전 데이터 해상도 제어 신호(IDS)들이, 제2 프레임 기간이 시작된 후, 래치 선택 장치(330)로 공급되면, on 값을 갖는 제5 오리지널 데이터 해상도 제어 신호(ODS5) 및 제7 오리지널 데이터 해상도 제어 신호(ODS7)에 의해, 도 11의 (c)에 도시된 바와 같이, 제5 데이터 직렬 스위치(R5) 및 제7 데이터 직렬 스위치(R7)는 턴온되고, off 값을 갖는 제6 오리지널 데이터 해상도 제어 신호(ODS6) 및 제8 오리지널 데이터 해상도 제어 신호(ODS8)에 의해 제6 데이터 직렬 스위치(R6) 및 제 데이터 직렬 스위치(R8)는 턴오프되고, off 값을 갖는 제5 반전 데이터 해상도 제어 신호(IDS5) 및 제7 반전 데이터 해상도 제어 신호(IDS7)에 의해 제5 데이터 병렬 스위치(K5) 및 제7 데이터 병렬 스위치(K7)는 턴오프되며, on 값을 갖는 제6 반전 데이터 해상도 제어 신호(IDS6) 및 제8 반전 데이터 해상도 제어 신호(IDS8)에 의해 제6 데이터 병렬 스위치(K6) 및 제8 데이터 병렬 스위치(K8)는 턴온된다.
이에 따라, 도 11의 (c) 및 도 12에 도시된 바와 같이, 제5 데이터 전압(Vdata5)이 제5 데이터 라인(DL5) 및 제6 데이터 라인(DL6)으로 출력되며, 제7 데이터 전압(Vdata7)이 제7 데이터 라인(DL7) 및 제8 데이터 라인(DL8)으로 출력된다. 여기서, 제5 데이터 전압(Vdata5)은 제5 변환부 및 제6 변환부에서 생성된 데이터 전압을 의미하며, 제7 데이터 전압(Vdata7)은 제7 변환부 및 제8 변환부에서 생성된 데이터 전압을 의미한다.
제5 게이트 펄스(GP5)가 제5 게이트 라인(GL5) 및 제6 게이트 라인(GL6)으로 출력되고, 제5 데이터 전압(Vdata5)이 제5 데이터 라인(DL5) 및 제6 데이터 라인(DL6)으로 출력되고, 제7 게이트 펄스(GP7)가 제7 게이트 라인(GL7) 및 제8 게이트 라인(GL8)으로 출력되며, 제7 데이터 전압(Vdata7)이 제7 데이터 라인(DL7) 및 제8 데이터 라인(DL8)으로 출력됨에 따라, 제5 게이트 라인(GL5) 내지 제8 게이트 라인(GL8) 및 제5 데이터 라인(DL5) 내지 제8 데이터 라인(DL8)이 교차하는 영역에서는, 도 8a에 도시된 바와 같이, 중해상도 영역(Y)이 형성된다.
마지막으로, 도 9의 (a)에 도시된 바와 같은 값들을 갖는 오리지널 게이트 해상도 제어 신호(OGS)들 및 반전 게이트 해상도 제어 신호(IGS)들이, 제2 프레임 기간이 시작된 후, 게이트 라인 선택 장치(230)로 공급되면, on 값을 갖는 제9 오리지널 게이트 해상도 제어 신호(OGS9) 내지 제12 오리지널 게이트 해상도 제어 신호에 의해, 도 9의 (c)에 도시된 바와 같이, 제9 게이트 직렬 스위치(S9) 내지 제 12 게이트 직렬 스위치는 턴온되며, off 값을 갖는 제9 반전 게이트 해상도 제어 신호(IGS2) 내지 제12 반전 게이트 해상도 제어 신호에 의해, 제9 게이트 병렬 스위치(P9) 내지 제12 게이트 병렬 스위치(P12)는 턴오프된다.
이에 따라, 도 9의 (c) 및 도 10에 도시된 바와 같이, 제9 게이트 펄스(GP9) 내지 제12 게이트 펄스(GP12)가 제9 게이트 라인(GL9) 내지 제12 게이트 라인(GL12)으로 출력된다. 여기서, 제9 게이트 펄스(GP9)는 제9 게이트 스테이지에서 생성된 게이트 펄스를 의미하고, 제10 게이트 펄스(GP10)는 제10 게이트 스테이지에서 생성된 게이트 펄스를 의미하고, 제11 게이트 펄스(GP11)는 제11 게이트 스테이지에서 생성된 게이트 펄스를 의미하며, 제12 게이트 펄스(GP12)는 제12 게이트 스테이지에서 생성된 게이트 펄스를 의미한다.
또한, 도 11의 (a)에 도시된 바와 같은 값들을 갖는 오리지널 데이터 해상도 제어 신호(ODS)들 및 반전 데이터 해상도 제어 신호(IDS)들이, 제2 프레임 기간이 시작된 후, 래치 선택 장치(330)로 공급되면, on 값을 갖는 제9 오리지널 데이터 해상도 제어 신호(ODS9) 내지 제12 오리지널 데이터 해상도 제어 신호(ODS12)에 의해, 도 11의 (c)에 도시된 바와 같이, 제9 데이터 직렬 스위치(R9) 내지 제12 데이터 직렬 스위치(R12)는 턴온되며, off 값을 갖는 제9 반전 데이터 해상도 제어 신호(IDS9) 내지 제12 반전 데이터 해상도 제어 신호(IDS12)에 의해, 제9 데이터 병렬 스위치(K9) 내지 제12 데이터 병렬 스위치(K12)는 턴오프된다.
이에 따라, 도 11의 (c) 및 도 12에 도시된 바와 같이, 제9 데이터 전압(Vdata9) 내지 제12 데이터 전압(Vdata12)이 제9 데이터 라인(DL9) 내지 제12 데이터 라인(DL12)으로 출력된다. 여기서, 제9 데이터 전압(Vdata9)은 제9 변환부에서 생성된 데이터 전압을 의미하고, 제10 데이터 전압(Vdata10)은 제10 변환부에서 생성된 데이터 전압을 의미하고, 제11 데이터 전압(Vdata11)은 제11 변환부에서 생성된 데이터 전압을 의미하며, 제12 데이터 전압(Vdata12)은 제12 변환부에서 생성된 데이터 전압을 의미한다.
제9 게이트 펄스(GP9) 내지 제12 게이트 펄스(GP12)가 제9 게이트 라인(GL9) 내지 제12 게이트 라인(GL12)으로 출력되고, 제9 데이터 전압(Vdata9) 내지 제12 데이터 전압(Vdata12)이 제9 데이터 라인(DL9) 내지 제12 데이터 라인(DL12)으로 출력됨에 따라, 제9 게이트 라인(GL9) 내지 제12 게이트 라인(GL12) 및 제9 데이터 라인(DL9) 내지 제12 데이터 라인(DL12)이 교차하는 영역에서는, 도 8a에 도시된 바와 같이, 고해상도 영역(Z)이 형성된다.
상기한 바와 같은 본 발명에 의하면, 사용자의 눈의 촛점의 위치에 따라, 저해상도 영역(X), 중해상도 영역(Y) 및 고해상도 영역(Z)이 다양하게 변경될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시패널 200: 게이트 드라이버
300: 데이터 드라이버 400: 제어부

Claims (19)

  1. 게이트 해상도 제어 신호들을 출력하는 게이트 해상도 제어 신호 출력 장치;
    게이트 라인들로 출력될 게이트 펄스들을 생성하는 게이트 펄스 생성 장치; 및
    상기 게이트 펄스 생성 장치에서 출력된 게이트 펄스들이 전송될 게이트 라인들을 상기 게이트 해상도 제어 신호들을 이용하여 선택하는 게이트 라인 선택 장치를 포함하며,
    상기 게이트 펄스 생성 장치는, 게이트 펄스들을 생성하는 게이트 스테이지들을 포함하고,
    상기 게이트 라인 선택 장치는,
    게이트 직렬 스위치들; 및
    게이트 병렬 스위치들을 포함하고,
    상기 게이트 직렬 스위치들 각각은, 상기 게이트 스테이지들과 상기 게이트 라인들을 1대1로 연결시키고,
    상기 게이트 병렬 스위치들 각각은 서로 인접되어 있는 두 개의 게이트 라인들을 1대1로 연결시키는 게이트 드라이버.
  2. 제 1 항에 있어서,
    상기 게이트 해상도 제어 신호 출력 장치는,
    게이트 라인들에 대응되는 게이트 해상도 신호들을 저장하는 게이트 해상도 신호 저장부; 및
    상기 게이트 해상도 신호들에 의해 생성된 게이트 해상도 제어 신호들을 상기 게이트 라인 선택 장치로 전송하는 게이트 해상도 제어 신호 출력부를 포함하는 게이트 드라이버.
  3. 제 2 항에 있어서,
    상기 게이트 해상도 신호 저장부는,
    게이트 라인들에 대응되는 게이트 해상도 신호들을 저장하며, 상기 게이트 해상도 신호들을 동시에 출력하는 게이트 해상도 신호 저장기들; 및
    상기 게이트 해상도 신호 저장기들을 순차적으로 구동하여 상기 게이트 해상도 신호들이 상기 게이트 해상도 신호 저장기들에 저장되도록 하는 게이트 해상도 신호 레지스터들을 포함하는 게이트 드라이버.
  4. 제 2 항에 있어서,
    상기 게이트 해상도 제어 신호 출력부는,
    상기 게이트 해상도 신호 저장부에서 출력된 상기 게이트 해상도 신호들에 대응되는 오리지널 게이트 해상도 제어 신호들을 상기 게이트 라인 선택 장치로 전송하는 오리지널 게이트 해상도 제어 신호 라인들;
    상기 오리지널 게이트 해상도 제어 신호들을 반전시키는 게이트 인버터들; 및
    상기 게이트 인터버들에서 출력된 반전 게이트 해상도 제어 신호들을 상기 게이트 라인 선택 장치로 전송하는 반전 게이트 해상도 제어 신호 라인들을 포함하는 게이트 드라이버.
  5. 제 1 항에 있어서,
    상기 게이트 해상도 제어 신호들은 사용자의 눈의 초점에 대응되는 게이트 드라이버.
  6. 제 5 항에 있어서,
    상기 게이트 직렬 스위치들 각각은, 상기 게이트 해상도 제어 신호 출력 장치에서 출력된 오리지널 게이트 해상도 제어 신호에 따라 턴온 또는 턴오프되고,
    상기 게이트 병렬 스위치들 각각은, 상기 게이트 해상도 제어 신호 출력 장치에서 출력된 반전 게이트 해상도 제어 신호에 따라 턴온 또는 턴오프되며,
    상기 반전 게이트 해상도 제어 신호는 상기 오리지널 게이트 해상도 제어 신호(OGS)를 반전시킨 신호인 게이트 드라이버.
  7. 제 6 항에 있어서,
    상기 게이트 직렬 스위치들 중 제m 게이트 직렬 스위치가 턴온되면, 제m 게이트 스테이지로부터 상기 제m 게이트 직렬 스위치로 전송되는 제m 게이트 펄스는 상기 제m 게이트 직렬 스위치와 연결된 제m 게이트 라인으로 출력되며,
    상기 제m 게이트 펄스는, 상기 제m 게이트 라인과 연결되어 있는 적어도 하나의 게이트 병렬 스위치를 통해 상기 제m 게이트 라인과 인접되어 있는 적어도 하나의 게이트 라인으로 출력되는 게이트 드라이버.
  8. 제 7 항에 있어서,
    상기 제m 게이트 펄스는,
    상기 제m 게이트 라인과 연결되어 있는 적어도 하나의 게이트 병렬 스위치를 통해 상기 제m 게이트 스테이지 다음 단에 구비된 게이트 스테이지들 중 어느 하나의 스테이지로 전송되는 게이트 드라이버.
  9. 데이터 해상도 제어 신호들을 출력하는 데이터 해상도 제어 신호 출력 장치;
    영상데이터들을 저장하는 래치 장치;
    상기 래치 장치에 구비된 래치들이 영상데이터들을 저장하도록 하는 데이터 저장 제어 신호들을 생성하는 쉬프트 레지스터 장치;
    상기 쉬프트 레지스터 장치에서 출력된 상기 데이터 저장 제어 신호들이 전송될 래치들을 상기 데이터 해상도 제어 신호들을 이용하여 선택하는 래치 선택 장치;
    상기 래치 장치로부터 전송된 영상데이터들을 이용하여 데이터 라인들로 출력될 데이터 전압들을 생성하는 디지털 아날로그 변환 장치; 및
    상기 데이터 전압들을 데이터 라인들로 동시에 출력하는 데이터 버퍼 장치를 포함하며,
    상기 데이터 해상도 제어 신호 출력 장치는,
    데이터 라인들에 대응되는 데이터 해상도 신호들을 저장하는 데이터 해상도 신호 저장부; 및
    상기 데이터 해상도 신호들에 의해 생성된 데이터 해상도 제어 신호들을 상기 래치 선택 장치로 전송하는 데이터 해상도 제어 신호 출력부를 포함하는 데이터 드라이버.
  10. 제 9 항에 있어서,
    상기 데이터 해상도 제어 신호들은 사용자의 눈의 초점에 대응되는 데이터 드라이버.
  11. 제 9 항에 있어서,
    상기 데이터 해상도 신호 저장부는,
    데이터 라인들에 대응되는 데이터 해상도 신호들을 저장하며, 상기 데이터 해상도 신호들을 동시에 출력하는 데이터 해상도 신호 저장기들; 및
    상기 데이터 해상도 신호 저장기들을 순차적으로 구동하여 상기 데이터 해상도 신호들이 상기 데이터 해상도 신호 저장기들에 저장되도록 하는 데이터 해상도 신호 레지스터들을 포함하는 데이터 드라이버.
  12. 제 9 항에 있어서,
    상기 데이터 해상도 제어 신호 출력부는,
    상기 데이터 해상도 신호 저장부에서 출력된 데이터 해상도 신호들에 대응되는 오리지널 데이터 해상도 제어 신호들을 상기 래치 선택 장치로 전송하는 오리지널 데이터 해상도 제어 신호 라인들;
    상기 오리지널 게이트 해상도 제어 신호들을 반전시키는 데이터 인버터들; 및
    상기 데이터 인터버들에서 출력된 반전 데이터 해상도 제어 신호들을 상기 래치 선택 장치로 전송하는 반전 데이터 해상도 제어 신호 라인들을 포함하는 데이터 드라이버.
  13. 제 9 항에 있어서,
    상기 쉬프트 레지스터 장치는, 데이터 저장 제어 신호들을 생성하는 데이터 스테이지들을 포함하고,
    상기 래치 선택 장치는,
    데이터 직렬 스위치들; 및
    데이터 병렬 스위치들을 포함하고,
    상기 데이터 직렬 스위치들 각각은, 상기 데이터 스테이지들과 상기 래치들을 1대1로 연결시키고,
    상기 데이터 병렬 스위치들 각각은, 상기 데이터 직렬 스위치들과 상기 래치들을 1대1로 연결시키는 보조 데이터 라인들 중 서로 인접되어 있는 두 개의 보조 데이터 라인들을 1대1로 연결시키는 데이터 드라이버.
  14. 제 13 항에 있어서,
    상기 데이터 직렬 스위치들 각각은, 상기 데이터 해상도 제어 신호 출력 장치에서 출력된 오리지널 데이터 해상도 제어 신호에 따라 턴온 또는 턴오프되고,
    상기 데이터 병렬 스위치들 각각은, 상기 데이터 해상도 제어 신호 출력 장치에서 출력된 반전 데이터 해상도 제어 신호에 따라 턴온 또는 턴오프되며,
    상기 반전 데이터 해상도 제어 신호는 상기 오리지널 데이터 해상도 제어 신호를 반전시킨 신호인 데이터 드라이버.
  15. 제 14 항에 있어서,
    상기 데이터 직렬 스위치들 중 제m 데이터 직렬 스위치가 턴온되면, 제m 데이터 스테이지로부터 상기 제m 데이터 직렬 스위치로 전송되는 제m 데이터 저장 제어 신호는 상기 제m 데이터 직렬 스위치와 연결된 제m 보조 데이터 라인을 통해 제m 래치로 출력되며,
    상기 제m 데이터 저장 제어 신호는, 상기 제m 보조 데이터 라인과 연결되어 있는 적어도 하나의 데이터 병렬 스위치를 통해 상기 제m 보조 데이터 라인과 인접되어 있는 적어도 하나의 보조 데이터 라인으로 출력되는 데이터 드라이버.
  16. 제 15 항에 있어서,
    상기 제m 데이터 저장 제어 신호는,
    상기 제m 보조 데이터 라인과 연결되어 있는 적어도 하나의 데이터 병렬 스위치를 통해 상기 제m 래치 다음 단에 구비된 래치들 중 어느 하나의 래치로 전송되는 데이터 드라이버.
  17. 제 9 항에 있어서,
    상기 데이터 버퍼 장치는,
    상기 디지털 아날로그 변환 장치를 구성하는 변환부와 1대1로 연결된 데이터 버퍼들; 및
    버퍼 병렬 스위치들을 포함하고,
    상기 버퍼 병렬 스위치들 각각은, 서로 인접되어 있는 두 개의 데이터 라인들을 1대1로 연결시키는 데이터 드라이버.
  18. 제 17 항에 있어서,
    상기 버퍼 병렬 스위치들 각각은, 상기 데이터 해상도 제어 신호 출력 장치(310)에서 출력된 반전 데이터 해상도 제어 신호에 따라 턴온 또는 턴오프되고,
    상기 데이터 버퍼들 각각은 데이터 버퍼 제어 신호에 따라 구동되어 상기 디지털 아날로그 변환 장치로부터 전송되어온 데이터 전압을 데이터 라인으로 출력하며,
    어느 하나의 데이터 버퍼를 통해 공급된 데이터 전압은 어느 하나의 데이터 라인으로만 출력되거나, 또는 적어도 하나의 버퍼 병렬 스위치를 통해 적어도 두 개의 데이터 라인들로 출력되는 데이터 드라이버.
  19. 영상을 출력하는 표시패널;
    상기 표시패널에 구비된 데이터 라인들로 데이터 전압들을 공급하는 데이터 드라이버;
    상기 표시패널에 구비된 게이트 라인들로 게이트 전압들을 공급하는 게이트 드라이버; 및
    상기 데이터 드라이버와 상기 게이트 드라이버를 제어하는 제어부를 포함하고,
    상기 게이트 드라이버는,
    게이트 해상도 제어 신호들을 출력하는 게이트 해상도 제어 신호 출력 장치;
    게이트 라인들로 출력될 게이트 펄스들을 생성하는 게이트 펄스 생성 장치; 및
    상기 게이트 펄스 생성 장치에서 출력된 게이트 펄스들이 전송될 게이트 라인들을 상기 게이트 해상도 제어 신호들을 이용하여 선택하는 게이트 라인 선택 장치를 포함하는 표시장치.
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