KR20060067883A - 전기 광학 장치 및 전자 기기 - Google Patents

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세이코 엡슨 가부시키가이샤
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Abstract

복수의 주사선이 동시에 선택되는 것을 확실히 방지할 수 있는 전기 광학 장치 및 해당 전기 광학 장치를 구비한 전자 기기를 제공한다. 화소 형성 영역(R)을 통해 제 1 주사선 구동 회로(33A)와 제 2 주사선 구동 회로(33B)를 마련했다. 그리고, 제 1 주사선 구동 회로(33A)의 제 1 순차적으로 전송 회로(34A)에 기수번째의 주사선 Y1, Y3, …을 접속하고, 제 2 주사선 구동 회로(33B)의 제 2 순차적으로 전송 회로(34B)에 우수번째의 주사선 Y2, Y4, …, Y2n을 접속했다. 제 1 출력 제어 회로부(35A)는, 제 1 순차적으로 전송 회로(34A)로부터의 시프트 펄스와, 주사선 Y2, Y4, …, Y2n로부터의 주사 신호 G2, G4, …, G2n의 논리곱에 의해서 기수번째의 주사 신호 G1, G3, …를 생성하여 대응하는 기수번째의 주사선 Y1, Y3, …에 출력하도록 했다. 제 2 출력 제어 회로부(35B)는, 제 2 순차적으로 전송 회로(34B)로부터의 시프트 펄스와, 주사선 Y1, Y3, … 로부터의 주사 신호 G1, G3, …의 논리곱에 의해서 우수번째의 주사 신호 G2, G4, …를 생성하여 대응하는 우수번째의 주사선 Y2, Y4, …에 출력하도록 했다.

Description

전기 광학 장치 및 전자 기기{ELECTRO-OPTICAL DEVICE AND ELECTRONIC APPARATUS}
도 1은 실시예 1에 따른 전기 광학 패널의 도면,
도 2는 전기 광학 패널의 단면도,
도 3은 전기 광학 장치의 전기적 구성도,
도 4는 화소의 구성 및 데이터선 구동 회로의 구성을 설명하기 위한 도면,
도 5는 실시예 1에 따른 제 1 주사선 구동 회로 및 제 2 주사선 구동 회로의 상세를 설명하기 위한 도면,
도 6은 제 1 주사선 구동 회로 및 제 2 주사선 구동 회로의 구동을 설명하기 위한 타이밍 차트,
도 7은 실시예 2에 따른 제 1 주사선 구동 회로 및 제 2 주사선 구동 회로의 상세를 설명하기 위한 도면,
도 8은 실시예 3에 따른 제 1 주사선 구동 회로 및 제 2 주사선 구동 회로의 상세를 설명하기 위한 도면,
도 9는 실시예 4에 따른 전자 기기로서의 대형 텔레비젼의 사시도.
도면의 주요 부분에 대한 부호의 설명
Ca0∼Can : 제 1 출력 신호로서의 시프트 펄스
Cb0∼Cbn : 제 2 출력 신호로서의 시프트 펄스
Cp : 지연 회로로서의 용량
DY : 개시 펄스로서의 전송 개시 펄스
G1, G3 : 제 1 주사 신호로서의 기수번째의 주사 신호
G2, G4 : 제 2 주사 신호로서의 우수번째의 주사 신호
Na1∼Nan : 제 1 연산 단위 회로로서의 NOR 회로
Nb1∼Nbn : 제 2 연산 단위 회로
R : 화소 형성 영역
Rs : 지연 회로로서의 저항체
Ua0∼Uan : 제 1 시프트 단위 회로로서의 시프트 레지스터 단위 회로
Ub0∼Ubn : 제 2 시프트 단위 회로로서의 시프트 레지스터 단위 회로
X1∼Xm : 데이터선 YCK : 클럭 신호
Y1∼Y2n : 주사선 10 : 전기 광학 장치
21 : 전기 광학 패널 25 : 화소
33A, 33Aa, 33Ab : 제 1 주사선 구동 회로
33B, 33Ba, 33Bb : 제 2 주사선 구동 회로
40A : 제 1 시프트 레지스터부
40B : 제 2 시프트 레지스터부
43A : 제 1 출력 제어 회로
43B : 제 2 출력 제어 회로
44A : 제 1 출력 버퍼부
44B : 제 2 출력 버퍼부
60 : 전자 기기로서의 대형 텔레비전
본 발명은 전기 광학 장치 및 전자 기기에 관한 것이다.
종래의 전기 광학 장치로서, 예컨대, 액정 장치, 유기 EL 장치 등은, 화상 영역에 복수의 데이터선, 복수의 주사선이 형성되어 있고, 그들의 교차에 대응하여 매트릭스 형상으로 배열된 화소 전극의 각각에 박막 트랜지스터(Thin Film Transistor : 이하, TFT와 칭함)가 설치된다. 그리고, 액정 장치의 구동 회로는, 데이터 신호나 주사 신호 등을 소정 타이밍으로 데이터선이나 주사선에 공급하기 위한 데이터선 구동 회로나, 주사선 구동 회로 등으로 구성되어 있다.
주사선 구동 회로는, 이하의 방법으로 선택 신호를 생성하고, 선택 신호에 근거해서 주사 신호를 생성하고 있다. 주사선 구동 회로는, 첫째, 개시 펄스를 클럭 신호 및 이것을 반전한 반전 클럭 신호에 따라서 순차적으로 전송하여 위상이 클럭 신호의 1/2주기 어긋난 복수의 시프트 펄스를 생성하고, 둘째, 어떤 시프트 펄스와 다음 시프트 펄스의 논리곱을 산출하여 각 주사 신호를 생성하고 있다.
그런데, 최근, 액정 표시 장치의 고해상도화 및 고선명화가 진행되고, 그 때문에 주사 기간이 줄어들고 있다. 이 때문에, 데이터 신호가 충분히 기입되지 않아, 소망하는 화상이 표시되지 않는다. 그래서, 주사 기간을 되도록 길게 하는 것이 요구되고 있다. 그러나, 주사 기간을 길게 하려고 하면, 선택된 자기 단의 주사선과 다음 단의 주사선이라는 인접한 복수의 주사선이 동시에 선택되어버려, 화상이 세로 라인에 겹쳐, 소위 세로 고스트(누화)가 발생해 버린다.
그래서, 주사선 구동 회로에 인버터에 의한 반전 지연을 이용한 누화 방지 회로를 구비한 전기 광학 장치가 제안되어 있다(예컨대, 특허 문헌 1).
[특허 문헌 1] 일본 특허 공개 제2001-166744호 공보
그러나, 상기 특허 문헌 1의 전기 광학 장치에서는, 인버터를 구성하는 트랜지스터의 온 전류의 격차에 의해서, 인접한 복수의 주사선이 동시에 선택되어 버리는 경우가 있다.
그래서, 본 발명의 목적은, 복수의 주사선이 동시에 선택되는 것을 확실히 방지할 수 있는 전기 광학 장치 및 해당 전기 광학 장치를 구비한 전자 기기를 제공하는 것이다.
본 발명의 전기 광학 장치는, 복수의 주사선과, 복수의 데이터선과, 상기 주사선과 상기 데이터선의 교차에 대응하여 마련된 화소를 갖는 전기 광학 패널을 구비한 전기 광학 장치에 있어서, 상기 화소가 형성되는 화소 형성 영역을 통해, 상기 복수의 주사선중 기수번째의 주사선에 제 1 주사 신호를 출력하는 제 1 주사선 구동 회로와, 상기 복수의 주사선중 우수번째의 주사선에 제 2 주사 신호를 출력하는 제 2 주사선 구동 회로를 마련하고, 상기 제 1 주사선 구동 회로는, 클럭 신호에 근거해서 개시 펄스를 순차적으로 시프트하여 제 1 출력 신호를 각각 출력하는 복수의 제 1 시프트 단위 회로를 종속 접속하여 이루어지는 제 1 시프트 레지스터부와, 상기 각 제 1 시프트 단위 회로에 대응하여 각각 마련되어, 상기 제 2 주사선 구동 회로로부터 대응하는 상기 우수번째의 주사선을 통해 출력된 상기 제 2 주사 신호와 상기 제 1 출력 신호의 논리곱을 연산하여 상기 제 1 주사 신호를 생성하는 복수의 제 1 연산 단위 회로를 구비한 제 1 출력 제어 회로와, 상기 기수번째의 주사선에 접속되어, 상기 제 1 주사 신호를 대응하는 상기 기수번째의 주사선에 출력하는 제 1 출력 버퍼부를 갖고, 상기 제 2 주사선 구동 회로는, 상기 클럭 신호에 근거해서 상기 개시 펄스를 순차적으로 시프트하여 제 2 출력 신호를 각각 출력하는 복수의 제 2 시프트 단위 회로를 종속 접속하여 이루어지는 제 2 시프트 레지스터부와, 상기 각 제 2 시프트 단위 회로에 대응하여 각각 마련되어, 상기 제 1 주사선 구동 회로로부터 대응하는 상기 기수번째의 주사선을 통해 출력된 상기 제 1 주사 신호와 상기 제 2 출력 신호의 논리곱을 연산하여 상기 제 2 주사 신호를 생성하는 복수의 제 2 연산 단위 회로를 구비한 제 2 출력 제어 회로와, 상기 우수번째의 주사선에 접속되어, 상기 제 2 주사 신호를 대응하는 상기 우수번째의 주사선에 출력하는 제 2 출력 버퍼부를 갖고 있다.
이것에 의하면, 복수의 주사선 중, 예를 들면 전기 광학 패널의 최상측에 배선된 1번째의 주사선(즉, 기수번째의 주사선)이 선택되어 제 1 주사 신호가 출력되면, 제 1 출력 버퍼부에서 가까운 화소는, 그 배선 길이가 짧기 때문에, 즉시 온 상태가 된다. 이에 대하여, 제 1 출력 버퍼부에서 먼 부분에 형성된 화소(예를 들면 주사선 종단부의 화소)는, 주사선의 저항 및 기생 용량에 의해서 시정수가 커져, 즉시 온 상태로 되지 않고, 제 1 출력 버퍼부에서 가까운 화소에 비해 늦게 온 상태가 된다. 그리고, 다음 단의 2번째의 주사선(즉, 우수번째의 주사선)에 출력되는 제 2 주사 신호는, 시정수가 커진 제 1 주사 신호와, 제 2 시프트 레지스터부에서 생성된 제 2 출력 신호의 논리곱에 의해서 생성된다. 즉, 선택된 자기 단의 주사 신호의 전파 지연을 이용하여 다음 단의 주사 신호의 파형을 제어한다. 이 때문에, 제 1 주사 신호와 제 2 주사 신호가 오버랩하여 출력되는 기간은 없다. 이 결과, 제 1 주사선에 대응한 화소와, 제 2 주사선에 대응한 화소가 동시에 온 상태로 되지 않는다. 따라서, 동일한 데이터 신호가 다른 주사선에 출력되지 않기 때문에, 소위, 세로 고스트(또는 "누화")라는 이상 표시는 발생되지 않는다.
또한, 화소 형성 영역을 통해 그 양측부에 주사선 구동 회로를 형성했기 때문에, 한쪽에만 형성한 경우와 비교하여 각 주사선 구동 회로의 회로 규모를 작게 할 수 있다. 또한, 특히 주사선의 개수를 많게 하여 고선명의 전기 광학 패널을 실현하는 전기 광학 장치에 대해서는, 그 주사선의 배선은 협소 피치로 형성되기 때문에 출력 버퍼부로부터의 주사선도 협소 피치로 형성되지만, 주사선 구동 회로를 화소 형성 영역의 양측부에 나눠 형성하기 때문에, 출력 버퍼부로부터의 주사선의 배선 피치를 확대할 수 있다. 이 결과, 주사선 구동 회로의 설계를 쉽게 할 수 있게 된다.
여기서, 상기 전기 광학 패널을 구비한 전기 광학 장치로서는, 각 화소에 유기 전계 발광 소자를 구비한 유기 전계 발광 장치, 액정 소자를 구비한 액정 장치를 들 수 있다. 또한, 그 밖의 전기 광학 장치로서는, 예컨대 디지털 마이크로미러 장치(DMD)를 이용한 전기 광학 장치, 전자 방출 소자를 이용한 디스플레이(FED)나 SED(Surface-Conduction Electron-Emitter Display)를 들 수 있다. 또한, 상기 액정 장치로서는, 소망하는 화상을 표시하는 액정 모니터 외에, 디스플레이 이외의 용도로 이용되는 스캐너 등도 포함된다.
이 전기 광학 장치에 있어서, 상기 제 1 연산 단위 회로 및 상기 제 2 연산 단위 회로는, 각각, NAND 회로 및 NOR 회로로 구성되어 있더라도 좋다.
이에 의하면, 각 제 1 연산 단위 회로 및 제 2 연산 단위 회로는, NAND 회로 및 NOR 회로로 구성된다. 따라서, NAND 회로 및 NOR 회로를 조합시키는 것에 의해 주사 신호의 전파 지연이 제어된다. 이 결과, 다음 단의 주사 신호의 파형 제어를 용이하게 실행할 수 있다.
이 전기 광학 장치에 있어서, 상기 제 1 출력 제어 회로는 상기 제 1 시프트 레지스터부와 상기 제 1 출력 버퍼부 사이에 마련되고, 상기 제 2 출력 제어 회로 는 상기 제 2 시프트 레지스터부와 상기 제 2 출력 버퍼부 사이에 마련되어 있더라도 좋다.
이에 의하면, 각 출력 제어 회로와 각 시프트 레지스터부 사이에, 예를 들면, 각 시프트 레지스터부에서 출력된 전압 신호의 레벨을 제어하는 레벨 시프트를 마련한 구성으로 할 수 있다.
이 전기 광학 장치에 있어서, 상기 전기 광학 패널은, 상기 각 제 1 주사선과 상기 제 1 출력 제어 회로 사이, 및 상기 각 제 2 주사선과 상기 제 2 출력 제어 회로 사이에, 각각 저항체를 구비하고 있더라도 좋다.
이에 의하면, 각 제 1 주사선과 제 1 출력 제어 회로 사이, 및 각 제 2 주사선과 제 2 출력 제어 회로 사이에, 각각 저항체를 구비하고 있음으로써 선택된 자기 단의 주사 신호가 더 전파하여 지연된다. 이 결과, 자기 단의 주사 신호와 다음 단의 주사 신호가 오버랩하여 출력되는 기간을 확실히 배제할 수 있다.
이 전기 광학 장치에 있어서, 상기 전기 광학 패널은, 상기 각 제 1 주사선과 상기 제 1 출력 제어 회로 사이, 및 상기 각 제 2 주사선과 상기 제 2 출력 제어 회로 사이에, 각각 용량을 구비하고 있더라도 좋다.
이에 의하면, 각 제 1 주사선과 제 1 출력 제어 회로 사이, 및 각 제 2 주사선과 제 2 출력 제어 회로 사이에, 각각 용량을 구비하고 있음으로써 선택된 자기 단의 주사 신호가 더 전파하여 지연된다. 이 결과, 자기 단의 주사 신호와 다음 단의 주사 신호가 오버랩하여 출력되는 기간을 확실히 배제할 수 있다.
본 발명의 전자 기기는 상기 기재의 전기 광학 장치를 구비하고 있다.
이에 의하면, 전기 광학 장치는, 복수의 주사선을 동시에 선택하지 않기 때문에, 소위, 세로 고스트(또는"누화")라는 이상 표시가 되지 않는다. 이 결과, 고품질의 화상을 표시할 수 있는 전자 기기를 실현할 수 있다.
이하, 본 발명을 구체화한 각 실시예를 도면에 근거해서 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 전기 광학 장치 중 외부 회로를 제외한 전기 광학 패널을 나타내고 있고, 도 2는 동 패널의 단면을 일부 파단하여 나타내고 있고, 도 3은 전기 광학 장치의 전기적 구성을 개략적으로 나타내고 있다. 도 4는 화소의 구성 및 데이터선 구동 회로의 구성을 설명하기 위한 도면이다.
본 실시예의 전기 광학 장치(10)는, 다결정 실리콘 박막 트랜지스터를 이용하여 주변 구동 회로를 형성한 액티브 매트릭스형 전기 광학 장치이다. 또한, 이 전기 광학 장치(10)는, 각 화소의 화소 전극과 액정을 통해 대향하는 대향 전극의 전위(공통 전위 VCOM)를 낮은 전위와 높은 전위 사이에서 소정 기간으로서의 1 수평 주사 기간마다 반전시키는 공통 교류 구동(common swing driving)을 행하여, 각 화소에 정극성의 영상 신호와 부극성의 영상 신호를 교대로 기입하도록 구성되어 있다. 본 실시예에서는, 공통 교류 구동에 의해 설명하지만, 대향 전극의 전위를 고정하여 구동하는 공통 DC 구동이더라도 좋다.
전기 광학 장치(10)는 전기 광학 패널(21)을 갖는다. 이 전기 광학 패널(21)은, 도 1 및 도 2에 도시하는 바와 같이 소자 기판(22)과 대향 기판(23)을 구 비하고, 이들2개의 기판 사이에, 본 실시예에서는, TN(Twisted Nematic)형의 액정(24)이 봉입되어 있다. 소자 기판(22)과 대향 기판(23)은, 스페이서(도시 생략)를 포함하는 밀봉재(27)에 의해서 일정한 간격을 유지하고, 서로의 전극 형성면이 대향하도록 부착되고, 그 사이에 액정(24)이 봉입되어 있다. 밀봉재(27)는, 대향 기판(23)의 가장자리에 따라 형성되어 있고, 액정(24)을 봉입하기 위한 개구부(27a)를 갖고 있다. 이 개구부(27a)는 액정(24)의 봉입 후에 밀봉재(28)로 밀봉되어 있다.
소자 기판(22)에는, 도 3에 도시하는 바와 같이 Y방향으로 배열된 2n개의 주사선 Y1∼Y2n과, X방향으로 배열된 m개의 데이터선 X1∼Xm과, 주사선 Y1∼Y2n과 데이터선 X1∼Xm의 교차에 대응하여 매트릭스 형상으로 배치된 2n×m개의 화소(25)가 형성되어 있다. 또한, 소자 기판(22)에는, 화소(25)마다 마련된 스위칭 소자로서의 폴리 실리콘형 박막 트랜지스터(Thin Film Transistor, 이하 "TFT"라고 함)(26)가 형성되어 있다.
도 4에 도시하는 바와 같이 각 TFT(26)의 게이트는 주사선 Y1∼Y2n 중 하나(예컨대, 주사선 Y2n)에, 그 소스는 데이터선 X1∼Xm 중 하나(예컨대, 데이터선 X1)에, 그리고, 그 드레인은 대응하는 하나의 화소(25)의 화소 전극(29)에 각각 접속되어 있다. 각 TFT(26)를 통해 각 화소(25)에 영상 신호가 기입되게 되어 있다. 또한, 도 1에 도시하는 바와 같이 소자 기판(22)에는, 대향 기판(23)측과의 접속 단자인 은점(38)과, 외부 회로로부터 각종 신호가 입력되는 입력 단자(39), X 드라이버용 신호선(40), 영상 신호선(41), Y 드라이버용 신호선(42) 등이 형성되어 있 다.
각 화소(25)의 화소 전극(29)은, 도 2 및 도 4에 도시하는 바와 같이 대향 기판(23)측에 마련된 대향 전극으로서의 하나의 공통 전극(30)과 액정(24)을 통해 각각 대향하고 있다. 또한, 각 화소(25)는, 직사각형 형상의 화소 전극(29)과 공통 전극(30) 사이의 액정(24)으로 구성되는 액정 용량(31)과, 이 액정 용량(31)과 병렬로 접속되고, 동 액정 용량의 리크를 저감하기 위한 축적 용량(32)을 구비하고 있다. 이렇게 해서, 각 화소(25)는, TFT(26), 화소 전극(29), 공통 전극(30), 액정 용량(31) 및 축적 용량(32)등으로 구성되어 있다. 그리고, 각 화소(25)는, TFT(26)가 온(도통 상태)이 되면, 전압 신호로 변환된 각 화소의 영상 신호가 TFT(26)를 통해 액정 용량(31)과 축적 용량(32)에 기입되고, TFT(26)가 오프(비 도통 상태)가 되면, 이들 용량에 전하가 유지되게 되어 있다.
전기 광학 장치(10)는, 도 1 및 도 3에 도시하는 바와 같이 소자 기판(22) 상에 형성된 상술한 주변 구동 회로로서, 화소 형성 영역(R)(도 3 참조)을 통해 주사선 Y1∼Y2n을 구동하기 위한 한 쌍의 주사선 구동 회로(Y 드라이버)(33A, 33B)를 구비한다. 또한, 전기 광학 장치(10)는, 화소 형성 영역(R)을 통해 그 하측에 데이터선 X1∼Xm을 구동하기 위한 데이터선 구동 회로(X 드라이버)(34)를 구비한다. 이들 구동 회로는, 소자 기판(22) 상에, 박막 트랜지스터 형성 기술을 이용하여 형성되어 있다. 또한, 전기 광학 장치(10)는, 외부 회로로서, 도 3에 도시하는 바와 같이 타이밍 발생 회로(11), 화상 처리 회로(12) 및 전원 회로(13)를 구비한다.
타이밍 발생 회로(11)는, 동기 신호 및 클럭 신호를, 주사선 구동 회로(Y 드 라이버)(33A, 33B) 및 데이터선 구동 회로(34)에 공급하여, 이들 회로의 동작 타이밍을 제어한다. 타이밍 발생 회로(11)로부터 주사선 구동 회로(Y 드라이버)(33A, 33B)에는, 동기 신호로서의 전송 개시 펄스 DY, 클럭 신호 YCK 및 반전 클럭 신호 YCKB가 공급된다.
또한, 타이밍 발생 회로(11)로부터 데이터선 구동 회로(34)에는, 동기 신호로서의 전송 개시 펄스 DX, 클럭 신호 XCK 및 반전 클럭 신호 XCKB가 공급된다. 또한, 타이밍 발생 회로(11)는, 상기 동기 신호 및 클럭 신호에 동기하여 화상 처리 회로(12)의 동작 타이밍을 제어한다. 그리고, 타이밍 발생 회로(11)는, 상기 동기 신호 및 클럭 신호에 동기하여 상기 공통 교류 구동을 하기 위해서, 도 3에 나타내는 VCOM 단자(46)에 공급하는 전압(공통 전위 VCOM)을, 1 수평 주사 기간마다 낮은 전위와 높은 전위 사이에서 전환하게 되어 있다.
화상 처리 회로(12)는, 입력되는 비디오 신호나 텔레비젼 신호 등의 영상 신호를 처리하여, 그 영상 신호를 타이밍 발생 회로(11)에 의해 제어되는 동작 타이밍으로 데이터선 구동 회로(34)에 공급한다. 본 실시예에서는, 화상 처리 회로(12)로부터 데이터선 구동 회로(34)에 공급되는 영상 신호는, 각 화소의 화상 데이터를 포함한다. 각 화소의 화상 데이터는, 각 화소의 밝기를, 예컨대 8 비트의 2진수로 나타내는 디지털 계조 데이터이며, "0"∼"255"의 256단계의 계조값을 취한다.
전원 회로(13)는 각종 전원 전압을 생성하여 출력한다.
각 주사선 구동 회로(33A, 33B)는, 수직 주사 기간의 최초(1 프레임의 최초) 에 공급되는 전송 개시 펄스 DY, 클럭 신호 YCK 및 반전 클럭 신호 YCKB에 의해 주사 신호 G1∼G2n을 순차적으로 생성하여 출력함으로써, 주사선 Y1∼Y2n을 순서대로 선택하게 되어 있다. 주사선 Y1∼Y2n이 순서대로 선택되어 각 주사선에 주사 신호 G1∼G2n이 공급되면, 선택된 각 주사선에 접속된 모든 TFT(26)가 온이 되도록 구성되어 있다. 또, 본 명세서 내에서, "1 수평 주사 기간"은, 순서대로 선택되는 주사선 Y1∼Y2n 중 하나에서 접속된 모든 화소(25)의 용량(31, 32)에 영상 신호를 기입하는 것으로 1 라인분의 표시가 이루어지는 기간을 말한다. 또한, "1 프레임 기간"은, 주사선 Y1∼Y2n을 순서대로 선택하여 모든 화소(25)의 용량(액정 용량(31) 및 축적 용량(32))에 영상 신호를 기입하는 것으로 1 화면의 표시가 이루어지는 기간을 말한다.
데이터선 구동 회로(34)는, 도 4에 도시하는 바와 같이 시프트 레지스터(36), 샘플링 회로(35) 및 도시를 생략한 디지털/아날로그 변환기 등을 구비한다.
시프트 레지스터(36)는, 상기 타이밍 신호로부터 각 수평 주사 기간의 최초에 공급되는 전송 개시 펄스 DX, 클럭 신호 XCK 및 반전 클럭 신호 XCKB에 의해 선택 신호를 순서대로 생성하여 출력하게 되어 있다.
샘플링 회로(35)는, 데이터선 X1∼Xm마다 하나씩 마련된 복수의 도시하지 않은 스위치를 구비한다. 각 스위치는, 예컨대 H 레벨의 선택 신호가 입력되면 각각 온하는 트랜스미션 게이트이다.
이러한 구성을 갖는 데이터선 구동 회로(34)는, 각 수평 주사 기간에 있어서, 데이터선 X1∼Xm에 각각 마련된 상기 각 스위치에, 제 1열째의 데이터선 X1의 스위치로부터 순서대로 H 레벨의 선택 신호가 입력되면, 각 스위치가 순서대로 열려, 각 데이터선 X1∼Xm 및 각 화소(25)의 TFT(26)를 통해 각 화소에 영상 신호가 기입되게 되어 있다.
다음에, 상술한 제 1 주사선 구동 회로(33A) 및 제 2 주사선 구동 회로(33B)를 도 3, 도 5 및 도 6에 근거해서 더욱 상세히 설명한다.
도 3에 도시하는 바와 같이 각 주사선 구동 회로(33A, 33B)는, 후술하는 시프트 펄스를 클럭 신호 YCK 및 반전 클럭 신호 YCKB에 근거해서 순차적으로 전송하는 제 1 및 제 2 순차 전송 회로(34A, 34B)와, 전송된 시프트 펄스에 근거해서 주사 신호 G1∼G2n을 생성하여 출력하는 제 1 및 제 2 출력 제어 회로부(35A, 35B)를 구비하고 있다. 또한, 제 1 주사선 구동 회로(33A)의 제 1 순차 전송 회로(34A)는 2n개의 주사선 Y1∼Y2n 중 기수번째의 주사선 Y1, Y3, …에 접속되는 한편, 제 2 주사선 구동 회로(33B)의 제 2 순차 전송 회로(34B)는 우수번째의 주사선 Y2, Y4, …, Y2n에 접속되어 있다. 또한, 각 제 1 및 제 2 출력 제어 회로부(35A, 35B)는 모든 주사선 Y1∼Y2n에 접속되어 있다.
제 1 출력 제어 회로부(35A)는, 주사선 Y2, Y4, …, Y2n을 통해 주사 신호 G2, G4, … G2n을 입력한다. 그리고, 제 1 출력 제어 회로부(35A)는, 제 1 순차 전송 회로(34A)로부터의 시프트 펄스와, 주사선 Y2, Y4, …, Y2n으로부터의 주사 신호 G2, G4, … G2n로 기수번째의 주사 신호 G1, G3, …를 생성하여 대응하는 기수번째의 주사선 Y1, Y3, …에 순차적으로 출력하게 되어 있다. 또한, 제 2 출력 제어 회로부(35B)는 기수번째의 주사선 Y1, Y3, …을 통해 주사 신호 G1, G3, …를 입력한다. 그리고, 제 2 출력 제어 회로부(35B)는, 제 2 순차 전송 회로(34B)로부터의 시프트 펄스와, 주사선 Y1, Y3, … 로부터의 주사 신호 G1, G3, …로 우수번째의 주사 신호 G2, G4, …를 생성하여 대응하는 우수번째의 주사선 Y2, Y4, …에 순차적으로 출력하게 되어 있다.
도 5는 제 1 주사선 구동 회로(33A) 및 제 2 주사선 구동 회로(33B)의 상세를 설명하기 위한 도면이다. 도 6은 제 1 주사선 구동 회로(33A) 및 제 2 주사선 구동 회로(33B)의 구동을 설명하기 위한 타이밍 차트이다.
도 5에 도시하는 바와 같이 제 1 순차 전송 회로(34A)는, 제 1 시프트 레지스터부(40A), 제 1 신호 생성부(41A) 및 제 1 레벨 시프터(42A)를 구비하고 있다. 출력 제어 회로부(35A)는 제 1 출력 제어 회로(43A) 및 제 1 출력 버퍼부(44A)를 구비하고 있다.
제 1 시프트 레지스터부(40A)는 n+ 1개의 시프트 레지스터 단위 회로(Ua0∼Uan)를 종속 접속하여 구성되어 있다. 각 시프트 레지스터 단위 회로(Ua0∼Uan)는 2개의 클록된 인버터(CI01∼CIn1, CI02∼CIn2)와 하나의 인버터(I0a∼Ina)를 구비하고 있다. 클록된 인버터(CI01∼CIn1, CI02∼CIn2)는, 각각 제어 단자 전압이 H 레벨일 때에 각 입력 신호를 반전하여 출력하고, 제어 단자 전압이 L 레벨일 때에 출력 단자를 하이 임피던스 상태로 한다. 각 제어 단자에는, 타이밍 발생 회로(11)로부터 출력되는 소정 기간만 액티브로 되는 상기 클럭 신호 YCK와 상기 반전 클럭 신호 YCKB가 공급되게 되어 있다. 또한, 본 실시예에서는, 주사선 Y1∼Y2n은, 제 1 주사선 Y1→제 2 주사선 Y2→제 3 주사선 Y3→제 4 주사선 Y4→…→제 2n 주사선 Y2n→ 제 1 주사선 Y1→…의 순서대로 선택되도록 설정되어 있다. 이에 따라, 도 6에 도시하는 바와 같이 제 2 주사선 구동 회로(33B)에 공급되는 클럭 신호 YCK는, 제 1 주사선 구동 회로(33A)에 공급되는 클럭 신호 YCK보다 위상이 1/2주기만큼 늦은 신호이다. 그래서, 이것을 구별하기 위해서, 제 1 시프트 레지스터부(40A)에 공급되는 클럭 신호 YCK를 YCKa로 나타내고, 제 2 시프트 레지스터부(40B)에 공급되는 클럭 신호 YCK를 YCKb로 나타내고 있다.
또한, 제 1 주사선 구동 회로(33A)가 제 1 주사선 Y1을 선택한 후에, 제 2 주사선 구동 회로(33B)가 제 2 주사선 Y2를 선택하기 시작하기 때문에, 제 2 주사선 구동 회로(33B)에 공급되는 전송 개시 펄스 DY는, 제 1 주사선 구동 회로(33A)에 공급되는 전송 개시 펄스 DY보다, 제 1 주사선 Y1을 선택하는 기간에 대응하는 만큼 위상이 늦은 신호이다. 그래서, 이것을 구별하기 위해서, 제 1 시프트 레지스터부(40A)에 공급되는 전송 개시 펄스 DY를 DYa로 나타내고, 제 2 시프트 레지스터부(40B)에 공급되는 전송 개시 펄스 DY를 DYb로 나타내고 있다.
그리고, 예컨대, 시프트 레지스터 단위 회로(Ua0)에 있어서, 클럭 신호 YCKa가 H 레벨일 때, 클록된 인버터(CI01)는 전송 개시 펄스 DYa를 반전하여 출력한다. 이 때, 반전 클럭 신호 YCKB는 L 레벨로 되기 때문에, 클록된 인버터(CI02)의 출력 단자는 하이 임피던스 상태로 되어있다. 따라서, 이 경우에는, 전송 개시 펄스 DYa가 클록된 인버터(CI01)와 인버터(I0a)를 거쳐서 시프트 펄스 C0a로서 출력된다. 한편, 반전 클럭 신호 YCKB가 H 레벨일 때 클록된 인버터(CI02)는, 인버터(I0a)에서 출력되는 시프트 펄스 C0를 반전하여 인버터(I0a)에 출력한다. 이 때, 클럭 신호 YCK는 L 레벨로 되어있기 때문에, 클록된 인버터(CI01)의 출력 단자는 하이 임피던스 상태로 되어있다. 이 경우에는, 클록된 인버터(CI02)와 인버터(I0a)에 의해 래치 회로가 구성되게 된다.
이에 의해, 각 시프트 레지스터 단위 회로(Ua0∼Uan)는, 클럭 신호 YCKa 및 반전 클럭 신호 YCKBa에 동기하여 전송 개시 펄스 DYa를 순차적으로 시프트하여, 시프트 펄스 C0a∼Cna를 생성한다. 이 시프트 동작에 의해서, 도 6에 도시하는 바와 같이 있는 시프트 펄스와 다음 시프트 펄스는, 액티브 기간(H 레벨)이 클럭 신호 YCKa의 1/2주기만큼 중복되게 된다.
제 1 신호 생성부(41A)는, 시프트 레지스터 단위 회로(Ua0∼Uan)에 대응하여 각각 마련된 n개의 NAND 회로(NDa1∼NDan)를 구비하고 있다. 각 NAND 회로(NDa1∼NDan)는, 대응하는 시프트 레지스터 단위 회로로부터의 시프트 펄스와, 다음 단의 시프트 레지스터 단위 회로로부터의 시프트 펄스를 입력한다. 그리고, NAND 회로(NDa1∼NDan)는, 이들 시프트 펄스의 논리곱의 반전을 산출하여 신호 S1a∼Sna로서 출력한다. 도 6에 도시하는 바와 같이 예컨대, NAND 회로(NDa1)는, 제 1 시프트 레지스터 단위 회로(Ua0)로부터의 시프트 펄스 C0a와 제 2 시프트 레지스터 단위 회로(Ua1)로부터의 시프트 펄스 C1a의 논리곱을 반전하여 신호 S1a를 생성한다. NAND 회로(NDa1∼NDan)는, 시프트 레지스터 단위 회로로부터의 시프트 펄스가 액티브로 되는 기간으로부터 다음 단의 시프트 레지스터 단위 회로의 시프트 펄스가 액티브로 되는 기간을 제외한 기간에서 액티브로 되는 신호를 생성하는 기능이 있다.
제 1 레벨 시프터(42A)는, 시프트 레지스터 단위 회로(Ua0∼Uan)에 대응하여 n 개구비되어 있다. 각 제 1 레벨 시프터(42A)는, 증폭 회로(Ap1∼Apn)와 인버터(Iv1∼Ivn)로 구성되어 있다. 그리고, 제 1 신호 생성부(41A)에서 출력된 신호 S1a∼Sna는, 각각 대응하는 인버터(Iv1∼Ivn)를 통해 증폭 회로(Ap1∼Apn)에 입력된다. 증폭 회로(Ap1∼Apn)는, 입력된 신호 S1a∼Sna의 전압 레벨을 후단의 제 1 출력 제어 회로(43A)를 구성하는 각 논리 소자가 구동하는 구동 전력에 따른 레벨까지 상승시킨다. 따라서, 클럭 신호 YCKa 및 반전 클럭 신호 YCKBa, 제 1 시프트 레지스터부(40A) 및 제 1 신호 생성부(41A)의 각종 신호의 전압 레벨은 작게 해도 좋다. 이 결과, 전기 광학 패널(21) 전체의 소비 전력을 억제할 수 있다.
제 1 출력 제어 회로(43A)는, 본 실시예에서는, n개의 2 입력의 NOR 회로(Na1∼Nan)로 구성되어 있다. 각 NOR 회로(Na1∼Nan) 중 제 1 NOR 회로(Na1)의 한쪽의 입력 단자에는 저 전원 전압 VLL이 공급되어 있다. 또한, 제 1 NOR 회로(Na1)의 다른쪽의 입력 단자에는 제 1 레벨 시프터(42A)를 통해 공급되는 신호 S1a가 입력되게 되어 있다. 그리고, 제 1 NOR 회로(Na1)는, 저 전원 전압 VLL과 신호 S1a의 논리곱을 연산하여 출력 신호 SR1a를 생성한다. 따라서, 제 1 레벨 시프터(42A)를 통해 공급된 L 레벨(Vll 레벨)의 신호 S1a가 입력되면, 제 1 NOR 회로(Na1)는 H 레벨의 출력 신호 SR1a를 생성한다. 또한, 제 1 레벨 시프터(42A)를 통해 공급된 H 레벨(Vhh 레벨)의 신호 S1a가 입력되면, 제 1 NOR 회로(Na1)는 L 레벨의 출력 신호 SR1a를 생성한다.
또한, 제 2 NOR 회로(Na2)∼제 n NOR 회로(Nan)는, 그 한쪽의 입력 단자에는 제 1 레벨 시프터(42A)를 통해 레벨 업된 신호 S2a∼Sna가 입력된다. 다른쪽의 입 력 단자는, 전단의 주사선(즉, 우수번째의 주사선 Y2, Y4, Y6, … 중 1개)에 접속되어, 제 2 주사선 구동 회로(33B)에서 출력된 주사 신호 G2, G4, G6, …가 입력되게 되어 있다. 그리고, 각 NOR 회로(Na2∼Nan)는, 제 1 레벨 시프터(42A)를 통해 공급되는 신호 S2a∼Sna와, 전단의 주사선에 접속된 제 2 주사선 구동 회로(33B)로부터의 주사 신호 G2, G4, G6, …의 논리곱을 연산하여 대응하는 소정의 출력 신호 SR2a∼SRna를 생성한다. 예컨대, 제 2 NOR 회로(Na2)는, 신호 S2a와 그 전단의 우수번째의 주사선 Y2에 공급된 제 2 주사선 구동 회로(33B)로부터의 주사 신호 G2의 논리곱을 연산하여 출력 신호 SR2a를 생성한다.
제 1 출력 버퍼부(44A)는, 제 1 NOR 회로(Na1)∼제 n NOR 회로(Nan)에 대응하여 각각 2개의 인버터(r1, r2)가 서로 직렬 접속됨으로써 구성되어 있다. 그리고, 출력 신호 SR1∼SRn은, 각각, 2개의 인버터(r1, r2)를 거치는 것으로 지연시켜 주사 신호 G1, G3, G5, …로서 대응하는 기수번째의 주사선 Y1, Y3, Y5, …에 출력한다. 이 제 1 출력 버퍼부(44A)는, 인버터(r1, r2)를 통해 출력 신호 SR1∼SRn을 출력함으로써, 주사 신호 G1, G3, G5, …의 출력 타이밍이 제어된다.
이상으로부터, 기수번째의 주사선 Y3, Y5, …에 출력되는 주사 신호 G3, G5, …는, 클럭 신호 YCKa 및 반전 클럭 신호 YCKBa에 동기한 신호 S2a∼Sna와, 그 전단의 주사선 Y2, Y4, …(우수번째의 주사선)에 출력되는 주사 신호 G2, G4, …의 논리곱으로 인가된다. 그런데, 우수번째의 주사선 Y2, Y4, …의 각 종단부(즉, 제 1 주사선 구동 회로(33A)쪽 부근의 부분)에 있어서, 그 각 우수번째의 주사 신호 G2, G4, …는 화소 형성 영역(R)을 통해 전파하여 오는 것으로 그 시정수가 커진 다. 예컨대, 도 6에 도시하는 바와 같이 제 2 주사선 Y2의 종단부에 있어서의 주사 신호 G2end는, 시정수가 커져, 그 파형이 변형하고 있는 동시에 지연되고 있다.
이 경우, 제 1 주사선 구동 회로(33A)는, 전송 개시 펄스 DY(DYa)의 타이밍에 따라 즉시 다음 단인 기수번째의 주사 신호 G3를 생성하는 것은 아니고, 그 시정수가 커진 주사 신호 G2end와 신호 S2a의 논리곱으로 주사 신호 G3를 생성한다. 따라서, 도 6에 도시하는 바와 같이 주사 신호 G3는, 전단의 주사 신호 G2와 그 각 온 기간이 오버랩되지 않는다.
즉, 제 1 주사선 구동 회로(33A)는, 각 기수번째의 주사선 Y3, Y5, …에 출력된 주사 신호 G3, G5, …를, 각각 대응한 전단의 우수번째의 주사선 Y2, Y4, …에 출력되는 주사 신호 G2, G4, …의 전파 지연을 이용하여 생성한다. 이 결과, 도 6에 도시하는 바와 같이 주사 신호 G3, G5, …는, 전단의 주사 신호 G2, G4, …와 그 각 온 기간이 오버랩되지 않는다.
한편, 제 2 주사선 구동 회로(33B)는, 제 1 주사선 구동 회로(33A)와 같이, 제 2 시프트 레지스터부(40B), 제 2 신호 생성부(41B), 제 2 레벨 시프터(42B), 제 2 출력 제어 회로(43B) 및 제 2 출력 버퍼부(44B)를 구비하고 있다.
그리고, 제 2 주사선 구동 회로(33B)는, 그 제 2 출력 제어 회로(43B)를 구성하는 NOR 회로(N1b∼Nnb)의 한쪽의 입력 단자에 제 2 레벨 시프터(42B)를 통해 레벨 업된 신호 S1b∼Snb가 입력된다. 다른쪽의 입력 단자는 전단의 주사선(즉, 기수번째의 주사선 Y1, Y3, … 중 1개)에 접속되고, 제 1 주사선 구동 회로(33A)에서 출력된 주사 신호가 입력되게 되어 있다. 그리고, 각 NOR 회로(N1b∼Nnb)는, 제 2 레벨 시프터(42B)를 통해 공급되는 신호 S1b∼Snb와, 그 전단의 주사선에 접속된 제 1 주사선 구동 회로(33A)에서 출력된 주사 신호 G1, G3, G5, …의 논리곱을 연산하여 대응하는 소정의 출력 신호 SR1b∼SRnb를 생성한다. 그리고, 제 2 출력 버퍼부(44B)는, 출력 신호 SR1b∼SRnb를 지연하여 대응하는 우수번째의 주사선 Y2, Y4, …에 각각 주사 신호 G2, G4, …로서 출력한다.
이와 같이 함으로써, 다음 단인 우수번째의 주사 신호 G2, G4, …는, 전송 개시 펄스 DY(DYb)의 타이밍에 따라 즉시 출력되지 않고, 그 시정수가 커진 주사 신호 G1, G3, G5, …에 근거해서 생성된다. 즉, 제 2 주사선 구동 회로(33B)는, 각 우수번째의 주사선 Y2, Y4, …에 출력되는 주사 신호 G2, G4, …를, 각각 대응한 전단의 기수번째의 주사선 Y1, Y3, Y5, …에 출력된 주사 신호 G1, G3, …의 전파 지연을 이용하여 생성한다. 이 결과, 도 6에 도시하는 바와 같이 주사 신호 G2, G4, …는, 전단의 주사 신호 G1, G3, G5, …와 그 각 온 기간이 오버랩되지 않는다.
특허청구범위에 기재된 제 1 출력 신호는, 예컨대, 본 실시예에 있어서는 시프트 펄스 Ca0∼Can에 대응하고 있다. 특허청구범위에 기재된 제 2 출력 신호는, 예컨대, 본 실시예에 있어서는 시프트 펄스 Cb0∼Cbn에 대응하고 있다. 특허청구범위에 기재된 개시 펄스는, 예컨대, 본 실시예에 있어서는 전송 개시 펄스 DY에 대응하고 있다. 특허청구범위에 기재된 제 1 주사 신호는, 예컨대, 본 실시예에 있어서는 기수번째의 주사 신호 G1, G3, …에 대응하고 있다. 특허청구범위에 기재된 제 2 연산 단위 회로는, 예컨대, 본 실시예에 있어서는 NOR 회로(Na1∼Nan)에 대응하고 있다.
또한, 특허청구범위에 기재된 제 1 시프트 단위 회로는, 예컨대, 본 실시예에 있어서는 시프트 레지스터 단위 회로(Ua0∼Uan)에 대응하고 있다. 특허청구범위에 기재된 제 2 시프트 단위 회로는, 예컨대, 본 실시예에 있어서는 시프트 레지스터 단위 회로 Ub0∼Ubn에 대응하고 있다.
상기 한 바와 같이, 본 실시예에 의하면 이하의 효과를 갖는다.
(1) 본 실시예에 의하면, 화소 형성 영역(R)을 통해 제 1 주사선 구동 회로(33A)와 제 2 주사선 구동 회로(33B)를 마련했다. 그리고, 제 1 주사선 구동 회로(33A)의 제 1 순차 전송 회로(34A)에 기수번째의 주사선 Y1, Y3, …를 접속하고, 제 2 주사선 구동 회로(33B)의 제 2 순차 전송 회로(34B)에 우수번째의 주사선 Y2, Y4, …, Y2n을 접속했다. 또한, 제 1 주사선 구동 회로(33A)의 제 1 출력 제어 회로부(35A)와 제 2 주사선 구동 회로(33B)의 제 2 출력 제어 회로부(35B)에 주사선 Y1∼Y2n을 접속했다. 그리고, 제 1 출력 제어 회로부(35A)는, 제 1 순차 전송 회로(34A)로부터의 시프트 펄스와, 주사선 Y2, Y4, …, Y2n로부터의 주사 신호 G2, G4, … G2n의 논리곱에 의해서 기수번째의 주사 신호 G1, G3, …를 생성하여 대응하는 기수번째의 주사선 Y1, Y3, …에 출력하도록 했다. 또한, 제 2 출력 제어 회로부(35B)는, 기수번째의 주사선 Y1, Y3, …을 통해 주사 신호 G1, G3, …를 입력한다. 그리고, 제 2 출력 제어 회로부(35B)는, 제 2 순차 전송 회로(34B)로부터의 시프트 펄스와, 주사선 Y1, Y3, … 로부터의 주사 신호 G1, G3, …의 논리곱에 의해서 우수번째의 주사 신호 G2, G4, …를 생성하여 대응하는 우수번째의 주사선 Y2, Y4, …에 출력하도록 했다.
따라서, 기수번째의 주사선 Y1, Y3, …에 출력되는 주사 신호 G1, G3, …는, 전단의 우수번째의 주사선 Y2, Y4, …, Y2n에 출력되는 주사 신호 G2, G4, …와 그 각 온 기간이 오버랩되지 않는다. 이 결과, 기수번째의 주사선 Y1, Y3, …에 대응한 화소(25)와, 우수번째의 주사선 Y2, Y4, …, Y2n에 대응한 화소(25)가 동시에 온 상태로 되지 않는다. 따라서, 복수의 주사선이 동시에 선택되는 것을 확실히 방지할 수 있다. 이 결과, 동일한 영상 신호가 다른 주사선에 출력되지 않기 때문에, 소위, 세로 고스트(또는"누화")라는 이상 표시는 발생되지 않는다.
(2) 본 실시예에 의하면, 화소 형성 영역(R)을 통해 제 1 주사선 구동 회로(33A)와 제 2 주사선 구동 회로(33B)를 마련했다. 그리고, 2n개의 소정의 주사선 Y1∼Y2n 중, 기수번째의 주사선 Y1, Y3, …를 제 1 주사선 구동 회로(33A)에 접속하고, 우수번째의 주사선 Y2, Y4, …, Y2n을 제 2 주사선 구동 회로(33B)에 접속했다. 따라서, 주사선 구동 회로를 한쪽에만 마련한 경우와 비교하여 각 주사선 구동 회로의 회로 규모를 작게 할 수 있다.
(3) 본 실시예에 의하면, 화소 형성 영역(R)을 통해 제 1 주사선 구동 회로(33A)와 제 2 주사선 구동 회로(33B)를 마련했다. 그리고, 2n개의 소정의 주사선 Y1∼Y2n 중, 기수번째의 주사선 Y1, Y3, …를 제 1 주사선 구동 회로(33A)에 접속하고, 우수번째의 주사선 Y2, Y4, …, Y2n을 제 2 주사선 구동 회로(33B)에 접속했다. 따라서, 주사선 구동 회로를 한쪽에만 마련한 경우와 비교하여, 출력 버퍼부(44A, 44B)로부터의 주사선 Y1∼Y2n의 배선 피치를 확대할 수 있다. 이 결과, 주 사선 구동 회로의 설계를 쉽게 할 수 있게 된다.
(4) 본 실시예에 의하면, 제 1 및 제 2 출력 제어 회로(43A, 43B)는, NOR 회로(Na1∼Nan, Nb1∼Nbn)로 구성했다. 따라서, 생성되는 주사 신호 G1∼G2n의 파형 제어를 용이하게 실행할 수 있다.
(5) 본 실시예에 의하면, 제 1 출력 제어 회로(43A)를 제 1 시프트 레지스터부(40A)와 제 1 출력 버퍼부(44A) 사이에 마련했다. 또한, 제 2 출력 제어 회로(43B)를 제 2 시프트 레지스터부(40B)와 제 2 출력 버퍼부(44B) 사이에 마련했다. 따라서, 각 출력 제어 회로(43A, 43B)와 각 제 1 및 제 2 시프트 레지스터부(40A, 40B) 사이에, 각 제 1 및 제 2 시프트 레지스터부(40A, 40B)에서 출력된 신호의 레벨을 제어하는 제 1 레벨 시프터(42A)를 마련할 수 있다. 이 결과, 클럭 신호 YCKa 및 반전 클럭 신호 YCKBa나 제 1 시프트 레지스터부(40A) 및 제 1 신호 생성부(41A)의 각종 신호의 전압 레벨은 작아도 좋다. 이 결과, 전기 광학 패널(21) 전체의 소비 전력을 억제할 수 있다.
(실시예 2)
다음에, 본 발명을 구체화한 실시예 2를 도 7에 따라서 설명한다. 이 실시예 2에 있어서, 상기 실시예 1과 같은 구성부재에 대해서는 부호를 동일하게 하고, 그 상세한 설명을 생략한다.
도 7은 실시예 2에 따른 제 1 주사선 구동 회로(33Aa) 및 제 2 주사선 구동 회로(33Ba)의 상세를 설명하기 위한 도면이다.
도 7에 도시하는 바와 같이 제 1 주사선 구동 회로(33Aa)의 제 1 출력 제어 회로(43A) 및 제 2 주사선 구동 회로(33Ba)의 제 2 출력 제어 회로(43B)는, 각각 주사선 Y1∼Y2n과 각 NOR 회로(Na1∼Nan, Nb1∼Nbn) 사이에 지연 회로로서의 저항체(Rs)가 삽입되어 있다. 따라서, 주사 신호 G1∼G2n은, 저항체(Rs)를 통해 대응하는 NOR 회로(Na1∼Nan, Nb1∼Nbn)에 입력된다.
따라서, 선택된 자기 단의 주사 신호 G1∼G2n은 더 지연하여 전파된다. 이 결과, 상기 실시예 1의 전기 광학 장치(10)에 비해 자기 단의 주사 신호와 다음 단의 주사 신호가 오버랩하여 출력되는 기간이 확실히 배제된다.
(실시예 3)
다음에, 본 발명을 구체화한 실시예 3을 도 8에 따라서 설명한다. 이 실시예 3에 있어서, 상기 실시예 1과 같은 구성부재에 있어서는 부호를 동일하게 하고, 그 상세한 설명을 생략한다.
도 8은 실시예 3에 따른 제 1 주사선 구동 회로(33Ab) 및 제 2 주사선 구동 회로(33Bb)의 상세를 설명하기 위한 도면이다.
도 8에 도시하는 바와 같이 제 1 주사선 구동 회로(33Ab)의 제 1 출력 제어 회로(43A) 및 제 2 주사선 구동 회로(33Bb)의 제 2 출력 제어 회로(43B)는, 각각 주사선 Y1∼Y2n과 각 NOR 회로(Na1∼Nan, Nb1∼Nbn) 사이에 지연 회로로서의 용량(Cp)이 삽입되어 있다. 따라서, 주사 신호 G1∼G2n은, 용량(Cp)을 통해 대응하는 NOR 회로(Na1∼Nan, Nb1∼Nbn)에 입력된다.
따라서, 선택된 자기 단의 주사 신호 G1∼G2n은 더 지연하여 전파된다. 이 결과, 상기 실시예 1의 전기 광학 장치(10)에 비해 자기 단의 주사 신호와 다음 단의 주사 신호가 오버랩하여 출력되는 기간이 확실히 배제된다.
(실시예 4)
다음에, 실시예 1∼3에서 설명한 전기 광학 장치(10)를 구비한 전자 기기의 적용에 대하여 도 9에 따라서 설명한다. 전기 광학 장치(10)는 모바일형의 퍼스널 컴퓨터, 휴대 전화, 디지털 카메라 등 여러가지의 전자 기기에 적용할 수 있다.
도 9는 대형 텔레비젼(60)의 사시도이다. 이 대형 텔레비젼(60)은, 전기 광학 장치(10)를 탑재한 대형 텔레비젼용의 표시 유닛(61)과, 스피커(62)와, 복수의 조작 버튼(63)을 구비하고 있다. 이 경우에도, 표시 유닛(61)은, 복수의 주사선 Y1∼Y2n을 동시에 선택하지 않기 때문에, 소위, 세로 고스트(누화)라는 이상 표시가 되지 않는다. 이 결과, 고품질의 화상을 표시할 수 있는 전자 기기를 실현할 수 있다.
또한, 발명의 실시예는, 상기 실시예로 한정되는 것이 아니라, 아래와 같이 실시하더라도 좋다.
상기 실시예 1∼3에서는, 제 1 출력 제어 회로(43A)를 제 1 시프트 레지스터부(40A)와 제 1 출력 버퍼부(44A) 사이에 마련했다. 또한, 제 2 출력 제어 회로(43B)를 제 2 시프트 레지스터부(40B)와 제 2 출력 버퍼부(44B) 사이에 마련했다. 그리고, 각 출력 제어 회로(43A, 43B)와 각 제 1 및 제 2 시프트 레지스터부(40A, 40B) 사이에, 각 제 1 및 제 2 시프트 레지스터부(40A, 40B)에서 출력된 신호의 레벨을 제어하는 제 1 레벨 시프터(42A)를 마련했다. 이것으로 한정되는 것이 아니라, 각 제 1 및 제 2 시프트 레지스터부(40A, 40B)를 구비하고 있지 않은 것이라도 좋다.
상술한 본 발명에 의하면, 복수의 주사선이 동시에 선택되는 것을 확실히 방지할 수 있는 전기 광학 장치 및 해당 전기 광학 장치를 구비한 전자 기기를 제공할 수 있다.

Claims (7)

  1. 복수의 주사선과, 복수의 데이터선과, 상기 주사선과 상기 데이터선의 교차에 대응하여 마련된 화소를 갖는 전기 광학 패널을 구비한 전기 광학 장치에 있어서,
    상기 화소가 형성되는 화소 형성 영역을 통해, 상기 복수의 주사선중 기수번째의 주사선에 제 1 주사 신호를 출력하는 제 1 주사선 구동 회로와,
    상기 복수의 주사선중 우수번째의 주사선에 제 2 주사 신호를 출력하는 제 2 주사선 구동 회로
    를 마련하고,
    상기 제 1 주사선 구동 회로는,
    클럭 신호에 근거해서 개시 펄스를 순차적으로 시프트하여 제 1 출력 신호를 각각 출력하는 복수의 제 1 시프트 단위 회로를 종속 접속하여 이루어지는 제 1 시프트 레지스터부와,
    상기 각 제 1 시프트 단위 회로에 대응하여 각각 마련되어, 상기 제 2 주사선 구동 회로로부터 대응하는 상기 우수번째의 주사선을 통해 출력된 상기 제 2 주사 신호와 상기 제 1 출력 신호의 논리곱을 연산하여 상기 제 1 주사 신호를 생성하는 복수의 제 1 연산 단위 회로를 구비한 제 1 출력 제어 회로와,
    상기 기수번째의 주사선에 접속되어, 상기 제 1 주사 신호를 대응하는 상기 기수번째의 주사선에 출력하는 제 1 출력 버퍼부
    를 갖고,
    상기 제 2 주사선 구동 회로는,
    상기 클럭 신호에 근거해서 상기 개시 펄스를 순차적으로 시프트하여 제 2 출력 신호를 각각 출력하는 복수의 제 2 시프트 단위 회로를 종속 접속하여 이루어지는 제 2 시프트 레지스터부와,
    상기 각 제 2 시프트 단위 회로에 대응하여 각각 마련되어, 상기 제 1 주사선 구동 회로로부터 대응하는 상기 기수번째의 주사선을 통해 출력된 상기 제 1 주사 신호와 상기 제 2 출력 신호의 논리곱을 연산하여 상기 제 2 주사 신호를 생성하는 복수의 제 2 연산 단위 회로를 구비한 제 2 출력 제어 회로와,
    상기 우수번째의 주사선에 접속되어, 상기 제 2 주사 신호를 대응하는 상기 우수번째의 주사선에 출력하는 제 2 출력 버퍼부
    를 갖고 있는 것
    을 특징으로 하는 전기 광학 장치.
  2. 제 1 항에 있어서,
    상기 제 1 연산 단위 회로 및 상기 제 2 연산 단위 회로는, 각각 NAND 회로 및 NOR 회로로 구성되어 있는 것을 특징으로 하는 전기 광학 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 출력 제어 회로는 상기 제 1 시프트 레지스터부와 상기 제 1 출력 버퍼부 사이에 마련되고,
    상기 제 2 출력 제어 회로는 상기 제 2 시프트 레지스터부와 상기 제 2 출력 버퍼부 사이에 마련되어 있는 것
    을 특징으로 하는 전기 광학 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 전기 광학 패널은, 상기 각 제 1 주사선과 상기 제 1 출력 제어 회로 사이, 및 상기 각 제 2 주사선과 상기 제 2 출력 제어 회로 사이에, 각각 지연 회로를 구비하고 있는 것을 특징으로 하는 전기 광학 장치.
  5. 제 4 항에 있어서,
    상기 전기 광학 패널은, 상기 각 제 1 주사선과 상기 제 1 출력 제어 회로 사이, 및 상기 각 제 2 주사선과 상기 제 2 출력 제어 회로 사이에, 각각 저항체를 구비하고 있는 것을 특징으로 하는 전기 광학 장치.
  6. 제 4 항에 있어서,
    상기 전기 광학 패널은, 상기 각 제 1 주사선과 상기 제 1 출력 제어 회로 사이, 및 상기 각 제 2 주사선과 상기 제 2 출력 제어 회로 사이에, 각각 용량을 구비하고 있는 것을 특징으로 하는 전기 광학 장치.
  7. 청구항 1 또는 2에 기재된 전기 광학 장치를 구비한 것을 특징으로 하는 전자 기기.
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