JPH0644397B2 - シフトレジスタの駆動方法 - Google Patents
シフトレジスタの駆動方法Info
- Publication number
- JPH0644397B2 JPH0644397B2 JP59103828A JP10382884A JPH0644397B2 JP H0644397 B2 JPH0644397 B2 JP H0644397B2 JP 59103828 A JP59103828 A JP 59103828A JP 10382884 A JP10382884 A JP 10382884A JP H0644397 B2 JPH0644397 B2 JP H0644397B2
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- JP
- Japan
- Prior art keywords
- power supply
- shift register
- thin film
- shift
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は、薄膜トランジスタ（以下ＴＦＴと略記す
る。）によつて形成された薄膜シフトレジスタの駆動方
法に関する。
る。）によつて形成された薄膜シフトレジスタの駆動方
法に関する。
従来、シフトレジスタは単結晶シリコン基板上に集積回
路として形成されていた。第１図は、単結晶シリコン基
板上に形成されたＣＭＯＳダイナミツクシフトレジスタ
を等価回路に表現した図である。同図において、１０１
は正の電源端子、１０２は負の電源端子、１０３はシフ
トクロツク入力端子、１０４はシフトデータ入力端子、
１０５及び１０６はクロツクラインを駆動するためのＣ
ＭＯＳインバータである。また、破線で囲まれた部分
は、ＣＭＯＳインバータ１０７，１０８，１０９，１１
０及びＰ型ＭＯＳトランジスタ１１１，１１３，Ｎ型Ｍ
ＯＳトランジスタ１１２，１１４より成る、１ビツト分
のシフトレジスタセルである。ここで、単結晶シリコン
基板内に形成された素子の分離は、記号１１５，１１
６，１１７，１１８で示すごとき逆バイアスされたＰＮ
接合を用いて行なわれる。このため、従来の単結晶シリ
コン基板上に形成されたシフトレジスタにおいて、クロ
ツクライン１１９，１２０の電位は電源電圧の範囲を超
えることは出来なかつた。以上のごとき、従来行なわれ
ていたのと同一の駆動方法によつて薄膜シフトレジスタ
の駆動を行なうと、次に述べる様な不都合が生ずる。第
２図は、単結晶シリコン基板上に形成されたＭＯＳトラ
ンジスタの特性２０１とシリコン薄膜にて形成されたTF
Tの特性２０２とをＮ型トランジスタを例にとつて比較
して示した図である。同図において、横軸はソースから
みたゲートの電位ＶGSを縦軸はドレインからソースに流
れる電流ＩDSを表わす。ただし、ソースからみたドレイ
ンの電圧ＶDSは１５Ｖ、ゲート長Ｌは５μｍ、ゲート幅
Ｗは１０μｍである。同図より、ＴＦＴは、単結晶シリ
コンＭＯＳトランジスタに比べ、ＶGSの増加に伴うＩDS
の増加が緩やかであり、またオフ電流が高くオン電流が
低い特性を有していることがわかる。特に、ＴＦＴのオ
ン電流が低いため、ＴＦＴによつて形成された薄膜シフ
トレジスタの動作周波数の上限は、単結晶シリコンＭＯ
Ｓトランジスタによるシフトレジスタのそれに比べて著
しく低く、この点が薄膜トランジスタの応用を制限する
大きな理由となつている。
路として形成されていた。第１図は、単結晶シリコン基
板上に形成されたＣＭＯＳダイナミツクシフトレジスタ
を等価回路に表現した図である。同図において、１０１
は正の電源端子、１０２は負の電源端子、１０３はシフ
トクロツク入力端子、１０４はシフトデータ入力端子、
１０５及び１０６はクロツクラインを駆動するためのＣ
ＭＯＳインバータである。また、破線で囲まれた部分
は、ＣＭＯＳインバータ１０７，１０８，１０９，１１
０及びＰ型ＭＯＳトランジスタ１１１，１１３，Ｎ型Ｍ
ＯＳトランジスタ１１２，１１４より成る、１ビツト分
のシフトレジスタセルである。ここで、単結晶シリコン
基板内に形成された素子の分離は、記号１１５，１１
６，１１７，１１８で示すごとき逆バイアスされたＰＮ
接合を用いて行なわれる。このため、従来の単結晶シリ
コン基板上に形成されたシフトレジスタにおいて、クロ
ツクライン１１９，１２０の電位は電源電圧の範囲を超
えることは出来なかつた。以上のごとき、従来行なわれ
ていたのと同一の駆動方法によつて薄膜シフトレジスタ
の駆動を行なうと、次に述べる様な不都合が生ずる。第
２図は、単結晶シリコン基板上に形成されたＭＯＳトラ
ンジスタの特性２０１とシリコン薄膜にて形成されたTF
Tの特性２０２とをＮ型トランジスタを例にとつて比較
して示した図である。同図において、横軸はソースから
みたゲートの電位ＶGSを縦軸はドレインからソースに流
れる電流ＩDSを表わす。ただし、ソースからみたドレイ
ンの電圧ＶDSは１５Ｖ、ゲート長Ｌは５μｍ、ゲート幅
Ｗは１０μｍである。同図より、ＴＦＴは、単結晶シリ
コンＭＯＳトランジスタに比べ、ＶGSの増加に伴うＩDS
の増加が緩やかであり、またオフ電流が高くオン電流が
低い特性を有していることがわかる。特に、ＴＦＴのオ
ン電流が低いため、ＴＦＴによつて形成された薄膜シフ
トレジスタの動作周波数の上限は、単結晶シリコンＭＯ
Ｓトランジスタによるシフトレジスタのそれに比べて著
しく低く、この点が薄膜トランジスタの応用を制限する
大きな理由となつている。
本発明は、以上述べた従来のシフトレジスタの駆動方法
の欠点を補うものであり、その目的はＴＦＴにより形成
されたシフトレジスタの動作周波数の上限を向上させる
ことにある。
の欠点を補うものであり、その目的はＴＦＴにより形成
されたシフトレジスタの動作周波数の上限を向上させる
ことにある。
本発明のシフトレジスタの駆動方法は、薄膜トランジス
タからなるインバーター回路と該インバーター回路の一
方の電源端子に正の電源を供給してなる第１の薄膜トラ
ンジスタと、該インバーター回路の他方の電源端子に負
の電源を供給してなる第２の薄膜トランジスタと、該第
１の薄膜トランジスタまたは該第２の薄膜トランジスタ
のゲート電極にシフトクロックを供給してなるクロック
ラインを有してなるシフトレジスタの駆動方法におい
て、該シフトクロックの正のピーク電位は、該シフトレ
ジスタの正の電源電位より高く、該シフトクロックの負
のピーク電位は、該シフトレジスタの負の電源電位より
低いことを特徴とする。
タからなるインバーター回路と該インバーター回路の一
方の電源端子に正の電源を供給してなる第１の薄膜トラ
ンジスタと、該インバーター回路の他方の電源端子に負
の電源を供給してなる第２の薄膜トランジスタと、該第
１の薄膜トランジスタまたは該第２の薄膜トランジスタ
のゲート電極にシフトクロックを供給してなるクロック
ラインを有してなるシフトレジスタの駆動方法におい
て、該シフトクロックの正のピーク電位は、該シフトレ
ジスタの正の電源電位より高く、該シフトクロックの負
のピーク電位は、該シフトレジスタの負の電源電位より
低いことを特徴とする。
以下、実施例に基づいて本発明を詳細に説明する。
第３図及び第４図は本発明の第一の実施例を説明するた
めの図である。第３図は、本発明の駆動方法によつて駆
動される薄膜ＣＭＯＳダイナミツクシフトレジスタの１
ビツト分の構造を示した図である。同図において、３０
１は正の電源端子、３０２は負の電源端子、３０３は第
一のシフトクロツクＣＬの入力端子、３０４はＣＬと逆
極性の第二のシフトクロツク▲▼の入力端子、３０
５はシフトデータの入力端子、３１１〜３１６はＰ型Ｔ
ＦＴ、３２１〜３２６はＮ型ＴＦＴである。第４図は、
第３図に示した薄膜シフトレジスタを本発明の駆動方法
にて駆動する場合の各信号の電圧レベルの相互関係を示
した図である。同図において、Ｖ１は負の電源電位、Ｖ
２は正の電源電位である。また、４０１はシフトクロツ
クの信号レベルを表わした図であり、正のピーク電位は
正の電源電位Ｖ２より△Ｖ２だけ高く、一方、負のピー
ク電位は負の電源電位Ｖ１より△V1だけ低く設定されて
いる。また、４０２はシフトデータの信号レベルを表わ
す。
めの図である。第３図は、本発明の駆動方法によつて駆
動される薄膜ＣＭＯＳダイナミツクシフトレジスタの１
ビツト分の構造を示した図である。同図において、３０
１は正の電源端子、３０２は負の電源端子、３０３は第
一のシフトクロツクＣＬの入力端子、３０４はＣＬと逆
極性の第二のシフトクロツク▲▼の入力端子、３０
５はシフトデータの入力端子、３１１〜３１６はＰ型Ｔ
ＦＴ、３２１〜３２６はＮ型ＴＦＴである。第４図は、
第３図に示した薄膜シフトレジスタを本発明の駆動方法
にて駆動する場合の各信号の電圧レベルの相互関係を示
した図である。同図において、Ｖ１は負の電源電位、Ｖ
２は正の電源電位である。また、４０１はシフトクロツ
クの信号レベルを表わした図であり、正のピーク電位は
正の電源電位Ｖ２より△Ｖ２だけ高く、一方、負のピー
ク電位は負の電源電位Ｖ１より△V1だけ低く設定されて
いる。また、４０２はシフトデータの信号レベルを表わ
す。
以上のごとく駆動信号のレベルを設定する時、第３図に
おける各ＴＦＴのソースからみたゲートの電位ＶGSは次
の様になる。
おける各ＴＦＴのソースからみたゲートの電位ＶGSは次
の様になる。
(1)Ｎ型ＴＦＴ３２１及び３２４のＶGS オン状態において、ＶGS＝（V2−V1）＋△V2 オフ状態において、ＶGS＝−△V1 (2)Ｐ型ＴＦＴ３１１及び３１４のＶGS オン状態において、ＶGS＝（V1−V2）−△V1 オフ状態において、ＶGS＝△V2 第７図は、第２図に、(1)で得られたＶGSを書き加えた
図である。Ｖ２−Ｖ１＝１５Ｖ、△V1＝△V2＝５Ｖとす
ると、オン状態におけるＶGSは７０１で表わされる様に
ＶGS＝２０Ｖであり、オフ状態におけるＶGSは７０２で
表わされる様にＶGS＝−５Ｖである。一方、従来の駆動
方法によつて駆動される時、前述のＮ型ＴＦＴのＶ
GSは、オン状態では７０３に示されるごとくＶGS＝１５
Ｖであり、オフ状態ではＶGS＝０Ｖである。第７図よ
り、本発明の駆動方法を採用することによつて、Ｎ型Ｔ
ＦＴ３２１及び３２４のオン電流が約５倍に増加させら
れ、オン抵抗は約1/5に減少させられることがわかる。
Ｐ型ＴＦＴ３１１、３１４についても同様である。
図である。Ｖ２−Ｖ１＝１５Ｖ、△V1＝△V2＝５Ｖとす
ると、オン状態におけるＶGSは７０１で表わされる様に
ＶGS＝２０Ｖであり、オフ状態におけるＶGSは７０２で
表わされる様にＶGS＝−５Ｖである。一方、従来の駆動
方法によつて駆動される時、前述のＮ型ＴＦＴのＶ
GSは、オン状態では７０３に示されるごとくＶGS＝１５
Ｖであり、オフ状態ではＶGS＝０Ｖである。第７図よ
り、本発明の駆動方法を採用することによつて、Ｎ型Ｔ
ＦＴ３２１及び３２４のオン電流が約５倍に増加させら
れ、オン抵抗は約1/5に減少させられることがわかる。
Ｐ型ＴＦＴ３１１、３１４についても同様である。
第５図及び第６図は、本発明の第二の実施例を説明する
ための図である。第５図は、本発明の駆動方法によつて
駆動される、薄膜ＣＭＯＳダイナミツクシフトレジスタ
の１ビツト分の構造を示した図である。同図において、
５０１は正の電源端子、５０２は負の電源端子、５０３
は第一のシフトクロツクの入力端子、５０４は第二のシ
フトクロツクの入力端子、５０５は第三のシフトクロツ
クの入力端子、５０６は第四のシフトクロツクの入力端
子、５０７はシフトデータの入力端子、５１１〜５１６
はＰ型ＴＦＴ、５２１〜５２６はＮ型ＴＦＴである。第
一のシフトクロツクと第二のシフトクロツクとは信号の
直流レベルが異なるだけで極性は同じである。一方、第
三のシフトクロツクと第４のシフトクロツクも同様に直
流レベルが異なるだけで極性は同じであり、第一、第二
のシフトクロツクとは逆極性である。第６図は、第５図
に示した薄膜シフトレジスタを本発明の駆動方法にて駆
動する場合の各信号の電圧レベルの相互関係を示した図
である。同図において、Ｖ１は負の電源電位、Ｖ２は正
の電源電位である。また、６０１は第一及び第三のシフ
トクロツクの信号レベルを表わした図であり、正のピー
ク電位は正の電源電位Ｖ２より△V2だけ高く、負のピー
ク電位は負の電源電位に等しく設定される。同様に、６
０２は第二及び第四のシフトクロツクの信号レベルを表
わした図であり、正のピーク電位は正の電源電位に等し
く、負のピーク電位は負の電源電位Ｖ１より△V1だけ低
く設定される。
ための図である。第５図は、本発明の駆動方法によつて
駆動される、薄膜ＣＭＯＳダイナミツクシフトレジスタ
の１ビツト分の構造を示した図である。同図において、
５０１は正の電源端子、５０２は負の電源端子、５０３
は第一のシフトクロツクの入力端子、５０４は第二のシ
フトクロツクの入力端子、５０５は第三のシフトクロツ
クの入力端子、５０６は第四のシフトクロツクの入力端
子、５０７はシフトデータの入力端子、５１１〜５１６
はＰ型ＴＦＴ、５２１〜５２６はＮ型ＴＦＴである。第
一のシフトクロツクと第二のシフトクロツクとは信号の
直流レベルが異なるだけで極性は同じである。一方、第
三のシフトクロツクと第４のシフトクロツクも同様に直
流レベルが異なるだけで極性は同じであり、第一、第二
のシフトクロツクとは逆極性である。第６図は、第５図
に示した薄膜シフトレジスタを本発明の駆動方法にて駆
動する場合の各信号の電圧レベルの相互関係を示した図
である。同図において、Ｖ１は負の電源電位、Ｖ２は正
の電源電位である。また、６０１は第一及び第三のシフ
トクロツクの信号レベルを表わした図であり、正のピー
ク電位は正の電源電位Ｖ２より△V2だけ高く、負のピー
ク電位は負の電源電位に等しく設定される。同様に、６
０２は第二及び第四のシフトクロツクの信号レベルを表
わした図であり、正のピーク電位は正の電源電位に等し
く、負のピーク電位は負の電源電位Ｖ１より△V1だけ低
く設定される。
６０３はシフトデータの信号レベルを表わす。
以上のごとく駆動信号のレベルを設定する時、第５図に
おける各ＴＦＴのソースからみたゲートの電位ＶGSは次
の様になる。
おける各ＴＦＴのソースからみたゲートの電位ＶGSは次
の様になる。
(3)Ｎ型ＴＦＴ５２１及び５２４のＶGS オン状態において、ＶGS＝(V2−V1）＋△V2 オフ状態において、ＶGS＝０ (4)Ｐ型ＴＦＴ５１１及び５１４のＶGS オン状態において、ＶGS＝(V1−V2）−△V1 オフ状態において、ＶGS＝０ (3)で得られた結果を第７図に書き加えると、オン状態
のＶGSは７０４で示される様にＶGS＝２０Ｖであり、オ
フ状態のＶGSは０Ｖである。従つて、第一の実施例同
様、ＴＦＴ５２１，５２４，５１１，５１４のオン抵抗
は1/5程度に低められる。また、オフ抵抗が第一の実施
例よりも高くなるためシフトレジスタの下限周波数は下
げられる。
のＶGSは７０４で示される様にＶGS＝２０Ｖであり、オ
フ状態のＶGSは０Ｖである。従つて、第一の実施例同
様、ＴＦＴ５２１，５２４，５１１，５１４のオン抵抗
は1/5程度に低められる。また、オフ抵抗が第一の実施
例よりも高くなるためシフトレジスタの下限周波数は下
げられる。
本発明は以上のような構成にすることによって、以下の
ような効果が得られる。
ような効果が得られる。
すなわち、インバータ回路の電源電圧より高いゲート電
圧をインバータ回路に電源を供給する薄膜トランジスタ
のゲート電極に印加して薄膜トランジスタを駆動するこ
とにより、薄膜シフトレジスタを著しく高速化すること
が可能となる。従って、同じ動作速度の薄膜シフトレジ
スタを実現する際、回路パターンの占有面積を縮小する
ことが可能となる。更に、レーザーアニール等の高価な
プロセスを使用することなく薄膜シフトレジスタの高速
化が実現されるため、製造コストが低減される。また、
本発明をＴＦＴによるアクティブマトリクスパネルに作
り込まれたドライバー回路に応用することによって、コ
スト面で大きな効果が期待できる。
圧をインバータ回路に電源を供給する薄膜トランジスタ
のゲート電極に印加して薄膜トランジスタを駆動するこ
とにより、薄膜シフトレジスタを著しく高速化すること
が可能となる。従って、同じ動作速度の薄膜シフトレジ
スタを実現する際、回路パターンの占有面積を縮小する
ことが可能となる。更に、レーザーアニール等の高価な
プロセスを使用することなく薄膜シフトレジスタの高速
化が実現されるため、製造コストが低減される。また、
本発明をＴＦＴによるアクティブマトリクスパネルに作
り込まれたドライバー回路に応用することによって、コ
スト面で大きな効果が期待できる。
第１図は従来例を説明するための図。 第２図は、単結晶シリコンＭＯＳトランジスタとＴＦＴ
とを比較した図。 第３図及び第４図は、本発明の第一の実施例を説明する
ための図。 第５図及び第６図は、本発明の第二の実施例を説明する
ための図。 第７図は、本発明の作用を説明するための図。
とを比較した図。 第３図及び第４図は、本発明の第一の実施例を説明する
ための図。 第５図及び第６図は、本発明の第二の実施例を説明する
ための図。 第７図は、本発明の作用を説明するための図。
Claims (1)
- 【請求項１】薄膜トランジスタからなるインバーター回
路と該インバーター回路の一方の電源端子に正の電源を
供給してなる第１の薄膜トランジスタと、該インバータ
ー回路の他方の電源端子に負の電源を供給してなる第２
の薄膜トランジスタと、該第１の薄膜トランジスタまた
は該第２の薄膜トランジスタのゲート電極にシフトクロ
ックを供給してなるクロックラインを有してなるシフト
レジスタの駆動方法において、 該シフトクロックの正のピーク電位は、該シフトレジス
タの正の電源電位より高く、該シフトクロックの負のピ
ーク電位は、該シフトレジスタの負の電源電位より低い
ことを特徴とするシフトレジスタの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59103828A JPH0644397B2 (ja) | 1984-05-23 | 1984-05-23 | シフトレジスタの駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59103828A JPH0644397B2 (ja) | 1984-05-23 | 1984-05-23 | シフトレジスタの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60247900A JPS60247900A (ja) | 1985-12-07 |
| JPH0644397B2 true JPH0644397B2 (ja) | 1994-06-08 |
Family
ID=14364277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59103828A Expired - Lifetime JPH0644397B2 (ja) | 1984-05-23 | 1984-05-23 | シフトレジスタの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644397B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001143491A (ja) * | 1999-08-31 | 2001-05-25 | Semiconductor Energy Lab Co Ltd | シフトレジスタ回路、表示装置の駆動回路および該駆動回路を用いた表示装置 |
| US6515648B1 (en) | 1999-08-31 | 2003-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Shift register circuit, driving circuit of display device, and display device using the driving circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5226857B2 (ja) * | 1972-12-11 | 1977-07-16 | ||
| JPS5311811B2 (ja) * | 1974-12-05 | 1978-04-25 |
-
1984
- 1984-05-23 JP JP59103828A patent/JPH0644397B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60247900A (ja) | 1985-12-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |