KR20150127922A

KR20150127922A - 표시장치

Info

Publication number: KR20150127922A
Application number: KR1020140054286A
Authority: KR
Inventors: 최우석; 조보경; 강민구
Original assignee: 엘지디스플레이 주식회사
Priority date: 2014-05-07
Filing date: 2014-05-07
Publication date: 2015-11-18
Also published as: KR102324614B1

Abstract

본 발명은 클럭 신호를 전달하는 클럭 신호 배선과, 클럭 신호 배선과 다른 방향으로 형성되며, 클럭 신호 배선의 중간 지점과 연결된 연결 패턴과, 클럭 신호 배선을 통해 전달되는 클럭 신호를 연결 패턴을 통해 입력받아 스캔 신호를 게이트 라인으로 출력하는 게이트 구동 집적회로를 포함하되, 클럭 신호 배선은 표시 패널에 형성된 트랜지스터의 소스-드래인 전극과 동일한 물질로 형성되는 표시장치에 관한 것이다.

Description

표시장치{DISPLAY DEVICE}

본 발명은 표시장치에 관한 것이다.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(Liquid Crystal Display), 플라즈마표시장치(Plasma Display Panel), 유기전계발광표시장치(Organic Light Emitting Display Device)와 같은 여러 가지 표시장치가 활용되고 있다.

이러한 표시장치는 데이터 라인들과 게이트 라인들이 형성되어 화소들이 정의된 표시패널을 포함하고, 데이터 라인들로 데이터 신호를 공급하는 데이터 구동부와, 게이트 라인들로 스캔 신호를 공급하는 게이트 구동부 등을 더 포함한다.

요즈음, GIP(Gate In Panel) 기술을 이용하여, 게이트 구동부를 이루는 다수의 게이트 구동 집적회로를 표시패널에 직접 형성하고 있다.

이와 같이, GIP 기술로 게이트 구동부를 구현하는 경우, 다수의 게이트 구동 집적회로가 스캔 신호를 출력하기 위해, 다수의 게이트 구동 집적회로로 클럭 신호를 전달해주기 위한 클럭 신호 배선이 표시패널의 베젤(Bezel) 영역에 형성되어야 한다.

이에 따라, 클럭 신호 배선이 형성되는 영역의 크기만큼 표시패널의 베젤 영역이 커질 수밖에 없는 문제점이 있어왔다.

한편, 종래, 표시패널에 클럭 신호 배선이 형성되는 패널 설계의 구조상, 클럭 신호 배선의 두께를 크게 할 수 없는 한계가 있어, 클럭 신호 배선의 저항이 클 수밖에 없는 문제점도 있어왔다.

이러한 배경에서, 본 발명의 실시예들은, 표시패널의 베젤 사이즈를 줄이는 것을 가능하게 하는 클럭 신호 전달을 위한 배선 구조를 갖는 표시장치를 제공할 수 있다.

본 발명의 실시예들은, 클럭 신호 배선의 저항을 감소시킬 수 있는 클럭 신호 전달을 위한 배선 구조를 갖는 표시장치를 제공할 수 있다.

전술한 목적을 달성하기 위하여, 일 측면에서, 본 발명은, 클럭 신호를 전달하는 클럭 신호 배선; 상기 클럭 신호 배선과 다른 방향으로 형성되며, 상기 클럭 신호 배선의 중간 지점과 연결된 연결 패턴; 및 상기 클럭 신호 배선을 통해 전달되는 상기 클럭 신호를 상기 연결 패턴을 통해 입력받아 스캔 신호를 게이트 라인으로 출력하는 게이트 구동 집적회로를 포함하되, 상기 클럭 신호 배선은 표시 패널에 형성된 트랜지스터의 소스-드래인 전극과 동일한 물질로 형성된 것을 특징으로 하는 표시장치를 제공한다.

이러한 표시장치에서, 상기 연결 패턴은, 상기 트랜지스터의 게이트 전극과 동일한 물질로 형성될 수 있다.

또한, 이러한 표시장치에서, 상기 클럭 신호 배선은, 상기 연결 패턴이 형성된 층보다 높은 층에 형성되고, 컨택 홀을 통해 상기 연결 패턴과 연결될 수 있다.

이상에서 설명한 바와 같이 본 발명의 실시예들에 의하면, 표시패널의 베젤 사이즈를 줄일 수 있다.

또한, 본 발명의 실시예들에 의하면, 클럭 신호 배선의 저항을 감소시킬 수 있다.

또한, 본 발명의 실시예들에 의하면, 클럭 신호 배선과 연결 패턴 간에 형성된 기생 캐패시턴스(Parasite Capacitance)를 줄여 주어, 클럭 신호 로드를 저감시키고, 게이트 구동 집적회로 내부의 버퍼(버퍼 트랜지스터)의 사이즈를 줄일 수 있다.

도 1은 실시예에 따른 표시장치를 개략적으로 나타낸 도면이다.
도 2는 실시예에 따른 클럭 신호 배선 구조의 개략적인 예시도이다.
도 3은 실시예에 따른 표시장치에 포함된 트랜지스터의 예시적인 단면도이다.
도 4는 실시예에 따른 표시장치에서 클럭 신호 배선 및 연결 패턴의 구조를 나타낸 평면도이다.
도 5는 실시예에 따른 표시장치에서 클럭 신호 배선 및 연결 패턴의 구조를 나타낸 단면도이다.
도 6은 실시예에 따른 표시장치에서 클럭 신호 배선 및 연결 패턴의 구조적인 특징과 그에 따른 효과를 설명하기 위한 단면도이다.
도 7은 실시예에 따른 표시장치에서 클럭 신호 배선 및 연결 패턴의 구조적인 특징과 그에 따른 효과를 설명하기 위한 평면도이다.
도 8은 실시예에 따른 표시장치에서 클럭 신호 배선 및 연결 패턴의 구조를 나타낸 다른 단면도이다.
도 9는 실시예에 따른 표시장치가 액정표시장치인 경우, 화소 구조를 개략적으로 나타낸 도면이다.
도 10은 실시예에 따른 표시장치가 유기발광표시장치인 경우, 화소 구조를 개략적으로 나타낸 도면이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

도 1은 실시예에 따른 표시장치(100)를 개략적으로 나타낸 도면이다.

도 1을 참조하면, 실시예에 따른 표시장치(100)는, m개의 데이터 라인(DL1~DLm)과 n개의 게이트 라인(GL1~GLn)이 서로 교차하는 방향으로 형성되며 m개의 데이터 라인(DL1~DLm)과 n개의 게이트 라인(GL1~GLn)이 교차하는 지점에 화소(P: Pixel)가 정의된 표시패널(110)과, m개의 데이터 라인(DL1~DLm)을 구동하기 위하여 m개의 데이터 라인(DL1~DLm)으로 데이터 전압을 공급하는 데이터 구동부(120)과, n개의 게이트 라인(GL1~GLn)을 구동하기 위하여 n개의 게이트 라인(GL1~GLn)으로 스캔 신호를 순차적으로 공급하는 게이트 구동부(130)과, 데이터 구동부(120) 및 게이트 구동부(130)의 구동 타이밍 등을 제어하는 타이밍 컨트롤러(140) 등을 포함한다.

도 1을 참조하면, 게이트 구동부(130)는, 표시패널(110)에 직접 형성된 다수의 게이트 구동 집적회로(GIPs)를 포함할 수 있다.

여기서, 다수의 게이트 구동 집적회로(GIPs)의 개수는, 게이트 구동 방식이 싱글 피딩(Single Feeding) 방식인지 더블 피딩(Double Feeding) 방식인지에 따라, 게이트 라인 개수와 동일할 수도 있고, 게이트 라인 개수보다 많을 수도 있다. 본 명세서에서는, 일 예로, 다수의 게이트 구동 집적회로(GIPs)의 개수가 게이트 라인 개수 n과 동일한 것으로 가정한다.

한편, 도 1에서는, n개의 게이트 구동 집적회로(GIP1~GIPn)가 표시패널(110)의 일 측(좌측)에 형성된 것으로 도시되었으나, 이는 실시 예일 뿐, 경우에 따라서는, n개의 게이트 구동 집적회로(GIP1~GIPn)가 표시패널(110)의 타 측(우측)에 형성될 수도 있고, n개의 게이트 구동 집적회로(GIP1~GIPn)가 표시패널(110)의 양측(좌측, 우측)에 나누어져서 형성될 수도 있으며, 경우에 따라서, n개의 게이트 구동 집적회로(GIP1~GIPn)가 표시패널(110)의 상측 또는 하측에 형성되거나, 표시패널(110)의 상측 및 하측에 나누어져서 형성될 수도 있다.

한편, 표시패널(110)에 정의된 각 화소(P)에는 적어도 하나의 트랜지스터가 형성된다.

각 게이트 라인(GLj, 1≤j≤n)은 화소 행(Pixel Row)에 속한 각 화소(P) 내 트랜지스터로 스캔 신호를 전달해준다.

각 게이트 구동 집적회로(GIPj, 1≤j≤n)는 해당 클럭 신호(Clock Signal)를 입력받아 입력된 클럭 신호에 따라 스캔 신호를 만들어 해당 게이트 라인(GLj, 1≤j≤n)으로 스캔 신호를 공급한다.

각 게이트 구동 집적회로(GIPj, 1≤j≤n)가 입력받는 클럭 신호는, 신호 파형이 상이한 둘 이상의 클럭 신호(CLK1, CLK2, ...) 중 하나일 수 있다. 여기서, 클럭 신호 개수는 게이트 구동 방식, 게이트 구동 집적회로(GIP) 등 따라 달라질 수 있다.

둘 이상의 클럭 신호(CLK1, CLK2, ...)는, 일 예로, 타이밍 컨트롤러(140)로부터 출력된 클럭 정보(Clock Information)에 따라 레벨 쉬프터(Level Shifter) 등의 클럭 신호 생성 구성(미도시)에 의해 생성될 수 있다. 여기서, 이러한 클럭 신호 생성 구성은, 일 예로, 데이터 구동부(120) 또는 타이밍 컨트롤러(140)의 내부에 포함될 수 있다.

이와 같이, 둘 이상의 클럭 신호가 레벨 쉬프터 등의 클럭 신호 생성 구성에 의해 생성되어 해당되는 게이트 구동 집적회로(GIP)로 입력되기 위해서는, 클럭 신호 생성 구성에서 게이트 구동 집적회로(GIP)로 클럭 신호를 전달해주기 위한 클럭 신호 배선 구조가 필요하다.

이러한 클럭 신호 배선 구조는 표시패널(110)의 베젤(Bezel) 영역에 형성될 수 있다.

도 2는 실시예에 따른 클럭 신호 배선 구조의 개략적인 예시도이다.

도 2를 참조하면, 표시패널(110)에 형성된 클럭 신호 배선 구조는, 클럭 신호 생성 구성으로부터 출력된 둘 이상의 클럭 신호를 전달하는 둘 이상의 클럭 신호 배선(CSL: Clock Signal Line; CSL1, CSL2, ... )과, 둘 이상의 클럭 신호 배선(CSL1, CSL2, ...) 각각의 중간 지점과 연결되는 n개의 연결 패턴(CP: Connection Pattern; CP1~CPn) 등을 포함할 수 있다.

n개의 연결 패턴(CP: Connection Pattern; CP1~CPn) 각각은, 둘 이상의 클럭 신호 배선(CSL1, CSL2, ... )과 n개의 게이트 구동 집적회로(GIP1~GIPn)을 서로 대응시켜 전기적으로 연결해주고, 둘 이상의 클럭 신호 배선(CSL1, CSL2, ...) 각각을 통해 전달되는 클럭 신호를 해당 게이트 구동 집적회로로 클럭 신호를 전달해준다.

각 게이트 구동 집적회로(GIPj, 1≤j≤n)는 둘 이상의 클럭 신호 배선(CSL1, CSL2, ... ) 중 하나를 통해 전달되는 클럭 신호를 해당 연결 패턴(CPj, 1≤j≤n)을 통해 입력받아 스캔 신호를 해당 게이트 라인(GLj, 1≤j≤n)으로 출력한다.

도 2는 4개의 클럭 신호(CLK1, CLK2, CLK3, CLK4)를 사용하는 4상 게이트 구동 방식을 예로 들어, 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)이 형성된 것을 나타낸 도면이다.

한편, 도 2에서는, 각 게이트 구동 집적회로(GIPj, 1≤j≤n)에는 1개의 클럭 신호가 입력되는 것으로 도시되었으나, 각 게이트 구동 집적회로(GIPj, 1≤j≤n)의 내부 회로 설계에 따라 2개 이상의 클럭 신호가 입력될 수도 있다.

한편, 둘 이상의 클럭 신호 배선(CSL1, CSL2, ... )은, n개의 게이트 라인(GLj, 1≤j≤n)과 연결된 각 화소(P) 내 트랜지스터(Transistor)의 소스-드래인 전극과 동일한 물질로 형성될 수 있다.

또한, 둘 이상의 클럭 신호 배선(CSL1, CSL2, ... )은, 표시패널(110)에 형성된 트랜지스터(Transistor)의 소스-드래인 전극(소스 전극 및 드래인 전극)과 동일한 물질로 형성될 수 있다.

표시패널(110)에 형성된 트랜지스터(Transistor)는, 각 화소(P) 내 트랜지스터, n개의 게이트 구동 집적회로(GIP1~GIPn)에 포함된 트랜지스터일 수 있다.

표시패널(110)에 형성된 트랜지스터는, 비정질 실리콘(Amorphous Silicon; a-Si:H) 형 박막 트랜지스터(TFT: Thin-Film Transistor), 저온 다결정 실리콘(LTPS: Low Temperature Polycrystalline Silicon) 형 박막 트랜지스터 등일 수 있으며, 경우에 따라서, 채널(Channel) 생성과 관련된 반도체 물질로서 IGZO(Indium Gallium Zinc Oxide) 등의 금속 산화물 반도체 물질을 사용하는 옥사이드(Oxide) 박막 트랜지스터일 수도 있다.

또한, 표시패널(110)에 형성된 트랜지스터는, 소스-드래인 전극이 기판 위에 형성되고 반도체, 절연체, 게이트 전극의 순서로 제작되는 스태거드(Staggered) 형 박막 트랜지스터와, 반도체 위에 절연체, 게이트 전극 및 소스-드래인 전극의 순서로 제작되는 코플래너(Coplanar) 형 박막 트랜지스터와, 소스-드래인 전극이 반도체보다 위에 위치하는 인버티드 스태거드(Inverted Staggered) 형 박막 트랜지스터와, 소스-드래인 전극이 유기 반도체 박막과 같은 평면 또는 아래에 위치하는 인버티드 코플래너(Inverted Coplanar) 형 박막 트랜지스터 등 중 하나일 수 있다.

도 3에서는, 표시패널(110)에 형성된 트랜지스터가 옥사이드(Oxide) 박막 트랜지스터이고 코플래너(Coplanar) 형 박막 트랜지스터인 경우에 대하여 예시적으로 도시한다.

도 3은 실시예에 따른 표시장치(100)에 포함된 트랜지스터의 예시적인 단면도이다.

도 3을 참조하면, 실시예에 따른 표시장치(100)에 포함된 트랜지스터는, 소스 전극(308), 드래인 전극(310), 게이트 전극(306) 및 채널(303)을 포함하고, 소스 전극(308)과 채널(303)을 연결해주는 소스 연결부(302)와, 드래인 전극(310)과 채널(303)을 연결해주는 드래인 연결부(304)를 더 포함한다.

이러한 트랜지스터를 형성하는 공정 과정에 대하여 간략하게 설명한다.

먼저, 기판(300) 상에 버퍼층 역할을 할 수 있는 제1절연막(301)이 형성된다.

제1절연막(301)이 형성된 기판(300) 상에 금속 산화물 반도체 물질이 형성되고, 이후, 채널(303)이 형성될 영역을 제외한 나머지 영역의 금속 산화물 반도체 물질이 도체화 되어, 소스 연결부(302)와 드래인 연결부(304)가 형성된다.

다음으로, 채널(303)의 폭에 대응되는 폭 만큼의 게이트 절연막 역할을 하는 제2절연막(305)이 형성되고, 그 위에 게이트 전극(306)이 형성된다.

또 다음으로, 층간 절연막 역할을 하는 제3절연막(307)이 형성된다.

이후, 트랜지스터의 소스 전극(308) 및 드래인 전극(310)이 형성된다.

이후, 패시배이션 층(Passivation Layer) 역할을 하는 제4절연막(312)이 형성된다.

도 3의 트랜지스터가 액정표시장치의 화소 내 트랜지스터인 경우, 소스 전극(308) 또는 드래인 전극(310)이 화소 전극(미도시)과 컨택홀(Contact Hole)을 통해 연결될 수 있다.

도 3의 트랜지스터가 유기발광광표시장치의 화소 내 구동 트랜지스터인 경우, 소스 전극(308) 또는 드래인 전극(310)이 유기발광다이오드(OLED)의 제1전극(애노드 전극 또는 캐소드 전극; 미도시)과 컨택홀을 통해 연결될 수 있다.

한편, 전술한 바와 같이, 도 3에 도시된 실시예에 따른 표시장치(100)에 포함된 트랜지스터에서, 소스 연결부(302), 드래인 연결부(304) 및 채널(303)은, 금속 산화물 반도체 물질로 이루어진 일체형 바디(Body)에서 분리되는 부분이다.

여기서, 소스 연결부(302), 드래인 연결부(304)는, 금속 산화물 반도체 물질로 이루어진 일체형 바디가 도체화 되어 형성된 부분일 수 있다.

금속 산화물 반도체 물질은, 일 예로, 징크-옥사이드 계열 물질 또는 인듐을 포함하는 징크-옥사이드 계열 물질일 수 있으며, 더 구체적인 예로서는, IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), IZO(Indium Zinc Oxide) 등 일 수 있다.

실시예에 따른 표시장치(100)에 포함된 트랜지스터에서, 소스 연결부(302), 드래인 연결부(304)는, 금속 산화물 반도체 물질로 이루어진 일체형 바디가 플라즈마 처리 또는 이온도핑 처리에 따라 도체화 되어 형성된 부분일 수 있다.

도 4는 실시예에 따른 표시장치(100)에서 클럭 신호 배선(CSL: Clock Signal Line) 및 연결 패턴(CP: Connection Pattern)의 구조의 일부를 나타낸 평면도이다.

도 4를 참조하면, 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)과 이들과 전기적으로 연결되는 연결 패턴들(CP1, CP2, CP3, CP4)은 서로 직교하는 방향으로 형성될 수 있다.

즉, 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)은 게이트 라인(GL1, GL2, GL3, GL4)이 형성된 방향과 직교하는 방향과 형성되고, 연결 패턴들(CP1, CP2, CP3, CP4)은 게이트 라인(GL1, GL2, GL3, GL4)이 형성된 방향과 동일한 방향으로 형성될 수 있다.

도 4를 참조하면, 연결 패턴들(CP1, CP2, CP3, CP4) 각각에서, 해당 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)과 연결되는 부분의 폭(a)은 나머지 부분의 폭(b)보다는 넓을 수 있다.

즉, 연결 패턴 CP1에서, 해당 클럭 신호 배선 CSL1과 컨택홀(CONT_H: Contact Hole)을 통해 연결되는 부분의 폭(a)은 나머지 부분의 폭(b)보다는 넓을 수 있다. 연결 패턴 CP2에서, 해당 클럭 신호 배선 CSL2와 컨택홀(CONT_H)을 통해 연결되는 부분의 폭(a)은 나머지 부분의 폭(b)보다는 넓을 수 있다. 연결 패턴 CP3에서, 해당 클럭 신호 배선 CSL3과 컨택홀(CONT_H)을 통해 연결되는 부분의 폭(a)은 나머지 부분의 폭(b)보다는 넓을 수 있다. 연결 패턴 CP4에서, 해당 클럭 신호 배선 CSL4와 컨택홀(CONT_H)을 통해 연결되는 부분의 폭(a)은 나머지 부분의 폭(b)보다는 넓을 수 있다.

4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)과 연결 패턴들(CP1, CP2, CP3, CP4)은, 두 지점 이상에서 컨택 홀(CONT_H)을 통해 연결될 수 있다.

도 4의 예시를 참조하면, 클럭 신호 배선 CSL1과 연결 패턴 CP1은, 2개의 지점에서 컨택홀(CONT_H)을 통해 연결될 수 있다. 클럭 신호 배선 CSL2와 연결 패턴 CP2는, 2개의 지점에서 컨택홀(CONT_H)을 통해 연결될 수 있다. 클럭 신호 배선 CSL3과 연결 패턴 CP3은, 2개의 지점에서 컨택홀(CONT_H)을 통해 연결될 수 있다. 클럭 신호 배선 CSL4와 연결 패턴 CP4는, 2개의 지점에서 컨택홀(CONT_H)을 통해 연결될 수 있다.

도 4를 참조하면, 연결 패턴들(CP1, CP2, CP3, CP4) 각각은, 해당 클럭 신호 배선과 해당 게이트 구동 집적회로를 전기적으로 연결하는 경로 상에, 전기적으로 연결되지 않는 적어도 하나의 다른 클럭 신호 배선이 형성된 경우, 전기적으로 연결되지 않는 적어도 하나의 다른 클럭 신호 배선과 캐패시턴스(CAP: Capacitance)를 각각 형성할 수 있다. 여기서, 캐패시턴스(CAP)는, 게이트 구동 집적회로(GIP) 내부의 버퍼(버퍼 트랜지스터)의 사이즈를 커지게 하는 요인이 되는 불필요한 기생 캐패시턴스(Parasite Capacitance)에 해당한다.

즉, 연결 패턴 CP1은, 클럭 신호 배선 CSL1과 게이트 구동 집적회로 GIP1을 전기적으로 연결하는 경로 상에 존재하고 전기적으로 연결되지 않은 3개의 클럭 신호 배선(CSL2, CSL3, CSL4)와 각각 캐패시턴스를 형성할 수 있다.

연결 패턴 CP2는 클럭 신호 배선 CSL2과 게이트 구동 집적회로 GIP2를 전기적으로 연결하는 경로 상에 존재하고 전기적으로 연결되지 않은 2개의 클럭 신호 배선(CSL3, CSL4)와 각각 캐패시턴스를 형성할 수 있다.

연결 패턴 CP3는 클럭 신호 배선 CSL3과 게이트 구동 집적회로 GIP3을 전기적으로 연결하는 경로 상에 존재하고 전기적으로 연결되지 않은 1개의 클럭 신호 배선(CSL4)와 각각 캐패시턴스를 형성할 수 있다.

도 5는 실시예에 따른 표시장치(100)에서 클럭 신호 배선(CSL: Clock Signal Line) 및 연결 패턴(CP: Connection Pattern)의 구조를 나타낸 단면도이다.

전술한 바와 같이, 둘 이상의 클럭 신호 배선(CSL1, CSL2, ... )은, n개의 게이트 라인(GLj, 1≤j≤n)과 연결된 각 화소(P) 내 트랜지스터의 소스-드래인 전극(308, 310)과 동일한 물질로 형성될 수 있다.

또한, 연결 패턴들(CP1, CP2, CP3, CP4)은, 트랜지스터의 게이트 전극과 동일한 물질로 형성될 수 있다.

또한, 둘 이상의 클럭 신호 배선(CSL1, CSL2, ... )은, 연결 패턴들(CP1, CP2, CP3, CP4)이 형성된 층보다 높은 층에 형성되고, 둘 이상의 클럭 신호 배선(CSL1, CSL2, ... ) 각각은 컨택 홀(CONT_H)을 통해 연결 패턴들(CP1, CP2, CP3, CP4) 중 하나와 전기적으로 연결될 수 있다.

이러한 구조적인 특징을 도 4의 A-A' 단면도인 도 5의 예시를 참조하여 살펴본다.

도 5를 참조하면, 기판(300) 상에 제1절연막(301)이 형성되고, 그 위에 게이트 전극(306)과 동일한 물질로 된 연결 패턴(CP1)이 형성된다.

다음으로, 제3절연막(307)이 형성된다.

또 다음으로, 소스-드래인 전극(308, 310)과 동일한 물질로 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)이 서로 이격되어 형성된다.

이때, 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4) 중 하나의 클럭 신호 배선 CSL1만이 연결 패턴 CP1과 컨택홀(CONT_H)을 통해 전기적으로 연결된다.

이와 같이, 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)이 형성된 이후, 제4절연막(312)이 형성된다.

도 5를 참조하면, 소스-드래인 전극(308, 310)과 동일한 물질로 형성된 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)이 게이트 전극(306)과 동일한 물질로 된 연결 패턴(CP1)보다 위에 위치한 것을 확인할 수 있다.

도 6 및 도 7은 실시예에 따른 표시장치(100)에서 클럭 신호 배선(CSL) 및 연결 패턴(CP)의 구조적인 특징과 그에 따른 효과를 설명하기 위한 단면도와 평면도이다.

전술한 바와 같이, 소스-드래인 전극(308, 310)과 동일한 물질로 형성된 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)이 게이트 전극(306)과 동일한 물질로 된 연결 패턴(CP1)보다 위에 위치하기 때문에, 도 6의 (a) 및 (b)에 도시된 바와 같이, 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)의 높이를 H에서 H'(>H)로 높게 해줄 수 있다.

이에 따라, 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)의 저항이 감소할 수 있다.

만약, 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)의 저항을 일정하게 하는 경우, 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)의 높이를 H에서 H'로 높게 하는 대신에, 도 6의 (a) 및 (b)에 도시된 바와 같이, 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)의 폭을 W에서 W'(<W)로 좁게 해줄 수 있다.

전술한 바와 같이, 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)의 높이가 H에서 H'로 높아짐으로써, 이러한 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)의 폭이 W에서 W'로 좁아지게 된 것은, 도 7의 (a) 및 (b)를 통해서도 확인할 수 있다.

4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)의 폭이 W에서 W'로 좁아지게 된 것은, 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)의 저항을 크게 하지 않으면서도, 표시장치(100)의 베젤(Bezel)의 사이즈를 줄일 수 있는 효과를 얻을 수 있다.

이상에서 설명한 바와 같이, 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)은, 도 5에 도시된 바와 같이, 도 3의 트랜지스터의 소스-드래인 전극(308, 310)이 형성될 때 함께 형성됨으로써, 소스-드래인 전극(308, 310)과 동일한 물질로만 형성되는 "단일 배선 구조"로 되어 있을 수도 있다.

이러한 단일 배선 구조와는 다르게, 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)은, 둘 이상의 층으로 형성된 다중 배선 구조(예: 2중막 증착 배선 구조, 3중막 증착 배선 구조, …)를 가질 수도 있다.

이와 같이, 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4) 각각이 다중 배선 구조를 갖는 경우의 일 예로, 2중막 증착 배선 구조, 즉, 이중 배선 구조인 경우, 4개의 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)은, 금속 산화물 반도체가 도체화 된 층과 소스-드래인 물질로 된 층으로 이루어진 이중 배선 구조로 되어 있을 수도 있다. 이는 도 8에 예시적으로 도시한다.

도 8은 실시예에 따른 표시장치(100)에서 클럭 신호 배선 및 연결 패턴의 구조를 나타낸 다른 단면도이다.

도 8을 참조하면, 각 클럭 신호 배선(CSL1, CSL2, CSL3, CSL4)은, 금속 산화물 반도체 물질이 도체화 되어 형성된 제1 클럭 신호 배선 층(810a, 810b, 810c, 810d)과, 제1 클럭 신호 배선 층(810a, 810b, 810c, 810d) 상에 형성되며, 트랜지스터의 소스-드래인 전극(308, 310)과 동일한 물질로 형성된 제2 클럭 신호 배선 층(820a, 820b, 820c, 820d)으로 이루어진 "이중 배선 구조"로 되어 있을 수 있다.

즉, 클럭 신호 배선 CSL1은 제1 클럭 신호 배선 층 810a과 제2 클럭 신호 배선 층 820a으로 이루어져 있고, 클럭 신호 배선 CSL2은 제1 클럭 신호 배선 층 810b와 제2 클럭 신호 배선 층 820b로 이루어져 있으며, 클럭 신호 배선 CSL3은 제1 클럭 신호 배선 층 810c와 제2 클럭 신호 배선 층 820c로 이루어져 있고, 클럭 신호 배선 CSL4는 제1 클럭 신호 배선 층 810d와 제2 클럭 신호 배선 층 820d로 이루어져 있다.

제1 클럭 신호 배선 층(810a, 810b, 810c, 810d)은, 금속 산화물 반도체 물질이 형성된 영역에서 채널(303)의 형성 영역을 제외한 나머지 영역이 도체화 되어 소스 연결부(302)와 드래인 연결부(304)이 형성될 때, 함께 형성될 수 있다.

제2 클럭 신호 배선 층(820a, 820b, 820c, 820d)은, 트랜지스터의 소스-드래인 전극(308, 310)이 형성될 때, 함께 형성될 수 있다.

도 9는 실시예에 따른 표시장치(100)가 액정표시장치(100)인 경우, 화소 구조를 개략적으로 나타낸 도면이다.

도 9를 참조하면, 실시예에 따른 표시장치(100)가 액정표시장치(100)인 경우, 데이터 라인(DLi, )과 게이트 라인(GLj, )이 교차하는 지점에서 각 화소가 형성된다.

도 9를 참조하면, 액정표시장치의 각 화소에는 적어도 하나의 트랜지스터(TR)가 형성된다.

예를 들어, 각 화소 내 트랜지스터(TR)의 소스 전극은 데이터 라인과 연결되고, 각 화소 내 트랜지스터(TR)의 게이트 전극은 게이트 라인과 연결되며, 각 화소 내 트랜지스터(TR)의 드래인 전극은 화소 전극(900)과 연결된다.

도 9의 액정표시장치의 각 화소 내 트랜지스터(TR)는 도 3의 구조를 토대로 형성될 수 있다.

도 10은 실시예에 따른 표시장치(100)가 유기발광표시장치(100)인 경우, 화소 구조를 개략적으로 나타낸 도면이다.

도 10을 참조하면, 실시예에 따른 표시장치(100)가 유기발광표시장치(100)인 경우, 데이터 라인(DLi, )과 게이트 라인(GLj, )이 교차하는 지점에서 각 화소가 형성된다.

도 10을 참조하면, 각 화소에는 적어도 둘 이상의 트랜지스터(T1, T2)가 형성된다.

트랜지스터 T2는 스위칭 트랜지스터(Switching Transistor)로서, 게이트 라인(GLj)을 통해 공급된 스캔 신호(SCAN)에 의해 제어되며, 데이터 라인(DLi)과 N1 노드 사이에 연결된다.

트랜지스터 T2는 게이트 라인(GLj)을 통해 게이트 전극(게이트 노드)에 인가된 스캔 신호(SCAN)에 의해 턴 온 또는 턴 오프 되고, 트랜지스터 T2가 턴 온 된 경우, 데이터 라인(DLi)을 통해 공급된 데이터 전압을 N1 노드에 인가해준다.

트랜지스터 T1은 구동 트랜지스터(Driving Transistor)로서, 트랜지스터 T2에 의해 N1 노드(게이트 전극)에 공급되는 게이트 전압에 의해 제어되며, 구동 전압(VDD)이 공급되는 N3 노드와 유기발광다이오드(N2)의 제1전극(애노드 전극 또는 캐소드 전극)이 연결된 N2 노드 사이에 연결된다.

즉, 트랜지스터 T1는 게이트 전극(게이트 노드; N1)에 인가된 전압(데이터 전압)에 의해 제어되어, N2 노드(소스 또는 드래인 전극)와 연결된 유기발광다이오드(OLED)의 제1전극(애노드 또는 캐소드 전극)으로 전류를 공급한다.

또한, N1 및 N3 노드 사이에는 캐패시터(Cstg)가 연결될 수 있는데, 이 캐패시터(Cstg)는 전달된 데이터 전압(영상 신호 전압)을 한 프레임 시간 동안 유지해주는 역할을 한다.

도 10의 화소 구조는 예시일 뿐, 적어도 하나의 트랜지스터가 더 포함될 수 있고, 경우에 따라서는, 적어도 하나의 캐패시터가 더 포함될 수도 있다.

도 10의 유기발광표시장치의 각 화소 내 트랜지스터(T1, T2)는 도 3의 구조를 토대로 형성될 수 있다.

이상에서 설명한 바와 같이 본 발명의 실시예들에 의하면, 클럭 신호 배선(CLK)의 두께를 두껍게 할 수 있는 만큼 클럭 신호 배선(CLK)의 폭을 줄일 수 있어, 결국에는, 표시패널(110)의 베젤 사이즈를 줄일 수 있다.

또한, 본 발명의 실시예들에 의하면, 클럭 신호 배선(CLK)의 두께를 두껍게 하는 것이 가능해져서, 클럭 신호 배선(CSL)의 저항을 감소시킬 수 있다.

또한, 본 발명의 실시예들에 의하면, 클럭 신호 배선(CSL)과 연결 패턴(CP) 간에 형성된 기생 캐패시턴스(Parasite Capacitance)를 줄여 주어, 결과적으로, 클럭 신호 로드(Clock Signal Load)를 저감시키고, 게이트 구동 집적회로(GIP) 내부의 버퍼(버퍼 트랜지스터)의 사이즈를 줄일 수 있다.

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시장치
110: 표시패널
120: 데이터 구동부
130: 게이트 구동부
140: 타이밍 컨트롤러
CSL: 클럭 신호 배선(Clock Signal Line)
CP: 연결 패턴(Connection Pattern)

Claims

클럭 신호를 전달하는 클럭 신호 배선;
상기 클럭 신호 배선과 다른 방향으로 형성되며, 상기 클럭 신호 배선의 중간 지점과 연결된 연결 패턴; 및
상기 클럭 신호 배선을 통해 전달되는 상기 클럭 신호를 상기 연결 패턴을 통해 입력받아 스캔 신호를 게이트 라인으로 출력하는 게이트 구동 집적회로를 포함하되,
상기 클럭 신호 배선은 표시 패널에 형성된 트랜지스터의 소스-드래인 전극과 동일한 물질로 형성된 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 클럭 신호 배선과 상기 연결 패턴은 서로 직교하는 방향으로 형성된 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 연결 패턴은, 상기 트랜지스터의 게이트 전극과 동일한 물질로 형성된 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 클럭 신호 배선은, 상기 연결 패턴이 형성된 층보다 높은 층에 형성된 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 연결 패턴에서 상기 클럭 신호 배선과 연결되는 부분의 폭은 나머지 부분의 폭보다 넓은 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 클럭 신호 배선과 상기 연결 패턴은, 두 지점 이상에서 컨택 홀을 통해 연결되는 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 연결 패턴은,
해당 클럭 신호 배선과 해당 게이트 구동 집적회로를 전기적으로 연결하는 경로 상에, 전기적으로 연결되지 않는 적어도 하나의 다른 클럭 신호 배선이 형성된 경우,
전기적으로 연결되지 않는 적어도 하나의 다른 클럭 신호 배선과 캐패시턴스를 각각 형성하는 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 트랜지스터는,
소스 전극, 드래인 전극, 게이트 전극 및 채널을 포함하고, 상기 소스 전극과 상기 채널을 연결해주는 소스 연결부와, 상기 드래인 전극과 상기 채널을 연결해주는 드래인 연결부를 더 포함하되,
상기 트랜지스터의 상기 소스 연결부, 상기 드래인 연결부 및 상기 채널은, 금속 산화물 반도체 물질로 이루어진 일체형 바디(Body)에서 분리되는 부분으로서,
상기 소스 연결부 및 상기 드래인 연결부는, 상기 금속 산화물 반도체 물질로 이루어진 상기 일체형 바디가 도체화 되어 형성된 부분인 것을 특징으로 하는 표시장치.
제8항에 있어서,
상기 금속 산화물 반도체 물질은,
징크-옥사이드 계열 물질 또는 인듐을 포함하는 징크-옥사이드 계열 물질인 것을 특징으로 하는 표시장치.
제8항에 있어서,
상기 소스 연결부 및 상기 드래인 연결부는,
상기 금속 산화물 반도체 물질로 이루어진 상기 일체형 바디가 플라즈마 처리 또는 이온도핑 처리에 따라 도체화 되어 형성된 부분인 것을 특징으로 하는 표시장치.
제1항에 있어서,
상기 클럭 신호 배선은 둘 이상의 층으로 형성된 다중 배선 구조인 것을 특징으로 하는 표시장치.
제11항에 있어서,
상기 클럭 신호 배선은,
금속 산화물 반도체 물질이 도체화 되어 형성된 제1 클럭 신호 배선 층과,
상기 제1 클럭 신호 배선 층 상에 형성되며, 상기 트랜지스터의 소스-드래인 전극과 동일한 물질로 형성된 제2 클럭 신호 배선 층으로 이루어진 이중 배선 구조를 갖는 것을 특징으로 하는 표시장치.