JP2731378B2 - トランジスタとその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トランジスタとそ
の製造方法に関し、特にＭＯＳ形の薄膜トランジスタと
その製造方法に関する。

【０００２】

【従来の技術】通信の新世紀が展望されるにつれて、高
精細度システム(HDS:High DefinitionSystem)の開発事
業に関心が集中している実情にある。ＨＤＳは、情報の
捕捉、処理及び送信、受信及び反映等の膨大な分野を包
括する。そしてこのＨＤＳに随伴する先端技術は、連鎖
的に宇宙航空、軍事、教育、医学等の諸分野において、
新しい高付加価値商品の開発・制作に再活用される兆し
である。

【０００３】ディスプレイ分野の開発事業は、ＨＤＳの
求心点の１つをなしている。そしてその先端技術は、携
帯用コンピュータ、ワークステーション、ＨＤＴＶ（高
品位テレビ）に直結されるため、市場展望の明るい分野
となっている。ディスプレイ技術の主流は、薄膜回路内
のトランジスタと液晶の特性を利用した薄膜トランジス
タ(TFT:Thin Film Transistor)−ＬＣＤ(Liquid Crysta
l Display)に焦点が絞られる傾向にある。すでに日本
は、非晶質シリコン薄膜トランジスタ(AmorphousSilico
n TFT) を利用したＴＦＴ−ＬＣＤの技術開発を達成し
て量産段階に突入する情勢にあり、最近行われたシャー
プ（ＳＨＡＲＰ）社及びアメリカのＩＢＭ社間の協商が
これを端的に表している。韓国内の関連会社でも、非晶
質ＴＦＴ工程技術を導入して展開しつつあり、ラップト
ップやノートブックコンピュータ等の携帯用コンピュー
タのフラットパネルディスプレイに非晶質ＴＦＴ工程技
術を優先的に適用しながら、併せてＨＤＴＶ用のディス
プレイに要する技術を蓄積して行く趨勢にある。

【０００４】この一方で、非晶質シリコンＴＦＴに比べ
て優位な性能を多く有する多結晶シリコン薄膜トランジ
スタ(Poly-silicon TFT)への関心も増しているが、その
開発は遅れがちである。即ち、ポリシリコンＴＦＴは特
に、ＣＭＯＳ工程による集積駆動回路の工程を達成でき
るので、ディスプレイパネルの製造工程数の減少につな
がるうえに工程の収率を向上させ、システムの組立単価
を落とすことができる点や、また、高速動作と高移動度
に伴う豊富な電流量により、グレー−スケール・フルカ
ラー(Grey-Scale Full Color) 映像が提供でき、ディス
プレイ画質を向上させる点等、非晶質シリコンＴＦＴよ
りも優位性を多くもつ。このような各種優位性をもつに
も拘わらず開発が遅れているのは、非晶質シリコンＴＦ
Ｔに比べて設備投資が大きいためである。しかしなが
ら、ポリシリコンＴＦＴの本質的な長所のため、素子構
造に対する研究と設備投資は今後ますます増えていく実
情にあると思われる。

【０００５】

【発明が解決しようとする課題】高い移動度及びオン電
流特性を示すポリシリコンＴＦＴにおいてその構造上、
ゲート絶縁膜の厚さは一般的なＭＯＳトランジスタに比
べて非常に薄くなっているので、それによる動作上の問
題が生じることが知られている。即ち、オフ状態でソー
ス−ドレイン領域間を流れる漏洩電流(Leakage Curren
t) が大きいことである。これについて図面を用いて説
明する。

【０００６】図１に示すのは、ノンオフセットゲート(N
on-Offset Gated)構造を有する薄膜トランジスタの断面
図であり、漏洩電流は、この図１のようなノンオフセッ
トゲート構造で顕著に現われる。即ち図１に示す薄膜ト
ランジスタは、ソース及びドレイン領域１０ｂ，ｃがゲ
ート領域１４を用いた自己整合(Self-Align)で形成さ
れ、チャネル領域１０ａとゲート領域１４の長さが一致
する構造である。

【０００７】具体的には、基板１００上にポリシリコン
の活性層１０が設けられ、この活性層１０の上部にゲー
ト絶縁膜１２とゲート領域１４が形成されている。基板
１００は、ガラスや石英等を用いたウェーハ層１０２の
上部に熱的に成長させて熱酸化膜１０１を形成すること
で構成されている。活性層１０は、その領域中のゲート
領域１４下の部分がトランジスタのオンにおけるチャネ
ル領域１０ａとなり、その左右の部分が、イオン注入工
程によりソース領域１０ｂ及びドレイン領域１０ｃとし
て用いられる。これらソース領域１０ｂ及びドレイン領
域１０ｃの形成位置は、ゲート領域１４をマスクとして
イオン注入を実行するため自動的に定まる、いわゆる自
己整合で決定される。形成されたゲート領域１４、ソー
ス領域１０ｂ、及びドレイン領域１０ｃは、それぞれゲ
ート電極、ソース電極、及びドレイン電極と接続され、
ゲート電極及びソース電極は、予め設定された電圧を受
ける。尚、ソース領域１０ｂ及びドレイン領域１０ｃは
便宜上区別するもので、この説明ではＮ形を例としてい
るが、例えばソース領域１０ｂはＰ形トランジスタであ
ればドレイン領域なることは勿論のことである。

【０００８】このような自己整合によるノンオフセット
ゲート構造においては、ソース及びドレイン領域１０
ｂ，ｃに隣接するチャネル領域１０ａがゲート領域１４
と同じ長さなので、ゲート電圧より低いソース電圧が印
加されるオン状態でのオン電流損失は小さくてすむが、
ゲート電圧より高いソース電圧が印加されるオフ状態で
は漏洩電流が大きくなる。即ち、オフ状態においてソー
ス領域１０ｂ又はドレイン領域１０ｃに印加される所定
の電圧は、ゲート領域１４に印加されるターンオフ電圧
より高いので、ソース領域１０ｂ又はドレイン領域１０
ｃからゲート領域１４にかけて垂直電界が発生する。こ
の電界は、ソース領域１０ｂとチャネル領域１０ａの
間、又は、ドレイン領域１０ｃとチャネル領域１０ａの
間に形成された空乏層内にある捕獲キャリアを励起させ
る。そしてその励起エネルギーを受けたキャリアが空乏
層から離脱する結果、ソース領域１０ｂ−ドレイン領域
１０ｃ間に漏洩電流が発生することになる。従って、ゲ
ート領域１４とソース及びドレイン領域１０ｂ，ｃが近
接していると、漏洩電流が多くなる。

【０００９】この図１におけるノンオフセットゲート構
造の漏洩電流改善策として提案されている薄膜トランジ
スタの構造を図２に示している。即ち、オフセットゲー
ト(Offset Gated)構造の薄膜トランジスタで、図２はそ
の断面図である。尚、図１と同じ部分には共通符号を付
してある。

【００１０】この薄膜トランジスタでは、ソース領域１
０ｂとドレイン領域１０ｃとの間のドーピングされてい
ない活性層１０の長さが、ゲート領域１４よりも長い構
造としてある。即ち、オフ状態において発生する漏洩電
流を減少させるために、チャネル領域１０Ａは、その両
側にゲート領域１４をはみ出したオフセット領域１０
ｄ，ｅを有する構造としてある。これらオフセット領域
１０ｄ，ｅによって生成されるオフセット抵抗がオフ状
態における上述の垂直電界作用を弱めるため、ソース領
域１０ｂ−ドレイン領域１０ｃ間の漏洩電流を減少させ
る効果がある。

【００１１】しかし一方で、この図２のオフセットゲー
ト構造を有する薄膜トランジスタはチャネル領域１０Ａ
に余分のオフセット領域１０ｄ，ｅを有するがために、
図１のノンオフセットゲート構造のものに比べてオン電
流のゲート駆動能力で劣ることになる。即ち、オフセッ
ト領域１０ｄ，ｅにより生成されるオフセット抵抗が追
加直列抵抗となるので、ターンオン電流はノンオフセッ
トゲート構造の薄膜トランジスタよりも減少してしま
う。

【００１２】これら図１、図２に示す他にも漏洩電流を
制限する構造は各種提案されているが、それら薄膜トラ
ンジスタの構造は、かなり大がかりな追加工程が発生す
る等の解決課題があり、また、漏洩電流はある程度減少
されるものの、一方でオフセット領域による追加直列抵
抗に起因してオン電流が減少するという一長一短をも
つ。

【００１３】このような従来技術に鑑みるに、オフ状態
においてはオフセットゲート構造の特性を現し、オン状
態においてはノンオフセットゲート構造の特性を現すよ
うな薄膜トランジスタの構造があれば、非常に好ましい
ということになる。そこで本発明では、オフ状態におい
てはオフセットゲート構造の特性をち、オン状態におい
てはノンオフセットゲート構造の特性をもつような薄膜
トランジスタとその製造方法の提供を目的とする。ま
た、追加工程をほとんど要することなくオフ状態での漏
洩電流を効果的に減少させることができる薄膜トランジ
スタ及びその製造方法の提供を目的とする。

【００１４】更に、本発明では、オン電流量をノンオフ
セットゲート構造の薄膜トランジスタのオン電流量より
低下させることなく、且つオフ状態での漏洩電流量を、
オフセットゲート構造の薄膜トランジスタの漏洩電流量
よりもいっそう減少させることができるポリシリコン薄
膜トランジスタを提供することを目的とする。或いは、
オン状態においては十分なゲート駆動能力を有するよう
にオフセット領域が自動的に解消され、オフ状態におい
ては漏洩電流を抑制するようにオフセット領域が自動的
に形成されるような動的ノンオフセットゲート構造のポ
リシリコン薄膜トランジスタを提供することを目的とす
る。或いはまた、一般的なノンオフセット構造のポリシ
リコン薄膜トランジスタの製造工程と互換性を有しなが
ら動作特性改善が可能な薄膜トランジスタ及びその製造
方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】

【００１６】本発明によれば、上記課題を解決する薄膜
トランジスタとして、チャネル領域を間にして形成され
たソース及びドレイン領域と、ゲート絶縁膜を介してチ
ャネル領域上に伸延するゲート領域と、を有してなり、
ゲート領域は、ゲート電圧がオン電圧であればチャネル
領域上の全域がそのオン電圧となり、ゲート電圧がオフ
電圧であればチャネル領域上の中央部分がそのオフ電圧
となると共に該中央部分を挟んで両端部分がソース電圧
となるようにしてあることを特徴とする薄膜トランジス
タを提供する。或いは、チャネル領域を間にして形成さ
れたソース及びドレイン領域と、ゲート絶縁膜を介して
チャネル領域上に伸延するゲート領域と、を有してな
り、ゲート領域は、ゲート電圧がオン電圧であればチャ
ネル領域上の全域がそのオン電圧となり、ゲート電圧が
オフ電圧であればチャネル領域上の中央部分がそのオフ
電圧となると共に該中央部分を挟んで両端部分がソース
電圧となるようにしてあることを特徴とするＭＯＳトラ
ンジスタを提供する。また、本発明では、チャネル領域
を間にして形成されたソース及びドレイン領域と、ゲー
ト絶縁膜を介してチャネル領域上に伸延するゲート領域
と、を有してなり、ゲート領域は、ゲート電圧を受ける
メインゲートと、チャネル領域上でメインゲートと整流
性接合する接合ゲートと、この接合ゲートと整流性接合
し且つソース電圧を受けるサブゲートと、から構成され
ることを特徴とする薄膜トランジスタを提供する。或い
は、チャネル領域を間にして形成されたソース及びドレ
イン領域と、ゲート絶縁膜を介してチャネル領域上に伸
延するゲート領域と、を有してなり、ゲート領域は、ゲ
ート電圧を受けるメインゲートと、チャネル領域上でメ
インゲートと整流性接合する接合ゲートと、この接合ゲ
ートと整流性接合し且つソース電圧を受けるサブゲート
と、から構成されることを特徴とするＭＯＳトランジス
タを提供する。このときのサブゲートは、金属配線を通
してソース領域とオーミックコンタクトさせておけばよ
い。

【００１７】より具体的には、ポリシリコンのチャネル
領域を間にして形成されたソース及びドレイン領域と、
ゲート絶縁膜を介してチャネル領域上に伸延するゲート
領域と、を有してなり、ゲート領域は、ゲート電圧を受
けるＰ形のメインゲートと、チャネル領域上でメインゲ
ートと接合するＮ形の接合ゲートと、この接合ゲートと
接合し且つソース電圧を受けるＰ形のサブゲートと、か
らなるＰＮＰ接合形であることを特徴とするＮ形ポリシ
リコン薄膜トランジスタを提供する。また、ポリシリコ
ンのチャネル領域を間にして形成されたソース及びドレ
イン領域と、ゲート絶縁膜を介してチャネル領域上に伸
延するゲート領域と、を有してなり、ゲート領域は、ゲ
ート電圧を受けるＮ形のメインゲートと、チャネル領域
上でメインゲートと接合するＰ形の接合ゲートと、この
接合ゲートと接合し且つソース電圧を受けるＮ形のサブ
ゲートと、からなるＮＰＮ接合形であることを特徴とす
るＰ形ポリシリコン薄膜トランジスタを提供する。更
に、チャネル領域を間にして形成されたソース及びドレ
イン領域と、ゲート絶縁膜を介してチャネル領域上に伸
延するゲート領域と、を有してなり、ゲート領域は、ゲ
ート電圧を受けるＰ形のメインゲートと、チャネル領域
上でメインゲートと接合するＮ形の接合ゲートと、この
接合ゲートと接合し且つソース電圧を受けるＰ形のサブ
ゲートと、からなるＰＮＰ接合形であることを特徴とす
るＮ形アモルファスシリコン薄膜トランジスタを提供す
る。

【００１８】このようなトランジスタの製造方法として
本発明では、活性層上にゲート絶縁膜及びゲート領域を
形成する工程と、異なるパターンのマスクを用いて異な
る導電形の不純物注入を実施し、その一方の導電形不純
物注入で接合ゲートを前記ゲート領域に形成すると共に
該接合ゲートと同じ導電形のソース及びドレイン領域を
前記活性層に自己整合で形成し、また他方の導電形不純
物注入で同じ導電形のメインゲート及びサブゲートを前
記接合ゲートとそれぞれ整流性接合をなすようにして前
記ゲート領域に形成する工程と、前記サブゲート及びソ
ース領域を電気的に接続する工程と、を含むことを特徴
とする製造方法を提供する。

【００１９】また、基板上に形成した活性層にゲート絶
縁膜を形成する工程と、そのゲート絶縁膜上にゲート領
域を形成する工程と、該ゲート領域におけるメインゲー
ト及びサブゲートの形成部分に第１フォトレジストパタ
ーンを形成する工程と、該第１フォトレジストパターン
形成後に前記活性層及びゲート領域へ第１導電形イオン
を注入してソース及びドレイン領域と接合ゲートを形成
する工程と、前記第１フォトレジストパターンを除去す
る工程と、前記第１導電形イオンを注入した部分に第２
フォトレジストパターンを形成する工程と、該第２フォ
トレジストパターン形成後に前記ゲート領域へ第２導電
形イオンを注入してメインゲート及びサブゲートを形成
する工程と、前記第２フォトレジストパターンを除去す
る工程と、を含むことを特徴とする薄膜トランジスタの
製造方法を提供する。この場合、ソース領域に対するコ
ンタクトエッチングを施して該ソース領域とサブゲート
を金属配線する工程を更に実施してオーミックコンタク
トをとるようにできる。より具体的には、基板上に形成
した活性層にゲート絶縁膜を形成する工程と、そのゲー
ト絶縁膜上にゲート領域を形成する工程と、該ゲート領
域におけるメインゲート及びサブゲートの形成部分に第
１フォトレジストパターンを形成する工程と、該第１フ
ォトレジストパターン形成後に前記活性層及びゲート領
域へＮ形不純物を注入してソース及びドレイン領域と接
合ゲートを形成する工程と、前記第１フォトレジストパ
ターンを除去する工程と、前記Ｎ形不純物を注入した部
分に第２フォトレジストパターンを形成する工程と、該
第２フォトレジストパターン形成後に前記ゲート領域へ
Ｐ形不純物を注入してメインゲート及びサブゲートを形
成する工程と、前記第２フォトレジストパターンを除去
する工程と、を含むことを特徴とするＮ形ポリシリコン
薄膜トランジスタの製造方法を提供する。

【００２０】更に、酸化膜を有する基板に形成した活性
層上にゲート絶縁膜を形成する工程と、そのゲート絶縁
膜上にゲート領域を形成する工程と、該ゲート領域にお
けるメインゲート及びサブゲートの形成部分にフォトマ
スキングをして前記活性層及びゲート領域へ第１導電形
イオンを注入し、ソース及びドレイン領域と接合ゲート
を形成する工程と、該第１導電形イオンを注入した部分
にフォトマスキングをして前記ゲート領域へ第２導電形
イオンを注入し、メインゲート及びサブゲートを形成す
る工程と、該第２導電形イオンの注入工程後に絶縁酸化
膜を形成してコンタクトエッチングし電極形成を行う工
程と、を含むことを特徴とする薄膜トランジスタの製造
方法を提供する。

【００２１】

【発明の実施の形態】次に、本発明の実施形態を説明す
る。尚、図中の共通部分あるいは同じ機能をもつ部分に
は、同じか又は類似の参照符号を付して説明する。

【００２２】以下の説明においては特定詳細を掲げて詳
しく説明するが、当該技術分野で通常の知識を有する者
であれば、そのような特定事項に限らずとも本発明の実
施が可能であることは容易に理解できる。また、本分野
でよく知られた素子の基本的な物性や接合の特性、動作
等は適宜説明を略するものとする。

【００２３】本発明のトランジスタ素子には、非晶質シ
リコン又は多結晶シリコンの両方をその材料として使用
することができ、また、本発明は薄膜トランジスタだけ
でなく、比較的短チャネルを有する一般的なＭＯＳトラ
ンジスタにも適用可能である。また、不純物イオンの注
入によってＮ形トランジスタやＰ形トランジスタを選択
的に製造することも、１基板上にＮ形及びＰ形トランジ
スタを同時に形成するＣＭＯＳ構造にも適用することが
できる。本実施形態では一例として、Ｎ形の薄膜トラン
ジスタについて説明する。

【００２４】図３Ａ，Ｂには、この実施形態における薄
膜トランジスタの平面及び断面構造図を示してある。図
３Ａの平面図を参照すると、メインゲート１４ｃ、接合
ゲート１４ａ，ｂ、そしてサブゲート１４ｄが、ゲート
絶縁膜１２（図３Ｂ）上に同一層として形成されてい
る。メインゲート１４ｃは平面的にＴ字状を呈し、また
サブゲート１４ｄは平面的に長方形状を呈する。接合ゲ
ート１４ａ，ｂは平面的にＵ字状を呈して互いにつなが
っている。但し、接合ゲート１４ａ，ｂは平面的に正方
形状を呈するようにも形成可能である。サブゲート１４
ｄは、金属配線を通じてソース領域１０ｂと非整流性接
触、即ちオーミックコンタクト(Ohmic Contact) されて
いる。

【００２５】このゲート絶縁膜１２上に形成されたゲー
ト領域１４は、サブゲート１４ｄ、メインゲート１４
ｃ、そして、メインゲート１４ｃとサブゲート１４ｄと
の間で整流性接合を作る接合ゲート１４ａ，ｂを含むこ
とが分かる。つまり本実施形態の場合、メインゲート１
４ｃ及びサブゲート１４ｄがＰ形に、接合ゲート１４
ａ，ｂがＮ形にそれぞれドーピングされているので、メ
インゲート１４ｃ−接合ゲート１４ａ，ｂ−サブゲート
１４ｄの順でＰ−Ｎ−Ｐの整流性接合層となっている。

【００２６】ソース領域１０ｂ及びドレイン領域１０
ｃ、メインゲート１４ｃ及び接合ゲート１４ａ，ｂの断
面構造は、図３Ａ中の断面線（一点鎖線）に沿ってみた
図３Ｂに現れている。図３Ｂを参照すると、活性層１０
は、チャネル領域の両側にソース領域１０ｂ及びドレイ
ン領域１０ｃがそれぞれ形成され、そのチャネル領域上
部にゲート絶縁膜１２が形成されている。ゲート絶縁膜
１２の上部には、同一層に形成されたメインゲート１４
ｃ及びその両側の接合ゲート１４ａ，ｂが位置してい
る。活性層１０に形成されるチャネル長は、オン状態で
ゲート長Ｌ２と等しくなる。そして、オフ状態では、ゲ
ート長Ｌ２からメインゲート１４ｃのゲート長Ｌ１を引
いた残り、即ち接合ゲート１４ａ，ｂのゲート長Ｌ２−
Ｌ１がオフセット領域を形成する。つまり、オフ状態に
おけるチャネル長はＬ１で、オン状態におけるチャネル
長はＬ２である。

【００２７】これについて具体的に説明する。まず、図
３から分かるように一番大きな特徴は、チャネル領域上
のゲート部分がＮＰＮ接合の分割構造になっていること
にある。即ち、このゲート部分において、Ｎ＋ドーピン
グした接合ゲート（Ｎ＋ゲート）１４ａ，ｂは、ソース
及びドレイン領域１０ｂ，ｃに近接した両端部に形成さ
れている。そして、接合ゲート１４ａ，１４ｂに挟まれ
たメインゲート１４ｃはＰ＋ドーピングしたＰ＋ゲート
であり、また、サブゲート１４ｄもＰ＋ゲートである。
このゲート領域構造では、メインゲート１４ｃにゲート
電圧が提供され、サブゲート１４ｄにはソース電圧が提
供される。

【００２８】ソース電圧がゲート電圧より高くなるオフ
状態（Ｖｓ＞Ｖｇ）においては、サブゲート１４ｄと接
合ゲート１４ａ，ｂのＰＮ接合が順方向バイアスされる
ので、ソース電圧は接合ゲート１４ａ，ｂまで伝わるこ
とになる。と同時に、接合ゲート１４ａ，ｂとメインゲ
ート１４ｃのＰＮ接合は逆方向バイアスされることにな
るので、ソース電圧がメインゲート１４ｃまで伝わるこ
とはない。即ち、整流性接合では一方向に抵抗性が小さ
ければその逆方向では抵抗性が非常に大きくなる。

【００２９】このように、ゲート電圧がオフ電圧となり
トランジスタがオフ状態になるときには逆方向バイアス
されたＰＮ接合によって、メインゲート１４ｃはオフ電
圧となる一方、その両端の接合ゲート１４ａ，ｂはほぼ
ソース電圧を受けることになるので、ソース領域１０ｂ
又はドレイン領域１０ｃとゲート領域１４との垂直電界
は格段に減少する。従って、キャリアに対する励起エネ
ルギーは非常に小さくなるので、漏洩電流をほぼ抑制す
ることができる。つまり、漏洩電流を抑制するために、
オフ状態においては自動的に前述の図２同様のオフセッ
トゲート構造が設定されるのである。このときのオフセ
ット領域は、ソース及びドレイン両側合わせて接合ゲー
ト１４ａ，ｂのゲート長Ｌ２−Ｌ１であり、片側に（Ｌ
２−Ｌ１）／２ずつの範囲で設定される。

【００３０】ゲート電圧がソース電圧より高くなるオン
状態（Ｖｇ＞Ｖｓ）においては、メインゲート１４ｃと
接合ゲート１４ａ，ｂのＰＮ接合が順方向バイアスされ
ることになるので、ゲート電圧が接合ゲート１４ａ，ｂ
まで伝わることになる。同時に、接合ゲート１４ａ，ｂ
とサブゲート１４ｄのＰＮ接合は逆方向バイアスになる
ので、ゲート電圧がサブゲート１４ｄへ伝わることはな
い。従って、オフ状態で生成されたオフセット領域は自
動的に解消されてチャネル領域上のゲート部分はすべて
オン電圧となり、前述の図１同様のノンオフセットゲー
ト構造が設定される。即ち、オフセット領域による追加
直列抵抗は解消され、駆動能力が格段に高まることにな
る。

【００３１】図４Ａ，Ｂ，Ｃに、本実施形態の薄膜トラ
ンジスタ製造工程を順に示す。また図５Ａ，Ｂに、図４
の工程で使用するフォトレジストのパターンを示してあ
る。ここに示す製造工程は、低温プロセスを利用して２
ミクロンの接合ゲートを有するＴＦＴをポリシリコン薄
膜で製造する例である。その工程は、ゲート用のＮ＋及
びＰ＋イオン注入のフォトリソグラフィプロセスを除い
ては、従来のノンオフセットゲート構造をもつ素子の製
造工程と共通である。

【００３２】図４Ａに示す工程は、成長酸化膜を有する
基板上の活性層１０にゲート絶縁膜１２を形成し、その
ゲート絶縁膜１２上にゲート領域１４を形成する工程で
ある。尚、図示を省略しているが、活性層１０の下部に
は前述の図１と同じような基板１００があるのは勿論で
ある。基板１００としては例えば、非晶質、単結晶又は
多結晶のシリコンウェーハ層１０２を用い、該ウェーハ
層１０２の上部に熱的成長させた酸化膜１０１を形成し
て使用可能である。本実施形態では、５０００Åの熱的
成長酸化膜を形成したシリコンウェーハを試作基板とし
て使用し、その基板上に、１０００Åでノンドーピング
の非晶質シリコン層を５５０℃のＬＰＣＶＤで形成し活
性層１０としている。

【００３３】非晶質シリコンの活性層１０は、６００℃
でアニールをかけることにより結晶化し、多結晶シリコ
ンに変化する。そして、このシリコン層とした活性層１
０の上に、１０００Åの同じ厚さでゲート絶縁膜１２及
びポリシリコンのゲート領域１４の各層を形成した後に
パターニングする。これにより、図４Ａに図示の構造が
得られる。つまり、図４Ａの工程におけるゲートパター
ニングまでの工程は既存のノンオフセットゲート構造を
もつ素子の工程順と同じであり、互換性があることが分
かる。尚、活性層１０としては、この他にも非晶質シリ
コンに水素添加したものを用いたりすることが勿論可能
である。

【００３４】図４Ｂの工程は、接合ゲート１４ａ，ｂ
と、ソース領域１０ｂ及びドレイン領域１０ｃを作成す
るために、ゲート領域１４におけるメインゲート１４ｃ
とサブゲート１４ｄを作成する部分にフォトレジストパ
ターン４０を形成した後、Ｎ形イオンを高濃度注入する
工程である。Ｐ形の薄膜トランジスタを製造する場合に
は、この工程でＰ形イオンを高濃度注入することになる
（図中カッコ内）。このときのフォトレジストパターン
４０の平面レイアウトについては図５Ａに示してある。
図５Ａにおいて、斜線領域がフォトレジストパターン４
０で、図３Ａと同形状のメインゲート１４ｃ及びサブゲ
ート１４ｄを覆っていることが分かる。

【００３５】Ｎ形イオン注入後は、フォトレジストパタ
ーン４０が除去工程により除去されて図４Ｂの工程が終
了し、接合ゲート１４ａ，ｂとソース領域１０ｂ及びド
レイン領域１０ｃが完成している。この工程においてソ
ース領域１０ｂ及びソース領域１０ｃは、前述の図１の
場合同様にして、ゲート領域１４の長さに従う自己整合
で形成される。

【００３６】図４Ｃの工程では、ゲート領域１４におけ
るメインゲート１４ｃとサブゲート１４ｄを作成するた
めに、図４Ｂの工程によるＮ＋イオン注入部分をフォト
レジストパターン４１で保護した後、Ｐ形イオンを高濃
度注入する。Ｐ形の薄膜トランジスタを製造する場合に
は、この工程でＮ形イオンが高濃度注入される（図中カ
ッコ内）。このときのフォトレジストパターン４１の平
面レイアウトについては図５Ｂに示してある。図５Ｂに
おいて、斜線領域がフォトレジストパターン４１で、図
３Ａと同形状の接合ゲート１４ａ，ｂ、ソース領域１０
ｂ及びドレイン領域１０ｃを覆っていることが分かる。

【００３７】Ｐ形イオン注入後は、フォトレジストパタ
ーン４１が除去工程により除去されて図４Ｃの工程が終
了し、メインゲート１４ｃ及びサブゲート１４ｄが完成
する。

【００３８】このＮ形、Ｐ形つまり第１、第２導電形イ
オンを注入するために第１、２フォトレジストパターン
４０，４１を形成する各工程等としては、フォトマスキ
ング作業も使用可能である。

【００３９】図４Ｃの工程以降には、露出領域保護のた
めの絶縁酸化層を形成し、６００℃で２０時間、ドーパ
ント・アクチベーション・アニールを実施して注入イオ
ンを活性化させた後、コンタクトエッチングとアルミニ
ウム電極配線を遂行する。これら工程も、既存の薄膜ト
ランジスタの工程と同様である。但し、本実施形態にお
いては、電極等の形成時にソース領域１０ｂとサブゲー
ト１４ｄとの接続を行う。

【００４０】図４に示す製造工程による図３の薄膜トラ
ンジスタは、ノンオフセットゲート構造を有する。この
ようなポリシリコン薄膜トランジスタは、ターンオン動
作では十分なゲート駆動能力を有するようにオフセット
領域が自動的に解消する一方、ターンオフ動作では漏洩
電流を抑制するようにオフセット領域が自動的に生成さ
れる。

【００４１】次に図６〜９に示すグラフを参照して、本
実施形態の薄膜トランジスタの各種特性を説明する。

【００４２】図６は、オン及びオフ状態においてゲート
領域１４内の電荷分布をシミュレーションしたグラフ
で、上側がオン状態のグラフであり、下側がオフ状態の
グラフである。このシミュレーション結果から、ゲート
電圧がオン電圧の場合には接合ゲート１４ａ，ｂまでそ
のオン電圧が伝わる一方、オフ電圧の場合にはメインゲ
ート１４ｃのみがそのオフ電圧となることが確認でき
る。結果的に、接合ゲート１４ａ，ｂがオフ状態におい
てゲート長を減少させ、これに対応するチャネル領域の
部分がオフセット領域として動作することが示されてい
る。

【００４３】図７は、縦軸を電界とし、横軸をチャネル
領域の長さとしたグラフを示し、実線で示すのが従来の
ノンオフセットゲート構造ＴＦＴのグラフで、点線で示
すのが本実施形態における接合ゲート構造ＴＦＴのグラ
フである。本実施形態の薄膜トランジスタにおいては、
オフ状態の最大電界が従来の半分以下になっていること
が示されており、従って、本実施形態による薄膜トラン
ジスタの漏洩電流は従来のノンオフセットゲート構造の
場合よりも格段に減少することが分かる。

【００４４】図８を参照すると、オン状態での電流特性
が分かるように、チャネル長−電子密度の関係を示すグ
ラフが図示されており、実線が本実施形態のＴＦＴで、
点線が従来のオフセットゲート構造ＴＦＴである。この
図８中の例えば１Ｅ１８は１×１０¹⁸を表している。本
実施形態の薄膜トランジスタにおけるオン状態でのチャ
ネル周りの電子密度は、従来のオフセットゲート構造に
比べて２等級上がっており、これは即ち１００倍程多い
ことを示し、ノンオフセット構造におけるオン特性に匹
敵している。つまり、本実施形態の薄膜トランジスタの
オン電流は、ノンオフセットゲート構造のオン電流に匹
敵することになる。

【００４５】図９は、縦軸にドレイン電流を、横軸にゲ
ート電圧をとったグラフであり、実線が本実施形態のＴ
ＦＴ、点線がノンオフセットゲート構造ＴＦＴを示す。
このグラフで分かるように、本実施形態の薄膜トランジ
スタにおけるオン電流は、ノンオフセットゲート構造の
オン電流に匹敵していることがドレイン電流から明確に
把握できる。一方で、ゲート電圧がオフ電圧となる場合
には、Ｎ形ＭＯＳトランジスタでみると、本実施形態に
おける方がノンオフセットゲート構造に比べて格段に漏
洩電流が少ないことが分かる。即ち、本実施形態におけ
る漏洩電流は、−２０ボルトのオフ電圧においてノンオ
フセットゲート構造の漏洩電流よりも１００倍少ない。
また、Ｐ形ＭＯＳトランジスタでみると、本実施形態に
おける漏洩電流はオフ電圧全般において増加しないこと
が分かる。即ち、本実施形態の構造によれば、Ｐ形ＭＯ
Ｓ素子における５ボルト程度のドレイン電圧では、正孔
の低移動度の故に漏洩電流を増加させるに至らない。こ
のように、オン／オフ電流比特性において、従来より格
段に向上している。

【００４６】上記実施形態では添付図面を参照して本発
明の一例を説明したが、本発明の技術的思想の範囲内に
おいてその他にも多様な形態が可能であることは、特に
説明するまでもなく明らかである。例えば、材質面では
非晶質シリコンや多結晶シリコンを使用することがで
き、また、薄膜トランジスタだけでなく比較的短チャネ
ルの一般的なＭＯＳトランジスタにも適用することがで
きる。或いは、不純物イオンの注入によってＮ形とＰ形
のトランジスタを選択的に製造可能であるし、１基板上
にＮ形及びＰ形トランジスタを同時に形成するＣＭＯＳ
構造にも適用することができる。更に、ゲート領域の形
状やチャネル長、そして製造工程順は場合に応じて適宜
多様に変更することができる。例えば、メインゲートと
接合ゲートは、漏洩電流を抑制する目的を考えれば、チ
ャネル領域上でメインゲートの片側に接合ゲートを接続
した構造等とすることも可能であり、また、図４Ｂと図
４Ｃの工程は逆順にしてもよい。

【００４７】

【発明の効果】本発明によれば、オフ状態においてはオ
フセットゲート構造の特性をもち且つオン状態において
はノンオフセットゲート構造の特性をもつ薄膜トランジ
スタが提供される。即ち、ＰＮ接合ゲートを有する本発
明の薄膜トランジスタは、オン電流がノンオフセットゲ
ート構造におけるオン電流に匹敵する一方で、漏洩電流
はほとんど流さないという効果をもち、オン／オフ電流
比特性が格段に向上している。しかも、その製造工程
は、一般的なノンオフセットゲート構造をもつ薄膜トラ
ンジスタの製造工程と互換性があり、パターンの全く異
なるような新たなマスクの追加を必要とせずにすむの
で、コスト的に非常に有利である。

【図面の簡単な説明】

【図１】ノンオフセットゲート構造をもつ薄膜トランジ
スタの断面図。

【図２】オフセットゲート構造をもつ薄膜トランジスタ
の断面図。

【図３】分図Ａは本発明の実施形態における薄膜トラン
ジスタの平面図、分図Ｂは分図Ａに示す薄膜トランジス
タの要部断面図。

【図４】図３に示す薄膜トランジスタの製造工程を説明
する工程図。

【図５】図４の製造工程で使用するフォトレジストパタ
ーンの形状を示す平面面。

【図６】本発明の実施形態における薄膜トランジスタの
特性を示す、縦軸を電位、横軸をゲート長としたグラ
フ。

【図７】本発明の実施形態における薄膜トランジスタの
特性を示す、縦軸を電界、横軸をチャネル長としたグラ
フ。

【図８】本発明の実施形態における薄膜トランジスタの
特性を示す、縦軸を電子密度、横軸をチャネル長とした
グラフ。

【図９】本発明の実施形態における薄膜トランジスタの
特性を示す、縦軸をドレイン電流、横軸をゲート電圧と
したグラフ。

【符号の説明】

１０ 活性層 １０ｂ ソース領域（ドレイン領域） １０ｃ ドレイン領域（ソース領域） １２ ゲート絶縁膜 １４ ゲート領域 １４ａ，ｂ 接合ゲート（Ｎ＋ゲート） １４ｃ メインゲート（Ｐ＋ゲート） １４ｄ サブゲート（Ｐ＋ゲート）

フロントページの続き (56)参考文献 特開 平２−246160（ＪＰ，Ａ) 特開 平４−111469（ＪＰ，Ａ) 特開 昭58−7871（ＪＰ，Ａ) 特開 平１−276766（ＪＰ，Ａ)

Claims (52)

(57)【特許請求の範囲】
1. 【請求項１】 チャネル領域を間にして形成されたソー
   ス及びドレイン領域と、ゲート絶縁膜を介してチャネル
   領域上に伸延するゲート領域と、を有してなり、ゲート
   領域は、ゲート電圧を受けるメインゲートと、チャネル
   領域上でメインゲートと整流性接合する接合ゲートと、
   この接合ゲートと整流性接合し且つソース電圧を受ける
   サブゲートと、から構成されることを特徴とする薄膜ト
   ランジスタ。
2. 【請求項２】 当該薄膜トランジスタがＮＭＯＳ形であ
   り、メインゲート−接合ゲート−サブゲートの整流性接
   合がＰ−Ｎ−Ｐ接合となる請求項１記載の薄膜トランジ
   スタ。
3. 【請求項３】 当該薄膜トランジスタがＰＭＯＳ形であ
   り、メインゲート−接合ゲート−サブゲートの整流性接
   合がＮ−Ｐ−Ｎ接合となる請求項１記載の薄膜トランジ
   スタ。
4. 【請求項４】 サブゲートは、金属配線を通してソース
   領域とオーミックコンタクトする請求項１〜３のいずれ
   か１項に記載の薄膜トランジスタ。
5. 【請求項５】 チャネル領域に非晶質シリコンが用いら
   れる請求項１〜４のいずれか１項に記載の薄膜トランジ
   スタ。
6. 【請求項６】 チャネル領域に、非晶質シリコンをアニ
   ールすることにより形成した多結晶シリコンが用いられ
   る請求項１〜４のいずれか１項に記載の薄膜トランジス
   タ。
7. 【請求項７】 成長酸化膜を有する基板上に形成した非
   晶質シリコンをアニールした多結晶シリコンを用いる請
   求項６記載の薄膜トランジスタ。
8. 【請求項８】 オン状態でのチャネル長がチャネル領域
   上のゲート領域のゲート長に等しい請求項１〜７のいず
   れか１項に記載の薄膜トランジスタ。
9. 【請求項９】 オフ状態においてチャネル領域上の接合
   ゲートのゲート長に従いオフセット領域が設定される請
   求項８記載の薄膜トランジスタ。
10. 【請求項１０】 メインゲートとサブゲートは同じ導電
    形である請求項１記載の薄膜トランジスタ。
11. 【請求項１１】 接合ゲートの導電形はソース領域の導
    電形と同じである請求項１又は請求項１０記載の薄膜ト
    ランジスタ。
12. 【請求項１２】 接合ゲートの導電形はドレイン領域の
    導電形と同じである請求項１又は請求項１０記載の薄膜
    トランジスタ。
13. 【請求項１３】 サブゲートは接合ゲートによってメイ
    ンゲートと離隔形成されている請求項１記載の薄膜トラ
    ンジスタ。
14. 【請求項１４】 メインゲート、接合ゲート、及びサブ
    ゲートはゲート絶縁膜上に同一層として形成されている
    請求項１３記載の薄膜トランジスタ。
15. 【請求項１５】 サブゲートは長方形状の平面形状を呈
    する請求項１４記載の薄膜トランジスタ。
16. 【請求項１６】 接合ゲートはＵ字状の平面形状を呈す
    る請求項１５記載の薄膜トランジスタ。
17. 【請求項１７】 接合ゲートは正方形状の平面形状を呈
    する請求項１５記載の薄膜トランジスタ。
18. 【請求項１８】 メインゲートはＴ字状の平面形状を呈
    する請求項１４〜１７のいずれか１項に記載の薄膜トラ
    ンジスタ。
19. 【請求項１９】 接合ゲートは、Ｎ形イオンを高濃度注
    入して形成されている請求項１３〜１８のいずれか１項
    に記載の薄膜トランジスタ。
20. 【請求項２０】 接合ゲートは、Ｐ形イオンを高濃度注
    入して形成されている請求項１３〜１８のいずれか１項
    に記載の薄膜トランジスタ。
21. 【請求項２１】 基板上に形成した活性層にゲート絶縁
    膜を形成する工程と、そのゲート絶縁膜上にゲート領域
    を形成する工程と、該ゲート領域におけるメインゲート
    及びサブゲートの形成部分に第１フォトレジストパター
    ンを形成する工程と、該第１フォトレジストパターン形
    成後に前記活性層及びゲート領域へ第１導電形イオンを
    注入してソース及びドレイン領域と接合ゲートを形成す
    る工程と、前記第１フォトレジストパターンを除去する
    工程と、前記第１導電形イオンを注入した部分に第２フ
    ォトレジストパターンを形成する工程と、該第２フォト
    レジストパターン形成後に前記ゲート領域へ第２導電形
    イオンを注入してメインゲート及びサブゲートを形成す
    る工程と、前記第２フォトレジストパターンを除去する
    工程と、を含むことを特徴とする薄膜トランジスタの製
    造方法。
22. 【請求項２２】 第１導電形イオンがＮ形不純物イオン
    である請求項２１記載の製造方法。
23. 【請求項２３】 第２導電形イオンがＰ形不純物イオン
    である請求項２２記載の製造方法。
24. 【請求項２４】 第１導電形イオンがＰ形不純物イオン
    である請求項２１記載の製造方法。
25. 【請求項２５】 第２導電形イオンがＮ形不純物イオン
    である請求項２４記載の製造方法。
26. 【請求項２６】 ソース領域に対するコンタクトエッチ
    ングを施して該ソース領域とサブゲートを金属配線する
    工程を更に実施する請求項２１記載の製造方法。
27. 【請求項２７】 基板上に非晶質シリコンを形成した後
    にアニールして多結晶シリコンとすることで活性層を形
    成する請求項２１〜２６のいずれか１項に記載の製造方
    法。
28. 【請求項２８】 第１導電形イオンの注入工程による接
    合ゲートは、第２導電形イオンの注入工程によるメイン
    ゲートとサブゲートとの間に位置して整流性接合を形成
    する請求項２１記載の製造方法。
29. 【請求項２９】 製造される薄膜トランジスタがＮＭＯ
    Ｓ形で、整流性接合がＰＮＰ接合となる請求項２８記載
    の製造方法。
30. 【請求項３０】 製造される薄膜トランジスタがＰＭＯ
    Ｓ形で、整流性接合がＮＰＮ接合となる請求項２８記載
    の製造方法。
31. 【請求項３１】 ポリシリコンのチャネル領域を間にし
    て形成されたソース及びドレイン領域と、ゲート絶縁膜
    を介してチャネル領域上に伸延するゲート領域と、を有
    してなり、ゲート領域は、ゲート電圧を受けるＰ形のメ
    インゲートと、チャネル領域上でメインゲートと接合す
    るＮ形の接合ゲートと、この接合ゲートと接合し且つソ
    ース電圧を受けるＰ形のサブゲートと、からなるＰＮＰ
    接合形であることを特徴とするＮ形ポリシリコン薄膜ト
    ランジスタ。
32. 【請求項３２】 ポリシリコンのチャネル領域を間にし
    て形成されたソース及びドレイン領域と、ゲート絶縁膜
    を介してチャネル領域上に伸延するゲート領域と、を有
    してなり、ゲート領域は、ゲート電圧を受けるＮ形のメ
    インゲートと、チャネル領域上でメインゲートと接合す
    るＰ形の接合ゲートと、この接合ゲートと接合し且つソ
    ース電圧を受けるＮ形のサブゲートと、からなるＮＰＮ
    接合形であることを特徴とするＰ形ポリシリコン薄膜ト
    ランジスタ。
33. 【請求項３３】 チャネル領域を間にして形成されたソ
    ース及びドレイン領域と、ゲート絶縁膜を介してチャネ
    ル領域上に伸延するゲート領域と、を有してなり、ゲー
    ト領域は、ゲート電圧を受けるＰ形のメインゲートと、
    チャネル領域上でメインゲートと接合するＮ形の接合ゲ
    ートと、この接合ゲートと接合し且つソース電圧を受け
    るＰ形のサブゲートと、からなるＰＮＰ接合形であるこ
    とを特徴とするＮ形アモルファスシリコン薄膜トランジ
    スタ。
34. 【請求項３４】 チャネル領域を間にして形成されたソ
    ース及びドレイン領域と、ゲート絶縁膜を介してチャネ
    ル領域上に伸延するゲート領域と、を有してなり、ゲー
    ト領域は、ゲート電圧を受けるメインゲートと、チャネ
    ル領域上でメインゲートと整流性接合する接合ゲート
    と、この接合ゲートと整流性接合し且つソース電圧を受
    けるサブゲートと、から構成されることを特徴とするＭ
    ＯＳトランジスタ。
35. 【請求項３５】 当該ＭＯＳトランジスタがＮＭＯＳ形
    であり、メインゲート−接合ゲート−サブゲートの整流
    性接合がＰ−Ｎ−Ｐ接合となる請求項３４記載のＭＯＳ
    トランジスタ。
36. 【請求項３６】 当該ＭＯＳトランジスタがＰＭＯＳ形
    であり、メインゲート−接合ゲート−サブゲートの整流
    性接合がＮ−Ｐ−Ｎ接合となる請求項３４記載のＭＯＳ
    トランジスタ。
37. 【請求項３７】 サブゲートは、金属配線によりソース
    領域とオーミックコンタクトする請求項３４〜３６のい
    ずれか１項に記載のＭＯＳトランジスタ。
38. 【請求項３８】 オン状態でのチャネル長がチャネル領
    域上のゲート領域のゲート長に等しい請求項３４〜３７
    のいずれか１項に記載のＭＯＳトランジスタ。
39. 【請求項３９】 オフ状態においてチャネル領域上の接
    合ゲートのゲート長に従いオフセット領域が設定される
    請求項３８記載のＭＯＳトランジスタ。
40. 【請求項４０】 メインゲートとサブゲートは同じ導電
    形である請求項３４記載のＭＯＳトランジスタ。
41. 【請求項４１】 基板上に形成した活性層にゲート絶縁
    膜を形成する工程と、そのゲート絶縁膜上にゲート領域
    を形成する工程と、該ゲート領域におけるメインゲート
    及びサブゲートの形成部分に第１フォトレジストパター
    ンを形成する工程と、該第１フォトレジストパターン形
    成後に前記活性層及びゲート領域へＮ形不純物を注入し
    てソース及びドレイン領域と接合ゲートを形成する工程
    と、前記第１フォトレジストパターンを除去する工程
    と、前記Ｎ形不純物を注入した部分に第２フォトレジス
    トパターンを形成する工程と、該第２フォトレジストパ
    ターン形成後に前記ゲート領域へＰ形不純物を注入して
    メインゲート及びサブゲートを形成する工程と、前記第
    ２フォトレジストパターンを除去する工程と、を含むこ
    とを特徴とするＮ形ポリシリコン薄膜トランジスタの製
    造方法。
42. 【請求項４２】 ソース領域に対するコンタクトエッチ
    ングを施して該ソース領域とサブゲートを金属配線する
    工程を更に実施する請求項４１記載の製造方法。
43. 【請求項４３】 基板上にアモルファスシリコンを形成
    した後にアニールしてポリシリコンとすることで活性層
    を形成する請求項４１又は請求項４２記載の製造方法。
44. 【請求項４４】 Ｎ形不純物の注入工程による接合ゲー
    トは、Ｐ形不純物の注入工程によるメインゲートとサブ
    ゲートとの間に位置してＰＮＰ接合を形成する請求項４
    １〜４３のいずれか１項に記載の製造方法。
45. 【請求項４５】 ５０００Å厚の酸化膜を上部に形成し
    た基板を用いる請求項４１〜４４のいずれか１項に記載
    の製造方法。
46. 【請求項４６】 活性層を１０００Å厚で形成する請求
    項４５記載の製造方法。
47. 【請求項４７】 ゲート絶縁膜を１０００Å厚で形成す
    る請求項４６記載の製造方法。
48. 【請求項４８】 酸化膜を有する基板に形成した活性層
    上にゲート絶縁膜を形成する工程と、そのゲート絶縁膜
    上にゲート領域を形成する工程と、該ゲート領域におけ
    るメインゲート及びサブゲートの形成部分にフォトマス
    キングをして前記活性層及びゲート領域へ第１導電形イ
    オンを注入し、ソース及びドレイン領域と接合ゲートを
    形成する工程と、該第１導電形イオンを注入した部分に
    フォトマスキングをして前記ゲート領域へ第２導電形イ
    オンを注入し、メインゲート及びサブゲートを形成する
    工程と、該第２導電形イオンの注入工程後に絶縁酸化膜
    を形成してコンタクトエッチングし電極形成を行う工程
    と、を含むことを特徴とする薄膜トランジスタの製造方
    法。
49. 【請求項４９】 電極形成を行う工程でソース領域とサ
    ブゲートを配線する請求項４８記載の製造方法。
50. 【請求項５０】 活性層上にゲート絶縁膜及びゲート領
    域を形成する工程と、異なるパターンのマスクを用いて
    異なる導電形の不純物注入を実施し、一方の導電形不純
    物注入で接合ゲートを前記ゲート領域に形成すると共に
    該接合ゲートと同じ導電形のソース及びドレイン領域を
    前記活性層に自己整合で形成し、また他方の導電形不純
    物注入で同じ導電形のメインゲート及びサブゲートを前
    記接合ゲートとそれぞれ整流性接合をなすようにして前
    記ゲート領域に形成する工程と、前記サブゲート及びソ
    ース領域を電気的に接続する工程と、を含むことを特徴
    とする薄膜トランジスタの製造方法。
51. 【請求項５１】 チャネル領域を間にして形成されたソ
    ース及びドレイン領域と、ゲート絶縁膜を介してチャネ
    ル領域上に伸延するゲート領域と、を有してなり、ゲー
    ト領域は、ゲート電圧がオン電圧であればチャネル領域
    上の全域がそのオン電圧となり、ゲート電圧がオフ電圧
    であればチャネル領域上の中央部分がそのオフ電圧とな
    ると共に該中央部分を挟んで両端部分がソース電圧とな
    るようにしてあることを特徴とする薄膜トランジスタ。
52. 【請求項５２】 チャネル領域を間にして形成されたソ
    ース及びドレイン領域と、ゲート絶縁膜を介してチャネ
    ル領域上に伸延するゲート領域と、を有してなり、ゲー
    ト領域は、ゲート電圧がオン電圧であればチャネル領域
    上の全域がそのオン電圧となり、ゲート電圧がオフ電圧
    であればチャネル領域上の中央部分がそのオフ電圧とな
    ると共に該中央部分を挟んで両端部分がソース電圧とな
    るようにしてあることを特徴とするＭＯＳトランジス
    タ。