CN117042448A - 一种半导体结构及其形成方法、存储器 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
本公开提供了一种半导体结构及其形成方法、存储器，半导体结构包括沿第一方向依次堆叠排布的写晶体管阵列、存储节点阵列和读晶体管阵列；其中，读晶体管阵列包括多个沿第二方向和第三方向呈阵列排布的读晶体管；沿第二方向排布的多个读晶体管的有源区均位于沿第二方向延伸的同一半导体层中，沿第三方向相邻的两个读晶体管的有源区位于不同的半导体层中；有源区包括沿第二方向排布的第一电极区、沟道区和第二电极区；每个读晶体管与沿第二方向相邻的两个读晶体管分别共用第一电极区、第二电极区；存储节点阵列包括多个存储节点，写晶体管阵列包括多个写晶体管；每个存储节点连接一个读晶体管以及一个写晶体管。
Description
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法、存储器。
背景技术
与由晶体管和电容器组成的动态随机存取存储器(Dynamic Random AccessMemory，DRAM)不同，2T0C DRAM不设置电容器，其存储单元仅由两个晶体管组成，具有更小的尺寸和更快的读写速度，更有利于存储器集成度和性能的提高。为了进一步提高2T0CDRAM的集成度和性能，需要优化其阵列结构。
发明内容
有鉴于此，本公开实施例为解决现有技术中存在的至少一个问题而提供一种半导体结构及其形成方法、存储器。
为达到上述目的，本公开实施例的技术方案是这样实现的：
第一方面，本公开实施例提供一种半导体结构，所述半导体结构包括沿第一方向依次堆叠排布的写晶体管阵列、存储节点阵列和读晶体管阵列；其中，
所述读晶体管阵列包括多个沿第二方向和第三方向呈阵列排布的读晶体管；沿所述第二方向排布的多个所述读晶体管的有源区均位于沿所述第二方向延伸的同一半导体层中，沿所述第三方向相邻的两个读晶体管的有源区位于不同的半导体层中；所述有源区包括沿所述第二方向排布的第一电极区、沟道区和第二电极区；每个所述读晶体管与沿第二方向相邻的两个读晶体管分别共用第一电极区、第二电极区；所述第二方向与所述第三方向相交，且均与所述第一方向垂直；所述存储节点阵列包括多个存储节点，所述写晶体管阵列包括多个写晶体管；每个所述存储节点连接一个读晶体管以及一个写晶体管。
在一种可选的实施方式中，所述半导体结构还包括：
第一读位线和第二读位线，位于所述半导体层远离所述存储节点的一侧，且均沿所述第二方向延伸；所述第一读位线和所述第二读位线沿所述第三方向交替排布；一个所述半导体层与一条所述第一读位线和一条所述第二读位线电连接；所述第一电极区与所述第一读位线或者所述第二读位线电连接。
在一种可选的实施方式中，所述半导体结构还包括：
第一位线接触结构，位于所述第一读位线与所述半导体层之间；所述第一位线接触结构的两端分别与所述第一读位线和所述第一电极区连接；
第二位线接触结构，位于所述第二读位线与所述半导体层之间；所述第二位线接触结构的两端分别与所述第二读位线和所述第一电极区连接；所述第一位线接触结构和所述第二位线接触结构沿所述第二方向交替排布。
在一种可选的实施方式中，所述半导体结构还包括：
多条读字线，位于所述半导体层远离所述存储节点的一侧；每条所述读字线沿所述第三方向延伸且与沿所述第三方向排布的多个读晶体管电连接，所述多条读字线沿所述第二方向排布；
字线接触结构，位于所述读字线与所述半导体层之间；所述字线接触结构的两端分别与所述读字线和所述第二电极区连接。
在一种可选的实施方式中，所述多个写晶体管沿所述第二方向和所述第三方向呈阵列排布，每个所述写晶体管包括沿所述第一方向延伸的半导体柱；所述半导体柱沿所述第一方向的一端与所述存储节点连接。
在一种可选的实施方式中，所述半导体结构还包括写字线和写位线；其中，
所述写字线至少位于所述半导体柱沿所述第二方向相对的两侧中的一侧，且沿所述第三方向延伸；所述写位线与所述半导体柱沿所述第一方向的另一端连接，且沿所述第二方向延伸；
或者，
所述写字线至少位于所述半导体柱沿所述第三方向相对的两侧中的一侧，且沿所述第二方向延伸；所述写位线与所述半导体柱沿所述第一方向的另一端连接，且沿所述第三方向延伸。
在一种可选的实施方式中，所述半导体结构还包括：
栅极介质层，位于所述存储节点与所述沟道区之间。
第二方面，本公开实施例提供一种半导体结构的形成方法，所述形成方法包括：
形成写晶体管阵列，所述写晶体管阵列包括多个写晶体管；
在所述写晶体管阵列上形成存储节点阵列，所述存储节点阵列包括多个存储节点，每个所述存储节点连接一个所述写晶体管；
在所述存储节点阵列上形成读晶体管阵列；所述读晶体管阵列包括多个沿第二方向和第三方向呈阵列排布的读晶体管；沿所述第二方向排布的多个所述读晶体管的有源区均形成于沿所述第二方向延伸的同一半导体层中，沿所述第三方向相邻的两个读晶体管的有源区形成于不同的半导体层中；所述有源区包括沿所述第二方向排布的第一电极区、沟道区和第二电极区；每个所述读晶体管与沿第二方向相邻的两个读晶体管分别共用第一电极区、第二电极区；所述第二方向与所述第三方向相交，且均与所述第一方向垂直。
在一种可选的实施方式中，所述形成方法还包括：
在所述半导体层远离所述存储节点的一侧形成第一读位线和第二读位线；所述第一读位线和所述第二读位线沿所述第三方向交替排布，且均沿所述第二方向延伸；一个所述半导体层与一条所述第一读位线和一条所述第二读位线电连接；所述第一电极区与所述第一读位线或者所述第二读位线电连接。
在一种可选的实施方式中，在所述形成第一读位线和第二读位线之前，所述形成方法还包括：
在所述半导体层上形成第一位线接触结构和第二位线接触结构；所述第一位线接触结构和所述第二位线接触结构沿所述第二方向交替排布；
所述形成第一读位线和第二读位线，包括：在所述第一位线接触结构上形成所述第一读位线，在所述第二位线接触结构上形成所述第二读位线。
在一种可选的实施方式中，所述形成方法还包括：
在所述第二电极区上形成字线接触结构，并在所述字线接触结构上形成多条读字线；所述字线接触结构的两端分别与所述读字线和所述第二电极区连接；每条所述读字线沿所述第三方向延伸且与沿所述第三方向排布的多个读晶体管电连接，所述多条读字线沿所述第二方向排布。
在一种可选的实施方式中，所述形成写晶体管阵列，包括：
形成多个沿所述第二方向和所述第三方向呈阵列排布的写晶体管，每个所述写晶体管包括沿所述第一方向延伸的半导体柱；
所述在所述写晶体管阵列上形成存储节点阵列，包括：
在所述半导体柱上形成所述存储节点；所述半导体柱沿所述第一方向的一端与所述存储节点连接。
在一种可选的实施方式中，所述形成方法还包括形成写字线和写位线；其中，
所述写字线至少形成于所述半导体柱沿所述第二方向相对的两侧中的一侧，且沿所述第三方向延伸；所述半导体柱形成于所述写位线上，所述写位线与所述半导体柱沿所述第一方向的另一端连接，且沿所述第二方向延伸；
或者，
所述写字线至少形成于所述半导体柱沿所述第三方向相对的两侧中的一侧，且沿所述第二方向延伸；所述半导体柱形成于所述写位线上，所述写位线与所述半导体柱沿所述第一方向的另一端连接，且沿所述第三方向延伸。
在一种可选的实施方式中，其特征在于，所述在所述存储节点阵列上形成读晶体管阵列包括：
在所述存储节点上形成栅极介质层；
在所述栅极介质层上形成所述沟道区。
第三方面，本公开实施例提供一种存储器，所述存储器包括前述任一实施例中的半导体结构。
在本公开所提供的技术方案中，读晶体管阵列中沿第二方向排布的多个读晶体管的有源区均位于沿第二方向延伸的同一半导体层中，且每个读晶体管与沿第二方向相邻的两个读晶体管分别共用第一电极区、第二电极区，一方面，可以减少与读晶体管的有源区连接的位线接触结构和字线接触结构的数量，更有利于半导体结构集成度的提高；另一方面，可以简化半导体结构的制备工艺，提高生产效率；再一方面，在读晶体管的数量相同的情况下，可以使得整个读晶体管阵列的占用面积减小，从而可以进一步提高阵列结构的集成度。
附图说明
图1为本公开实施例提供的2T0C DRAM的电路示意图；
图2为相关技术提供的2T0C DRAM的结构示意图；
图3为本公开实施例提供的半导体结构的俯视图一；
图4为本公开实施例提供的半导体结构的截面图一；
图5为本公开实施例提供的半导体结构的截面图二；
图6为本公开实施例提供的半导体结构的截面图三；
图7为本公开实施例提供的半导体结构的截面图四；
图8为本公开实施例提供的半导体结构的俯视图二；
图9为本公开实施例提供的半导体结构形成方法的流程示意图；
图10至图18为本公开实施例提供的半导体结构的形成过程的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，自始至终相同附图标记表示相同的元件。
应当明白，空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述术语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
图1为2T0C DRAM的电路示意图，一个存储单元由一个写晶体管WTr.和一个读晶体管RTr.组成，写晶体管WTr.的栅极与写字线WWL连接，写晶体管WTr.的第一电极与写位线WBL连接；读晶体管RTr.的第一电极与读位线RBL连接，读晶体管RTr.的第二电极与读字线RWL连接；存储节点SN连接于写晶体管WTr.的第二电极与读晶体管RTr.的栅极之间，执行写入操作后，电荷存储在存储节点SN，在执行读取操作时，若读晶体管RTr.有电流通过，则代表存储节点SN存储有电荷，反之则代表存储节点SN未存储电荷。相较于由一个晶体管和一个电容组成的DRAM，2T0C DRAM的优势之一在于不需要设置尺寸较大的电容器，仅由小型晶体管即可实现数据的存储，因而具有更小的尺寸，更有利于存储器集成度的提高。
图2为相关技术提供的2T0C DRAM的结构示意图，写晶体管和读晶体管的有源区设置在同一水平面上，导致存储单元的面积较大，另外，为了提高存储单元存储数据的可靠性，需要采用低漏电材料，例如铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)，作为写晶体管的有源区材料，而读晶体管的有源区材料仍可采用多晶硅等半导体材料，由于有源区材料的差异，位于同一水平面上的写晶体管的形成工艺与读晶体管的形成工艺难以兼容，导致制备工艺复杂化，不利于生产成本的降低。
为了提高2T0C DRAM的集成度，已经提出了写晶体管、存储节点和读晶体管在竖直方向上堆叠排布的存储单元结构，由此，可以显著减小单个存储单元在基板上的投影面积。然而，由于一个存储单元需要连接两条字线和两条位线，相关技术提供的2T0C DRAM结构仍存在存储单元阵列的集成度难以提高、制备工艺较复杂的问题。
因此，需要进一步优化2T0C DRAM的阵列结构。对此，本公开提出了以下实施方式。
本公开实施例提供了一种半导体结构。图3为本公开实施例提供的半导体结构的俯视图，图4和图5分别为图3沿AA’线和BB’线的截面图。
需要说明的是，为了便于观察，图3中的部分结构为透视后的效果，图4和图5中省略了填充在各结构之间的介质材料。
结合参照图3至图5，本公开实施例提供的半导体结构包括：沿第一方向依次堆叠排布的写晶体管阵列、存储节点阵列和读晶体管阵列。写晶体管阵列、存储节点阵列和读晶体管阵列分别包括多个沿第二方向和第三方向呈阵列排布的写晶体管、存储节点105和读晶体管，且每个存储节点105连接一个读晶体管以及一个写晶体管，以构成一个存储单元。第二方向与第三方向相交，且均与第一方向垂直。这里，以第一方向为Z方向，第二方向为X方向，第三方向为Y方向为例。
在本公开实施例中，半导体结构包括多个沿第二方向延伸、沿第三方向排布的半导体层101。存储节点105作为读晶体管的栅极，与位于半导体层101中的有源区构成读晶体管，读晶体管的有源区包括沿第二方向排布的第一电极区102、沟道区103和第二电极区104，且沿第二方向排布的多个读晶体管的有源区均位于沿第二方向延伸的同一半导体层101中，沿第三方向相邻的两个读晶体管的有源区位于沿第三方向排布的不同的半导体层101中。
在一些实施例中，半导体结构还包括位于存储节点105与沟道区103之间的栅极介质层106。
在一些具体示例中，半导体层101的材料可以为硅、锗、铟镓锌氧化物等半导体材料中的至少一种。存储节点105的材料可以为掺杂半导体材料(例如，掺杂多晶硅、掺杂锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属材料(例如，钨、钛、钽等)和金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的至少一种。栅极介质层106的材料可以为氧化硅、氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌等材料中的至少一种。
在本公开实施例中，第一电极区102可以为源极区，第二电极区104可以为漏极区。在另一些实施例中，第一电极区102可以为漏极区，第二电极区104可以为源极区。
在一些具体示例中，有源区中的第一电极区102和第二电极区104为P型掺杂，沟道区103为N型掺杂。在另一些具体示例中，有源区中的第一电极区102和第二电极区104为N型掺杂，沟道区103为P型掺杂。
在本公开实施例中，每个读晶体管与沿第二方向相邻的两个读晶体管分别共用第一电极区102、第二电极区104。具体地，结合参照图4和图5，对于在第二方向上排布的三个读晶体管RTa、RTb和RTc，读晶体管RTa与读晶体管RTb共用第二电极区104，读晶体管RTa与读晶体管RTc共用第一电极区102。
在一些实施例中，半导体结构还包括位于半导体层101远离存储节点105一侧的第一读位线201和第二读位线202，以及位于第一读位线201与半导体层101之间的第一位线接触结构203和位于第二读位线202与半导体层101之间的第二位线接触结构204。参照图3，第一读位线201和第二读位线202均沿第二方向延伸，且沿第三方向交替排布，第一位线接触结构203和第二位线接触结构204沿第二方向交替排布。
在本公开实施例中，一个半导体层101与一条第一读位线201和一条第二读位线202电连接，同一半导体层101中的第一电极区102通过第一位线接触结构203与第一读位线201电连接或者通过第二位线接触结构204与第二读位线202电连接。对于在第二方向上相邻且共用第二电极区104的两个读晶体管，其第一电极区102分别与第一读位线201和第二读位线202电连接，从而可以分别通过第一读位线201和第二读位线202对共用第二电极区104的两个读晶体管进行控制。
在一些具体示例中，第一读位线201和第二读位线202的材料可以相同，也可以不同，且可以为掺杂半导体材料(例如，掺杂硅、掺杂锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属材料(例如，钨、钛、钽等)和金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的至少一种。
在一些具体示例中，第一位线接触结构203和第二位线接触结构204的材料可以相同，也可以不同，且可以为掺杂半导体材料(例如，掺杂硅、掺杂锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属材料(例如，钨、钛、钽等)和金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的至少一种。
在一些实施例中，半导体结构还包括多条位于半导体层101远离存储节点105一侧的多条读字线301，和位于读字线301与半导体层101之间的字线接触结构302。
在一些具体示例中，读字线301和/或字线接触结构302的材料可以为掺杂半导体材料(例如，掺杂硅、掺杂锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属材料(例如，钨、钛、钽等)和金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的至少一种。
在本公开实施例中，每条读字线301沿第三方向延伸且与沿第三方向排布的多个读晶体管电连接，多条读字线301沿第二方向排布，字线接触结构302的两端分别与读字线301和第二电极区104连接。
在本公开实施例中，连接与电连接可以理解为，连接指两部分物理接触从而直接连接，而电连接指两部分通过其它部分实现间接连接。
具体地，结合参照图4和图5，对于有源区位于同一半导体层101，且沿第二方向排布的两个读晶体管，读晶体管RTa与读晶体管RTb共用第二电极区104，且该第二电极区104通过字线接触结构302与读字线301电连接，而读晶体管RTa的第一电极区102通过第一位线接触结构203与第一读位线201电连接，读晶体管RTb的第一电极区102通过第二位线接触结构204与第二读位线202电连接。读晶体管RTa与读晶体管RTc共用第一电极区102，且该第一电极区102通过第一位线接触结构203与第一读位线201电连接，而读晶体管RTa的第二电极区104和读晶体管RTc的第二电极区104则分别通过在第二方向上相邻的两个字线接触结构302与相邻的两条读字线301电连接。
在本公开实施例中，相邻的两个共用第二电极区104且与同一读字线301电连接的读晶体管的第一电极区102分别与第一读位线201和第二读位线202电连接，而相邻的两个共用第一电极区102且与第一读位线201或者第二读位线202电连接的读晶体管的第二电极区104分别与在第二方向上相邻的连个读字线301电连接。由此，仅需设置两个字线接触结构和两个位线接触结构就可以分别对在第二方向上排布的三个读晶体管RTa、RTb和RTc进行控制。
需要说明的是，在实际操作中，当需要同时控制多个读晶体管时，为了提高读取操作的可靠性，减小晶体管之间的干扰，需要避免与同一读位线连接的相邻的两个共用第一电极区的读晶体管同时被选中。例如，如图4和图5所示，对于与第一读位线201连接的读晶体管RTa和RTc，当第一读位线201被选中时，需要择一选择与读晶体管RTa连接的读字线301和与读晶体管RTc连接的读字线301，以避免读晶体管RTa和RTc同时被选中。
相较于相关技术中每个读晶体管都设置有一个独立的有源区，每个有源区都需要设置相应的一个字线接触结构和一个位线接触结构的半导体结构，本公开实施例提供的半导体结构中与读晶体管连接的接触结构的数量更少，更有利于阵列结构集成度的提高。此外，在存储节点的设置密度不变的情况下，相邻的两个接触结构的间距相对增加，从而可以减小接触结构之间的寄生电容，提高半导体结构的可靠性。另外，在读晶体管的数量相同的情况下，本公开实施例提供的半导体结构中，相邻的两个读晶体管共用第一电极区或者第二电极区，使得整个读晶体管阵列的占用面积减小，从而可以进一步提高阵列结构的集成度。
需要说明的是，上述实施例以同一半导体层101与一条第一读位线201和一条第二读位线202电连接，且半导体层101、第一读位线201和第二读位线202均沿第二方向延伸，多条读字线301均沿第三方向延伸，且沿第二方向排布为例。但本公开不限于此，基于同样的技术构思，本公开实施例还可以提供一种半导体结构，该半导体结构中，同一半导体层与一条第一读字线和一条第二读字线电连接，且半导体层、第一读字线和第二读字线均沿第二方向延伸，多条读位线均沿第三方向延伸，且沿第二方向排布，即将读位线和读字线的设置位置调换，且字线接触结构和位线接触结构也对应进行调整后得到的半导体结构也包括在本公开的实施例中。
在一些实施例中，写晶体管包括沿第一方向延伸的半导体柱401，半导体柱401沿第一方向的一端与存储节点105连接。
在一些具体示例中，半导体柱401包括沿第一方向相对的两端，一端为写晶体管的源极区、另一端为写晶体管的漏极区，源极区和漏极区之间为写晶体管的沟道区。
在一具体示例中，半导体柱401的材料包括但不限于IGZO。
在一些实施例中，半导体结构还包括写字线402和写位线403。写字线402作为写晶体管的栅极，写位线403与半导体柱401沿第一方向的另一端连接。
在一些具体示例中，写字线402和/或写位线403的材料可以为掺杂半导体材料(例如，掺杂硅、掺杂锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属材料(例如，钨、钛、钽等)和金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的至少一种。
在一具体示例中，结合参照图3至图5，写字线402位于半导体柱401沿第二方向相对的两侧中的一侧，且沿第三方向延伸，写位线403与半导体柱401沿第一方向的另一端连接，且沿第二方向延伸。
需要说明的是，图中以相邻的两条写字线402位于相邻的两个半导体柱401之间为例，在其他实施例中，参照图6，写字线402可以均位于半导体柱401沿第二方向相对两侧中的同一侧，参照图7，写字线402也可以包围半导体柱401以形成全环绕栅(Gate AllAround，GAA)结构。
在一些具体示例中，在写字线402与半导体柱401之间设置有栅极介质层。
图8为另一具体示例提供的半导体结构的俯视图，写字线402至少位于半导体柱401沿第三方向相对的两侧中的一侧，且沿第二方向延伸；写位线403与半导体柱401沿第一方向的另一端连接，且沿第三方向延伸。
上述实施例以写晶体管为垂直型晶体管为例，由于写晶体管阵列、存储节点阵列和读晶体管阵列沿第一方向堆叠排布，将写晶体管设置为垂直型晶体管，使沿第一方向延伸的半导体柱的两端分别与存储节点和写位线连接，可以减小单个存储单元的占用面积，提高半导体结构的集成度。
在另一些实施例中，写晶体管还可以为平面型晶体管，即写晶体管的半导体柱的延伸方向可以与第一方向垂直。
基于与前述半导体结构相同的技术构思，本公开实施例还提供一种半导体结构的形成方法。图9为本公开实施例提供的半导体结构的形成方法的流程示意图，半导体结构的形成方法包括以下步骤：
步骤10：形成写晶体管阵列，所述写晶体管阵列包括多个写晶体管；
步骤20：在所述写晶体管阵列上形成存储节点阵列，所述存储节点阵列包括多个存储节点，每个所述存储节点连接一个所述写晶体管；
步骤30：在所述存储节点阵列上形成读晶体管阵列；所述读晶体管阵列包括多个沿第二方向和第三方向呈阵列排布的读晶体管；沿所述第二方向排布的多个所述读晶体管的有源区均形成于沿所述第二方向延伸的同一半导体层中，沿所述第三方向相邻的两个读晶体管的有源区形成于不同的半导体层中；所述有源区包括沿所述第二方向排布的第一电极区、沟道区和第二电极区；每个所述读晶体管与沿第二方向相邻的两个读晶体管分别共用第一电极区、第二电极区。
图10至图18为本公开实施例提供的形成如图3至图5所示的半导体结构形成过程的结构示意图，下面将结合图9、图10至图18对本公开实施例提供的半导体结构的形成方法进行说明。
结合参照图10和图11，图11为图10沿CC’线的截面图，执行步骤10，形成写晶体管阵列。写晶体管阵列包括多个沿第二方向和第三方向呈阵列排布的写晶体管，每个写晶体管包括一个沿第一方向延伸的半导体柱401。
在一些实施例中，半导体结构的形成方法还包括：形成沿第二方向延伸的写位线403。形成写晶体管阵列的具体过程可以为：在写位线403上形成半导体柱401，并通过离子注入工艺对半导体柱401进行掺杂以在半导体柱401中形成写晶体管的有源区。
在一具体示例中，半导体柱401的材料包括但不限于IGZO。
在一些实施例中，半导体结构的形成方法还包括：形成沿第三方向延伸的写字线402，且写字线402至少形成于半导体柱401沿第二方向相对的两侧中的一侧。
在另一些实施例中，形成写位线403包括形成沿第二方向延伸的写位线403，形成写字线402包括形成沿第三方向延伸的写字线402，且写字线402至少形成于半导体柱401沿第三方向相对的两侧中的一侧。
结合参照图12和图13，图13为图12沿CC’线的截面图，执行步骤20，在写晶体管阵列上形成存储节点阵列，即在每个半导体柱401上形成一个存储节点105，半导体柱401沿第一方向上的一端与存储节点105连接。
结合参照图14和图15，图15为图14沿CC’线的截面图，执行步骤30，在存储节点阵列上形成读晶体管阵列，其具体过程可以为：在存储节点阵列上形成介质层(图中未示出)，通过光刻和刻蚀工艺在介质层中形成多个沿第二方向延伸，且沿第三方向排布的凹槽，然后通过沉积工艺在凹槽中依次形成栅极介质层106和半导体层101，并通过离子注入工艺在半导体层101中形成读晶体管的有源区，存储节点105作为栅极，与有源区共同构成读晶体管。
在一些具体示例中，半导体层101的材料可以为硅、锗、铟镓锌氧化物等半导体材料中的至少一种。栅极介质层106的材料可以为氧化硅、氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌等材料中的至少一种。
在本公开实施例中，沉积工艺包括但不限于化学气相沉积(Chemical VaporDeposition，CVD)、低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)、等离子体增强化学的气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)、物理气相沉积(Physical Vapor Deposition，PVD)和原子层沉积(Atomic LayerDeposition，ALD)。
在本公开实施例中，沿第二方向排布的多个读晶体管的有源区均形成于沿第二方向延伸的同一半导体层101中，沿第三方向相邻的两个读晶体管的有源区形成于不同的半导体层101中，有源区包括沿第二方向排布的第一电极区102、沟道区103和第二电极区104，沟道区103形成于存储节点105的正上方，每个读晶体管与沿第二方向相邻的两个读晶体管分别共用第一电极区102、第二电极区104。
在本公开实施例中，形成了写晶体管阵列、存储节点阵列和读晶体管阵列在第一方向上依次堆叠排布的半导体结构，即先形成了写晶体管中的半导体柱401，并在半导体柱401中形成写晶体管的有源区，再形成与半导体柱401连接的存储节点105，然后在存储节点105上形成半导体层101，并在半导体层101中形成读晶体管的有源区，由此，写晶体管的有源区和读晶体管的有源区在第一方向上位于不同的高度，解决了平面型2T0C DRAM中当使用不同材料形成写晶体管的有源区和读晶体管的有源区时工艺难以兼容的问题。此外，本公开提供的半导体结构的形成方法在沿第二方向延伸的同一半导体层101中形成沿第二方向排布的多个读晶体管的有源区，且每个读晶体管与沿第二方向相邻的两个读晶体管分别共用第一电极区102、第二电极区104，相较于相关技术中在每个存储节点上形成一个独立的有源区的技术方案，可以有效简化工艺，提高生产效率。
参照图16至图18，图17为图16沿AA’线的截面图，图18为图16沿BB’线的截面图，半导体结构的形成方法还包括：在半导体层101远离存储节点105的一侧形成第一位线接触结构203和第二位线接触结构204，并在第一位线接触结构203上形成沿第二方向延伸的第一读位线201，在第二位线接触结构204上形成沿第二方向延伸的第二读位线202。第一位线接触结构203和第二位线接触结构204沿第二方向交替排布，第一读位线201和第二读位线202沿第三方向交替排布，第一读位线201通过第一位线接触结构203与第一电极区102电连接，第二读位线202通过第二位线接触结构204与第一电极区102电连接。
在本公开实施例中，一个半导体层101上形成有与之电连接的一条第一读位线201和一条第二读位线202，从而可以分别通过两条读位线对共用第二电极区104的两个读晶体管进行控制。
需要说明的是，在本公开实施例中，区分第一读位线201和第二读位线202，并区分第一位线接触结构203和第二位线接触结构204是为了表明读位线之间或者位线接触结构之间在阵列结构中相对位置的差异，而第一读位线201和第二读位线202可以是同时形成的，材料和形成工艺均可以是相同的，第一位线接触结构203和第二位线接触结构204也可以是同时形成的，材料和形成工艺也可以是相同的。
在一些具体示例中，第一读位线201和第二读位线202的材料可以为掺杂半导体材料(例如，掺杂硅、掺杂锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属材料(例如，钨、钛、钽等)和金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的至少一种。
在一些具体示例中，第一位线接触结构203和第二位线接触结构204的材料可以为掺杂半导体材料(例如，掺杂硅、掺杂锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属材料(例如，钨、钛、钽等)和金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的至少一种。
在一些实施例中，半导体结构的形成方法还包括：在第二电极区104上形成字线接触结构302，并在字线接触结构302上形成多条沿第三方向延伸且与沿第三方向排布的多个读晶体管电连接的读字线301，多条读字线301沿第二方向排布，字线接触结构302的两端分别与第二电极区104和读字线301连接。
在一些具体示例中，读字线301和/或字线接触结构302的材料可以为掺杂半导体材料(例如，掺杂硅、掺杂锗等)、导电金属氮化物(例如，氮化钛、氮化钽等)、金属材料(例如，钨、钛、钽等)和金属半导体化合物(例如，硅化钨、硅化钴、硅化钛等)中的至少一种。
在一些具体示例中，结合参照图17和图18，第一读位线201和第二读位线202在第一方向上高于读字线301，在形成过程中，可以先形成字线接触结构302和读字线301，再形成位线接触结构和读位线。在另一些具体示例中，也可以先形成位线接触结构和读位线，再形成字线接触结构和读字线，读字线可以在第一方向上高于读位线。
在一些具体示例中，形成第一位线接触结构203、第二位线接触结构204或字线接触结构302的具体过程可以为：在半导体层101上形成介质层(图中未示出)，通过光刻和刻蚀工艺在介质层中形成暴露半导体层的开口，然后通过沉积工艺在开口中填充导电材料以形成位线接触结构或字线接触结构。
在本公开实施例中，每个读晶体管与沿第二方向相邻的两个读晶体管分别共用第一电极区、第二电极区，相较于相关技术中每个读晶体管都设置有一个独立的有源区，每个有源区都需要设置相应的一个字线接触结构和一个位线接触结构的半导体结构，本公开实施例提供的半导体结构中需要形成的接触结构的数量更少，更有利于形成集成度更高的阵列结构。此外，在存储节点的设置密度不变的情况下，相邻的两个接触结构的间距相对增加，从而可以增大形成接触结构的工艺窗口，降低工艺难度，并提高接触结构的可靠性。
基于与前述实施例相同的技术构思，本公开实施例还提供一种存储器，该存储器包括前述任一实施例中的半导体结构，或者包括通过前述任一实施例中的半导体结构的形成方法得到的半导体结构，前述任一实施例所能实现的技术效果，该存储器均能实现，此处不再一一赘述。
本公开所提供的几个装置实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的装置实施例。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (15)
1.一种半导体结构，其特征在于，包括沿第一方向依次堆叠排布的写晶体管阵列、存储节点阵列和读晶体管阵列；其中，
所述读晶体管阵列包括多个沿第二方向和第三方向呈阵列排布的读晶体管；沿所述第二方向排布的多个所述读晶体管的有源区均位于沿所述第二方向延伸的同一半导体层中，沿所述第三方向相邻的两个读晶体管的有源区位于不同的半导体层中；所述有源区包括沿所述第二方向排布的第一电极区、沟道区和第二电极区；每个所述读晶体管与沿第二方向相邻的两个读晶体管分别共用第一电极区、第二电极区；所述第二方向与所述第三方向相交，且均与所述第一方向垂直；所述存储节点阵列包括多个存储节点，所述写晶体管阵列包括多个写晶体管；每个所述存储节点连接一个读晶体管以及一个写晶体管。
2.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
第一读位线和第二读位线，位于所述半导体层远离所述存储节点的一侧，且均沿所述第二方向延伸；所述第一读位线和所述第二读位线沿所述第三方向交替排布；一个所述半导体层与一条所述第一读位线和一条所述第二读位线电连接；所述第一电极区与所述第一读位线或者所述第二读位线电连接。
3.根据权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：
第一位线接触结构，位于所述第一读位线与所述半导体层之间；所述第一位线接触结构的两端分别与所述第一读位线和所述第一电极区连接；
第二位线接触结构，位于所述第二读位线与所述半导体层之间；所述第二位线接触结构的两端分别与所述第二读位线和所述第一电极区连接；所述第一位线接触结构和所述第二位线接触结构沿所述第二方向交替排布。
4.根据权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：
多条读字线，位于所述半导体层远离所述存储节点的一侧；每条所述读字线沿所述第三方向延伸且与沿所述第三方向排布的多个读晶体管电连接，所述多条读字线沿所述第二方向排布；
字线接触结构，位于所述读字线与所述半导体层之间；所述字线接触结构的两端分别与所述读字线和所述第二电极区连接。
5.根据权利要求1所述的半导体结构，其特征在于，所述多个写晶体管沿所述第二方向和所述第三方向呈阵列排布，每个所述写晶体管包括沿所述第一方向延伸的半导体柱；所述半导体柱沿所述第一方向的一端与所述存储节点连接。
6.根据权利要求5所述的半导体结构，其特征在于，所述半导体结构还包括写字线和写位线；其中，
所述写字线至少位于所述半导体柱沿所述第二方向相对的两侧中的一侧，且沿所述第三方向延伸；所述写位线与所述半导体柱沿所述第一方向的另一端连接，且沿所述第二方向延伸；
或者，
所述写字线至少位于所述半导体柱沿所述第三方向相对的两侧中的一侧，且沿所述第二方向延伸；所述写位线与所述半导体柱沿所述第一方向的另一端连接，且沿所述第三方向延伸。
7.根据权利要求1至6任一项所述的半导体结构，其特征在于，所述半导体结构还包括：
栅极介质层，位于所述存储节点与所述沟道区之间。
8.一种半导体结构的形成方法，其特征在于，所述形成方法包括：
形成写晶体管阵列，所述写晶体管阵列包括多个写晶体管；
在所述写晶体管阵列上形成存储节点阵列，所述存储节点阵列包括多个存储节点，每个所述存储节点连接一个所述写晶体管；
在所述存储节点阵列上形成读晶体管阵列；所述读晶体管阵列包括多个沿第二方向和第三方向呈阵列排布的读晶体管；沿所述第二方向排布的多个所述读晶体管的有源区均形成于沿所述第二方向延伸的同一半导体层中，沿所述第三方向相邻的两个读晶体管的有源区形成于不同的半导体层中；所述有源区包括沿所述第二方向排布的第一电极区、沟道区和第二电极区；每个所述读晶体管与沿第二方向相邻的两个读晶体管分别共用第一电极区、第二电极区；所述第二方向与所述第三方向相交，且均与所述第一方向垂直。
9.根据权利要求8所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：
在所述半导体层远离所述存储节点的一侧形成第一读位线和第二读位线；所述第一读位线和所述第二读位线沿所述第三方向交替排布，且均沿所述第二方向延伸；一个所述半导体层与一条所述第一读位线和一条所述第二读位线电连接；所述第一电极区与所述第一读位线或者所述第二读位线电连接。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，在所述形成第一读位线和第二读位线之前，所述形成方法还包括：
在所述半导体层上形成第一位线接触结构和第二位线接触结构；所述第一位线接触结构和所述第二位线接触结构沿所述第二方向交替排布；
所述形成第一读位线和第二读位线，包括：在所述第一位线接触结构上形成所述第一读位线，在所述第二位线接触结构上形成所述第二读位线。
11.根据权利要求8所述的半导体结构的形成方法，其特征在于，所述形成方法还包括：
在所述第二电极区上形成字线接触结构，并在所述字线接触结构上形成多条读字线；所述字线接触结构的两端分别与所述读字线和所述第二电极区连接；每条所述读字线沿所述第三方向延伸且与沿所述第三方向排布的多个读晶体管电连接，所述多条读字线沿所述第二方向排布。
12.根据权利要求8所述的半导体结构的形成方法，其特征在于，所述形成写晶体管阵列，包括：
形成多个沿所述第二方向和所述第三方向呈阵列排布的写晶体管，每个所述写晶体管包括沿所述第一方向延伸的半导体柱；
所述在所述写晶体管阵列上形成存储节点阵列，包括：
在所述半导体柱上形成所述存储节点；所述半导体柱沿所述第一方向的一端与所述存储节点连接。
13.根据权利要求12所述的半导体结构的形成方法，其特征在于，所述形成方法还包括形成写字线和写位线；其中，
所述写字线至少形成于所述半导体柱沿所述第二方向相对的两侧中的一侧，且沿所述第三方向延伸；所述半导体柱形成于所述写位线上，所述写位线与所述半导体柱沿所述第一方向的另一端连接，且沿所述第二方向延伸；
或者，
所述写字线至少形成于所述半导体柱沿所述第三方向相对的两侧中的一侧，且沿所述第二方向延伸；所述半导体柱形成于所述写位线上，所述写位线与所述半导体柱沿所述第一方向的另一端连接，且沿所述第三方向延伸。
14.根据权利要求8至13任一项所述的半导体结构的形成方法，其特征在于，所述在所述存储节点阵列上形成读晶体管阵列包括：
在所述存储节点上形成栅极介质层；
在所述栅极介质层上形成所述沟道区。
15.一种存储器，其特征在于，包括如权利要求1至7任一项所述的半导体结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310979750.7A CN117042448A (zh) | 2023-08-04 | 2023-08-04 | 一种半导体结构及其形成方法、存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310979750.7A CN117042448A (zh) | 2023-08-04 | 2023-08-04 | 一种半导体结构及其形成方法、存储器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117042448A true CN117042448A (zh) | 2023-11-10 |
Family
ID=88636554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310979750.7A Pending CN117042448A (zh) | 2023-08-04 | 2023-08-04 | 一种半导体结构及其形成方法、存储器 |
Country Status (1)
| Country | Link |
|---|---|
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-
2023
- 2023-08-04 CN CN202310979750.7A patent/CN117042448A/zh active Pending
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