KR20110131758A - 반도체 장치의 ｏｄｔ 임피던스 오프셋 설정 회로 - Google Patents

Abstract

본 발명은 반도체 장치의 ODT 임피던스 오프셋 설정 회로에 관한 것으로, 복수의 테스트 모드 신호를 조합하여 오프셋 설정 제어 신호를 출력하는 제어 신호 생성부; 상기 제어 신호 생성부로부터 인가된 상기 오프셋 설정 제어 신호와, 외부로부터 인가된 제1 내지 제3 어드레스 신호들을 조합하여 서로 다른 비트를 설정하는 복수 개의 오프셋 설정 신호들을 출력하는 오프셋 설정 신호 생성부를 포함한다.

Description

반도체 장치의 ＯＤＴ 임피던스 오프셋 설정 회로{On Die Termination Impedance Offset Setting Circuit Of Semiconductor Memory Apparatus}

본 발명은 반도체 집적 회로에 관한 것으로서, 특히 반도체 장치의 ODT 임피던스 오프셋 설정 회로에 관한 것이다.

메모리 장치와 같은 반도체 장치는 외부 시스템과 데이터(data) 등을 교환한다.

그런데, 반도체 장치와 시스템 사이를 연결하는 버스 라인(Bus line)의 임피던스(Impedance)와 상기 버스 라인과 직접 연결된 반도체 장치 내의 신호 라인의 임피던스가 서로 다른 경우, 데이타의 반사가 초래될 수 있다.

이러한, 데이터 반사를 방지하기 위하여 반도체 장치는 임피던스를 매칭시키는 장치를 제공하며, 그 중의 하나가 온 다이 터미네이션(On Die Termination: 이하, ODT) 장치이다.

ODT 장치는 트랜지스터(Transistor)와 같은 저항 소자들로 구성되고, 반도체 장치의 입출력 패드(In/Out PAD)에 연결된 입출력 라인과 연결되어 있으며, 입출력 라인에 연결된 저항 소자들을 선택적으로 턴온/오프((Turn-on/off)시켜 입출력 라인의 임피던스를 조절한다.

이러한, ODT 장치는 복수 개의 드라이버(Driver)를 구비하며, 각 드라이버의 저항값은 60W, 120W 또는 240W과 같이 고정된 값을 갖는다. 이러한, 각 드라이버의 저항값은 터미네이션 코드에 의해 오프셋(offset)이 보정된다.

그러나, ODT 임피던스 오프셋 범위는 3비트로 한정되어 있어, 다양한 디바이스의 제품 특성과 다양한 어플리케이션 등에 적용하는데 한계가 있다.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 칩 조건에 따라 임피던스 오프셋의 조정폭을 조정하기 위한 것이다.

본 발명의 실시예에 따른 반도체 장치의 ODT 임피던스 오프셋 설정 회로는, 복수의 테스트 모드 신호를 조합하여 오프셋 설정 제어 신호를 출력하는 제어 신호 생성부; 상기 제어 신호 생성부로부터 인가된 상기 오프셋 설정 제어 신호와, 외부로부터 인가된 제1 내지 제3 어드레스 신호들을 조합하여 서로 다른 비트를 설정하는 복수 개의 오프셋 설정 신호들을 출력하는 오프셋 설정 신호 생성부를 포함한다.

본 발명에 따른 반도체 장치의 ODT 임피던스 오프셋 설정 회로는, 테스트 모드 신호들에 의해 출력된 오프셋 설정 제어 신호와 복수 개의 어드레스 신호를 조합하여, 칩 조건에 따라 오프셋 범위를 조정할 수 있는 효과가 있다.

도1은 본 발명의 일실시예에 따른 반도체 장치의 ODT 임피던스 오프셋 설정 회로를 나타낸 블록도,
도2는 본 발명의 일실시예에 따른 ODT 임피던스 오프셋 설정 회로의 제어 신호 생성부를 나타낸 상세 회로도, 및
도3은 본 발명의 일실시예에 따른 ODT 임피던스 오프셋 설정 회로의 오프셋 설정 신호 생성부를 나타낸 상세 회로도이다.

도1은 본 발명의 일실시예에 따른 반도체 장치의 ODT 임피던스 오프셋 설정 회로를 나타낸 블록도이다.

도1에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 ODT 임피던스 오프셋 설정 회로(100)는, 제어 신호 생성부(120), 오프셋 설정 신호 생성부(140), 카운터부(160) 및 먹스부(180)를 포함한다.

상기 제어 신호 생성부(120)는 외부로부터 인가된 복수 개의 테스트 모드 신호(TM1,TM2)를 조합하여 오프셋 설정 제어 신호(offset_in)를 출력한다.

상기 제어 신호 생성부(120)는 복수 개의 테스트 모드 신호(TM1,TM2)를 이용함으로써, 임피던스 오프셋의 조정폭을 일 예로, 8비트 및 16 비트(bit)로 설정할 수 있다.

이때, 임피던스 오프셋의 조정폭을 8비트 및 16비트로 설정한다는 것은, 일 예로, 임피던스 오프셋의 조정폭을 최대 -16, -14, -12, -10, 10, 12, 14, 16으로 조정 가능하다는 것이다.

본 발명에서는, 제1 및 제2 테스트 모드 신호(TM1,TM2)를 이용하여 오프셋 설정 제어 신호(offset_in)를 출력하였지만, 테스트 모드 신호의 갯수는 본 발명의 일 실시예와 같이 한정되는 것이 아니라, 임피던스 오프셋의 조정폭을 본 발명의 오프셋 조정보다 더 크게 할 경우 추가로 구성할 수 있다.

상기 오프셋 설정 신호 생성부(140)는 제어 신호 생성부(120)로부터 제공된 오프셋 설정 제어 신호(offset_in) 및 외부로부터 입력된 복수 개의 어드레스 신호들(A<0:2>)을 조합하여 복수 개의 오프셋 설정 신호(B<0:3>)를 출력한다.

여기서, 복수 개의 어드레스 신호들(A<0:2>)라 함은, 통상적으로 JEDEC 스펙에서 ODT 관련된 정보를 미리 셋팃(Setting)하여 저장하는 모드 레지스터에서 내부 설정을 변경하는데 사용되는 어드레스 신호이다.

상기 오프셋 설정 신호 생성부(140)는 오프셋 설정 제어 신호(offset_in)를 이용하여 복수의 비트를 생성하는 복수 개의 오프셋 설정 신호(B<0:3>)를 출력함으로써, 칩 조건에 따라 오프셋 범위를 조정할 수 있는 효과가 있다.

상기 카운터부(160)는 오프셋 설정 신호 생성부(140)에서 제공된 복수 개의 오프셋 설정 신호들(B<0:3>)과 외부로부터 인가된 터미네이션 코드들(CODE<0:3>)을 증가 또는 감소되도록 카운트시켜 서로 다른 비트를 가지는 합산 코드들(SUM<0:3>)을 출력한다.

좀 더 구체적으로, 카운터부(160)는 다수의 서브 카운터부(미도시)를 포함하며, 다수의 서브 카운터부 각각은 제1 오프셋 설정 신호(B<0>)와 제1 터미네이션 코드(CODE<0>)를 카운트하여 2 비트를 가지는 제1 합산 코드 신호(SUM<0>), 제 2 오프셋 설정 신호(B<1>)와 제2 터미네이션 코드(CODE<2>)를 카운트하여 4 비트를 가지는 제2 합산 코드 신호(SUM<1>), 제3 오프셋 설정 신호(B<2>)와 제2 터미네이션 코드(CODE<2>)를 카운트하여 8 비트를 가지는 제2 합산 코드 신호(SUM<2>) 및 제4 오프셋 설정 신호(B<3>)와 제3 터미네이션 코드(CODE<3>)를 카운트하여 16 비트를 가지는 제3 합산 코드 신호(SUM<3>)를 생성한다.

상기 먹스부(180)는 상기 카운터부(160)로부터 제공된 합산 코드(SUM<0:3>) 각각에 응답하여 터미네이션 코드(CODE<0:3>)를 출력단으로 출력시킨다.

도2는 본 발명의 일실시예에 따른 ODT 임피던스 오프셋 설정 회로의 제어 신호 생성부를 나타낸 상세 회로도이다,

도2는 본 발명의 일실시예에 따른 ODT 임피던스 오프셋 설정 회로의 제어 신호 생성부(120)는 제1 및 제2 테스트 모드 신호들(TM1,TM2)을 조합하여 오프셋 설정 제어 신호(offset_in)를 출력하는 조합부(122), 조합부(122)에 의해 출력된 오프셋 설정 제어 신호(offset_in)의 레벨을 반전시키는 인버터들(IV1, IV2)을 포함한다. 본 발명에 따른 조합부(122)는 일예로, 노어 게이트를 이용할 수 있다.

이처럼, 본 발명에 따른 반도체 장치는 제어 신호 생성부에 의해 오프셋의 조정폭을 8비트 및 16비트까지 조정할 수 있다.

도3은 본 발명의 일실시예에 따른 ODT 임피던스 오프셋 설정 회로의 오프셋 설정 신호 생성부를 나타낸 상세 회로도이다.

도3은 본 발명의 일실시예에 따른 ODT 임피던스 오프셋 설정 회로의 오프셋 설정 신호 생성부(140)는 제1 내지 제4 설정 신호 생성부(141, 142, 143, 144)를 포함한다.

상기 제1 설정 신호 생부(141)는 임피던스 오프셋을 2비트로 설정하는 제1 설정 신호(B<1>)를 생성하는 것으로, 외부로부터 입력된 복수 개의 어드레스 신호들(A<0:2>) 중 제1 어드레스 신호(A<0>)를 제1 설정 신호(B<0>)로서 출력한다.

상기 제2 설정 신호 생성부(142)는 임피던스 오프셋을 4비트로 설정하는 제2 설정 신호(B<1>)를 생성하는 것으로, 외부로부터 입력된 복수 개의 어드레스 신호들(A<0:2>)을 조합하여 제2 설정 신호(B<1>)를 출력한다.

이러한, 상기 제2 설정 신호 생성부(142)는 제1 내지 제3 조합부(147, 142c, 142d)를 포함한다.

제1 조합부(147)는 제1 및 제2 어드레스 신호(A<0>, A<1>)를 조합하여 제1 조합 신호(Mix1)를 출력하는 제1 오아 게이트(OR, 142a) 및 오아 게이트(142a)에 의해 출력된 제1 조합 신호(Mix1)와 제3 어드레스 신호(A<2>)를 조합하여 제2 조합 신호(Mix2)를 출력하는 낸드 게이트(NAND1)를 포함한다.

제2 조합부(142c)는 제3 어드레스 신호(A<2>)의 반전 레벨 값과 제2 어드레스 신호(A<1>)를 조합하여 제3 조합 신호(Mix3)를 출력하는 제2 낸드 게이트(NAND2, 142c)를 포함한다.

제3 조합부(142d)는 제1 및 제2 조합부(142c, 147) 각각에 의해 출력되는 제2 및 제3 조합 신호들(Mix2, Mix3)을 조합하여 제2 설정 신호(B<1>)를 출력하는 제3 낸드 게이트(NAND3)를 포함한다.

상기 제3 설정 신호 생성부(143)는 임피던스 오프셋을 8비트로 설정하는 제3 설정 신호(B<2>)를 출력하는 것으로, 오프셋 설정 제어 신호(offset_in)의 레벨에 응답하여 외부로부터 입력된 복수 개의 어드레스 신호들(A<0:2>)과 오프셋 설정 제어 신호(offset_in)의 조합 신호에 의해 출력된 조합 신호(Mix4, Mix5)들 중 어느 하나를 선택하여 제3 설정 신호(B<2>)로 출력한다.

이러한, 제3 설정 신호 생성부(143)는 제2 어드레스 신호(A<1>), 제3 어드레스 신호(A<2>) 및 제3 어드레스 신호(A<2>) 레벨의 반전값을 조합하여 제4 조합 신호(Mix4)를 출력하는 노어 게이트(NOR, 145), 노어 게이트(145)에서 출력된 제4 조합 신호(Mix4)와 오프셋 설정 제어 신호(offset_in)를 조합하여 제5 조합 신호(Mix5)를 출력하는 제4 낸드 게이트(NAND4, 146) 및 오프셋 설정 제어 신호(offset_in)에 응답하여 제4 조합 신호(Mix4) 또는 제5 조합 신호(Mix5)를 스위칭하는 스위칭부(143a)를 포함한다.

이때, 스위칭부(143a)는 오프셋 설정 제어 신호(offset_in)의 로우 레벨에 응답하여 제4 조합 신호(Mix4)를 출력하는 제1 스위칭부(M1) 및 오프셋 설정 제어 신호(offset_in)의 하이레벨에 응답하여 제5 조합 신호(Mix5)를 출력하는 제2 스위칭부(M2)를 포함한다. 제1 및 제2 스위칭부(M1, M2)는 일예로, 트랜스미션 게이트인 것이 바람직하다.

상기 제4 설정 신호 생성부(144)는 임피던스 오프셋을 16비트로 설정하는 제4 설정 신호(B<3>)를 생성하는 것으로, 외부로부터 입력된 제2 및 제3 어드레스 신호들(A<1>, A<2>)과 오프셋 설정 제어 신호(offset_in)를 조합하여 제4 설정 신호(B<3>)를 출력한다.

이러한, 제4 설정 신호 생성부(144)는 제3 설정 신호 생성부(143)에서 출력된 제4 조합 신호(Mix4) 및 제어 신호 생성부(120)에서 출력된 오프셋 설정 제어 신호(offset_in)를 조합하여 제5 조합 신호(Mix5)를 출력하는 제4 낸드 게이트(146)와, 제4 낸드 게이트(146)에서 출력된 제5 조합 신호(Mix5)의 레벨을 반전하는 제3 인버터(IV13)을 포함한다.

이처럼, 본 발명에 따른 반도체 장치는 오프셋 설정 신호 생성부(140)에 의해 임피던스 오프셋을 2비트, 4비트, 8비트, 16비트로 설정함으로써, 칩 조건에 대응하여 임피던스 오프셋 조정폭을 설정할 수 있다.

기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

120: 제어 신호 생성부 140: 오프셋 설정 신호 생성부
160: 카운터부 180: 먹스부

Claims (8)

1. 복수의 테스트 모드 신호를 조합하여 오프셋 설정 제어 신호를 출력하는 제어 신호 생성부; 및
   상기 제어 신호 생성부로부터 인가된 상기 오프셋 설정 제어 신호와, 외부로부터 인가된 제1 내지 제3 어드레스 신호들을 조합하여 서로 다른 비트를 설정하는 복수 개의 오프셋 설정 신호들을 출력하는 오프셋 설정 신호 생성부를 포함하는 반도체 장치의 ODT 임피던스 오프셋 설정 회로.
2. 제1 항에 있어서,
   상기 오프셋 설정 신호들과 터미네이션 코드들을 카운트하여 상기 서로 다른 비트를 가지는 합 코드들을 출력하는 카운트부; 및
   상기 카운트부로부터 출력된 상기 합 코드들에 응답하여 상기 터미네이션 코드들을 출력단으로 출력하는 먹스부를 더 포함하는 반도체 장치의 ODT 임피던스 오프셋 설정 회로.
3. 제2 항에 있어서,
   상기 오프셋 설정 신호 생성부는,
   상기 임피던스 오프셋 조정폭을 2비트로 설정하는 제1 설정 신호를 생성하는 제1 설정 신호 생성부;
   상기 임피던스 오프셋 조정폭을 4비트로 설정하는 제2 설정 신호를 생성하는 제2 설정 신호 생성부;
   상기 임피던스 오프셋 조정폭을 8비트로 설정하는 제3 설정 신호를 생성하는 제3 설정 신호 생성부; 및
   상기 임피던스 오프셋 조정폭을 16비트로 설정하는 제4 설정 신호를 생성하는 제4 설정 신호 생성부를 포함하는 반도체 장치의 ODT 임피던스 오프셋 설정 회로.
4. 제3 항에 있어서,
   상기 제1 설정 신호 생성부는,
   상기 제1 어드레스 신호를 제1 설정 신호로 출력하도록 구성된 반도체 장치의 ODT 임피던스 오프셋 설정 회로.
5. 제3 항에 있어서,
   상기 제2 설정 신호 생성부는,
   상기 제1 및 제2 어드레스 신호의 조합에 의해 생성된 제1 조합 신호를 상기 제3 어드레스 신호와 조합하여 제2 조합 신호를 생성하는 제1 조합부;
   상기 제3 어드레스 신호의 반전 레벨 값과 상기 제2 어드레스 신호를 조합하여 제3 조합 신호를 생성하는 제2 조합부; 및
   상기 제1 및 제2 조합부 각각으로부터 출력되는 제2 및 제3 조합 신호들을 조합하여 제2 설정 신호를 생성하는 제3 조합부를 포함하는 반도체 장치의 ODT 임피던스 오프셋 설정 회로.
6. 제3 항에 있어서,
   상기 제3 설정 신호 생성부는,
   상기 제2 어드레스 신호, 상기 제3 어드레스 신호 및 상기 제3 어드레스 신호의 레벨 반전값을 조합하여 제4 조합 신호를 생성하는 제4 조합부;
   상기 제4 조합부로부터 출력된 상기 제4 조합 신호와 상기 오프셋 설정 제어 신호를 조합하여 제5 조합 신호를 생성하는 제5 조합부; 및
   상기 오프셋 설정 제어 신호에 응답하여 상기 제4 조합 신호 또는 상기 제5 조합 신호를 스위칭하는 스위칭부를 포함하는 반도체 장치의 ODT 임피던스 오프셋 설정 회로.
7. 제6 항에 있어서,
   상기 스위칭부는,
   상기 오프셋 설정 제어 신호의 제1 레벨에 응답하여 상기 제4 조합 신호를 활성화시키는 제1 스위칭부; 및
   상기 오프셋 설정 제어 신호의 제2 레벨에 응답하여 상기 제5 조합 신호를 활성화시키는 제2 스위칭부를 포함하는 반도체 장치의 ODT 임피던스 오프셋 설정 회로.
8. 제6 항에 있어서,
   상기 제4 설정 신호 생성부는,
   상기 제3 설정 신호 생성부에서 출력된 상기 제5 조합 신호의 레벨을 반전시켜 제4 설정 신호를 생성하는 반도체 장치의 ODT 임피던스 오프셋 설정 회로.

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