CN116166184A - 半导体器件以及包括半导体器件的存储器系统 - Google Patents

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Abstract

一种存储器系统，包括：多个存储器件，均连接到分别包括内部数据通道和内部控制通道的内部通道，并且均被配置为基于第一接口协议执行通信；控制器，连接到包括外部数据通道和外部控制通道的外部通道，并且被配置为基于第二接口协议执行通信；以及接口电路，将外部通道连接到每个内部通道。接口电路被配置为通过以下操作来执行通道转换：将通过外部数据通道从控制器接收的并行数据信号串行化并将串行化的信号输出到内部通道中的第一内部通道中所包括的内部控制通道，或者将通过外部控制通道接收的信号并行化并将并行化的信号输出到内部通道中的第一内部通道中所包括的内部数据通道。

Description

半导体器件以及包括半导体器件的存储器系统
相关申请的交叉引用
本申请要求于2021年11月25日在韩国知识产权局递交的韩国专利申请No.10-2021-0164104和于2022年3月3日在韩国知识产权局递交的韩国专利申请No.10-2022-0027356的优先权，所述专利申请的全部公开内容通过引用并入本文。
技术领域
本发明构思涉及一种包括非易失性存储器的存储器系统。
背景技术
近来，诸如固态驱动器(SSD)之类的存储设备已被广泛使用。存储设备可以与包括非易失性存储器(例如，闪存)和控制该非易失性存储器的控制器在内的存储器系统相对应。非易失性存储器可以根据接口协议通过预定引脚向存储器控制器发送输入/输出信号和从存储器控制器接收输入/输出信号。
例如，非易失性存储器可以通过特定的输入/输出引脚从存储器控制器接收命令和地址，并且可以通过相同的输入/输出引脚向存储器控制器发送数据和从存储器控制器接收数据。根据这样的接口协议，在传送命令或地址的同时可能无法传送数据，并且输入/输出接口的效率可能降低。
相应地，已经提出了一种能够在非易失性存储器和控制器之间有效地传送数据的接口协议。
发明内容
示例实施例提供了一种当控制器和非易失性存储器支持不同的接口协议时支持控制器和非易失性存储器之间的兼容性的存储器系统。
根据示例实施例，一种存储器系统包括：第一非易失性存储器，连接到第一内部通道；第二非易失性存储器，连接到第二内部通道；存储器控制器，通过外部通道控制第一非易失性存储器和第二非易失性存储器；以及接口电路，将外部通道连接到第一内部通道和第二内部通道中的每一个。接口电路包括：命令锁存使能(CLE)引脚、地址锁存使能(ALE)引脚和外部数据(DQ)引脚组，连接到外部通道；第一命令/地址(CA)引脚组和第一内部DQ引脚组，连接到第一内部通道；解码器，被配置为基于分别从CLE引脚和ALE引脚接收的CLE信号和ALE信号来确定从外部DQ引脚组接收的并行数据信号是命令信号、地址信号还是实际数据信号，并且输出判定结果信号；第一串行器，被配置为将并行数据信号串行化，并且通过第一CA引脚组将串行化的信号输出到第一内部通道；第一重定时器，被配置为校正并行数据信号的定时，并且通过第一内部DQ引脚组将经定时校正的信号输出到第一内部通道；以及第一解复用器，被配置为基于解码器的判定结果信号将并行数据信号提供给第一串行器或第一重定时器。
根据示例实施例，一种存储器系统包括：第一非易失性存储器，连接到第一内部通道；第二非易失性存储器，连接到第二内部通道；控制器，被配置为通过外部通道控制第一非易失性存储器和第二非易失性存储器；以及接口电路，将外部通道连接到第一内部通道和第二内部通道中的每一个。接口电路包括：CA引脚组和外部DQ引脚组，连接到外部通道；第一CLE引脚、第一ALE引脚和第一内部DQ引脚组，连接到第一内部通道；解串行器，被配置为通过将从CA引脚组接收的信号并行化来生成第一并行数据信号，并且输出第一并行数据信号；解码器，被配置为基于从CA引脚组接收的信号来生成使能的CLE信号或ALE信号；第一多路复用器，被配置为从解串行器接收第一并行数据信号，从外部DQ引脚组接收第二并行数据信号，并且根据在解码器中CLE信号还是ALE信号已被使能来输出第一并行数据信号或第二并行数据信号；以及第一重定时器，被配置为校正所输出的第一并行数据信号或第二并行数据信号的定时，并且通过第一内部DQ引脚组将经定时校正的信号输出到第一内部通道。
根据示例实施例，一种存储器系统包括：多个存储器件，均连接到分别包括内部数据通道和内部控制通道的内部通道，并且均被配置为基于第一接口协议执行通信；控制器，连接到包括外部数据通道和外部控制通道的外部通道，并且被配置为基于第二接口协议执行通信；以及接口电路，将外部通道连接到每个内部通道。接口电路被配置为通过以下操作来执行通道转换：将通过外部数据通道从控制器接收的并行数据信号串行化并将串行化的信号输出到内部通道中的第一内部通道中所包括的内部控制通道，或者将通过外部控制通道接收的信号并行化并将并行化的信号输出到内部通道中的第一内部通道中所包括的内部数据通道。
根据示例实施例，一种半导体器件被配置为在存储器控制器和多个非易失性存储器之间转换通信协议。该半导体器件包括：第一内部通道引脚，用于通过第一内部通道与多个非易失性存储器通信；第二内部通道引脚，用于通过第二内部通道与多个非易失性存储器通信；外部通道引脚，被配置为通过外部通道将控制信号传送到存储器控制器以及从存储器控制器接收控制信号；以及电路，将外部通道引脚连接到第一内部通道引脚和第二内部通道引脚。该电路包括：CA引脚组和外部DQ引脚组，用于连接到外部通道；第一CLE引脚、第一ALE引脚和第一内部DQ引脚组，用于连接到第一内部通道；解串行器，被配置为通过将从CA引脚组接收的信号并行化来生成第一并行数据信号，并且输出第一并行数据信号；解码器，被配置为基于从CA引脚组接收的信号来生成使能的CLE信号或ALE信号；第一多路复用器，被配置为从解串行器接收第一并行数据信号，从外部DQ引脚组接收第二并行数据信号，并且根据在解码器中CLE信号还是ALE信号已被使能来输出第一并行数据信号或第二并行数据信号；以及第一重定时器，被配置为校正所输出的第一并行数据信号或第二并行数据信号的定时，并且将经定时校正的信号输出到第一内部DQ引脚组。
附图说明
根据结合附图给出的以下详细描述，将更清楚地理解本发明构思的以上和其他方面、特征和优点，在附图中：
图1是示出了根据示例实施例的存储器系统的框图；
图2是示出了根据第一示例实施例的存储器系统的示意性框图；
图3是示出了根据第一协议接收命令/地址的示例的时序图；
图4是示出了根据第二协议接收命令/地址的示例的时序图；
图5是详细示出了根据第一示例实施例的存储器系统的电路图；
图6是示出了根据第二示例实施例的存储器系统的示意性框图；
图7是详细示出了根据第二示例实施例的存储器系统的电路图；
图8是示出了根据示例实施例的存储器系统的结构的图；
图9是示出了应用根据示例实施例的存储器系统的固态驱动器(SSD)的框图；
图10是示出了应用根据示例实施例的存储器系统的嵌入式多媒体卡(eMMC)的框图；以及
图11是示出了可以包括在根据示例实施例的存储器系统中的具有并排结构的非易失性存储器封装的图。
具体实施方式
在下文中，将参考附图来描述示例实施例。
图1是示出了根据示例实施例的存储器系统的框图。
参考图1，存储器系统10可以包括存储器控制器110、存储器件120和接口电路130。
存储器件120可以包括多个非易失性存储器NVM11至NVM24。非易失性存储器NVM11至NVM24中的每一个可以在写入操作时存储数据并在读取操作时输出数据。非易失性存储器NVM11至NVM24中的每一个可以是NAND闪存、竖直NAND(VNAND)闪存、NOR闪存、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁性随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。例如，每个非易失性存储器可以是包括存储单元阵列的半导体芯片、或在半导体芯片中竖直堆叠的存储单元阵列内的特定层或层组处的存储单元阵列。如本文所使用的术语“半导体器件”可以指例如以下器件：如半导体芯片(例如，形成在管芯上的存储器芯片、接口芯片和/或逻辑芯片)、半导体芯片的堆叠、包括堆叠在封装衬底上的一个或多个半导体芯片的半导体封装、或包括多个封装的层叠封装器件。这些器件可以使用球栅阵列、引线接合、衬底通孔或其他电连接元件来形成，并且可以包括诸如易失性存储器件或非易失性存储器件之类的存储器件。半导体封装可以包括封装衬底、一个或多个半导体芯片以及形成在封装衬底上并覆盖半导体芯片的密封物。
存储器控制器110可以是控制存储器件120的一般操作的半导体器件。例如，存储器控制器110可以将来自主机的数据存储在存储器件120中，或者将从存储器件120读取的数据提供给主机。存储器控制器110可以通过外部通道CHO与存储器件120交换数据。
存储器件120可以是包括连接到第一内部通道CHI1的第一非易失性存储器NVM11至NVM14以及连接到第二内部通道CHI2的第二非易失性存储器NVM21至NVM24的半导体器件。
图1示出了内部通道CHI1和CHI2的数量为两个并且四个非易失性存储器连接到内部通道CHI1和CHI2中的每一个的情况。然而，本发明构思不限于此。连接到存储器件120的内部通道的数量可以是两个或更多个，并且两个或更多个非易失性存储器可以连接到每个内部通道。
根据存储器件120的电容增加的趋势，包括在存储器件120中的非易失性存储器的数量可以增加。当存储器控制器110通过多个内部通道连接到多个非易失性存储器时，存储器控制器110的针对非易失性存储器的负载电容可能增加。因此，在存储器系统10的数据读取和写入操作时信号的失真现象可能变得严重。
为了防止或减少信号的失真，存储器系统10可以包括在读取和写入操作时将外部通道CHO与多个内部通道CHI1和CHI2中的任何一个彼此连接的接口电路130。接口电路130可以形成为与存储器件120和存储器控制器110分离的半导体器件，或者备选地，接口电路130可以是存储器件120或存储器控制器110的一部分(例如，形成在同一管芯上)。由于存储器系统10包括接口电路130，因此存储器控制器110的负载电容可以减小。结果，可以增加存储器系统10的操作速度，并且可以减轻数据信号的失真。
存储器控制器110和非易失性存储器NVM11至NVM24可以根据接口协议通过预定通道发送和接收输入/输出信号。
例如，当非易失性存储器遵循第一协议时，非易失性存储器可以通过包括在内部通道中的内部数据通道发送和接收数据信号。此外，非易失性存储器可以通过与内部数据通道相同的通道接收命令信号和地址信号。为了与命令信号和地址信号区分开，数据信号在下文中可以被称为实际数据信号，其中术语“实际数据”是指要写入存储器或从存储器读取的数据。
内部通道可以进一步包括内部控制通道以及内部数据通道。非易失性存储器可以通过内部控制通道接收指示从内部数据通道接收的信号是实际数据信号、命令信号还是地址信号的使能信号。根据第一协议，在传送命令信号或地址信号的同时可能无法传送实际数据信号，并且控制通道仅用于传输使能信号，因此，内部通道的数据传输效率可能会降低。
因此，可以使用能够在非易失性存储器和控制器之间高效地传送数据的第二协议。当非易失性存储器遵循第二协议时，非易失性存储器可以通过内部控制通道接收命令信号和地址信号，并且可以通过内部数据通道发送和接收实际数据信号。由于用于接收命令信号和地址信号的通道与用于发送和接收实际数据信号的通道彼此分离，因此可以在接收命令信号或地址信号的同时发送和接收实际数据信号。
构成存储器系统的存储器控制器和非易失性存储器可以支持不同的接口协议。例如，存储器控制器可以支持第一协议，并且非易失性存储器可以支持第二协议。相反，存储器控制器可以支持第二协议，并且非易失性存储器可以支持第一协议。
当存储器控制器和非易失性存储器支持不同的接口协议时，命令信号和地址信号可能需要通过不同的通道传输。例如，通过数据通道从存储器控制器输出的命令信号和地址信号可能需要通过控制通道输入到非易失性存储器。因此，当存储器控制器和非易失性存储器支持不同的接口协议时，存储器控制器和非易失性存储器之间的直接通信可能变得困难。
根据示例实施例，存储器系统可以使用接口电路提供支持不同接口协议的存储器控制器和非易失性存储器之间的兼容性。接口电路可以执行用于将数据通道转换到控制通道或将控制通道转换到数据通道的通道转换，以便传送命令信号或地址信号。
在下文中将参考图2至图5详细描述根据第一示例实施例的存储器系统。
图2是示出了根据第一示例实施例的存储器系统的示意性框图。
参考图2，存储器系统20可以包括存储器控制器210、存储器件220和接口电路230。图2的存储器控制器210、存储器件220和接口电路230可以分别与参考图1描述的存储器控制器110、存储器件120和接口电路130相对应。
存储器件220可以包括连接到第一内部通道CHI1的第一非易失性存储器NVM1和连接到第二内部通道CHI2的第二非易失性存储器NVM2。第一非易失性存储器NVM1可以与图1的第一非易失性存储器NVM11至NVM14中的任何一个相对应，并且第二非易失性存储器NVM2可以与图1的第二非易失性存储器NVM21至NVM24中的任何一个相对应。
存储器控制器210以及非易失性存储器NVM1和NVM2可以支持不同的接口协议。例如，存储器控制器210可以根据第一协议通过外部通道CHO输入和输出信号。此外，非易失性存储器NVM1和NVM2可以根据第二协议通过内部通道CHI1和CHI2输入/输出信号。
支持第一协议的存储器控制器210可以包括连接到外部通道CHO的DQ(数据)引脚组DQPG、命令锁存使能(CLE)引脚CLEP、地址锁存使能(ALE)引脚ALEP和写入使能(nWE)引脚nWEP。引脚是指被设置为从第一组件(例如，存储器控制器210、接口电路230或存储器件220)的内部接收信号并将信号发送到第二组件(反之亦然)的外部连接端子。引脚可以由导电引线、焊盘、凸块或球、或可以连接到导线(例如，接合导线或其他导线)的其他导电组件形成。
外部通道CHO可以包括用于通过DQ引脚组DQPG输入和输出并行数据信号DQ[7：0]的外部数据通道、用于通过CLE引脚CLEP和ALE引脚ALEP输出CLE信号和ALE信号的外部控制通道、以及用于通过nWE引脚nWEP输出时钟信号的外部时钟通道。
通过DQ引脚组DQPG输出的并行数据信号DQ[7：0]可以是实际数据信号，或者可以是命令信号或地址信号。CLE信号和ALE信号可以与并行数据信号DQ[7：0]同时输出。CLE信号可以指示并行数据信号DQ[7：0]是否是命令信号，并且ALE信号可以指示并行数据信号DQ[7：0]是否是地址信号。
支持第二协议的非易失性存储器NVM1和NVM2中的每一个可以包括连接到内部通道CHI1和CHI2中的每一个的DQ引脚组DQPG、CA引脚组CAPG和nWE引脚nWEP。
例如，连接到第一非易失性存储器NVM1的第一内部通道CHI1可以包括用于通过DQ引脚组DQPG输入和输出并行数据信号DQ[7：0]的第一内部数据通道、用于通过CA引脚组CAPG输入和输出命令/地址信号的第一内部控制通道、以及用于通过nWE引脚nWEP输出时钟信号的第一内部时钟通道。
第一非易失性存储器NVM1通过DQ引脚组DQPG接收的并行数据信号DQ[7：0]可以是实际数据信号，并且第一非易失性存储器NVM1通过CA引脚组CAPG接收的信号可以是命令信号或地址信号。
接口电路230可以根据芯片选择信号将内部通道CHI1和CHI2中的任何一个连接到外部通道CHO。芯片选择信号可以是通过接口电路230的芯片使能(nCE)芯片(未示出)接收的芯片使能信号。接口电路230可以将根据第一协议从存储器控制器210接收的信号转换为根据第二协议的信号，并将转换后的信号提供给非易失性存储器NVM1和NVM2中的由芯片选择信号选择的非易失性存储器。
当接口电路230将根据第一协议的信号转换为根据第二协议的信号时，可以发生通道转换。例如，当通过外部数据通道接收的并行数据信号是命令信号或地址信号时，可以发生通道转换，使得并行数据信号被发送到内部控制通道。
根据示例实施例，即使存储器控制器可能是不支持第二协议的较旧的控制器，也可以配置其中存储器控制器与支持第二协议的非易失性存储器组合的存储器系统。也就是说，可以提高非易失性存储器和控制器之间的兼容性，并且可以增加非易失性存储器的通用性。
在下文中，将参考图3和图4更详细地描述根据第一协议和第二协议的命令信号和地址信号的接收。图3是示出了接口电路根据第一协议从存储器控制器接收命令信号或地址信号的示例的时序图。图4是示出了非易失性存储器根据第二协议从接口电路接收命令信号或地址信号的示例的时序图。
特别地，图3和图4示出了接口电路230从存储器控制器210接收命令信号CMD和地址信号ADDR0至ADDR4，并将命令信号CMD和地址信号ADDR0至ADDR4输出到所选择的非易失性存储器的情况。例如，地址信号ADDR0和ADDR1可以指示列地址，并且地址信号ADDR2至ADDR4可以指示行地址。然而，本发明构思不限于此，并且这仅仅是地址信号的一个示例。
参考图2和图3，接口电路230可以根据第一协议通过DQ引脚组DQPG接收指示命令CMD和地址ADDR0至ADDR4的并行数据信号DQ[7：0]。在接收并行数据信号DQ[7：0]的同时，接口电路230可以从nWE引脚nWEP接收切换时钟信号。例如，接口电路230可以在从DQ引脚组DQPG接收并行数据信号DQ[7：0]之前接收开始在固定状态(例如，高电平)下切换的时钟信号。
接口电路230可以在CLE信号的使能时段中从并行数据信号DQ[7：0]获得命令CMD，并在ALE信号的使能时段中从并行数据信号DQ[7：0]获得地址ADDR0至ADDR4。例如，接口电路230可以通过在时钟信号的上升沿对并行数据信号DQ[7：0]进行采样来获得命令CMD和地址ADDR0至ADDR4。例如，命令CMD可以包括并行数据信号DQ[7：0]在第一时间点t1处的信号值，并且地址ADDR0至ADDR4中的每一个可以包括并行数据信号DQ[7：0]在第二时间点t2至第六时间点t6中的每一个处的信号值。
同时，虽然图3中未示出，但接口电路230可以在CLE信号和ALE信号都被禁用的时段中从并行数据信号DQ[7：0]获得实际数据。
参考图2和图4，非易失性存储器可以根据第二协议通过CA引脚组CA[1：0]接收包括命令CMD的命令信号和包括地址ADDR0至ADDR4的地址信号。在接收命令信号或地址信号的同时，非易失性存储器可以通过nWE引脚nWEP接收切换时钟信号。非易失性存储器根据第二协议接收的时钟信号的切换频率可以高于接口电路230根据第一协议接收的时钟信号的切换频率。
可以基于时钟信号将接收命令信号和地址信号的时段划分为多个时间段。多个时间段中的每一个可以被定义为预定数量的周期时段。一个周期时段可以对应于时钟信号的一个或多个周期。例如，如图4所示，接收命令CMD和地址ADDR0至ADDR4的时段可以被划分为第一时间段至第六时间段，并且第一时间段至第六时间段中的每一个可以包括五个周期时段。在这种情况下，一个周期时段可以对应于时钟信号的一个周期。
非易失性存储器可以从在定义时间段中接收的命令/地址信号获得命令或地址。当在定义时间段中的特定周期时段中接收的信号CA[0]处于使能状态(H：高电平)时，非易失性存储器可以从在定义时间段中接收的命令/地址信号CA[1：0]获得命令CMD。当在定义时间段中的特定周期时段中接收的信号CA[1]处于使能状态(H)时，非易失性存储器可以从在定义时间段中接收的命令/地址信号CA[1：0]获得地址ADDR。
例如，当在第一时间段中的第一周期时段C1期间接收的命令信号CA[0]处于使能状态H时，非易失性存储器可以从在第一时间段的剩余周期时段CS1期间接收的命令/地址信号CA[1：0]获得命令CMD(例如，可以将在剩余周期时段CS1期间接收的数据处理为命令信号或比特)。在这种情况下，在第一周期时段C1期间接收的信号CA[1]可以处于禁用状态(L：低电平)。第一周期时段C1可以与当时钟信号从固定状态改变为切换状态时时钟信号的第一上升沿相对应，但是本发明构思不限于此。时钟信号的与第一周期时段C1相对应的上升沿可以根据协议而变化。非易失性存储器可以从命令/地址信号CA[1：0]的在剩余周期时段CS1期间在时钟信号的上升沿处采样的八个信号值C[0]至C[7]获得命令CMD。八个信号值C[0]至C[7]可以与并行数据信号DQ[7：0]的在图3的第一时间点t1处采样的信号值相对应。
当在第二时间段中的第二周期时段C2期间接收的地址信号CA[1]处于使能状态H时，非易失性存储器可以从在第二时间段的剩余周期时段CS2期间接收的命令/地址信号CA[1：0]获得地址ADDR0(例如，可以将在剩余周期时段CS2期间接收的数据处理为地址比特)。在这种情况下，在第二周期时段C2期间接收的命令信号CA[0]可以处于禁用状态(L)。非易失性存储器可以从命令/地址信号CA[1：0]的在第二时间段的剩余周期时段CS2中在时钟信号的上升沿处采样的八个信号值A0[0]至A0[7]获得地址ADDR0。八个信号值A0[0]至A0[7]可以与并行数据信号DQ[7：0]的在图3的第二时间点t2处采样的信号值相对应。类似地，非易失性存储器可以从在第三时间段至第六时间段中接收的命令/地址信号CA[1：0]获得地址ADDR1至ADDR4。为了便于说明，对于每个时间段，接收到切换时钟信号的第一上升沿的时段可以被称为该时间段的第一周期时段，接收到切换时钟信号的第二上升沿的时段可以被称为该时间段的第二周期时段，接收到切换时钟信号的第三上升沿的时段可以被称为该时间段的第三周期时段，接收到切换时钟信号的第四上升沿的时段可以被称为该时间段的第四周期时段，并且接收到切换时钟信号的第五上升沿的时段可以被称为该时间段的第五周期时段。
在命令/地址信号CA[1：0]正被接收的同时，并行数据信号DQ[7：0]可以被视为无关比特或信号。例如，并行数据信号DQ[7：0]可以具有低电平、高电平和高电阻状态(高-z)中的至少一种。当并行数据信号DQ[7：0]具有低电平或高电平时，并行数据信号DQ[7：0]的每个值可以是有效值或无效值。
已经通过参考图4以五个周期时段被包括在与一个命令或地址相对应的时间段中的情况为例描述了根据第二协议的信号的传输。然而，本发明构思不限于此，并且用于根据第二协议传送一个命令或地址的周期时段的数量可以根据协议而变化。例如，包括在定义时间段中的周期时段的数量可以是6个或更多个或小于5个。
图5是详细示出了根据第一示例实施例的存储器系统的电路图。
存储器系统20可以包括存储器控制器210、存储器件220和接口电路230。图5所示的存储器控制器210、存储器件220和接口电路230可以与图2所示的那些相对应。参考图5，接口电路230可以包括时钟发生器231、计数器232、解码器233、芯片解复用器234、通道解复用器235和236、串行器237和238以及重定时器239和240。
参考图2和图5，可以将通过nWE引脚nWEP从存储器控制器210接收的外部时钟信号提供给时钟发生器231和计数器232。可以将通过CLE引脚CLEP接收的CLE信号和通过ALE引脚ALEP接收的ALE信号提供给解码器233。此外，可以将通过DQ引脚组DQPG接收的并行数据信号DQ[7：0]提供给芯片解复用器234。
时钟发生器231可以通过转换外部时钟信号的频率来生成频率是外部时钟信号的频率的N倍(N是大于0的自然数)的内部时钟信号，并将内部时钟信号提供给非易失性存储器NVM1和NVM2。这里，外部时钟信号可以指由接口电路230根据第一协议接收的时钟信号，内部时钟信号可以指根据第二协议从接口电路230输出的时钟信号。频率的倍数N的值可以被确定为参考图4描述的包括在定义时间段中的周期时段的数量。例如，在图4的示例中N＝5，但是本发明构思不限于此，并且N的值可以根据协议而不同地确定。
计数器232可以对在内部时钟信号从固定状态改变为切换状态之后上升沿的出现次数进行计数，并且可以将计数值输出到串行器237和238。计数值可以用于串行器237和238识别周期时段和定义时间段。
解码器233可以基于接收到的CLE信号和ALE信号来判定并行数据信号DQ[7：0]是命令信号、地址信号还是实际数据信号。例如，当CLE信号被使能时，并行数据信号DQ[7：0]可以被判定为命令信号，当ALE信号被使能时，并行数据信号DQ[7：0]可以被判定为地址信号，而当CLE信号和ALE信号都被禁用时，并行数据信号DQ[7：0]可以被判定为实际数据信号。解码器233可以将判定结果信号输出到通道解复用器235和236中的所选择的解复用器。
芯片解复用器234可以通过响应于芯片选择信号SEL选择通道解复用器235和236之一来将外部通道CHO连接到内部通道CHI1和CHI2中的任何一个。芯片解复用器234可以将并行数据信号DQ[7：0]提供给通道解复用器235和236中的所选择的解复用器。芯片选择信号SEL可以通过图5中未示出的单独引脚(例如，nCE引脚)接收，但本发明构思不限于此。
当选择了第一通道解复用器235时，第一通道解复用器235可以基于从解码器233接收的判定结果信号将从芯片解复用器234提供的并行数据信号DQ[7：0]提供给第一串行器237或第一重定时器239。判定结果信号可以指示并行数据信号DQ[7：0]是命令信号、地址信号还是实际数据信号。当并行数据信号DQ[7：0]是命令信号或地址信号时，第一通道解复用器235可以将并行数据信号DQ[7：0]提供给第一串行器237，而当并行数据信号DQ[7：0]是实际数据信号时，将并行数据信号DQ[7：0]提供给第一重定时器239。简而言之，外部数据通道可以根据第一通道解复用器235的选择而连接到第一内部控制通道或第一内部数据通道。
类似地，当选择了第二通道解复用器236时，第二通道解复用器236可以基于从解码器233接收的判定结果信号将从芯片解复用器234提供的并行数据信号DQ[7：0]提供给第二串行器238或第二重定时器240。例如，外部数据通道可以根据第二通道解复用器236的选择而连接到第二内部控制通道或第二内部数据通道。
第一串行器237可以将从第一通道解复用器235接收的并行数据信号DQ[7：0]串行化，并将串行化的信号作为命令/地址信号CA[1：0]输出到第一非易失性存储器NVM1。具体地，第一串行器237可以将并行数据信号DQ[7：0]串行化，使得从包括八个DQ引脚的DQ引脚组DQPG提供的并行数据信号DQ[7：0]可以通过包括两个CA引脚的CA引脚组CAPG作为命令/地址信号CA[1：0]传送。
为了使第一串行器237将并行数据信号DQ[7：0]串行化并输出串行化的信号，可以使用来自时钟发生器231的内部时钟信号和来自计数器232的计数值信号。具体地，第一串行器237可以使用计数值信号来确定要生成的命令/地址信号CA[1：0]的定义时间段和周期时段。
第一串行器237可以生成命令/地址信号CA[1：0]，使得在定义时间段的周期时段中的特定周期时段中输出标志信号，并且在剩余周期时段中输出并行数据信号DQ[7：0]的串行化的信号。这里，标志信号可以是指示在定义时间段中输出的串行化的信号是命令信号还是地址信号的信号，类似于在图4的第一周期时段C1中输出的信号。例如，当串行化的信号是命令信号时，标志信号可以包括使能信号CA[0]和禁用信号CA[1]。
类似地，第二串行器238可以将从第二通道解复用器236接收的并行数据信号DQ[7：0]串行化，并将串行化的信号输出为命令/地址信号CA[1：0]。
第一重定时器239可以执行从第一通道解复用器235接收的并行数据信号DQ[7：0]的重定时，并将重定时的并行数据信号DQ[7：0]输出到第一非易失性存储器NVM1。例如，第一重定时器239可以使用单独的引脚(图5中未示出)接收与并行数据信号DQ[7：0]相对应的数据选通信号DQS。数据选通信号DQS可以是与数据一起输出并响应于数据而切换的信号。
第一重定时器239可以通过延迟数据选通信号DQS的相位来生成相位延迟的时钟信号。第一重定时器239可以通过使用相位延迟的时钟信号对并行数据信号DQ[7：0]进行采样来生成校正了定时并去除了噪声的并行数据信号DQ[7：0]。
类似地，第二重定时器240可以执行从第二通道解复用器236接收的并行数据信号DQ[7：0]的重定时，并将重定时的并行数据信号DQ[7：0]输出到第二非易失性存储器NVM2。
根据第一示例实施例，频率为根据第一协议从存储器控制器210接收的外部时钟信号的频率的N倍的信号可以作为内部时钟信号输出到非易失性存储器。所选择的非易失性存储器可以使用内部时钟信号根据第二协议接收命令信号和地址信号。
此外，可以判定根据第一协议从存储器控制器210接收的并行数据信号DQ[7：0]是命令信号、地址信号还是实际数据信号。当并行数据信号DQ[7：0]是命令信号或地址信号时，可以将并行数据信号DQ[7：0]转换为命令/地址信号CA[1：0]，然后输出到所选择的非易失性存储器。当并行数据信号DQ[7：0]是实际数据信号时，并行数据信号DQ[7：0]可以作为校正了定时且去除了噪声的数据信号输出到所选择的非易失性存储器。
根据第一示例实施例，当存储器控制器支持第一协议并且非易失性存储器支持第二协议时，存储器系统可以通过使用接口芯片执行从外部数据通道到内部控制通道的通道转换来提供存储器控制器和非易失性存储器之间的兼容性。接口芯片可以减少存储器控制器的负载电容，并且不仅可以减轻提供给非易失性存储器的实际数据信号的失真，还可以通过执行实际数据信号的重定时来提供支持第二协议的非易失性存储器的通用性。
同时，已经通过参考图2至图5以存储器控制器支持第一协议并且非易失性存储器支持第二协议的情况的存储器系统为例描述了第一示例实施例。然而，本发明构思不限于此，并且还可以应用于存储器控制器支持第二协议且非易失性存储器支持第一协议的情况。
在下文中将参考图6和图7详细描述根据第二示例实施例的存储器系统。
图6是示出了根据第二示例实施例的存储器系统的框图。
参考图6，存储器系统30可以包括存储器控制器310、存储器件320和接口电路330。图6的存储器控制器310、存储器件320和接口电路330可以分别与参考图1描述的存储器控制器110、存储器件120和接口电路130相对应。
存储器件320可以包括连接到第一内部通道CHI1的第一非易失性存储器NVM1和连接到第二内部通道CHI2的第二非易失性存储器NVM2。第一非易失性存储器NVM1可以与图1的第一非易失性存储器NVM11至NVM14中的任何一个相对应，并且第二非易失性存储器NVM2可以与图1的第二非易失性存储器NVM21至NVM24中的任何一个相对应。
存储器控制器310以及非易失性存储器NVM1和NVM2可以支持不同的接口协议。例如，存储器控制器310可以根据第二协议通过外部通道CHO输入和输出信号。此外，非易失性存储器NVM1和NVM2可以根据第一协议通过内部通道CHI1和CHI2输入/输出信号。第一协议和第二协议可以与参考图3和图4描述的协议相对应。
存储器控制器310可以包括连接到外部通道CHO的DQ引脚组DQPG、CA引脚组CAPG和nWE引脚nWEP。外部通道CHO可以包括用于通过DQ引脚组DQPG输入和输出并行数据信号DQ[7：0]的外部数据通道、用于通过CA引脚组CAPG输入和输出命令/地址信号CA[1：0]的外部控制通道、以及用于通过nWE引脚nWEP输出时钟信号的外部时钟通道。这里，通过DQ引脚组DQPG从存储器控制器310输出的并行数据信号DQ[7：0]可以是实际数据信号。
支持第一协议的非易失性存储器NVM1和NVM2中的每一个可以包括连接到内部通道CHI1和CHI2中的每一个的DQ引脚组DQPG、CLE引脚CLEP、ALE引脚ALEP和nWE引脚nWEP。
例如，第一内部通道CHI1可以包括用于通过DQ引脚组DQPG输入和输出并行数据信号DQ[7：0]的第一内部数据通道、用于通过CLE引脚CLEP和ALE引脚ALEP输出CLE信号和ALE信号的第一内部控制通道、以及用于通过nWE引脚nWEP输出时钟信号的内部时钟通道。第一非易失性存储器NVM1通过DQ引脚组DQPG接收的并行数据信号DQ[7：0]可以包括命令、地址或实际数据。
接口电路330可以将根据第二协议从存储器控制器310接收的信号转换为根据第一协议的信号，并将转换后的信号提供给非易失性存储器NVM1和NVM2中的响应于芯片选择信号所选择的非易失性存储器。芯片选择信号可以是通过接口电路330的nCE芯片(未示出)接收的芯片使能信号。
当接口电路330将根据第二协议的信号转换为根据第一协议的信号时，可以发生通道转换。例如，通过外部控制通道接收的命令/地址信号可以被转换为并行数据信号DQ[7：0]，然后发送到内部数据通道。
根据示例实施例，可以配置不支持第二协议的较旧的非易失性存储器与支持第二协议的新的存储器控制器组合的存储器系统。因此，可以增加非易失性存储器的可用性。
图7是详细示出了根据第二示例实施例的存储器系统的电路图。
存储器系统30可以包括存储器控制器310、存储器件320和接口电路330。图7的存储器控制器310、存储器件320和接口电路330可以与图6所示的那些相对应。参考图7，接口电路330可以包括时钟发生器331、计数器332、解串行器333、解复用器334、335和339、解码器336、多路复用器337和338以及重定时器340和341。
参考图6和图7，可以将通过nWE引脚nWEP从存储器控制器310接收的外部时钟信号提供给时钟发生器331和计数器332。可以将通过CA引脚组CAPG接收的命令/地址信号CA[1：0]提供给解串行器333。此外，可以将通过DQ引脚组DQPG接收的并行数据信号提供给第一解复用器334。
时钟发生器331可以通过转换外部时钟信号的频率来生成频率是外部时钟信号的频率的1/N倍的内部时钟信号，并将内部时钟信号提供给非易失性存储器NVM1和NVM2。可以基于包括在定义时间段中的周期时段的数量N来确定频率的倍数1/N的值。
计数器332可以对在外部时钟信号从固定状态改变为切换状态之后上升沿的出现次数进行计数，并且可以将计数值信号输出到解串行器333。
解串行器333可以基于从存储器控制器310接收的命令/地址信号CA[1：0]来生成并行数据信号DQ[7：0]。解串行器333可以使用从计数器332接收的计数值信号来识别定义时间段和周期时段。
解串行器333可以将在定义时间段的周期时段中的特定周期时段中接收的命令/地址信号CA[1：0](例如，标志信号)输出到解码器336。此外，解串行器333可以通过将在剩余周期时段中接收的命令/地址信号CA[1：0]并行化来生成并行数据信号DQ[7：0]。此外，所生成的并行数据信号DQ[7：0]可以输出到第二解复用器335。
第一解复用器和第二解复用器可以响应于芯片选择信号SEL将外部通道CHO连接到内部通道CHI1和CHI2中的任何一个。具体地，第一解复用器334可以将通过DQ引脚组DQPG接收的并行数据信号DQ[7：0](即，实际数据信号)输出到多路复用器337和338中的所选择的多路复用器。此外，第二解复用器335可以将从解串行器333接收的并行数据信号DQ[7：0](即，命令信号或地址信号)输出到多路复用器337和338中的所选择的多路复用器。芯片选择信号SEL可以通过图7中未示出的单独引脚(例如，nCE引脚)接收，但本发明构思不限于此。
解码器336可以基于从解串行器333接收的特定周期时段的命令/地址信号CA[1：0]将通道选择信号输出到多路复用器337和338中的所选择的多路复用器。例如，当特定周期时段的信号CA[0]和信号CA[1]中的一个被使能时，解码器336可以输出控制通道选择信号，而当特定周期时段的信号CA[0]和信号CA[1]都被禁用时，输出数据通道选择信号。
此外，解码器336可以将特定周期时段的命令/地址信号CA[1：0]输出到第三解复用器339。例如，当特定周期时段的信号CA[0]被使能并且该特定周期时段的信号CA[1]被禁用时，解码器336可以输出使能的CLE信号和禁用的ALE信号。
多路复用器337和338中的所选择的多路复用器可以将从第一解复用器334和第二解复用器335接收的信号中的任何一个输出到基于通道选择信号所选择的重定时器。例如，在选择了第一多路复用器337的情况下，第一多路复用器337可以在它接收到数据通道选择信号时输出从第一解复用器334接收的实际数据信号，并在它接收到控制通道选择信号时将从第二解复用器335接收的命令信号或地址信号输出到第一重定时器340。类似地，在选择了第二多路复用器338的情况下，第二多路复用器338可以将基于通道选择信号从第一解复用器334和第二解复用器335接收的信号中的任何一个作为并行数据信号DQ[7：0]输出到第二重定时器341。
第三解复用器339可以响应于芯片选择信号SEL将从解码器336输出的CLE信号和ALE信号输出到内部通道CHI1和CHI2中的所选择的内部通道。
重定时器340和341中的所选择的重定时器可以执行从所选择的多路复用器接收的并行数据信号DQ[7：0]的重定时，并将重定时的并行数据信号DQ[7：0]输出到所选择的非易失性存储器。例如，第一重定时器340可以执行从第一多路复用器337接收的并行数据信号DQ[7：0]的重定时，并将重定时的信号输出到第一非易失性存储器NVM1。重定时器340和341可以以与参考图5描述的重定时器239和240类似的方式执行并行数据信号DQ[7：0]的重定时。
根据第二示例实施例，根据第二协议从存储器控制器310接收的外部时钟信号可以被输出为频率是外部时钟信号的频率的1/N倍的内部时钟信号，使得所选择的非易失性存储器可以根据第一协议接收命令、地址和数据。
此外，根据第二协议从存储器控制器310接收的命令/地址信号CA[1：0]可以被转换为CLE信号、ALE信号和并行数据信号DQ[7：0]，并且转换后的信号可以输出到所选择的非易失性存储器。因此，通过外部控制通道接收的信号可以通过接口电路330输出到所选择的内部数据通道。
根据第二示例实施例，当存储器控制器支持第二协议并且非易失性存储器支持第一协议时，存储器系统可以通过使用接口芯片执行从外部控制通道到内部数据通道的通道转换来提供存储器控制器和非易失性存储器之间的兼容性。因此，可以提高支持第一协议的非易失性存储器的可用性。
将参考图8至图11描述应用示例实施例的系统的具体示例。
图8是示出了根据示例实施例的存储器系统的结构的图。参考图8，存储器系统40可以包括存储器控制器410和非易失性存储器封装(NVM PKG)400。
非易失性存储器封装400可以包括接口电路430和非易失性存储器NVM0至NVM7。接口电路430可以通过外部通道41将存储器控制器410与第一内部通道421和第二内部通道422中的任何一个彼此连接。例如，接口电路430可以从存储器控制器410接收控制信号，将接收到的控制信号发送到非易失性存储器NVM0至NVM7，并且将与接收到的控制信号相对应的数据信号输入到非易失性存储器NVM0至NVM7以及从非易失性存储器NVM0至NVM7输出与接收到的控制信号相对应的数据信号。
在示例实施例中，在写入操作时，可以通过接口电路430将数据信号DQ[n：0]输出为第一内部数据信号DQ1[n：0]和第二内部数据信号DQ2[n：0]。这里，第一内部数据信号DQ1[n：0]可以被传输到连接到第一内部通道421的第一非易失性存储器NVM0至NVM3，并且第二内部数据信号DQ2[n：0]可以被传输到连接到第二内部通道422的第二非易失性存储器NVM4至NVM7。
在示例实施例中，在读取操作时，可以通过接口电路430将从第一非易失性存储器NVM0至NVM3读取的第一内部数据信号DQ1[n：0]和从第二非易失性存储器NVM4至NVM7读取的第二内部数据信号DQ2[n：0]中的任何一个输出为数据信号DQ[n：0]。
在示例实施例中，数据信号DQ[n：0]可以通过数据焊盘431输入和输出，第一内部数据信号DQ1[n：0]可以通过连接到第一内部通道421的第一内部数据焊盘433输入和输出，并且第二内部数据信号DQ2[n：0]可以通过连接到第二内部通道422的第二内部数据焊盘434输入和输出。
非易失性存储器NVM0至NVM7中的每一个可以在写入操作时存储数据，并且在读取操作时输出数据。非易失性存储器NVM0至NVM7中的每一个可以是NAND闪存、竖直NAND(VNAND)闪存、NOR闪存、电阻随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移力矩随机存取存储器(STT-RAM)等。非易失性存储器NVM0至NVM7中的每一个可以形成在半导体管芯上，并且可以是半导体芯片。非易失性存储器封装400可以包括例如以阶梯结构形状彼此堆叠并且与包括接口电路430的半导体芯片水平地相邻设置的多个半导体存储器芯片。然而，本发明不限于该实施例。例如，非易失性存储器NVM0至NVM7可以以其他配置堆叠(例如，竖直地对齐、在两个单独的堆叠中层叠等)，并且接口电路430可以堆叠在非易失性存储器NVM0至NVM7中的一个或多个上，或者可以与非易失性存储器NVM0至NVM7水平地分离。非易失性存储器NVM0至NVM7和接口电路430可以堆叠在封装衬底上，并用密封物覆盖。
非易失性存储器NVM0至NVM7可以包括连接到第一内部通道421的第一非易失性存储器NVM0至NVM3和连接到第二内部通道422的第二非易失性存储器NVM4至NVM7。
存储器控制器410和非易失性存储器NVM0至NVM7可以支持不同的接口协议。例如，存储器控制器410可以通过相同的数据通道输出命令信号、地址信号和实际数据信号，并且通过控制通道输出指示通过数据通道输出的信号是命令信号、地址信号还是实际数据信号的使能信号。另一方面，非易失性存储器NVM0至NVM7可以通过数据通道仅输入和输出实际数据信号，并且可以通过控制通道输出命令信号和地址信号。
根据示例实施例，接口电路430可以通过执行数据通道和控制通道之间的通道转换来提供存储器控制器410和非易失性存储器NVM0至NVM7之间的兼容性。当使用接口电路430时，可以使用与存储器控制器410不兼容的非易失性存储器NVM0至NVM7来配置与存储器控制器410兼容的非易失性存储器封装400。因此，可以增加非易失性存储器NVM0至NVM7的可用性。
图9是示出了应用根据示例实施例的存储器系统的固态驱动器(SSD)的框图。SSD50可以包括非易失性存储器封装(NVM PKG)500和控制器510。
非易失性存储器封装500可以通过多个通道CH1至CHi(i是2或更大的整数)连接到控制器510。非易失性存储器封装500包括接口芯片530和多个非易失性存储器组520。接口芯片530可以以与参考图1至图7描述的接口电路130、230或330相同的配置和操作来实现，以提供控制器510和非易失性存储器组520之间的协议兼容性。控制器510可以包括至少一个处理器511、主机接口512、非易失性存储器(NVM)接口513和缓冲存储器514。
在图8和图9中，存储器控制器和非易失性存储器封装可以分别作为单独的芯片或封装存在。然而，本发明构思不限于此。存储器控制器和非易失性存储器可以被实现为单个印刷电路板上的单个芯片或封装。例如，本发明构思可以应用于嵌入式多媒体卡(eMMC)。
图10是示出了应用根据示例实施例的存储器系统的嵌入式多媒体卡(eMMC)的框图。
参考图10，eMMC 60可以包括非易失性存储器单元600和控制非易失性存储器单元600的控制器610。非易失性存储器单元600可以用与参考图8描述的非易失性存储器封装400相同的配置和操作来实现。非易失性存储器单元600可以包括多个NAND闪存器件620和接口电路630。控制器610可以包括主机接口电路611、内核612和NAND接口电路613。主机接口电路611可以被实现为MMC接口。
eMMC 60可以从主机接收电源电压Vcc和Vccq。这里，向非易失性存储器单元600和NAND接口电路613提供第一电源电压(Vcc：3.3V)，并且向控制器610提供第二电源电压(Vccq：1.8V/3.3V)。在示例实施例中，eMMC 60可以可选地接收外部高电压(VPPx)。
根据示例实施例的eMMC 60不仅在存储大量数据方面可以是有利的，而且还可以高速执行读取/写入操作。因此，根据示例实施例的eMMC 60可以应用于需要小尺寸和低功耗的移动产品(例如，
Figure BDA0003959771940000221
Figure BDA0003959771940000222
等)。
在图8至图10中，接口电路(或接口芯片)和非易失性存储器NVM0至NVM7彼此直接连接，例如，通过由布线形成的直接电连接，而不通过附加的中介层芯片或电路板或附加的有源半导体组件。例如，接合线可以直接连接到接口芯片和非易失性存储器NVM0至NVM7中的每一个。然而，本发明构思不需要一定受限于此。输入/输出缓冲电路和非易失性存储器也可以通过印刷电路板彼此连接。
图11是示出了可以包括在根据示例实施例的存储器系统中的具有并排结构的非易失性存储器封装的图。
图11是示出了具有并排结构的非易失性存储器封装700的说明图。参考图11，非易失性存储器封装700包括印刷电路板(PCB)721、接口芯片730和包括多个NAND芯片的NAND器件720。接口芯片730和NAND器件720可以通过印刷电路板721上的导线彼此连接。
接口芯片730可以以与参考图1至图7描述的接口电路130、230或330相同的方式提供NAND器件720和外部控制器之间的兼容性。
根据示例实施例的存储器系统可以通过使用接口电路执行控制通道和数据通道之间的通道转换来提供支持不同接口协议的存储器控制器和非易失性存储器之间的兼容性。
根据示例实施例的存储器系统可以通过使用接口电路将从存储器控制器提供的并行数据信号串行化并且将串行化的信号作为命令/地址信号提供给非易失性存储器来执行接口协议转换。
根据示例实施例的存储器系统可以通过使用接口电路将从存储器控制器提供的命令/地址信号并行化并且通过数据通道将并行化的信号作为并行数据信号提供给非易失性存储器来执行接口协议转换。
本发明构思不由上述示例实施例和附图限制，而是旨在由所附权利要求限制。因此，本领域技术人员可以在不脱离由所附权利要求限定的本发明构思的精神的情况下作出各种类型的替换、修改和变更，并且这些替换、修改和变更应落入本发明构思的范围内。

Claims (20)

1.一种存储器系统，包括：
第一非易失性存储器，连接到第一内部通道；
第二非易失性存储器，连接到第二内部通道；
存储器控制器，通过外部通道控制所述第一非易失性存储器和所述第二非易失性存储器；以及
接口电路，将所述外部通道连接到所述第一内部通道和所述第二内部通道中的每一个，
其中，所述接口电路包括：
命令锁存使能CLE引脚、地址锁存使能ALE引脚和外部数据DQ引脚组，连接到所述外部通道；
第一命令/地址CA引脚组和第一内部DQ引脚组，连接到所述第一内部通道；
解码器，被配置为基于分别从所述CLE引脚和所述ALE引脚接收的CLE信号和ALE信号来确定从所述外部DQ引脚组接收的并行数据信号是命令信号、地址信号还是实际数据信号，并且输出判定结果信号；
第一串行器，被配置为将所述并行数据信号串行化，并且通过所述第一CA引脚组将串行化的信号输出到所述第一内部通道；
第一重定时器，被配置为校正所述并行数据信号的定时，并且通过所述第一内部DQ引脚组将经定时校正的信号输出到所述第一内部通道；以及
第一解复用器，被配置为基于所述解码器的所述判定结果信号将所述并行数据信号提供给所述第一串行器或所述第一重定时器。
2.根据权利要求1所述的存储器系统，其中，所述接口电路还包括：
第二CA引脚组和第二内部DQ引脚组，连接到所述第二内部通道；
第二串行器，被配置为将所述并行数据信号串行化，并且通过所述第二CA引脚组将串行化的信号输出到所述第二内部通道；
第二重定时器，被配置为校正所述并行数据信号的定时，并且通过所述第二内部DQ引脚组将经定时校正的信号输出到所述第二内部通道；
第二解复用器，被配置为基于所述解码器的所述判定结果信号将所述并行数据信号提供给所述第二串行器或所述第二重定时器；以及
第三解复用器，被配置为基于来自所述存储器控制器的选择信号将从所述外部DQ引脚组接收的所述并行数据信号提供给所述第一解复用器或所述第二解复用器。
3.根据权利要求2所述的存储器系统，其中，所述接口电路还包括：芯片使能nCE引脚，连接到所述外部通道，并且被配置为从所述存储器控制器接收用于选择所述第一内部通道或所述第二内部通道的所述选择信号。
4.根据权利要求1所述的存储器系统，其中，所述接口电路还包括：
外部写入使能nWE引脚，连接到所述外部通道；
第一内部nWE引脚，连接到所述第一内部通道；以及
时钟发生器，被配置为从所述外部nWE引脚接收外部时钟信号，并且向所述第一内部nWE引脚输出频率为所述外部时钟信号的频率的N倍的内部时钟信号，其中N为大于0的自然数。
5.根据权利要求4所述的存储器系统，其中，所述内部时钟信号的频率是基于通过所述第一CA引脚组输出一个命令信号或地址信号的定义时间段中所包括的周期时段的数量N来确定的。
6.根据权利要求5所述的存储器系统，其中，所述第一串行器被配置为在所述定义时间段的周期时段中的特定周期时段中通过所述第一CA引脚组输出所述CLE信号和所述ALE信号，并且在所述周期时段中的剩余周期时段中通过所述第一CA引脚组输出串行化的并行数据信号。
7.根据权利要求1所述的存储器系统，其中，所述接口电路被配置为与所述并行数据信号一起接收数据选通信号，并且
所述第一重定时器被配置为通过延迟所述数据选通信号的相位来生成相位延迟的时钟信号，并且通过使用所述相位延迟的时钟信号对所述并行数据信号进行采样来生成所述经定时校正的信号。
8.根据权利要求1所述的存储器系统，其中：
所述存储器控制器被配置为基于第一接口协议来输入和输出信号，并且
所述第一非易失性存储器和所述第二非易失性存储器被配置为基于第二接口协议来输入和输出信号。
9.根据权利要求1所述的存储器系统，其中，所述第一非易失性存储器和所述第二非易失性存储器以及所述接口电路构成非易失性存储器封装。
10.根据权利要求9所述的存储器系统，其中，所述存储器控制器和所述非易失性存储器封装被实现为形成在印刷电路板上的单个封装的一部分。
11.根据权利要求9所述的存储器系统，其中，所述存储器控制器和所述非易失性存储器封装被实现为分开的封装。
12.根据权利要求9所述的存储器系统，其中，所述第一非易失性存储器和所述第二非易失性存储器被配置为堆叠的。
13.根据权利要求12所述的存储器系统，其中，所述第一非易失性存储器和所述第二非易失性存储器与所述接口电路通过引线接合彼此直接连接。
14.一种存储器系统，包括：
第一非易失性存储器，连接到第一内部通道；
第二非易失性存储器，连接到第二内部通道；
控制器，被配置为通过外部通道控制所述第一非易失性存储器和所述第二非易失性存储器；以及
接口电路，将所述外部通道连接到所述第一内部通道和所述第二内部通道中的每一个，
其中，所述接口电路包括：
CA引脚组和外部DQ引脚组，连接到所述外部通道；
第一CLE引脚、第一ALE引脚和第一内部DQ引脚组，连接到所述第一内部通道；
解串行器，被配置为通过将从所述CA引脚组接收的信号并行化来生成第一并行数据信号，并且输出所述第一并行数据信号；
解码器，被配置为基于从所述CA引脚组接收的信号来生成使能的CLE信号或使能的ALE信号；
第一多路复用器，被配置为从所述解串行器接收所述第一并行数据信号，从所述外部DQ引脚组接收第二并行数据信号，并且根据在所述解码器中所述CLE信号还是所述ALE信号已被使能来输出所述第一并行数据信号或所述第二并行数据信号；以及
第一重定时器，被配置为校正所输出的第一并行数据信号或第二并行数据信号的定时，并且通过所述第一内部DQ引脚组将经定时校正的信号输出到所述第一内部通道。
15.根据权利要求14所述的存储器系统，其中，所述接口电路还包括：
第二CLE引脚、第二ALE引脚和第二内部DQ引脚组，连接到所述第二内部通道；
第二多路复用器，被配置为从所述解串行器接收所述第一并行数据信号，从所述外部DQ引脚组接收所述第二并行数据信号，并且根据在所述解码器中所述CLE信号还是所述ALE信号已被使能来输出所述第一并行数据信号或所述第二并行数据信号；
第二重定时器，被配置为校正所输出的第一并行数据信号或第二并行数据信号的定时，并且通过所述第二内部DQ引脚组将经定时校正的信号输出到所述第二内部通道；以及
解复用器，被配置为基于来自所述控制器的选择信号将从所述外部DQ引脚组接收的所述第二并行数据信号提供给所述第一多路复用器或所述第二多路复用器。
16.根据权利要求14所述的存储器系统，其中，所述接口电路还包括：
外部写入使能nWE引脚，连接到所述外部通道；
第一内部nWE引脚，连接到所述第一内部通道；以及
时钟发生器，被配置为从所述外部nWE引脚接收外部时钟信号，并且向所述第一内部nWE引脚输出频率为所述外部时钟信号的频率的1/N倍的内部时钟信号，其中N为大于0的自然数。
17.根据权利要求16所述的存储器系统，其中，所述接口电路还包括：计数器，被配置为对在所述外部时钟信号从固定状态改变为切换状态之后所述外部时钟信号的上升沿的出现次数进行计数，并且将计数值信号输出到所述解串行器，并且
所述解串行器被配置为使用所述计数值信号来识别通过所述CA引脚组输出一个命令信号或地址信号的定义时间段，并且基于通过所述CA引脚组在所述定义时间段中接收的信号来生成所述第一并行数据信号。
18.根据权利要求17所述的存储器系统，其中，所述内部时钟信号的频率是基于在所述定义时间段中所述外部时钟信号的切换次数N来确定的。
19.根据权利要求14所述的存储器系统，其中，所述外部通道基于第二接口协议交换信号，并且
所述第一内部通道和所述第二内部通道中的每一个基于第一接口协议交换信号。
20.一种存储器系统，包括：
多个存储器件，均连接到分别包括内部数据通道和内部控制通道的内部通道，并且均被配置为基于第一接口协议执行通信；
控制器，连接到包括外部数据通道和外部控制通道的外部通道，并且被配置为基于第二接口协议执行通信；以及
接口电路，将所述外部通道连接到每个所述内部通道，
其中，所述接口电路被配置为通过以下操作来执行通道转换：将通过所述外部数据通道从所述控制器接收的并行数据信号串行化并将串行化的信号输出到所述内部通道中的第一内部通道中所包括的内部控制通道，或者将通过所述外部控制通道接收的信号并行化并将并行化的信号输出到所述内部通道中的所述第一内部通道中所包括的内部数据通道。
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