KR20090034570A - 메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법 - Google Patents

메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법 Download PDF

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Abstract

메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의 적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법이 개시된다. 상기 멀티 칩 패키지 메모리는 전달 메모리 칩, 제 1 내지 제 n 메모리 칩(n은 자연수) 및 관통 전극을 구비할 수 있다. 상기 전달 메모리 칩은 외부에서 수신되는 신호들 또는 내부에서 출력되는 신호들을 전달한다. 상기 제 1 내지 제 n 메모리 칩은 적어도 하나 이상의 뱅크를 포함하고 상기 전달 메모리 칩 위에 수직 방향으로 적층된다. 상기 관통 전극은 상기 전달 메모리 칩의 상부 표면으로부터 상기 제 n 메모리 칩의 상부 표면까지 연결되어 신호들을 전달한다. 상기 제 1 내지 제 n 메모리 칩 중 둘 이상의 메모리 칩들은 상기 뱅크들 중 동일 어드레스에 대응하는 뱅크들이 수직 방향으로 동일한 위치를 가지도록 적층된다. 상기 멀티 칩 패키지 메모리는 종래의 관통 전극을 이용한 멀티 칩 패키지 메모리보다 효율적인 리드 또는 라이트 동작을 수행할 수 있는 장점이 있다.

Description

메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의 적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법{Multi-chip package memory stacked memory chips, method for stacking memory and method for controlling operation of multi-chip package memory}
본 발명은 멀티 칩 패키지 메모리(multi-chip package memory)에 관한 것으로, 특히 메모리 칩이 적층된 멀티 칩 패키지 메모리, 상기 멀티 칩 패키지 메모리에 메모리 칩을 적층하는 방법 및 상기 멀티 칩 패키지 메모리의 동작 제어 방법에 관한 것이다.
최근 전자 휴대기기의 크기가 소형화됨에 따라 전자 휴대기기 내부에 장착되는 반도체 패키지도 점차 소형화 및 경량화되고 있는 반면, 반도체 패키지에 내장되는 메모리 칩의 용량은 증대되고 있다. 따라서, 기존에는 하나의 기능을 수행하는 메모리 칩이 내장된 싱글 칩 패키지 메모리(single-chip package memory)를 사용하였으나, 최근에는 두 가지 이상의 다른 기능을 수행하는 복수개의 메모리 칩이 적층된(stacked) 멀티 칩 패키지 메모리(multi-chip package memory)가 제조되고 있다.
상기 멀티 칩 패키지 메모리에서 메모리 칩을 적층하는 방법으로는 인터페이스 칩(interface chip)과 다수개의 메모리 칩을 적층하는 방법 및 메모리 컨트롤러와 다수개의 메모리 칩을 적층하는 방법 등이 있다.
예를 들어, 제 1 및 제 2 메모리 칩을 적층하는 경우, 종래의 멀티 칩 패키지 메모리는 각각의 메모리 칩과 패드를 본딩 와이어에 의하여 전기적으로 연결하였다. 즉, 제 1 메모리 칩과 제 1 패드를 본딩 와이어에 의하여 전기적으로 연결하고, 제 2 메모리 칩과 제 2 패드를 본딩 와이어에 의하여 전기적으로 연결하였다.
또한, 최근에는 관통 전극(through hole via, through silicon via)을 이용한 메모리 칩 적층방식도 이용되고 있다. 예를 들어, 제 1 및 제 2 메모리 칩을 적층하는 경우, 제 1 메모리 칩과 제 2 메모리 칩 사이에 관통 전극을 형성하고 상기 관통 전극을 통하여 신호들을 전송한다. 상기 관통 전극을 이용하는 경우에도 종래에는 상기 적층되는 메모리 칩들의 중앙에 관통 전극을 형성하여 데이터를 전송하였다.
본 발명이 해결하고자 하는 과제는 관통 전극(through hole via, through silicon via)을 이용하는 멀티 칩 패키지 메모리(multi-chip package memory)에서 종래보다 효율적으로 리드 또는 라이트 동작을 제어할 수 있는 멀티 칩 패키지 메모리를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 멀티 칩 패키지 메모리의 메모리 칩 적층 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 상기 멀티 칩 패키지 메모리의 동작 제어 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예에 따른 멀티 칩 패키지 메모리는 전달 메모리 칩, 제 1 내지 제 n 메모리 칩(n은 자연수) 및 관통 전극을 구비할 수 있다. 상기 전달 메모리 칩은 외부에서 수신되는 신호들 또는 내부에서 출력되는 신호들을 전달한다. 상기 제 1 내지 제 n 메모리 칩은 적어도 하나 이상의 뱅크를 포함하고 상기 전달 메모리 칩 위에 수직 방향으로 적층된다. 상기 관통 전극은 상기 전달 메모리 칩의 상부 표면으로부터 상기 제 n 메모리 칩의 상부 표면까지 연결되어 신호들을 전달한다. 상기 제 1 내지 제 n 메모리 칩 중 둘 이상의 메모리 칩들은 상기 뱅크들 중 동일 어드레스에 대응하는 뱅크들이 수직 방향으로 동일한 위치를 가지도록 적층된다.
상기 관통 전극은 상기 수직 방향의 뱅크들에 대응하고 상기 대응되는 수직 방향의 뱅크들에 상기 신호들을 전달하는 것이 바람직하다.
상기 멀티 칩 패키지 메모리는 상기 동일 어드레스에 대응하는 뱅크들에서 리드한 데이터를 연결하여 소정의 버스트 길이의 데이터를 출력하거나 라이트할 소정의 버스트 길이의 데이터를 분할하여 상기 동일 어드레스에 대응하는 뱅크들에 라이트하는 것이 바람직하다.
상기 버스트 길이의 데이터는 상기 동일 어드레스에 대응하는 뱅크들 중 하부에 적층된 상기 메모리 칩의 뱅크의 데이터부터 상부 메모리 칩의 뱅크의 데이터까지 순차적으로 연결된 데이터인 것이 바람직하다.
상기 제 i 메모리 칩(i는 1이상 n-1이하의 자연수)은 리드 또는 라이트 명령의 지연 정도에 대응하는 제어 신호에 응답하여 상기 제 i 메모리 칩에 인가되는 상기 리드 또는 라이트 명령을 지연시켜 상기 동일 어드레스에 대응하는 뱅크를 포함하는 제 k 메모리 칩으로 전달하는 커맨드 제어부 및 상기 커맨드 제어부에서 상기 지연된 리드 또는 라이트 명령을 상기 제 k 메모리 칩에 전달하는 경우 어드레스를 상기 제 k 메모리 칩으로 전달하는 어드레스 전달부를 구비하는 것이 바람직하다.
상기 커맨드 제어부는 상기 제어 신호에 응답하여 상기 제 i 메모리 칩에서 데이터의 리드 또는 라이트 동작을 완료한 후에 상기 리드 또는 라이트 명령을 상기 제 k 메모리 칩으로 전달하는 것이 바람직하다.
상기 어드레스 전달부는 상기 지연된 리드 또는 라이트 명령에 응답하여 상 기 어드레스를 상기 제 k 메모리 칩으로 전달하는 것이 바람직하다.
상기 어드레스 전달부는 상기 제 i 메모리 칩으로 인가된 상기 리드 또는 라이트 명령에 응답하여 상기 어드레스를 저장하는 어드레스 저장부 및 상기 지연된 리드 또는 라이트 명령에 응답하여 상기 저장된 어드레스를 상기 제 k 메모리 칩으로 전달하도록 제어하는 어드레스 제어부를 구비하는 것이 바람직하다.
상기 제 1 내지 제 n 메모리 칩은 상기 복수의 뱅크들 중 적어도 하나를 포함하는 제 1 내지 제 m 뱅크 그룹(m은 자연수)을 구비하고, 상기 멀티 칩 패키지 메모리는 상기 제 k 뱅크 그룹(k는 1이상 m이하의 자연수)에서 데이터의 리드 또는 라이트 동작을 수행한 이후 상기 제 k 뱅크 그룹 이외의 뱅크 그룹에서 데이터의 리드 또는 라이트 동작을 수행하는 것이 바람직하다.
상기 다른 과제를 달성하기 위한 본 발명의 실시예에 따른 멀티 칩 패키지 메모리의 메모리 칩 적층 방법은 신호를 전달하는 전달 메모리 칩 및 적어도 하나의 뱅크를 포함하는 제 1 내지 제 n 메모리 칩(n은 자연수)을 구비하는 멀티 칩 패키지 메모리의 메모리 칩 적층 방법에 있어서, 상기 전달 메모리 칩 위에 상기 제 1 내지 제 n 메모리 칩을 수직 방향으로 적층하는 단계 및 상기 전달 메모리 칩의 상부 표면으로부터 상기 제 n 메모리 칩의 상부 표면까지 연결하는 적어도 하나의 관통 전극을 형성하는 단계를 구비하고, 상기 제 1 내지 제 n 메모리 칩을 적층하는 단계는 동일 어드레스에 대응하는 뱅크들이 수직방향으로 동일한 위치를 가지도록 둘 이상의 메모리 칩들을 수직 방향으로 적층하는 단계를 구비할 수 있다.
상기 또 다른 과제를 달성하기 위한 본 발명의 실시예에 따른 멀티 칩 패키 지 메모리의 동작 제어 방법은 수직 방향으로 적층되는 제 1 내지 제 n 메모리 칩(n은 자연수)을 구비하고 상기 메모리 칩들 중 둘 이상의 메모리 칩들을 동일 어드레스에 대응하는 뱅크가 수직방향으로 동일한 위치를 가지도록 적층시킨 멀티 칩 패키지 메모리의 동작 제어 방법에 있어서, 상기 동일 어드레스에 대응하는 뱅크들에서 데이터를 리드하는 단계 및 상기 리드한 데이터를 연결하여 소정의 버스트 길이의 데이터를 출력하는 단계를 구비할 수 있다.
상기 또 다른 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 멀티 칩 패키지 메모리의 동작 제어 방법은 수직 방향으로 적층되는 제 1 내지 제 n 메모리 칩(n은 자연수)을 구비하고 상기 메모리 칩들 중 둘 이상의 메모리 칩들을 동일 어드레스에 대응하는 뱅크가 수직방향으로 동일한 위치를 가지도록 적층시킨 멀티 칩 패키지 메모리의 동작 제어 방법에 있어서, 라이트할 소정의 버스트 길이의 데이터를 분할하는 단계 및 상기 동일 어드레스에 대응하는 뱅크에서 상기 분할된 데이터를 라이트하는 단계를 구비할 수 있다.
상기 또 다른 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 멀티 칩 패키지 메모리의 동작 제어 방법은 수직 방향으로 적층되는 제 1 내지 제 n 메모리 칩(n은 자연수)을 구비하고 상기 메모리 칩들 중 둘 이상의 메모리 칩들을 동일 어드레스에 대응하는 뱅크가 수직방향으로 동일한 위치를 가지도록 적층시킨 멀티 칩 패키지 메모리의 동작 제어 방법에 있어서, 제 i 메모리 칩(i는 1이상 n 이하의 자연수)에 리드 또는 라이트 명령을 인가하여 데이터를 리드 또는 라이트하는 단계, 상기 리드 또는 라이트 명령의 지연 정도에 대응하는 제어 신호에 응답하여 지연된 상기 리드 또는 라이트 명령을 제 k 메모리 칩(k는 1이상 n 이하의 자연수)으로 전달하는 단계, 상기 지연된 리드 또는 라이트 명령을 상기 제 k 메모리 칩에 전달하는 경우 상기 어드레스를 상기 제 k 메모리 칩으로 전달하는 단계 및 상기 제 i 메모리 칩에서 데이터를 리드 또는 라이트한 뱅크와 동일한 어드레스를 가지는 제 k 메모리 칩의 뱅크에서 데이터를 리드 또는 라이트하는 단계를 구비할 수 있다.
본 발명에 따른 메모리 칩이 적층된 멀티 칩 패키지 메모리, 메모리 칩의 적층 방법 및 멀티 칩 패키지 메모리의 동작 제어 방법은 동일 어드레스에 대응하는 뱅크들이 수직으로 동일한 위치를 가지도록 메모리 칩을 적층함으로서, 종래의 관통 전극을 이용한 멀티 칩 패키지 메모리보다 효율적인 리드 또는 라이트 동작을 수행할 수 있는 장점이 있다. 즉, 종래와 같이 적층되는 메모리 칩들의 중앙에 관통 전극을 형성하여 데이터를 전송하는 경우보다 본 발명에서는 데이터의 전송 패스(path)를 감소시킬 수 있다. 또한, 동일 어드레스에 대응하는 뱅크들이 수직 방향으로 동일한 위치를 가지도록 메모리 칩들을 적층함으로서 한번의 리드 또는 라이트 명령으로 종래보다 많은 데이터를 리드 하거나 라이트할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명의 실시예에 따른 멀티 칩 패키지 메모리(Multi Chip Package Memory)는 전달 메모리 칩, 제 1 내지 제 n 메모리 칩(n은 자연수) 및 적어도 하나의 관통 전극(through hole via, through silicon via)을 구비할 수 있다. 상기 전달 메모리 칩은 외부에서 수신되는 신호들을 상기 제 1 내지 제 n 메모리 칩에 전달하거나 상기 제 1 내지 제 n 메모리 칩의 데이터를 외부로 전달한다. 상기 제 1 내지 제 n 메모리 칩은 적어도 하나 이상의 뱅크를 구비하고 상기 전달 메모리 칩 위에 수직 방향으로 적층된다. 상기 관통 전극은 상기 전달 메모리 칩의 상부 표면으로부터 상기 제 n 메모리 칩의 상부 표면까지 연결되어 신호들을 전달한다. 상기 제 1 내지 제 n 메모리 칩 중 둘 이상의 메모리 칩들은 상기 뱅크들 중 동일 어드레스에 대응하는 뱅크들이 수직 방향으로 동일한 위치를 가지도록 적층된다.
도 1에서는 인쇄 회로 기판(PCB : Printed Circuit Board)위에 적층된 전달 메모리 칩(ME_T) 및 전달 메모리 칩(ME_T) 위에 적층된 제 1 및 제 2 메모리 칩(ME_1, ME_2)을 구비하는 멀티 칩 패키지 메모리(100)의 실시예에 대하여 도시하고 있다. 도 2에서는 인쇄 회로 기판(PCB)위에 적층된 전달 메모리 칩(ME_T) 및 전달 메모리 칩(ME_T) 위에 적층된 제 1 내지 제 4 메모리 칩(ME_1, ME_2, ME_3, ME_4)을 구비하는 멀티 칩 패키지 메모리(200)의 실시예에 대하여 도시하고 있다. 다만, 도 1 및 도 2의 실시예는 본 발명의 일 실시예에 불과할 뿐 다른 개수의 메 모리 칩을 적층하는 경우에도 본 발명과 동일한 효과를 얻을 수 있으므로 본 발명이 도 1 및 도 2의 실시예에 한정되지 않음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다. 이하에서는 도 1 및 도 2 실시예 각각에 대하여 설명한다.
도 1은 본 발명의 실시예에 따른 멀티 칩 패키지 메모리(100)를 도시한 도면이다.
도 1을 참조하면, 멀티 칩 패키지 메모리(100)는 전달 메모리 칩(ME_T), 제 1 및 제 2 메모리 칩(ME_1, ME_2) 및 4개의 관통 전극(110, 120, 130, 140)을 가지고 있다. 전달 메모리 칩(ME_T)은 인쇄 회로 기판(PCB)위에 적층되어 외부에서 인가되는 신호를 제 1 및 제 2 메모리 칩(ME_1, ME_2)으로 전달한다. 또한, 전달 메모리 칩(ME_T)은 제 1 메모리 칩(ME_1) 또는 제 2 메모리 칩(ME_2)으로부터 리드한 데이터를 멀티 칩 패키지 메모리(100) 외부로 전달한다. 전달 메모리 칩(ME_T)은 인터페이스 칩(interface chip), 메모리 컨트롤러 또는 CPU로 구현할 수 있다.
제 1 및 제 2 메모리 칩(ME_1, ME_2)은 각각 4개의 뱅크들(0A, 0B, 0C, 0D / 1A, 1B, 1C, 1D)을 구비하고 있다. 단, 상기 각각의 메모리 칩이 다른 개수의 뱅크를 구비하는 경우에도 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다. 도 1에서는 상기 각각의 메모리 칩이 4개의 뱅크를 구비하고 있으므로, 멀티 칩 패키지 메모리(100)는 4개의 관통 전극(110, 120, 130, 140)을 가지는 것으로 도시하였다. 상기 관통 전극은 대응하는 뱅크로/로부터 신호들을 전달한다. 예를 들어, 관통 전극(110)은 뱅크(0A, 1A)에 신호들을 전달하고, 관통 전극(140)은 뱅크(0D, 1D)에 신호들을 전달한다. 또는, 관통 전극(110)은 뱅크(0A, 1A)로부터 리드한 데이터를 전달하고, 관통 전극(140)은 뱅크(0D, 1D)로부터 리드한 데이터를 전달한다. 상기 신호들은 동작 명령(예를 들어, 리드 명령 또는 라이트 명령), 어드레스, 클럭 및 데이터를 포함한다.
제 1 및 제 2 메모리 칩(ME_1, ME_2)은 전달 메모리 칩(ME_T) 위에 수직 방향으로 적층된다. 이 경우, 제 1 및 제 2 메모리 칩(ME_1, ME_2)은 동일 어드레스에 대응하는 뱅크들이 수직 방향으로 동일한 위치를 가지도록 적층된다. 이하에서, 뱅크(0A, 1A)는 동일한 어드레스를 공유하고, 뱅크(0B, 1B)는 뱅크(0A, 1A)의 어드레스와 다른 어드레스를 공유한다. 뱅크(0C, 1C) 및 뱅크(0D, 1D)도 각각 동일한 어드레스를 공유한다.
동일 어드레스에 대응하는 상기 뱅크들에서 리드한 데이터를 연결하면 소정의 버스트 길이(burst length)를 가지는 데이터가 된다. 예를 들어, 뱅크(0A, 1A)의 데이터를 리드하는 경우, 관통 전극(110)을 통하여 리드 명령을 인가하면, 뱅크(0A)에서 리드된 데이터가 관통 전극(110)을 통하여 전달되고 뱅크(1A)에서 리드된 데이터가 관통 전극(110)을 통하여 전달된다. 상기 뱅크(0A)에서 리드된 데이터와 상기 뱅크(1A)에서 리드된 데이터를 연결하면 상기 버스트 길이의 데이터가 출력된다. 상기 뱅크(0A, 1A)의 데이터를 리드한 후 다른 뱅크(0C, 1C)에서 데이터를 리드하는 경우에도 동일하게 각각의 뱅크(0C, 1C)에서 리드된 데이터를 연결하면 상기 버스트 길이의 데이터가 출력된다.
반대로 라이트를 하는 경우에는 라이트할 소정의 버스트 길이의 데이터를 분 할하여 동일 어드레스에 대응하는 상기 뱅크들에 라이트 한다. 예를 들어, 뱅크(0A, 1A)에 데이터를 라이트하는 경우, 관통 전극(110)을 통하여 라이트 명령 및 라이트할 데이터를 인가하면, 뱅크(0A)는 상기 라이트할 데이터 중 일 부분이 라이트되고 뱅크(1A)는 상기 라이트된 부분을 제외한 나머지 데이터가 라이트된다. 상기 뱅크(0A, 1A)에서 데이터를 라이트한 후 다른 뱅크(0C, 1C)에서 데이터를 라이트하는 경우에도 동일하게 각각의 뱅크(0C, 1C)에서 상기 라이트할 소정의 버스트 길이의 데이터를 분할하여 라이트한다.
상기 리드 또는 라이트 동작의 경우, 상기 각각의 뱅크는 상기 버스트 길이를 상기 동일 어드레스에 대응하는 뱅크 개수로 나눈 길이의 데이터를 리드 하거는 라이트 하는 것이 바람직하다. 예를 들어, 도 1의 경우 4비트의 데이터를 뱅크(0A, 0B)에 리드 또는 라이트하는 경우, 뱅크(0A)에서는 최초 2비트의 데이터를 리드 또는 라이트하고, 뱅크(1A)에서는 이후의 2비트의 데이터를 리드 또는 라이트하는 것이 바람직하다.
도 2는 본 발명의 실시예에 따른 멀티 칩 패키지 메모리(200)를 도시한 도면이다.
도 2를 참조하면, 멀티 칩 패키지 메모리(200)는 전달 메모리 칩(ME_T), 제 1 내지 제 4 메모리 칩(ME_1, ME_2, ME_3, ME_4) 및 4개의 관통 전극(210, 220, 230, 240)을 가지고 있다. 인쇄 회로 기판(PCB)위에 적층되는 전달 메모리 칩(ME_T)은 도 1의 전달 메모리 칩(ME_T)과 동일하게 동작한다. 도 2의 멀티 칩 패키지 메모리(200)는 제 1 메모리 칩(ME_1)과 제 3 메모리 칩(ME_3)의 뱅크들이 동 일 어드레스를 공유하고, 제 2 메모리 칩(ME_2)과 제 4 메모리 칩(ME_4)의 뱅크들이 동일 어드레스를 공유하면서 제 1 내지 제 4 메모리 칩(ME_1, ME_2, ME_3, ME_4)이 수직 방향으로 적층되어 있다.
이 경우, 하나의 리드 또는 라이트 명령으로 리드 또는 라이트 동작을 수행하는 것은 두 개의 메모리 칩이다. 예를 들어, 뱅크(0A, 2A)에 대응하는 어드레스, 라이트 명령 및 라이트할 데이터가 인가된 경우, 상기 라이트할 데이터는 관통 전극(210)을 통하여 전달되어 뱅크(0A, 2A)에 라이트된다. 만약, 뱅크(1A, 3A)에 대응하는 어드레스 및 리드 명령이 인가된 경우, 상기 리드 명령은 관통 전극(230)을 통하여 뱅크(1A, 3A)에 전송되고 뱅크(1A, 3A)에서 데이터를 리드한다. 즉, 전체 적층되는 메모리 칩들 중 적어도 두 개 이상의 메모리 칩들만 동일 어드레스에 대응하는 뱅크들이 수직 방향으로 동일한 위치를 가지도록 적층되면 본 발명과 동일한 효과를 얻을 수 있다.
도 3은 도 1의 멀티 칩 패키지 메모리(100)에서 입력되는 신호들을 이용하여 뱅크(0A, 1A)에서 데이터의 리드 또는 라이트 동작을 설명하기 위한 회로도이다.
도 3을 참조하면, 제 1 메모리 칩(ME_1) 또는 제 2 메모리 칩(ME_2)은 커맨드 제어부(310_1, 310_2), 어드레스 전달부(350_1, 350_2) 및 레지스터(370_1, 370_2)를 구비할 수 있다.
외부에서 클럭 신호(CLK), 동작 명령(CMD) 및 어드레스(ADDR)가 전달 메모리 칩(ME_T)으로 인가되면, 전달 메모리 칩(ME_T)은 상기 신호들을 제 1 메모리 칩(ME_1)으로 전달한다. 커맨드 제어부(310_1, 310_2)는 제어 신호(BL2, BL4, BL8) 에 응답하여 리드 또는 라이트 명령(CMD)을 지연시킨다. 상기 제어 신호는 리드 또는 라이트 명령(CMD)의 지연 정도에 대응하는 신호이다. 예를 들어, 상기 제어 신호는 버스트 길이에 대응하는 신호일 수 있다. 즉, 레지스터(370_1, 370_2)에 저장되어 있는 버스트 길이 정보를 이용하여 커맨드 제어부(310_1, 310_2)는 리드 또는 라이트 명령(CMD)의 지연 정도를 결정한다. 예를 들어, 데이터의 버스트 길이가 2인 경우 제어 신호(BL2)에 응답하여 뱅크(0A)에서 1 비트의 데이터가 리드된 후에 상기 리드 명령을 제 2 메모리 칩(ME_2)으로 전달한다. 커맨드 제어부(310_1, 310_2)는 상기 제어 신호에 응답하여 상기 리드 또는 라이트 명령을 지연시키는 복수의 지연 수단(311_1, 312_1, 313_1, 311_2, 312_2, 313_2)을 구비한다. 상기 각각의 지연 수단은 상기 제어 신호와 상기 리드 또는 라이트 명령을 논리 연산하는 논리 연산 수단 및 상기 논리 연산 수단의 출력 신호를 지연시키는 플립플롭을 구비할 수 있다. 예를 들어, 데이터의 버스트 길이가 2인 경우는 지연 수단(311_1)만이 인에이블되고 나머지 지연 수단들(312_1, 313_1)은 디스에이블된다. 만약, 데이터의 버스트 길이가 8인 경우는 지연 수단들(311_1, 312_1, 313_1)이 모두 인에이블된다. 도 3에서는 AND 게이트와 OR 게이트를 이용하여 상기 논리 연산 수단을 구성하는 경우에 대하여 도시하고 있으나, 다른 논리 연산 게이트를 이용하여도 지연 수단들(311_1, 312_1, 313_1) 중 필요한 지연 수단만 인에이블 시킬 수 있다면 본 발명과 동일한 효과를 얻을 수 있음은 자명한 사항이다. 상기와 같이 리드 명령 또는 라이트 명령을 지연시키는 것은 출력되는 데이터가 중복되는 것을 방지하기 위함이다. 즉, 뱅크(0A)에서 리드한 데이터와 뱅크(1A)에서 리드한 데이터가 시간적 인 차이를 두고 관통 전극(110)을 통하여 전송되어야 데이터가 안정적으로 출력되기 때문이다.
어드레스 전달부(350_1, 350_2)는 상기 지연된 리드 또는 라이트 명령에 응답하여 상기 어드레스를 제 2 메모리 칩(ME_2)으로 전달한다. 어드레스 전달부(350_1, 350_2)는 어드레스 저장부(355_1, 355_2) 및 어드레스 제어부(357_1, 357_2)를 구비할 수 있다. 어드레스 저장부(355_1)는 제 1 메모리 칩(ME_1)으로 전달된 리드 또는 라이트 명령에 응답하여 상기 어드레스를 저장한다. 즉, 제 1 메모리 칩(ME_1)으로 리드 또는 라이트 명령이 인가되면 상기 어드레스는 어드레스 저장부(355_1)에 저장된다. 어드레스 제어부(357_1)는 상기 지연된 리드 또는 라이트 명령에 응답하여 상기 저장된 어드레스를 제 2 메모리 칩(ME_2)으로 전달하도록 제어한다. 즉, 커맨드 제어부(310_1)에서 출력되는 지연된 리드 또는 라이트 명령이 인가되면 어드레스 전달부(350_1)는 상기 어드레스를 제 2 메모리 칩(ME_2)으로 전달한다.
도 4(a)는 데이터의 버스트 길이가 4인 경우 도 1의 멀티 칩 패키지 메모리(100)의 신호들의 파형도이다.
도 1, 3, 및 도 4(a)를 참조하여 멀티 칩 패키지 메모리(100)가 리드 동작을 하는 경우에 대하여 설명한다. 멀티 칩 패키지 메모리(100)로 리드 명령(read[A])이 인가되면, 전달 메모리 칩(ME_T)은 리드 명령(read[A])을 제 1 메모리 칩(ME_1)으로 전달한다. 제 1 메모리 칩(ME_1)의 뱅크(0A)에서는 리드 명령(read[0A]) 및 어드레스(ADDR)에 응답하여 데이터(0A(0), 0A(1))를 리드한다. 또한, 어드레스 저 장부(355_1)는 리드 명령(read[0A])에 응답하여 어드레스(ADDR)를 저장하고 제 2 메모리 칩(ME_2)으로 바로 전달하지 않는다. 뱅크(0A)에서 데이터를 리드 하는 동안, 커맨드 제어부(310_1)는 리드 명령(read[A])을 지연시킨다. 즉, 데이터의 버스트 길이가 4이므로, 지연 수단(312_1, 311_1)이 인에이블되어 리드 명령(read[A])이 지연된다. 상기 지연된 리드 명령(read[1A])은 제 2 메모리 칩(ME_2)에 전달되고, 어드레스 제어부(357_1)는 상기 지연된 리드 명령(read[1A])에 응답하여 어드레스(ADDR)를 제 2 메모리 칩(ME_2)으로 전달하도록 제어한다. 상기 제 2 메모리 칩(ME_2)은 상기 지연된 리드 명령(read[1A]) 및 어드레스(ADDR)에 응답하여 뱅크(1A)에서 데이터(1A(0), 1A(1))를 리드한다. 만약, 제 3 메모리 칩이 제 2 메모리 칩(ME_2) 위에 적층되어 있다고 가정하면, 상기와 같은 과정을 제 2 메모리 칩(ME_2)에서도 동일하게 반복한다.
이후에 리드 명령(read[D])이 인가되는 경우에도 상기와 동일하게 뱅크(0D)에서 데이터(0D(0), 0D(1))를 리드하고, 리드 명령(read[D])을 지연시킨다. 지연된 리드 명령(read[1D])이 제 2 메모리 칩(ME_2)에 전달되면서 어드레스(ADDR)도 제 2 메모리 칩(ME_2)으로 전달되게 되어 뱅크(1D)에서 데이터(1D(0), 1D(1))를 리드한다.
이상에서는 리드 동작의 경우에 대하여 설명하였으나, 멀티 칩 패키지 메모리(100)의 각 뱅크의 라이트 동작 역시 상기와 동일한 방법으로 수행할 수 있다는 것을 당해 기술분야에서 통상의 지식을 가진 자에게는 자명한 사항이다.
도 4(b)는 데이터의 버스트 길이가 8인 경우 도 1의 멀티 칩 패키지 메모 리(100)의 신호들의 파형도이다.
도 1, 도 3 및 도 4(b)를 참조하면, 멀티 칩 패키지 메모리(100)는 리드 명령(read[A])이 인가되는 경우 도 4(a)의 경우와 유사하게 동작한다. 다만, 버스트 길이가 8이므로 리드 명령(read[0A])은 지연 수단들(311_1, 312_1, 313_1)에 의하여 지연되므로 도 4(a)의 경우보다 지연 시간이 길다. 즉, 데이터(0A(0), 0A(1), 0A(2), 0A(3))가 리드된 이후에 지연된 리드 명령(read[1A])이 제 2 메모리 칩(ME_2)에 어드레스(ADDR)와 함께 전달되게 되어 뱅크(1A)에서 데이터(1A(0), 1A(1), 1A(2), 1A(3))를 리드한다.
도 5(a)는 전달 메모리 칩(ME_T)의 데이터 경로를 도시한 도면이다.
도 1 및 도 5(a)를 참조하면, 전달 메모리 칩(ME_T)은 각각의 관통 전극을 통하여 전달되는 데이터를 연결하여 외부로 출력하는 먹스(MUX)를 구비한다. 즉, 관통 전극(110)을 통하여 리드된 데이터가 전달되고 이후에 관통 전극(130)을 통하여 리드된 데이터가 전달되는 경우, 먹스(MUX)를 통하여 상기 데이터가 연결되어 외부로 출력된다.
도 5(b)는 뱅크 그룹을 나눈 경우 전달 메모리 칩(ME_T)의 데이터 경로를 도시한 도면이다.
도 1 및 도 5(b)를 참조하면, 각각의 메모리 칩은 상기 복수의 뱅크들 중 적어도 하나를 포함하는 제 1 내지 제 m 뱅크 그룹(m은 자연수)으로 나눌 수 있다. 이하에서는 도 5(b)와 같이 제 1 메모리 칩(ME_1)이 제 1 뱅크 그룹(0A, 0B) 및 제 2 뱅크 그룹(0C, 0D)을 구비하는 경우에 대하여 설명한다. 도 5(b)에는 도시되지 않았으나 제 2 메모리 칩(ME_2)도 제 1 뱅크 그룹(1A, 1B) 및 제 2 뱅크 그룹(1C, 1D)을 구비한다고 가정한다. 멀티 칩 패키지 메모리(100)는 상기 제 1 뱅크 그룹의 뱅크에서 데이터의 리드 또는 라이트 동작을 수행한 이후 리드 또는 라이트 동작을 수행하려는 경우, 상기 제 1 뱅크 그룹 이외의 뱅크 그룹에서 리드 또는 라이트 동작을 수행한다. 예를 들어, 도 5(b)에서 뱅크(0A)에서 데이터를 리드하고 뱅크(1A)에서 데이터를 리드한 경우, 이후의 리드 동작은 제 2 뱅크 그룹에 속하는 뱅크들(0C, 0D, 1C, 1D) 중 하나의 뱅크에 대하여 수행된다. 따라서, 뱅크 그룹을 설정한 경우에 전달 메모리 칩(ME_T)은 상기 각각의 뱅크 그룹에 대응하는 관통 전극을 통하여 전달되는 데이터를 연결하여 외부로 출력하는 먹스(MUX)를 구비한다. 같은 뱅크 그룹에 속하는 뱅크들에서는 데이터가 연속적으로 출력되지 않으므로 같은 뱅크 그룹에 속하는 뱅크들(예를 들어 0A, 0B) 사이에는 데이터 라인을 공유한다. 그러나, 다른 뱅크 그룹에 속하는 뱅크들에서는 데이터가 연속적으로 출력될 수 있으므로 상기 먹스(MUX)를 통하여 다른 뱅크 그룹에 속하는 뱅크들(예를 들어 0A, 0C)은 연결된다.
도 5(b)에서는 제 1 뱅크 그룹이 뱅크들(0A, 0B)을 포함하고 제 2 뱅크 그룹이 뱅크들(0C, 0D)을 포함하는 경우를 예로 들었으나 다른 조합으로 상기 뱅크 그룹을 형성할 수도 있다. 예를 들어, 제 1 뱅크 그룹으로 뱅크들(0A, 0C)을 포함하고 제 2 뱅크 그룹이 뱅크들(0B, 0D)을 포함하는 경우와 같이 다른 조합으로 상기 뱅크 그룹을 형성하여도 본 발명과 동일한 효과를 얻을 수 있음은 당해 기술분야에서 통상의 지식을 가진 자에게 자명한 사항이다.
도 6은 본 발명의 실시예에 따른 멀티 칩 패키지 메모리의 메모리 칩 적층 방법의 흐름도이다.
도 6을 참조하면, 신호를 전달하는 전달 메모리 칩을 인쇄 회로 기판(PCB) 위에 적층하고, 상기 전달 메모리 칩 위에 제 1 내지 제 n 메모리 칩을 적층한다. 상기 제 1 내지 제 n 메모리 칩을 적층하는 경우 동일 어드레스에 대응하는 뱅크들이 수직 방향으로 동일한 위치를 가지도록 둘 이상의 메모리 칩들을 수직 방향으로 적층한다(S610 단계). 상기 전달 메모리 칩의 상부 표면으로부터 상기 제 n 메모리 칩의 상부 표면까지 연결하는 적어도 하나의 관통 전극을 형성한다(S620 단계).
도 1 및 도 6을 참조하면, 전달 메모리 칩(ME_T)을 인쇄 회로 기판(PCB)위에 적층하고, 전달 메모리 칩(ME_T) 위에 제 1 메모리 칩(ME_1) 및 제 2 메모리 칩(ME_2)을 적층한다. 이 경우, 동일 어드레스를 공유하는 뱅크들(0A, 1A 또는 0B, 1B 등)은 수직 방향에 위치하도록 적층한다. 관통 전극(110, 120, 130, 140)은 상기 수직 방향의 뱅크들에 대응하도록 형성한다. 예를 들어, 동일 어드레스를 공유하는 뱅크들(0A, 1A)에 대응하는 관통 전극(110)을 형성하고, 상기 어드레스와는 다른 어드레스를 공유하는 뱅크들(0B, 1B)에 대응하는 관통 전극(110)을 형성한다.
도 7(a)는 본 발명의 실시예에 따른 멀티 칩 패키지 메모리의 리드 동작 제어 방법의 흐름도이다.
도 1 및 도 7(a)를 참조하면, 멀티 칩 패키지 메모리(100)는 동일 어드레스에 대응하는 뱅크들에서 데이터를 리드한다(S710 단계). 상기 각각의 뱅크에서 리드한 데이터를 연결하여 소정의 버스트 길이의 데이터를 출력한다(S720 단계). 예 를 들어, 뱅크(0B, 1B)에서 데이터를 리드한 경우, 멀티 칩 패키지 메모리(100)는 뱅크(0B)에서 리드한 데이터와 뱅크(1B)에서 리드한 데이터를 연결하여 출력한다. 보다 구체적인 리드 방법은 도 8에서 상세히 설명한다.
도 7(b)는 본 발명의 실시예에 따른 멀티 칩 패키지 메모리의 라이트 동작 제어 방법의 흐름도이다.
도 1 및 도 7(b)를 참조하면, 멀티 칩 패키지 메모리(100)는 라이트할 소정의 버스트 길이의 데이터를 분할하여(S750 단계), 동일 어드레스에 대응하는 뱅크들에서 상기 분할된 데이터를 라이트한다(S760 단계). 예를 들어, 버스트 길이가 4인 데이터를 뱅크(0C, 1C)에서 라이트하는 경우, 상기 데이터를 2비트 단위로 분할한다. 상기 분할된 2비트의 데이터 중, 상위 2비트의 데이터는 뱅크(0C)에서 라이트하고 하위 2비트의 데이터는 뱅크(1C)에서 라이트한다. 보다 구체적인 라이트 방법은 도 8에서 상세히 설명한다.
도 8은 본 발명의 실시예에 따른 멀티 칩 패키지 메모리의 동작 제어 방법의 흐름도이다.
도 1, 도 3 및 도 8을 참조하면, 외부에서 인가된 리드 또는 라이트 명령(CMD) 및 어드레스(ADDR)는 전달 메모리 칩(ME_T)을 통하여 제 1 메모리 칩(ME_1)으로 전달된다. 제 1 메모리 칩(ME_1)의 뱅크(0A)에서는 상기 리드 또는 라이트 명령(CMD) 및 어드레스(ADDR)에 응답하여 데이터를 리드 또는 라이트 한다(S810 단계). 커맨드 제어부(310_1)는 상기 리드 또는 라이트 명령의 지연 정도에 대응하는 제어 신호(BL2, BL4, BL8)에 응답하여 리드 또는 라이트 명령(CMD)을 지연시키고, 상기 지연된 리드 또는 라이트 명령을 제 2 메모리 칩(ME_2)으로 전달한다(S820 단계). 어드레스 전달부(350_1)는 리드 또는 라이트 명령(CMD)에 응답하여 어드레스(ADDR)를 저장하였다가 상기 지연된 리드 또는 라이트 명령에 응답하여 어드레스(ADDR)를 제 2 메모리 칩(ME_2)으로 전달한다(S830 단계). 상기 지연된 리드 또는 라이트 명령 및 어드레스(ADDR)에 응답하여 제 2 메모리 칩(ME_2)의 뱅크(1A)에서 데이터의 리드 또는 라이트 동작을 수행한다(S840 단계).
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 멀티 칩 패키지 메모리를 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 멀티 칩 패키지 메모리를 도시한 도면이다.
도 3은 도 1의 멀티 칩 패키지 메모리에서 입력되는 신호들을 이용하여 뱅크에서 데이터의 리드 또는 라이트 동작을 설명하기 위한 회로도이다.
도 4(a)는 데이터의 버스트 길이가 4인 경우 도 1의 멀티 칩 패키지 메모리(100)의 신호들의 파형도이다.
도 4(b)는 데이터의 버스트 길이가 8인 경우 도 1의 멀티 칩 패키지 메모리의 신호들의 파형도이다.
도 5(a)는 전달 메모리 칩의 데이터 경로를 도시한 도면이다.
도 5(b)는 뱅크 그룹을 나눈 경우 전달 메모리 칩의 데이터 경로를 도시한 도면이다.
도 6은 본 발명의 실시예에 따른 멀티 칩 패키지 메모리의 메모리 칩 적층 방법의 흐름도이다.
도 7(a)는 본 발명의 실시예에 따른 멀티 칩 패키지 메모리의 리드 동작 제어 방법의 흐름도이다.
도 7(b)는 본 발명의 실시예에 따른 멀티 칩 패키지 메모리의 라이트 동작 제어 방법의 흐름도이다.
도 8은 본 발명의 실시예에 따른 멀티 칩 패키지 메모리의 동작 제어 방법의 흐름도이다.

Claims (34)

  1. 외부에서 수신되는 신호들 또는 내부에서 출력되는 신호들을 전달하는 전달 메모리 칩;
    적어도 하나 이상의 뱅크를 포함하고 상기 전달 메모리 칩 위에 수직 방향으로 적층되는 제 1 내지 제 n 메모리 칩(n은 자연수); 및
    상기 전달 메모리 칩의 상부 표면으로부터 상기 제 n 메모리 칩의 상부 표면까지 연결되어 신호들을 전달하는 적어도 하나의 관통 전극을 구비하고,
    상기 제 1 내지 제 n 메모리 칩 중 둘 이상의 메모리 칩들은,
    상기 뱅크들 중 동일 어드레스에 대응하는 뱅크들이 수직 방향으로 동일한 위치를 가지도록 적층되는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  2. 제1항에 있어서, 상기 관통 전극은,
    상기 수직 방향의 뱅크들에 대응하고 상기 대응되는 수직 방향의 뱅크들에 상기 신호들을 전달하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  3. 제1항에 있어서, 상기 관통 전극은,
    상기 수직 방향의 뱅크들에 대응하고 상기 대응되는 수직 방향의 뱅크들에 동작 명령, 어드레스, 클럭 및 데이터를 전달하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  4. 제1항에 있어서, 상기 멀티 칩 패키지 메모리는,
    상기 동일 어드레스에 대응하는 뱅크들에서 리드한 데이터를 연결하여 소정의 버스트 길이의 데이터를 출력하거나 라이트할 소정의 버스트 길이의 데이터를 분할하여 상기 동일 어드레스에 대응하는 뱅크들에 라이트하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  5. 제4항에 있어서, 상기 동일 어드레스에 대응하는 각각의 뱅크는,
    상기 버스트 길이를 상기 동일 어드레스에 대응하는 뱅크 개수로 나눈 길이의 데이터를 리드하거나 라이트하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  6. 제4항에 있어서, 상기 버스트 길이의 데이터는,
    상기 동일 어드레스에 대응하는 뱅크들 중 하부에 적층된 상기 메모리 칩의 뱅크의 데이터부터 상부 메모리 칩의 뱅크의 데이터까지 순차적으로 연결된 데이터인 것을 특징으로 하는 멀티 칩 패키지 메모리.
  7. 제1항에 있어서, 상기 제 i 메모리 칩(i는 1이상 n-1이하의 자연수)은,
    리드 또는 라이트 명령의 지연 정도에 대응하는 제어 신호에 응답하여 상기 제 i 메모리 칩에 인가되는 상기 리드 또는 라이트 명령을 지연시켜 상기 동일 어드레스에 대응하는 뱅크를 포함하는 제 k 메모리 칩으로 전달하는 커맨드 제어부; 및
    상기 커맨드 제어부에서 상기 지연된 리드 또는 라이트 명령을 상기 제 k 메모리 칩에 전달하는 경우 어드레스를 상기 제 k 메모리 칩으로 전달하는 어드레스 전달부를 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  8. 제7항에 있어서, 상기 커맨드 제어부는,
    상기 제어 신호에 응답하여 상기 제 i 메모리 칩에서 데이터의 리드 또는 라이트 동작을 완료한 후에 상기 리드 또는 라이트 명령을 상기 제 k 메모리 칩으로 전달하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  9. 제7항에 있어서, 상기 제어 신호는,
    버스트 길이에 대응하는 신호인 것을 특징으로 하는 멀티 칩 패키지 메모리.
  10. 제9항에 있어서, 상기 제 i 메모리 칩은,
    상기 버스트 길이에 대응하는 정보를 저장하는 레지스터를 더 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  11. 제7항에 있어서, 상기 커맨드 제어부는,
    상기 제어 신호에 응답하여 상기 리드 또는 라이트 명령을 지연시키는 복수의 지연 수단을 구비하고,
    상기 각각의 지연 수단은,
    상기 제어 신호와 상기 리드 또는 라이트 명령을 논리 연산하는 논리 연산 수단; 및
    상기 논리 연산 수단의 출력 신호를 지연시키는 플립플롭을 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  12. 제7항에 있어서, 상기 어드레스 전달부는,
    상기 지연된 리드 또는 라이트 명령에 응답하여 상기 어드레스를 상기 제 k 메모리 칩으로 전달하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  13. 제7항에 있어서, 상기 어드레스 전달부는,
    상기 제 i 메모리 칩으로 인가된 상기 리드 또는 라이트 명령에 응답하여 상기 어드레스를 저장하는 어드레스 저장부; 및
    상기 지연된 리드 또는 라이트 명령에 응답하여 상기 저장된 어드레스를 상기 제 k 메모리 칩으로 전달하도록 제어하는 어드레스 제어부를 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  14. 제1항에 있어서, 상기 전달 메모리 칩은,
    인쇄 회로 기판위에 적층되고 상기 외부에서 수신되는 신호들을 상기 제 1 내지 제 n 메모리 칩으로 전달하거나 상기 제 1 내지 제 n 메모리 칩의 데이터를 외부로 전달하는 인터페이스 칩인 것을 특징으로 하는 멀티 칩 패키지 메모리.
  15. 제1항에 있어서, 상기 전달 메모리 칩은,
    상기 각각의 관통 전극을 통하여 전달되는 데이터를 연결하여 외부로 출력하는 먹스(mux)를 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  16. 제1항에 있어서, 상기 제 1 내지 제 n 메모리 칩은,
    상기 복수의 뱅크들 중 적어도 하나를 포함하는 제 1 내지 제 m 뱅크 그룹(m은 자연수)을 구비하고,
    상기 멀티 칩 패키지 메모리는,
    상기 제 k 뱅크 그룹(k는 1이상 m이하의 자연수)에서 데이터의 리드 또는 라이트 동작을 수행한 이후 상기 제 k 뱅크 그룹 이외의 뱅크 그룹에서 데이터의 리드 또는 라이트 동작을 수행하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  17. 제16항에 있어서, 상기 전달 메모리 칩은,
    상기 각각의 뱅크 그룹에 대응하는 관통 전극을 통하여 전달되는 데이터를 연결하여 외부로 출력하는 먹스(mux)를 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리.
  18. 신호를 전달하는 전달 메모리 칩 및 적어도 하나의 뱅크를 포함하는 제 1 내 지 제 n 메모리 칩(n은 자연수)을 구비하는 멀티 칩 패키지 메모리의 메모리 칩 적층 방법에 있어서,
    상기 전달 메모리 칩 위에 상기 제 1 내지 제 n 메모리 칩을 수직 방향으로 적층하는 단계; 및
    상기 전달 메모리 칩의 상부 표면으로부터 상기 제 n 메모리 칩의 상부 표면까지 연결하는 적어도 하나의 관통 전극을 형성하는 단계를 구비하고,
    상기 제 1 내지 제 n 메모리 칩을 적층하는 단계는,
    동일 어드레스에 대응하는 뱅크들이 수직방향으로 동일한 위치를 가지도록 둘 이상의 메모리 칩들을 수직 방향으로 적층하는 단계를 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리의 메모리 칩 적층 방법.
  19. 제18항에 있어서, 상기 관통 전극을 형성하는 단계는,
    상기 수직 방향의 뱅크들에 대응하고 상기 대응되는 수직 방향의 뱅크들에 상기 신호들을 전달하는 관통 전극을 형성하는 단계인 것을 특징으로 하는 멀티 칩 패키지 메모리의 메모리 칩 적층 방법.
  20. 제18항에 있어서, 상기 관통 전극을 형성하는 단계는,
    상기 수직 방향의 뱅크들에 대응하고 상기 대응되는 수직 방향의 뱅크들에 동작 명령, 어드레스, 클럭 및 데이터를 전송하는 관통 전극을 형성하는 단계인 것을 특징으로 하는 멀티 칩 패키지 메모리의 메모리 칩 적층 방법.
  21. 제18항에 있어서, 상기 제 1 내지 제 n 메모리 칩을 적층하는 단계는,
    외부에서 수신되는 신호들을 상기 제 1 내지 제 n 메모리 칩으로 전달하거나 상기 제 1 내지 제 n 메모리 칩의 데이터를 외부로 전달하는 상기 전달 메모리 칩을 인쇄 회로 기판위에 적층하는 단계를 더 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리의 메모리 칩 적층 방법.
  22. 수직 방향으로 적층되는 제 1 내지 제 n 메모리 칩(n은 자연수)을 구비하고 상기 메모리 칩들 중 둘 이상의 메모리 칩들을 동일 어드레스에 대응하는 뱅크가 수직방향으로 동일한 위치를 가지도록 적층시킨 멀티 칩 패키지 메모리의 동작 제어 방법에 있어서,
    상기 동일 어드레스에 대응하는 뱅크들에서 데이터를 리드하는 단계; 및
    상기 리드한 데이터를 연결하여 소정의 버스트 길이의 데이터를 출력하는 단계를 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리의 동작 제어 방법.
  23. 제22항에 있어서, 상기 데이터를 리드하는 단계는,
    상기 버스트 길이를 상기 동일 어드레스에 대응하는 뱅크 개수로 나눈 길이의 데이터를 각각의 뱅크에서 리드하는 단계인 것을 특징으로 하는 멀티 칩 패키지 메모리의 동작 제어 방법.
  24. 제22항에 있어서, 상기 데이터를 출력하는 단계는,
    상기 동일 어드레스에 대응하는 뱅크들 중 하부에 적층된 상기 메모리 칩의 뱅크의 데이터부터 상부 메모리 칩의 뱅크의 데이터까지 순차적으로 연결된 데이터를 출력하는 단계인 것을 특징으로 하는 멀티 칩 패키지 메모리의 동작 제어 방법.
  25. 제22항에 있어서, 상기 멀티 칩 패키지 메모리의 동작 제어 방법은,
    상기 제 k 메모리 칩의 뱅크들 중 적어도 하나를 포함하는 제 1 내지 제 m 뱅크 그룹(m은 자연수)을 설정하는 단계; 및
    제 1 내지 제 n 메모리 칩의 제 i 뱅크 그룹(i는 1이상 m이하의 자연수)에서 데이터의 리드 동작을 수행한 이후 상기 제 i 뱅크 그룹 이외의 뱅크 그룹에서 데이터의 리드 동작을 수행하는 단계를 더 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리의 동작 제어 방법.
  26. 수직 방향으로 적층되는 제 1 내지 제 n 메모리 칩(n은 자연수)을 구비하고 상기 메모리 칩들 중 둘 이상의 메모리 칩들을 동일 어드레스에 대응하는 뱅크가 수직방향으로 동일한 위치를 가지도록 적층시킨 멀티 칩 패키지 메모리의 동작 제어 방법에 있어서,
    라이트할 소정의 버스트 길이의 데이터를 분할하는 단계; 및
    상기 동일 어드레스에 대응하는 뱅크에서 상기 분할된 데이터를 라이트하는 단계를 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리의 동작 제어 방법.
  27. 제26항에 있어서, 상기 데이터를 분할하는 단계는,
    상기 버스트 길이를 상기 동일 어드레스에 대응하는 뱅크 개수로 나눈 길이로 상기 데이터를 분할하는 단계인 것을 특징으로 하는 멀티 칩 패키지 메모리의 동작 제어 방법.
  28. 제26항에 있어서, 상기 데이터를 라이트하는 단계는,
    상기 동일 어드레스에 대응하는 뱅크들 중 하부에 적층된 상기 메모리 칩의 뱅크부터 상부 메모리 칩의 뱅크까지 순차적으로 상기 분할된 데이터를 라이트하는 단계인 것을 특징으로 하는 멀티 칩 패키지 메모리의 동작 제어 방법.
  29. 제26항에 있어서, 상기 멀티 칩 패키지 메모리의 동작 제어 방법은,
    상기 제 k 메모리 칩의 뱅크들 중 적어도 하나를 포함하는 제 1 내지 제 m 뱅크 그룹(m은 자연수)을 설정하는 단계; 및
    제 1 내지 제 n 메모리 칩의 제 i 뱅크 그룹(i는 1이상 m이하의 자연수)에서 데이터의 라이트 동작을 수행한 이후 상기 제 i 뱅크 그룹 이외의 뱅크 그룹에서 데이터의 라이트 동작을 수행하는 단계를 더 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리의 동작 제어 방법.
  30. 수직 방향으로 적층되는 제 1 내지 제 n 메모리 칩(n은 자연수)을 구비하고 상기 메모리 칩들 중 둘 이상의 메모리 칩들을 동일 어드레스에 대응하는 뱅크가 수직방향으로 동일한 위치를 가지도록 적층시킨 멀티 칩 패키지 메모리의 동작 제어 방법에 있어서,
    제 i 메모리 칩(i는 1이상 n 이하의 자연수)에 리드 또는 라이트 명령을 인가하여 데이터를 리드 또는 라이트하는 단계;
    상기 리드 또는 라이트 명령의 지연 정도에 대응하는 제어 신호에 응답하여 지연된 상기 리드 또는 라이트 명령을 제 k 메모리 칩(k는 1이상 n 이하의 자연수)으로 전달하는 단계;
    상기 지연된 리드 또는 라이트 명령을 상기 제 k 메모리 칩에 전달하는 경우 상기 어드레스를 상기 제 k 메모리 칩으로 전달하는 단계; 및
    상기 제 i 메모리 칩에서 데이터를 리드 또는 라이트한 뱅크와 동일한 어드레스를 가지는 제 k 메모리 칩의 뱅크에서 데이터를 리드 또는 라이트하는 단계를 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리의 동작 제어 방법.
  31. 제30항에 있어서, 상기 지연된 리드 또는 라이트 명령을 제 k 메모리 칩으로 전달하는 단계는,
    상기 제어 신호에 응답하여 상기 제 i 메모리 칩의 뱅크에서 데이터의 리드 또는 라이트 동작을 완료한 후에 상기 리드 또는 라이트 명령을 상기 제 k 메모리 칩으로 전달하는 단계인 것을 특징으로 하는 멀티 칩 패키지 메모리의 동작 제어 방법.
  32. 제31항에 있어서, 상기 제어 신호는,
    상기 버스트 길이에 대응하는 신호이고,
    상기 멀티 칩 패키지 메모리의 동작 제어 방법은,
    상기 버스트 길이에 대한 정보를 저장하는 단계를 더 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리의 동작 제어 방법.
  33. 제30항에 있어서, 상기 어드레스를 상기 제 k 메모리 칩으로 전달하는 단계는,
    상기 지연된 리드 또는 라이트 명령에 응답하여 상기 어드레스를 상기 제 k 메모리 칩으로 전달하는 단계인 것을 특징으로 하는 멀티 칩 패키지 메모리의 동작 제어 방법.
  34. 제30항에 있어서, 상기 어드레스를 상기 제 k 메모리 칩으로 전달하는 단계는,
    상기 제 i 메모리 칩으로 인가된 상기 리드 또는 라이트 명령에 응답하여 상기 어드레스를 저장하는 단계; 및
    상기 지연된 리드 또는 라이트 명령에 응답하여 상기 저장된 어드레스를 상기 제 k 메모리 칩으로 전달하는 단계를 구비하는 것을 특징으로 하는 멀티 칩 패키지 메모리의 동작 제어 방법.
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