KR20000038067A - 프로그램 수행 시간을 단축할 수 있는 불휘발성 반도체 메모리장치 - Google Patents

프로그램 수행 시간을 단축할 수 있는 불휘발성 반도체 메모리장치 Download PDF

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Abstract

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 상기 불휘발성 반도체 메모리 장치는, 각각이 복수 개의 메모리 셀들을 포함하는 적어도 두 개의 뱅크들과; 상기 뱅크들에 각각 대응하고, 스위칭 인에이블 신호에 응답하여 데이터 버스로부터의 데이터를 상기 뱅크들로 전달하는 스위칭 수단 및; 상기 데이터 버스로부터의 데이터를 상기 뱅크들로 동시에 전달하기 위한 명령어에 의해 인에이블되는 제어 신호 및 뱅크 선택 신호에 응답하여, 상기 스위칭 수단이 상기 데이터 버스로부터의 데이터를 선택적으로 또는 동시에 상기 뱅크들로 전달하도록 상기 스위칭 인에이블 신호를 발생하는 제어 수단을 포함한다. 이와 같은 구성에 의해 불휘발성 반도체 메모리 장치는 프로그램 수행 시간이 단축된다.

Description

프로그램 수행 시간을 단축할 수 있는 불휘발성 반도체 메모리 장치(NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE CAPABLE OF REDUCING A PROGRAM TIME)
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 EEPROM(Electrically Erasable Programmable Read-Only Memory) 장치에 관한 것이다.
상기 플래시(flash) EEPROM 셀 트랜지스터는 일반적으로 절연막에 의해 완전히 둘러싸여 있고, 실리콘 기판 상에 형성된 소스(source)와 드레인(drain) 사이에 배열된 전기적 플로팅 게이트(electrically floating gate)와 워드 라인(word line)과 연결되는 제어 게이트(control gate)를 갖는다. 셀 내에서 챠지 캐리어들(즉, 전자들)은 셀이 프로그램되었을 때 상기 절연막을 통해 상기 플로팅 게이트로 주입된다. 플래시 EEPROM 소자의 동작은 일반적으로 프로그램(program), 소거(erase), 독출(read)등의 3 가지 모드(mode)로 구분된다.
플래시 셀은 기판으로부터 플로팅 게이트로 주입된 핫 일렉트론(hot electron)에 의해 프로그램된다. 그러한 효과를 유도하기 위해, 소스와 벌크(bulk)가 접지될 때 상기 제어 게이트에는 높은 전압(예를 들어, +10V)을 인가하고, 상기 드레인(3)에는 핫 일렉트론을 발생시키기 위해 적절한 양의 전압(예를 들어, 5 ~ 6V)을 인가한다.
프로그램 모드에서 상기 플로팅 게이트는 핫 전자들을 축적하고 축적된 전자들의 흐름을 차단한다. 플로팅 게이트 상에 많은 양의 차단된 전자들의 축적은 셀 트랜지스터의 유효 드레솔드 전압(threshold voltage)(예를 들어, 약 6 ~ 7V)을 증가시키는 원인이 된다. 만일 이 증가가 충분히 크다면, 상기 셀 트랜지스터는 독출(read) 동작 동안 상기 제어 게이트와 드레인에 독출 전압이 인가될 때 비도전 상태로 남게 될 것이다. 이렇게 프로그램된 상태에서 상기 셀은 논리 '0'(OFF cell)으로 저장될 것이다. 그러한 셀들의 프로그램된 상태는 전원 공급이 중단되더라도 유지된다.
플래시 셀 트랜지스터 소거는 셀의 플로팅 게이트에 축적된 전하를 제거하는 것이다. 플래시 셀의 상기 소거는 예를 들어, 셀의 소스와 드레인을 플로팅시키면서 제어 게이트로 음의 고전압(negative high voltage)(예로서, -10V)을 그리고 벌크로 양의 전압(positive voltage)(예로서, 5 ~ 6V)을 인가함으로써 수행될 수 있다. 이는, 상기 플로팅 게이트와 상기 벌크 사이의 얇은 절연막을 통해 상기 셀 트랜지스터의 드레솔드 전압(예를 들어, 1 ~ 3V)의 감소를 유도하는 콜드 전자 터널링(즉, Fowler-Nordheim 터널링)을 야기한다. 상기 소거 전압은 수용할 수 있는 최대 드레솔드 전압 이하에서 소거 전압이 소거될 때까지 상기 셀에 인가될 것이다. 만일 플래시 셀이 소거되면 이는 대량으로 수행될 것이다. 이 경우, 상기 셀은 논리 '1'(ON cell)을 저장할 것이다. 따라서, 상기 비트 라인 전류의 모니터링에 의해 상기 셀의 프로그램/소거 상태(즉, 1 또는 0)가 결정될 수 있다.
일련의 독출 동작이 발생하는 동안, 상기 소거 동작에 의해 드레솔드 전압이 낮아진 메모리 셀은 제어 게이트에 일정 전압 또는 전원 전압(예로서, 4 ~ 5V)을 인가하면, 드레인으로부터 소스로 전류 경로가 형성되는데, 이때 메모리 셀이 온(ON)되었다고 한다.
대부분의 최신 고밀도 기술을 사용한 플래시 메모리 장치들은 칩 크기를 줄이기 위해 세그먼트 셀 어레이 구조를 채용한다. 즉, 벌크와 셀들은 다수의 섹터들로 나누어져 있고, 섹터 내 셀들의 소스들은 공통적으로 대응하는 벌크와 연결되어 있다. 이러한 구조는 섹터(예를 들어, 16k 또는 64k 바이트 용량)내 모든 셀들이 동시에 소거되도록 한다.
도 1은 종래의 플래시 EEPROM 장치를 보여주는 블록도이다.
도 1을 참조하면, 상기 플래시 메모리 장치는 낸드(NAND) 타입 플래시 메모리 장치로서, 뱅크 1 및 뱅크 2로 구분된 EEPROM 셀 어레이들(10, 20)과 상기 뱅크들에 각각 대응하는 페이지 버퍼들(12, 22), 상기 페이지 버퍼들(12, 22)에 각각 대응하는 스위칭 회로들(16, 26) 그리고 인버터(30)를 포함한다.
상기 페이지 버퍼들(12, 22)은 독출 동작시 상기 뱅크들(10, 20)을 구성하는 메모리 셀들의 데이터를 감지하고, 프로그램 동작시 상기 메모리 셀들에 프로그램될 데이터를 상기 데이터 버스로부터 받아들여 래치한다. 상기 메모리 셀들에 프로그램할 데이터를 상기 페이지 버퍼에 저장하는 동작을 데이터 로딩(data loading)이라 한다.
상기 스위칭 회로들(16, 26)은 선택 신호(SELECT)에 응답하여 데이터 버스로부터의 데이터가 대응하는 페이지 버퍼들(12, 22)로 입력되는 것을 스위칭한다. 스위칭 회로(14)에는 상기 선택 신호(SELECT)가 그대로 입력되지만, 스위칭 회로(24)에는 상기 인버터(30)에서 반전된 선택 신호(SELECT)가 입력된다. 따라서, 데이터 버스로부터의 데이터는 상기 두 페이지 버퍼들(12, 22) 가운데 하나로만 입력될 수 있다.
도 2는 도 1에 도시된 플래시 EEPROM 장치의 프로그램 동작 타이밍도를 보여주고 있다. 도 2를 참조하면, 메모리 셀에 프로그램할 데이터를 입력하기 위한 명령어(80H)가 입력된 후, 다음 3 사이클동안 어드레스가 입력된다. 계속해서 메모리 셀들에 프로그램될 데이터들이 상기 데이터 버스를 통하여 페이지 버퍼로 1 바이트씩 순차적으로 입력(로딩)된다. 이 때, 상기 페이지 버퍼는 상기 선택 신호(SELECT)에 의해 선택된 페이지 버퍼이다. 상기 데이터 로딩이 수행된 후, 상기 페이지 버퍼에 저장된 데이터를 메모리 셀들에 프로그램하기 위한 명령어(10H)가 입력됨에 따라, 프로그램이 수행된다.
일반적으로 메모리 테스트는 메모리 제조가 완료된 후 상기 메모리가 정상적으로 동작하는 지의 여부를 알기 위해 수행된다. 이 때, 메모리 테스트는 메모리 전체에 대하여 프로그램함으로서 수행된다. 종래의 플래시 EEPROM 장치는 하나의 뱅크에 대한 프로그램이 완료된 후에야 다음 뱅크에 대한 프로그램을 수행할 수 있다. 하나의 뱅크의 크기가 64 메가 비트이고, 상기 플래시 EEPROM 장치가 두 개의 뱅크로 구성되어 있다면, 전체 셀을 프로그램하는데 걸리는 시간은 128 메가 비트의 단일 뱅크를 프로그램하는데 걸리는 시간과 동일하다. 따라서, 메모리 용량이 증가할 때 테스트 타임(test time)도 증가하게 된다. 테스트 타임 증가는 생산 비용 상승 등을 초래한다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 프로그램 수행 시간을 단축할 수 있는 불휘발성 반도체 메모리 장치를 제공하는데 있다.
도 1은 종래의 플래시 EEPROM 장치를 보여주는 블록도;
도 2는 도 1에 도시된 플래시 EEPROM 장치의 프로그램 동작 타이밍도;
도 3은 본 발명의 바람직한 실시예에 따른 플래시 EEPROM 장치의 회로 구성을 보여주는 블록도; 그리고
도 4는 도 3에 도시된 플래시 EEPROM 장치의 프로그램 동작 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명*
10, 100 : 뱅크 1 20, 200 : 뱅크 2
12, 22, 110, 210 : 페이지 버퍼 14, 24, 120, 220 : 스위칭 회로
30 : 인버터 300 : 스위칭 제어 회로
310, 320 : 노어 게이트
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 불휘발성 반도체 메모리 장치는: 각각이 복수 개의 메모리 셀들을 포함하는 적어도 두 개의 뱅크들과; 상기 뱅크들에 각각 대응하고, 스위칭 인에이블 신호에 응답하여 데이터 버스로부터의 데이터를 상기 뱅크들로 전달하는 스위칭 수단 및; 상기 데이터 버스로부터의 데이터를 상기 뱅크들로 동시에 전달하기 위한 명령어에 의해 인에이블되는 제어 신호 및 뱅크 선택 신호에 응답하여, 상기 스위칭 수단이 상기 데이터 버스로부터의 데이터를 선택적으로 또는 동시에 상기 뱅크들로 전달하도록 상기 스위칭 인에이블 신호를 발생하는 제어 수단을 포함한다.
바람직한 실시예에 있어서, 상기 로직 회로는, 상기 제어 신호 및 상기 뱅크 선택 신호를 받아들이는 제 1 노어 게이트와; 상기 제어 신호 및 상기 제 1 노어 게이트로부터의 출력 신호를 받아들이며, 출력 신호로서 상기 스위칭 인에이블 신호를 출력하는 제 2 노어 게이트를 포함한다.
바람직한 실시예에 있어서, 상기 로직 회로는, 상기 제어 신호가 인에이블될 때, 상기 스위칭 수단이 상기 데이터 버스로부터의 데이터를 상기 뱅크들로 동시에 전달하도록 상기 스위칭 인에이블 신호를 발생하는 제어 수단을 포함한다.
바람직한 실시예에 있어서, 상기 로직 회로는, 상기 제어 신호가 디세이블될 때, 상기 스위칭 수단이 상기 데이터 버스로부터의 데이터를 상기 뱅크 선택 신호에 대응하는 상기 뱅크들로 전달하도록 상기 스위칭 인에이블 신호를 발생하는 제어 수단을 포함한다.
(작용)
이와 같은 장치에 의해서, 프로그램 수행 시간이 단축된 불휘발성 반도체 메모리 장치를 구현할 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 3 내지 도 4를 참조하여 상세히 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 플래시 EEPROM 장치의 회로 구성을 보여주는 블록도이다.
도 3을 참조하면, 상기 플래시 메모리 장치는 낸드(NAND) 타입 플래시 메모리 장치로서, 뱅크 1 및 뱅크 2로 구분된 EEPROM 셀 어레이들(100, 200)과 상기 뱅크들에 각각 대응하는 페이지 버퍼들(110, 210), 상기 페이지 버퍼들(110, 210)에 각각 대응하는 스위칭 회로들(120, 220) 그리고 스위칭 제어 회로(300)를 포함한다.
상기 페이지 버퍼들(110, 210)은 독출 모드에서 상기 뱅크들(100, 200)을 구성하는 메모리 셀들의 데이터를 감지하고, 프로그램 모드에서 상기 메모리 셀들에 프로그램될 데이터를 상기 데이터 버스로부터 받아들여 래치한다.
상기 스위칭 회로들(120, 220)은 상기 스위칭 제어 회로(300)로부터의 스위칭 인에이블 신호에 응답하여 데이터 버스로부터의 데이터를 선택적으로 또는 동시에 상기 페이지 버퍼들(110, 210)로 전달한다.
상기 스위칭 제어 회로(300)는 두 개의 노어 게이트들(NOR gate)(310, 320)을 포함한다. 상기 제 1 노어 게이트(310)는 상기 데이터 버스로부터의 데이터를 상기 페이지 버퍼들(110, 210)로 동시에 전달하기 위한 명령어(81H)에 의해 인에이블되는 제어 신호(CTRL) 및 뱅크 선택 신호(SELECT)를 받아들인다. 상기 제 2 노어 게이트(320)는 상기 제어 신호(CTRL) 및 상기 제 1 노어 게이트(310)로부터의 출력 신호를 받아들이고, 출력 신호로서 상기 스위칭 인에이블 신호를 발생한다. 즉, 상기 스위칭 제어 회로(300)는 상기 제어 신호(CTRL) 및 뱅크 선택 신호(SELECT)에 응답하여, 상기 스위칭 회로들(120, 220)이 상기 데이터 버스로부터의 데이터를 선택적으로 또는 동시에 상기 페이지 버퍼들(110, 210)로 전달하도록 상기 스위칭 인에이블 신호를 발생한다.
만일 상기 제어 신호(CTRL)가 디세이블 되어 있다면, 상기 스위칭 제어 회로(300)는 상기 뱅크 선택 신호(SELECT)를 상기 스위칭 인에이블 신호로 출력한다. 따라서, 데이터 버스로부터의 데이터는 상기 뱅크 선택 신호(SELECT)에 의해 선택된 뱅크에 대응하는 페이지 버퍼로 로딩된다. 만일 상기 제어 신호(CTRL)가 명령어(81H)에 의해 인에이블 되어 있다면 상기 스위칭 제어 회로(300)는 상기 뱅크 선택 신호와 무관하게 상기 두 스위칭 회로들(120, 220)을 모두 인에이블 하기 위한 상기 스위칭 인에이블 신호를 출력한다. 따라서, 상기 데이터 버스로부터의 데이터는 상기 페이지 버퍼들(110, 220) 모두로 로딩된다.
도 4는 도 1에 도시된 플래시 EEPROM 장치의 동작 타이밍도를 보여주고 있다. 도 4를 참조하면, 메모리 셀에 프로그램할 데이터를 상기 페이지 버퍼들(110, 210)로 동시에 입력하기 위한 명령어(81H)가 입력된 후, 다음 3 사이클동안 어드레스가 입력된다. 계속해서 메모리 셀들에 프로그램될 데이터들이 상기 데이터 버스를 통하여 페이지 버퍼들로 1 바이트씩 순차적으로 동시에 입력(로딩)된다. 상기 데이터 로딩이 수행된 후, 상기 페이지 버퍼에 저장된 데이터를 메모리 셀들에 프로그램하기 위한 명령어(10H)가 입력됨에 따라, 프로그램이 수행된다.
이 실시예에서는 상기 뱅크들(100, 200)에 동일한 데이터를 프로그램하는 경우에 한정하여 설명하였지만, 상기 뱅크들(100, 200)에 서로 다른 데이터를 동시에 프로그램할 수 있다. 예를 들어, 상기 뱅크들(100, 200)로 프로그램할 데이터를 상기 페이지 버퍼들(110, 210)로 연속적으로 로딩한 후, 프로그램 동작을 동시에 병렬로 수행할 수 있다. 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 이러한 방법이 용이하게 실시될 것이다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치는 각각 복수 개의 메모리 셀들을 포함하는 적어도 두 개의 뱅크로 구성되고, 상기 뱅크들은 동시에 프로그램될 수 있다. 따라서, 두 개의 뱅크로 구성된 128 메가 비트의 셀 어레이 전체를 프로그램하는 시간은 단일 뱅크 구조의 64 메가 비트의 셀 어레이를 프로그램하는 시간과 동일하게 단축될 수 있다. 그 결과, 플래시 메모리 장치에 대한 테스트 시간이 단축되는 효과를 얻을 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명에 의하면, 불휘발성 반도체 메모리 장치의 프로그램 수행 시간이 단축된다. 그 결과, 플래시 메모리 장치에 대한 테스트 시간이 단축되어 생산 단가를 절감하는 효과를 얻을 수 있다.

Claims (4)

  1. 불휘발성 반도체 메모리 장치에 있어서:
    각각이 복수 개의 메모리 셀들을 포함하는 적어도 두 개의 뱅크들과;
    상기 뱅크들에 각각 대응하고, 스위칭 인에이블 신호에 응답하여 데이터 버스로부터의 데이터를 상기 뱅크들로 전달하는 스위칭 수단 및;
    상기 데이터 버스로부터의 데이터를 상기 뱅크들로 동시에 전달하기 위한 명령어에 의해 인에이블되는 제어 신호 및 뱅크 선택 신호에 응답하여, 상기 스위칭 수단이 상기 데이터 버스로부터의 데이터를 선택적으로 또는 동시에 상기 뱅크들로 전달하도록 상기 스위칭 인에이블 신호를 발생하는 제어 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 로직 회로는,
    상기 제어 신호 및 상기 뱅크 선택 신호를 받아들이는 제 1 노어 게이트와;
    상기 제어 신호 및 상기 제 1 노어 게이트로부터의 출력 신호를 받아들이며, 출력 신호로서 상기 스위칭 인에이블 신호를 출력하는 제 2 노어 게이트를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 로직 회로는,
    상기 제어 신호가 인에이블될 때, 상기 스위칭 수단이 상기 데이터 버스로부터의 데이터를 상기 뱅크들로 동시에 전달하도록 상기 스위칭 인에이블 신호를 발생하는 제어 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 로직 회로는,
    상기 제어 신호가 디세이블될 때, 상기 스위칭 수단이 상기 데이터 버스로부터의 데이터를 상기 뱅크 선택 신호에 대응하는 상기 뱅크들로 전달하도록 상기 스위칭 인에이블 신호를 발생하는 제어 수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800552B1 (ko) * 2005-06-13 2008-02-04 재단법인서울대학교산학협력재단 벡터 메모리, 이를 구비한 프로세서 및 그 데이터 처리방법

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