CN110390967A - 差分式非易失性内存电路 - Google Patents

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Abstract

一种差分式非易失性内存电路。差分式非易失性内存电路包括差分式感测电路、差分数据线对、内存晶包数组以及差分位线对。差分式感测电路具有差分输入端对以及差分输出端对。差分数据线对电性连接至差分式感测电路的差分输入端对。内存晶包数组具有至少一个差分式非易失性内存晶胞，用以存储数据。差分位线对电性连接在内存晶包数组与差分数据线对之间。在内存晶包数组的读取操作阶段，当差分式感测电路的差分输出端对的逻辑状态开始不同时，差分数据线对与差分式感测电路断开连接。

Description

差分式非易失性内存电路
技术领域
本发明涉及一种非易失性内存电路，且特别是涉及一种低耗电的差分式非易失性内存电路。
背景技术
一般来说，在差分式非易失性内存电路中的晶胞进行读取操作之前，通常会将差分式非易失性内存电路的差分位线对以及差分数据线对自接地电位预充电至预设电位。因此，在进行数据读取时，差分式非易失性内存电路的晶胞电流可宣泄差分位线对的其中一条位线以及差分数据线对的其中一条数据线的电荷以放电至接地电位，从而在感应放大器的差分输入端对建立特定的差分输入电压，且感应放大器可将差分输入电压进行比较以判断晶胞所存储的数据是逻辑状态0或逻辑状态1。
然而，将位线以及数据线自默认电位放电至接地电位，并在下次进行读取操作之前再将位线以及数据线自接地电位预充电至预设电位，将会增加差分式非易失性内存电路的数据读取运作的功率消耗。
发明内容
本发明提供一种差分式非易失性内存电路，可有效降低数据读取运作的功率消耗。
本发明的差分式非易失性内存电路包括差分式感测电路、差分数据线对、内存晶包数组以及差分位线对。差分式感测电路具有差分输入端对以及差分输出端对。差分数据线对电性连接至差分式感测电路的差分输入端对。内存晶包数组具有至少一个差分式非易失性内存晶胞，用以存储数据。差分位线对电性连接在内存晶包数组与差分数据线对之间。在内存晶包数组的读取操作阶段，当差分式感测电路的差分输出端对的逻辑状态开始不同时，差分数据线对与差分式感测电路断开连接。
基于上述，当差分式感测电路的差分输出端对的逻辑状态开始不同时，差分式非易失性内存电路可将差分式感测电路与差分数据线对断开连接。这样，可避免差分数据线对及差分位线对上的电荷被宣泄。除此之外，由于差分式感测电路与差分数据线对断开连接，故可降低差分式感测电路的输入负载，从而降低差分式感测电路的操作电流以达到省电的效果。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
以下所附图式是本发明的说明书的一部分，绘示了本发明的示例实施例，所附图式与说明书的描述一起说明本发明的原理。
图1是依照本发明实施例所绘示的差分式非易失性内存电路的方块示意图。
图2是依照本发明另一实施例所绘示的差分式非易失性内存电路的方块示意图。
图3是依照本发明实施例所绘示的差分式感测电路的方块示意图。
图4是依照本发明实施例所绘的差分式非易失性内存电路执行数据读取的信号时序示意图。
图5是依照本发明实施例所绘的三种不同读取速度的差分式非易失性内存电路执行数据读取的时序示意图。
具体实施方式
以下提出多个实施例来说明本发明，然而本发明不仅限于所例示的多个实施例。各实施例之间也允许有适当的结合。在本申请说明书全文(包括申请专利范围)中所使用的“耦接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接于第二装置，则应该被解释成所述第一装置可以直接连接于所述第二装置，或者所述第一装置可以透过其他装置或某种连接手段而间接地连接至所述第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、电磁波或任何其他一或多个信号。
图1是依照本发明实施例所绘示的差分式非易失性内存电路的方块示意图。请参照图1。差分式非易失性内存电路100A包括差分式感测电路120、内存晶包数组(memorycell array)140、至少一条字符线WL<m:0>、差分数据线对以及差分位线对。差分数据线对包括数据线DL以及互补数据线DLB，且差分位线对包括位线BL以及互补位线BLB。差分式感测电路120具有差分输入端对以及差分输出端对。差分输入端对包括第一输入端IT以及互补的第二输入端ITB，且差分输出端对包括第一输出端OT及互补的第二输出端OTB。内存晶包数组140具有至少一个差分式非易失性内存晶胞，用以存储数据。各差分式非易失性内存晶胞耦接至字符线WL<m:0>的其中一应对者以及差分位线对(即位线BL以及互补位线BLB)。
差分数据线对电性连接至差分式感测电路120的差分输入端对。详细来说，数据线DL电性连接至差分式感测电路120的第一输入端IT，且互补数据线DLB电性连接至差分式感测电路120的第二输入端ITB。差分位线对电性连接在内存晶包数组140与差分数据线对之间。详细来说，位线BL电性连接在内存晶包数组140与数据线DL之间，且互补位线BLB电性连接在内存晶包数组140与互补数据线DLB之间。
在本发明的实施例中，内存晶包数组140可采用现有的差分式非易失性内存晶胞数组来实现。
在本发明的实施例中，可在位线BL与数据线DL之间设置信道闸门开关SWDB1，且在互补位线BLB与互补数据线DLB之间设置信道闸门开关SWDB2。藉由导通通道闸门开关SWDB1及SWDB2，可建立位线BL与数据线DL之间的电性路径，以及建立互补位线BLB与互补数据线DLB之间的电性路径。
在本发明的实施例中，通道闸门开关SWDB1及SWDB2可采用传输闸来实现，但本发明不限于此。
在本发明的实施例中，差分式感测电路120可具有预充电电路，其中预充电电路耦接数据线DL及互补数据线DLB，用以对位线BL、数据线DL、互补位线BLB以及互补数据线DLB预充电，但本发明不限于此。在本发明的另一实施例中，预充电电路也可为设置在差分式感测电路120之外的独立电路。
一般来说，在读取内存晶包数组140的数据之前，会先对位线BL、数据线DL、互补位线BLB以及互补数据线DLB进行预充电。接着，在内存晶包数组140的读取操作阶段，位线BL(数据线DL)及互补位线BLB(互补数据线DLB)的其中一者的电荷会根据关联于被选取的差分式非易失性内存晶胞所存储的数据(例如逻辑1或逻辑0)之晶胞电流而放电，致使位线BL(数据线DL)与互补位线BLB(互补数据线DLB)之间具有电压差。差分式感测电路120则可根据数据线DL与互补数据线DLB的电压差而在第一输出端OT与第二输出端OTB提供不同的逻辑状态，以表示被选取的差分式非易失性内存晶胞所存储的数据。
举例来说，差分式感测电路120可在第一输出端OT提供逻辑低状态的电压，以及在第二输出端OTB提供逻辑高状态的电压，以表示被选取的差分式非易失性内存晶胞所存储的数据是逻辑0。类似地，差分式感测电路120可在第一输出端OT提供逻辑高状态的电压，以及在第二输出端OTB提供逻辑低状态的电压，以表示被选取的差分式非易失性内存晶胞所存储的数据是逻辑1。但本发明并不以此为限。
在内存晶包数组140的读取操作阶段，当差分式感测电路120的第一输出端OT与第二输出端OTB的逻辑状态开始不同时，表示差分式感测电路120已感测出差分式非易失性内存晶胞所存储的数据。在该情况下，可将差分式感测电路120与差分数据线对(即数据线DL及互补数据线DLB)断开连接，以防止数据线DL(位线BL)及互补数据线DLB(互补位线BLB)的电荷透过差分式感测电路120被宣泄，以节省电力。除此之外，由于差分式感测电路120与差分数据线对断开连接，故可降低差分式感测电路120的输入负载，从而降低差分式感测电路120的操作电流以达到省电的效果。
图2是依照本发明另一实施例所绘示的差分式非易失性内存电路的方块示意图。请合并参照图1及图2。图2的差分式非易失性内存电路100B的架构类似于图1的差分式非易失性内存电路100A的架构，两者的差异仅在于，差分式非易失性内存电路100B还包括第一源极线开关SWS1、第二源极线开关SWS2以及差分源极线对，其中差分源极线对包括第一源极线SL以及互补的第二源极线SLB。第一源极线开关SWS1的第一端电性连接参考电压VREF。第二源极线开关SWS2的第一端电性连接参考电压VREF。第一源极线SL电性连接在内存晶包数组140与第一源极线开关SWS1的第二端之间。第二源极线SLB电性连接在内存晶包数组140与第二源极线开关SWS2的第二端之间。在本发明的实施例中，参考电压VREF可例如是接地电压，但本发明并不限于此。
图2的差分式非易失性内存电路100B的运作类似于图1的差分式非易失性内存电路100A的运作，故可参考上述图1的相关说明。除此之外，在内存晶包数组140的读取操作阶段，当差分式感测电路120的第一输出端OT与第二输出端OTB的逻辑状态开始不同时，表示差分式感测电路120已感测出差分式非易失性内存晶胞所存储的数据。在该情况下，可将第一源极线开关SWS1及第二源极线开关SWS2关断。
在差分式感测电路120与差分数据线对断开连接且第一源极线开关SWS1及第二源极线开关SWS2被关断之后，差分数据线对(数据线DL及互补数据线DLB)、差分位线对(位线BL及互补位线BLB)以及差分源极线对(第一源极线SL及第二源极线SLB)为浮接(floating)状态。这样，可防止数据线DL(位线BL)的电荷透过内存晶包数组140及第一源极线SL被宣泄至参考电压VREF，或者是，可防止互补数据线DLB(互补位线BLB)的电荷透过内存晶包数组140及第二源极线SLB被宣泄至参考电压VREF，故而可达到省电的效果。
可以理解的是，在差分式感测电路120与差分数据线对断开连接且第一源极线开关SWS1及第二源极线开关SWS2被关断之后，数据线DL及位线BL的电荷可被保留在数据线DL及位线BL上，且互补数据线DLB及互补位线BLB的电荷可被保留在互补数据线DLB及互补位线BLB上。这样，可减少下次执行预充电操作时所须充电的电荷量，以达到省电的效果。
图3是依照本发明实施例所绘示的差分式感测电路的方块示意图。请合并参照图2及图3，差分式感测电路120包括第一开关电路121、第二开关电路122、感应放大器123以及锁存电路124，但不限于此。第一开关电路121的第一端耦接第一输入端IT。第二开关电路122的第一端耦接第二输入端ITB。感应放大器123耦接第一开关电路121的第二端以及第二开关电路122的第二端。感应放大器123用以在第一开关电路121及第二开关电路122导通时对数据线DL与互补数据线DLB的电压差值进行放大，以产生第一差分信号对，其中第一差分信号对包括信号S1及互补信号S1B。锁存电路124耦接感应放大器123以接收并锁存信号S1及互补信号S1B，并据以分别提供第一输出电压VO1及第二输出电压VO1B至第一输出端OT及第二输出端OTB。
在本发明的实施例中，第一开关电路121及第二开关电路122可采用多任务器(multiplexer)来实现，但不限于此。在本发明的实施例中，感应放大器123可采用现有的感应放大器来实现，但不限于此。在本发明的实施例中，锁存电路124可采用SR锁存器来实现，但不限于此。
以下结合图3的差分式感测电路120来说明图2的差分式非易失性内存电路100B的运作细节。请合并参照图2及图3。首先，在内存晶包数组140被供电之后的待机(standby)阶段，差分式感测电路120与差分数据线对断开连接(即第一开关电路121及第二开关电路122为关断状态)，且第一源极线开关SWS1及第二源极线开关SWS2为导通状态。此时，差分式感测电路120的锁存电路124提供相同逻辑状态的第一输出电压VO1及第二输出电压VO1B至第一输出端OT及第二输出端OTB，且差分数据线对的电压、差分位线对的电压以及差分源极线对的电压为参考电压VREF。
以下说明差分式非易失性内存电路100B执行数据读取的运作细节。请合并参照图2至图4，图4是依照本发明实施例所绘的差分式非易失性内存电路执行数据读取的信号时序示意图。以下假设对应于字符线WL<0>的被选择的差分式非易失性内存晶胞所存储的数据为逻辑1，且对应于字符线WL<1>的被选择的差分式非易失性内存晶胞所存储的数据为逻辑0。首先，在时间点T0与时间点T1之间的预充电阶段t_PRE1，通道闸门开关SWDB1及SWDB2为导通状态，第一源极线开关SWS1及第二源极线开关SWS2为导通状态，差分式感测电路120与数据线DL电性连接(即第一开关电路121为导通状态)，以及差分式感测电路120与互补数据线DLB电性连接(即第二开关电路122为导通状态)。因此，差分式非易失性内存电路100B中的预充电电路(未示出)可将位线BL、数据线DL、互补位线BLB以及互补数据线DLB自参考电压VREF充电至第一电压V1。在预充电阶段t_PRE1，由于数据线DL与互补数据线DLB的电压差值小于差分式感测电路120之感应放大器123的感测临界电压VT，因此差分式感测电路120的锁存电路124为亚稳态状态并输出相同逻辑状态的第一输出电压VO1及第二输出电压VO1B至第一输出端OT及第二输出端OTB。
接着，在时间点T1与时间点T3之间的读取操作阶段t_SA1，字符线WL<0>被致能，因此对应于字符线WL<0>的差分式非易失性内存晶胞被选取。基于被选取的差分式非易失性内存晶胞所存储的数据为逻辑1，被选取的差分式非易失性内存晶胞的晶胞电流在时间点T1开始对位线BL及数据线DL放电，而互补位线BLB及互补数据线DLB的电压值则被维持在第一电压V1。因此，位线BL(数据线DL)与互补位线BLB(互补数据线DLB)之间开始具有电压差。自时间点T1至时间点T2的第一子阶段t_SA11，数据线DL与互补数据线DLB的电压差值小于差分式感测电路120之感应放大器123的感测临界电压VT，因此差分式感测电路120的第一输出端OT及第二输出端OTB的逻辑状态仍维持相同。此外，第一源极线开关SWS1及第二源极线开关SWS2仍维持在导通状态，差分式感测电路120与数据线DL维持电性连接(即第一开关电路121为导通状态)，以及差分式感测电路120与互补数据线DLB维持电性连接(即第二开关电路122为导通状态)。
在时间点T2，数据线DL与互补数据线DLB的电压差值等于差分式感测电路120之感应放大器123的感测临界电压VT，因此差分式感测电路120的锁存电路124进入锁存状态，致使第一输出端OT及第二输出端OTB的逻辑状态开始不同。例如，第一输出端OT为逻辑高状态，且第二输出端OTB为逻辑低状态，但不限于此。在内存晶包数组140的读取操作阶段t_SA1，当差分式感测电路120的第一输出端OT的逻辑状态与第二输出端OTB的逻辑状态开始不同时，表示差分式感测电路120已感测到差分式非易失性内存晶胞的数据，因此自时间点T2至时间点T3之间的第二子阶段t_SA12，可将差分式感测电路120与差分数据线对(即数据线DL及互补数据线DLB)断开连接(亦即将第一开关电路121及第二开关电路122关断)，以及将第一源极线开关SWS1及第二源极线开关SWS2关断，以防止数据线DL(位线BL)及互补数据线DLB(互补位线BLB)的电荷被宣泄。在第二子阶段t_SA12，数据线DL(位线BL)上的电压为第二电压V2，其中第二电压V2等于第一电压V1减去差分式感测电路120之感应放大器123的感测临界电压VT(即V2＝V1－VT)。此外，由于第一开关电路121及第二开关电路122被关断，因此可降低差分式感测电路120的输入负载，因此可降低差分式感测电路120的操作电流，从而达到省电的效果。接着，自时间点T3至时间点T10的闲置阶段t_RIDLE1，第一开关电路121及第二开关电路122为关断状态，差分式感测电路120的第一输出端OT的逻辑状态与第二输出端OTB的逻辑状态仍维持不同，第一源极线开关SWS1及第二源极线开关SWS2为关断状态，且差分数据线对(数据线DL及互补数据线DLB)、差分位线对(位线BL及互补位线BLB)以及差分源极线对(第一源极线SL及第二源极线SLB)维持在浮接状态。在闲置阶段t_RIDLE1，由于数据线DL及位线BL上的微小漏电流，数据线DL及位线BL上的电压V2’将介于第二电压V2与参考电压VREF之间。同样地，基于互补数据线DLB及互补位线BLB上的微小漏电流，互补数据线DLB的电压值及互补位线BLB上的电压V1’将介于第一电压V1与参考电压VREF之间。
接着，自时间点T10至时间点T11的预充电阶段t_PRE2，通道闸门开关SWDB1及SWDB2为导通状态，第一源极线开关SWS1及第二源极线开关SWS2为导通状态，差分式感测电路120与数据线DL电性连接(即第一开关电路121为导通状态)，以及差分式感测电路120与互补数据线DLB电性连接(即第二开关电路122为导通状态)。因此，差分式非易失性内存电路100B中的预充电电路(未示出)可将位线BL及数据线DL自电压V2’充电至第一电压V1，以及将互补位线BLB以及互补数据线DLB自电压V1’充电至第一电压V1。在预充电阶段t_PRE2，由于数据线DL与互补数据线DLB的电压差值小于差分式感测电路120之感应放大器123的感测临界电压VT，因此差分式感测电路120的锁存电路124为亚稳态状态并输出相同逻辑状态的第一输出电压VO1及第二输出电压VO1B至第一输出端OT及第二输出端OTB。
接着，自时间点T11至时间点T13的读取操作阶段t_SA2，字符线WL<1>被致能，因此对应于字符线WL<1>的差分式非易失性内存晶胞被选取。基于被选取的差分式非易失性内存晶胞所存储的数据为逻辑0，被选取的差分式非易失性内存晶胞的晶胞电流在时间点T11开始对互补位线BLB及互补数据线DLB放电，而位线BL及数据线DL上的电压则被维持在第一电压V1。因此位线BL(数据线DL)与互补位线BLB(互补数据线DLB)之间开始具有电压差。自时间点T11至时间点T12的第一子阶段t_SA21，数据线DL与互补数据线DLB的电压差值小于差分式感测电路120之感应放大器123的感测临界电压VT，因此第一输出端OT的逻辑状态与第二输出端OTB的逻辑状态仍维持相同。此外，第一源极线开关SWS1及第二源极线开关SWS2仍维持在导通状态，差分式感测电路120与数据线DL维持电性连接(即第一开关电路121为导通状态)，以及差分式感测电路120与互补数据线DLB维持电性连接(即第二开关电路122为导通状态)。
在时间点T12，数据线DL与互补数据线DLB的电压差值等于差分式感测电路120之感应放大器123的感测临界电压VT，因此差分式感测电路120的锁存电路124进入锁存状态，致使第一输出端OT的逻辑状态与第二输出端OTB的逻辑状态开始不同。例如，第一输出端OT为逻辑低状态，且第二输出端OTB为逻辑高状态，但本发明不限于此。在内存晶包数组140的读取操作阶段t_SA2，当第一输出端OT的逻辑状态与第二输出端OTB的逻辑状态开始不同时，表示差分式感测电路120已感测到差分式非易失性内存晶胞所存储的数据。因此，自时间点T12至时间点T13的第二子阶段t_SA22，可将差分式感测电路120与差分数据线对(即数据线DL及互补数据线DLB)断开连接(亦即将第一开关电路121及第二开关电路122关断)，以及将第一源极线开关SWS1及第二源极线开关SWS2关断，以防止数据线DL(位线BL)及互补数据线DLB(互补位线BLB)的电荷被宣泄。在第二子阶段t_SA22，互补数据线DLB(互补位线BLB)上的电压位于第二电压V2，其中第二电压V2等于第一电压V1减去差分式感测电路120之感应放大器123的感测临界电压VT(即V2＝V1－VT)。此外，由于第一开关电路121及第二开关电路122被关断，故可降低差分式感测电路120的输入负载，因此差分式感测电路120的操作电流也可被降低以达到省电的效果。
接着，在时间点T13之后的闲置阶段t_RIDLE2，第一开关电路121及第二开关电路122为关断状态，第一输出端OT的逻辑状态与第二输出端OTB的逻辑状态维持不同，第一源极线开关SWS1及第二源极线开关SWS2为关断状态，且差分数据线对(数据线DL及互补数据线DLB)、差分位线对(位线BL及互补位线BLB)以及差分源极线对(第一源极线SL及第二源极线SLB)维持在浮接状态。在闲置阶段t_RIDLE2，由于数据线DL及位线BL上的微小漏电流，数据线DL及位线BL的电压V1’将介于第一电压V1与参考电压VREF之间。同样地，由于互补数据线DLB及互补位线BLB上的微小漏电流，互补数据线DLB及互补位线BLB的电压V2’将介于第二电压V2与参考电压VREF之间。
根据上述的说明可知，若差分式非易失性内存电路100B连续地执行数据读取，则差分式非易失性内存电路100B的差分数据线对(数据线DL及互补数据线DLB)及差分位线对(位线BL及互补位线BLB)的电压将在第一电压V1与电压V2’之间扯动，其有效降低差分式非易失性内存电路100B执行数据读取时所充电及放电的电量以达到省电的效果。
请参照图5，图5是依照本发明实施例所绘的三种不同读取速度的差分式非易失性内存电路执行数据读取的时序示意图。如图5所示，信号BL<0>及信号BLB<0>分别表示第一个差分式非易失性内存电路的位线及互补位线的信号，而信号EN<0>表示第一个差分式非易失性内存电路的第一源极线开关、第二源极线开关以及差分式感应放大器的第一开关电路及第二开关电路的状态，其中信号EN<0>为逻辑高状态表示导通状态，且信号EN<0>为逻辑低状态表示关断状态。信号BL<1>及信号BLB<1>分别表示第二个差分式非易失性内存电路的位线及互补位线的信号，而信号EN<1>表示第二个差分式非易失性内存电路的第一源极线开关、第二源极线开关以及差分式感应放大器的第一开关电路及第二开关电路的状态，其中信号EN<1>为逻辑高状态表示导通状态，且信号EN<1>为逻辑低状态表示关断状态。信号BL<2>及信号BLB<2>分别表示第三个差分式非易失性内存电路的位线及互补位线的信号，而信号EN<2>表示第三个差分式非易失性内存电路的第一源极线开关、第二源极线开关以及差分式感应放大器的第一开关电路及第二开关电路的状态，其中信号EN<2>为逻辑高状态表示导通状态，且信号EN<2>为逻辑低状态表示关断状态。
自时间点T20至时间点T21的预充电阶段t_PRE，三个差分式非易失性内存电路的位线、数据线、互补位线以及互补数据线皆充电至第一电压V1。接着，自时间点T21至时间点T25的读取操作阶段t_SA，字符线WL<0>被致能，因此，在各差分式非易失性内存电路中，对应于被致能的字符线WL<0>的差分式非易失性内存晶胞被选取。各差分式非易失性内存电路中被选取的差分式非易失性内存晶胞的晶胞电流使得对应的位线及数据线在时间点T21开始放电，而互补位线及互补数据线上的电压则被维持在第一电压V1。
需说明的是，由于这三个差分式非易失性内存电路中被选取的差分式非易失性内存晶胞的晶胞电流并不相同，因此这三个差分式非易失性内存电路的数据读取速度也不相同。如图5所示，第一个差分式非易失性内存电路中被选取的差分式非易失性内存晶胞的晶胞电流较大，亦即第一个差分式非易失性内存电路具有较快的读取速度。因此在时间点T22，第一个差分式非易失性内存电路的位线信号BL<0>与互补位线信号BLB<0>的电压差值等于第一个差分式非易失性内存电路的差分式感测电路之感应放大器的感测临界电压VT1，致使第一个差分式非易失性内存电路的差分式感测电路的第一输出端的逻辑状态及第二输出端的逻辑状态开始不同，从而第一个差分式非易失性内存电路的第一开关电路、第二开关电路、第一源极线开关及第二源极线开关被关断，以避免第一个差分式非易失性内存电路的位线(数据线)及互补位线(互补数据线)的电荷被宣泄。
第二个差分式非易失性内存电路中被选取的差分式非易失性内存晶胞的晶胞电流居中，亦即第二个差分式非易失性内存电路具有中等的读取速度。因此在时间点T22之后的时间点T23，第二个差分式非易失性内存电路的位线信号BL<1>与互补位线信号BLB<1>的电压差值才等于第二个差分式非易失性内存电路的差分式感测电路之感应放大器的感测临界电压VT2，致使第二个差分式非易失性内存电路的差分式感测电路的第一输出端的逻辑状态及第二输出端的逻辑状态开始不同，从而第二个差分式非易失性内存电路的第一开关电路、第二开关电路、第一源极线开关及第二源极线开关被关断，以避免第二个差分式非易失性内存电路的位线(数据线)及互补位线(互补数据线)的电荷被宣泄。
第三个差分式非易失性内存电路中被选取的差分式非易失性内存晶胞的晶胞电流较小，亦即第三个差分式非易失性内存电路具有较慢的读取速度。因此在时间点T23之后的时间点T24，第三个差分式非易失性内存电路的位线信号BL<2>与互补位线信号BLB<2>的电压差值才等于第三个差分式非易失性内存电路的差分式感测电路之感应放大器的感测临界电压VT3，致使第三个差分式非易失性内存电路的差分式感测电路的第一输出端的逻辑状态及第二输出端的逻辑状态开始不同，从而第三个差分式非易失性内存电路的第一开关电路、第二开关电路、第一源极线开关及第二源极线开关被关断，以避免第三个差分式非易失性内存电路的位线(数据线)及互补位线(互补数据线)的电荷被宣泄。
附带一提的是，感测临界电压VT1、VT2及VT3也可能不同，从而影响上述三个差分式非易失性内存电路的第一开关电路、第二开关电路、第一源极线开关及第二源极线开关被关断的时间点。
可以理解的是，各差分式非易失性内存电路的第一开关电路、第二开关电路、第一源极线开关及第二源极线开关被关断的时间点与各差分式非易失性内存电路的数据读取速度有关。因此，各差分式非易失性内存电路的第一开关电路、第二开关电路、第一源极线开关及第二源极线开关被关断的时间点可个别控制而让省电效果优化。
综上所述，在本发明实施例中，当差分式感测电路的差分输出端对的逻辑状态开始不同时，差分式非易失性内存电路可将差分式感测电路与差分数据线对断开连接，以及将第一源极线开关及第二源极线开关关断。这样，可避免差分数据线对及差分位线对的电荷被宣泄，以达到省电的效果。除此之外，由于差分式感测电路与差分数据线对断开连接，故可降低差分式感测电路的输入负载，从而差分式感测电路的操作电流可被降低，以达到省电的效果。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。
符号说明
100A、100B：差分式非易失性内存电路
120：差分式感测电路
121：第一开关电路
122：第二开关电路
123：感应放大器
124：锁存电路
140：内存晶包数组
BL：位线
BLB：互补位线
BL<0>、BL<1>、BL<2>、BLB<0>、BLB<1>、BLB<2>、EN<0>、EN<1>、EN<2>：信号
DL：资料线
DLB：互补资料线
IT：第一输入端
ITB：第二输入端
OT：第一输出端
OTB：第二输出端
S1：信号
S1B：互补信号
SL：第一源极线
SLB：第二源极线
SWDB1、SWDB2：通道闸门开关
SWS1：第一源极线开关
SWS2：第二源极线开关
T0～T3、T10～T13、T20～T25：时间点
t_RIDLE1、t_RIDLE2：闲置阶段
t_PRE、t_PRE1、t_PRE2：预充电阶段
t_SA、t_SA1、t_SA2：读取操作阶段
t_SA11、t_SA21：第一子阶段
t_SA12、t_SA22：第二子阶段
V1：第一电压
V1’、V2’：电压
V2：第二电压
VO1：第一输出电压
VO1B：第二输出电压
VT、VT1～VT3：感测临界电压
VREF：参考电压
WL<m:0>、WL<0>、WL<1>：字符线

Claims (14)

1.一种差分式非易失性内存电路，其特征在于，包括：
差分式感测电路，具有差分输入端对以及差分输出端对；
差分数据线对，电性连接至所述差分式感测电路的所述差分输入端对；
内存晶包数组，具有至少一个差分式非易失性内存晶胞，用以存储数据；以及
差分位线对，电性连接在所述内存晶包数组与所述差分数据线对之间，
其中在所述内存晶包数组的读取操作阶段，当所述差分式感测电路的所述差分输出端对的逻辑状态开始不同时，所述差分数据线对与所述差分式感测电路断开连接。
2.如权利要求1所述的差分式非易失性内存电路，其特征在于，还包括：
第一源极线开关，所述第一源极线开关的第一端电性连接参考电压；
第二源极线开关，所述第二源极线开关的第一端电性连接所述参考电压；以及
差分源极线对，包括第一源极线及第二源极线，其中所述第一源极线电性连接在所述内存晶包数组与所述第一源极线开关的第二端之间，且所述第二源极线电性连接在所述内存晶包数组与所述第二源极线开关的第二端之间，
其中在所述内存晶包数组的所述读取操作阶段，当所述差分式感测电路的所述差分输出端对的逻辑状态开始不同时，所述第一源极线开关及所述第二源极线开关被关断。
3.如权利要求2所述的差分式非易失性内存电路，其特征在于，在所述差分式感测电路与所述差分数据线对断开连接且所述第一源极线开关及所述第二源极线开关被关断之后，所述差分数据线对、所述差分位线对以及所述差分源极线对为浮接状态。
4.如权利要求2所述的差分式非易失性内存电路，其特征在于，在预充电阶段，所述差分式感测电路与所述差分数据线对电性连接，且所述第一源极线开关及所述第二源极线开关为导通状态。
5.如权利要求4所述的差分式非易失性内存电路，其特征在于，在所述预充电阶段，所述差分数据线对以及所述差分位线对被预充电，致使所述差分数据线对以及所述差分位线对被充电至第一电压，且所述差分式感测电路的所述差分输出端对的逻辑状态相同。
6.如权利要求5所述的差分式非易失性内存电路，其特征在于，在所述内存晶包数组的所述读取操作阶段，当所述差分式感测电路的所述差分输出端对的逻辑状态相同时，所述差分式感测电路与所述差分数据线对电性连接，且所述第一源极线开关及所述第二源极线开关为导通状态。
7.如权利要求5所述的差分式非易失性内存电路，其特征在于，在所述内存晶包数组的所述读取操作阶段，当所述差分式感测电路的所述差分输出端对的逻辑状态相同时，所述差分数据线对的其中一条数据线以及所述差分位线对的其中一条位线被放电。
8.如权利要求7所述的差分式非易失性内存电路，其特征在于，在所述内存晶包数组的所述读取操作阶段，当所述差分数据线对的电压差值大于或等于所述差分式感测电路的感测临界电压时，所述差分式感测电路的所述差分输出端对输出不同的逻辑状态。
9.如权利要求5所述的差分式非易失性内存电路，其特征在于，在所述内存晶包数组的所述读取操作阶段，当所述差分式感测电路与所述差分数据线对断开连接时，所述差分数据线对的其中一条数据线上的电压以及所述差分位线对的其中一条位线上的电压为第二电压，其中所述第二电压等于所述第一电压减去所述差分式感测电路的感测临界电压。
10.如权利要求9所述的差分式非易失性内存电路，其特征在于，在所述内存晶包数组的所述读取操作阶段之后的所述内存晶包数组的闲置阶段，所述差分资料线对的其中所述条数据线上的所述电压以及所述差分位线对的其中所述条位线上的所述电压介于所述第二电压与所述参考电压之间。
11.如权利要求2所述的差分式非易失性内存电路，其特征在于，在所述内存晶包数组的所述读取操作阶段之后的所述内存晶包数组的闲置阶段，所述差分式感测电路与所述差分数据线对断开连接，所述差分输出端对的逻辑状态不同，所述第一源极线开关及所述第二源极线开关为关断状态，且所述差分数据线对、所述差分位线对以及所述差分源极线对为浮接状态。
12.如权利要求2所述的差分式非易失性内存电路，其特征在于，在所述内存晶包数组的待机阶段，所述差分式感测电路与所述差分数据线对断开连接，且所述差分式感测电路的所述差分输出端对的逻辑状态相同。
13.如权利要求2所述的差分式非易失性内存电路，其特征在于，在所述内存晶包数组的待机阶段，所述第一源极线开关及所述第二源极线开关为导通状态，且所述差分数据线对上的电压以及所述差分位线对上的电压为所述参考电压。
14.如权利要求1所述的差分式非易失性内存电路，其特征在于，所述差分输入端对包括第一输入端及第二输入端，且所述差分输出端对包括第一输出端及第二输出端，其中所述差分式感测电路包括：
第一开关电路，所述第一开关电路的第一端耦接所述第一输入端；
第二开关电路，所述第二开关电路的第一端耦接所述第二输入端；
感应放大器，耦接所述第一开关电路的第二端及所述第二开关电路的第二端，用以在所述第一开关电路及所述第二开关电路导通时对所述差分数据线对的电压差值进行放大，以产生第一差分信号对；以及
锁存电路，耦接所述感应放大器以接收并锁存所述第一差分信号对，并据以分别提供第一输出电压及第二输出电压至所述第一输出端及所述第二输出端。
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