JP5381895B2 - 制御装置、保護装置および保護方法 - Google Patents

Description

本発明は、不揮発性ＲＡＭと、ＣＰＵと、これらの間に介在する保護部と、を備えた制御装置に関する。

近年、不揮発性ＲＡＭの記憶領域をＲＯＭ領域とＲＡＭ領域とに使い分けるべく、この不揮発性ＲＡＭとＣＰＵとの間に、ＲＯＭ領域として規定された記憶領域への書き込みを禁止する保護部（バス制御）を介在させることが提案されている（特許文献１参照）。

この構成では、保護部に設けられたレジスタにＲＯＭ領域を特定可能なアドレス情報を格納しておき、このアドレス情報に基づいて、ＲＯＭ領域へのデータの書き込みというアクセスの発生を検出し、そのような書き込みを禁止できるようにしている。

特開平０７−１１４４９７号公報（例えば図３，図４）

上述した構成では、ＣＰＵによる処理に際して読み出すべきプログラムなどのデータをＲＯＭ領域に格納して用いることになるが、この種のデータは、必要に応じて更新できるようにしておくことが望ましく、このためには、例えば、外部からの信号入力期間中にのみ、ＲＯＭ領域へのデータの書き込みが許可されるようにすることが考えられる。

ただ、このような信号入力を許容することは、ノイズなどによる意図しない信号の入力も発生しやすくなることを意味し、この信号如何によってはアドレス情報が書き換えられてしまう。アドレス情報が書き換えられることは、例えば、ＲＯＭ領域の一部が誤ってＲＡＭ領域に属するものとされてしまった場合に、意図しないＲＯＭ領域へのデータの書き込みが行われやすくなるため、望ましいことではない。

つまり、上述した構成では、ＲＯＭ領域に格納されたデータの更新という点での利便性を高めようとすると、意図しないＲＯＭ領域へのデータの書き込みが行われやすくなってしまうという課題があった。

本発明は、このような課題を解決するためになされたものであり、その目的は、ＲＯＭ領域におけるデータを必要に応じて更新できるようにすると共に、不揮発性ＲＡＭのＲＯＭ領域に対する意図しないデータの書き込みを防止することである。

上記課題を解決するため第１の構成（請求項１）は、データの読み出しのみを行うためのＲＯＭ領域、および、データの読み書き両方を行うためのＲＡＭ領域を含む複数の記憶領域が規定されている不揮発性ＲＡＭと、前記不揮発性ＲＡＭに対して、前記ＲＯＭ領域へのデータの書き込みを含む複数種類のアクセスを行うことができるＣＰＵと、前記ＣＰＵと前記不揮発性ＲＡＭとの間に介在する保護部と、を備えた制御装置（例えば、マイクロコンピュータ等）である。

そして、前記保護部は、前記不揮発性ＲＡＭの記憶領域のうち、前記ＲＯＭ領域および前記ＲＡＭ領域それぞれのアドレス範囲を特定可能なアドレス情報を格納するレジスタと、前記ＣＰＵからのアクセスとして、前記ＲＯＭ領域へのデータの書き込みが発生した場合に、該アクセスによる前記ＲＯＭ領域へのデータの書き込みを、当該保護部の外部から所定の許可信号が入力されている間のみ許可するアクセス許可手段と、前記許可信号の入力が開始された以降、該入力が終了した際に、前記レジスタに格納されているアドレス情報を、初期値として定められたアクセス情報に更新する初期化手段と、を備えている。さらに、データバスと命令バスの調停を行う手段を備えていてもよい。

このような構成に係る制御装置では、許可信号が入力されている間、ＲＯＭ領域へのデータの書き込みが許可されるため、このタイミングで実際にＲＯＭ領域への書き込みを発生させれば、ＣＰＵによる処理に際して読み出すべきプログラムなどを必要に応じて更新することができる。

ここで、許可信号の入力を許容することは、ノイズなどにより意図しない信号が許可信号かのように発生しやすくなることを意味し、この信号如何によってはレジスタのアドレス情報が書き換えられてしまう。ここで、アドレス情報が書き換えられ、例えば、ＲＯＭ領域における一部のアドレス範囲が誤ってＲＡＭ領域に属するものとされてしまうと、以降、意図しないＲＯＭ領域へのデータの書き込みが行われやすくなるため、望ましいことではない。

ところが、上記構成では、許可信号の入力が終了した際に、それが意図的に入力したものであったのか、ノイズの影響によるものであったのかに拘わらず、レジスタに格納されているアドレス情報を初期値に更新している。これにより、仮にノイズの影響でアドレス情報が書き換えられていたとしても、これを初期値に戻すことができるため、以降、ＲＯＭ領域への意図しないデータの書き込みが行われてしまうことを防止することができる。

こうして、上記構成であれば、ＲＯＭ領域におけるデータを必要に応じて更新できるようにすると共に、不揮発性ＲＡＭのＲＯＭ領域に対する意図しないデータの書き込みを防止することができる。

この構成において、保護部におけるレジスタには、制御装置または保護部が起動した以降、初期値となるアドレス情報をレジスタに格納しておくとよい。このための構成としては、例えば、以下に示す第２の構成（請求項２）のようにすることが考えられる。

第２の構成において、前記不揮発性ＲＡＭは、あらかじめ前記アドレス情報を格納している。また、前記保護部において、前記初期化手段は、前記制御装置または当該保護部が起動した際に、前記不揮発性ＲＡＭに格納された前記アドレス情報を初期値として前記レジスタに格納し、また、前記許可信号の入力が終了した際に、前記不揮発性ＲＡＭに格納された前記アドレス情報を前記レジスタへと格納し直すことにより、初期値として定められたアクセス情報に更新する。

この構成であれば、制御装置または保護部が起動した際に、保護部のレジスタに初期値となるアドレス情報を格納しておくことができる。
ここでは、初期値となるアドレス情報をあらかじめ不揮発性ＲＡＭに格納しているが、ある程度高い信頼性のもとでアドレス情報の記憶状態を維持できるのであれば、不揮発性ＲＡＭに限らず、保護部からアクセス可能な他のメモリにアドレス情報を格納しておくこととしてもよい。

また、上記各構成において、許可信号の入力が開始されたこと、および、入力が終了したことを判定するための具体的な構成については特に限定されないが、例えば、以下に示す第３の構成（請求項３）のようにすることが考えられる。

第３の構成では、前記保護部において、前記許可信号の入力が開始された際の信号レベルの変化を示す開始エッジ、および、該入力が終了した際の信号レベルの変化を示す終了エッジそれぞれを検出するエッジ検出手段、が備えられている。そして、前記アクセス許可手段は、前記ＣＰＵからのアクセスとして、前記ＲＯＭ領域へのデータの書き込みが発生した場合に、該アクセスによる前記ＲＯＭ領域へのデータの書き込みを、前記エッジ検出手段により開始エッジが検出されてから前記終了エッジが検出されるまでの間のみ許可する。

この構成であれば、許可信号の入力開始時に発生する開始エッジ、および、入力終了時に際に発生する終了エッジに基づいて、許可信号の入力が開始されたこと、および、入力が終了したことを判定することができる。

この構成における「開始エッジ」とは、許可信号の入力が開始された場合における信号レベルの変化であり、「終了エッジ」とは、許可信号の入力が終了した場合における信号レベルの変化である。

なお、この構成では、開始エッジおよび終了エッジに基づいて判定を行っているが、許可信号の信号レベルにより判定を行うように構成してもよい。
また、この構成におけるエッジの判定は、許可信号をデジタル処理による遅延回路により遅延させた状態で行うように構成してもよい。

また、この構成において、許可信号の開始エッジおよび終了エッジを検出するための具体的な構成としては、例えば、以下に示す第４の構成（請求項４）のようにすることが考えられる。

第４の構成は、前記保護部において、当該保護部の外部から入力された前記許可信号を流通させる流通経路、が備えられている。そして、前記エッジ検出手段は、前記流通経路を流通する信号について前記開始エッジおよび前記終了エッジそれぞれを検出する。

この構成であれば、流通経路を流通する信号に基づいて、許可信号の開始エッジおよび終了エッジを検出することができる。
さらに、この構成においては、開始エッジおよび終了エッジの検出をより高精度に行えるようにすべく、以下に示す第５の構成（請求項５）のようにすることが考えられる。

第５の構成は、前記保護部において、前記流通経路を流通する信号が前記許可信号として定められた範囲の信号レベルであれば、該信号レベルをＨレベルおよびＬレベルのいずれか一方に変換し、また、前記流通経路を流通する信号が前記許可信号として定められた範囲の信号レベルでなければ、該信号レベルをＨレベルおよびＬレベルのいずれか他方に変換して出力するフィルタ回路、が備えられている。そして、前記エッジ検出手段は、前記フィルタ回路から出力された信号の信号レベルがＨレベルおよびＬレベルのいずれか一方に変化した際のエッジを前記開始エッジとして検出する一方、前記流通経路の信号レベルがＨレベルおよびＬレベルのいずれか他方に変化した際のエッジを前記終了エッジとして検出する。

この構成であれば、開始エッジおよび終了エッジの検出に先立ち、流通経路を流通する信号の信号レベルを統一的なＨレベルまたはＬレベルに変換しているため、開始エッジおよび終了エッジの検出を、アナログ値で行う場合に比べて精度よく行えるようになる。

この構成における信号レベルの変換は、例えば、以下に示す第６の構成（請求項６）により実現することが考えられる。
第６の構成は、前記保護部において、前記フィルタ回路は、前記流通経路の信号レベルと所定の基準レベルとを比較する比較器を有しており、該比較器が、前記流通経路の信号レベルが前記基準レベルよりも高い場合にＨレベルおよびＬレベルのいずれか一方を出力し、前記流通経路の信号レベルが前記基準レベルよりも低い場合にＨレベルおよびＬレベルのいずれか他方を出力する。

この構成であれば、流通経路の信号レベルと所定の基準レベルとを比較した結果として、信号レベルをＨレベルまたはＬレベルに変換することができる。
なお、上述したように、流通経路を流通する信号の信号レベルを変換する構成においては、例えば、第７の構成（請求項７）のようにするとよい。

第７の構成のうち、前記保護部において、前記アクセス許可手段は、前記許可信号と所定のクロック信号との論理積となる信号により、当該保護部の外部から所定の許可信号が入力されている期間であることを判定する。

この構成であれば、流通経路を流通する信号の信号レベルをクロック信号に同期させた状態で、許可信号の入力が開始されてから終了するまでの期間を判定することができる。
また、上記課題を解決するため第８の構成（請求項８）は、データの読み出しのみを行うためのＲＯＭ領域、および、データの読み書き両方を行うためのＲＡＭ領域を含む複数の記憶領域が規定されている不揮発性ＲＡＭと、前記不揮発性ＲＡＭに対して、前記ＲＯＭ領域へのデータの書き込みを含む複数種類のアクセスを行うことができるＣＰＵと、の間に介在する保護装置である。そして、前記不揮発性ＲＡＭの記憶領域のうち、前記ＲＯＭ領域および前記ＲＡＭ領域それぞれのアドレス範囲を特定可能なアドレス情報を格納するレジスタと、前記ＣＰＵからのアクセスとして、前記ＲＯＭ領域へのデータの書き込みが発生した場合に、該アクセスによる前記ＲＯＭ領域へのデータの書き込みを、当該保護部の外部から所定の許可信号が入力されている間のみ許可するアクセス許可手段と、前記許可信号の入力が開始された以降、該入力が終了した際に、前記レジスタに格納されているアドレス情報を、初期値として定められたアクセス情報に更新する初期化手段と、を備えている。

この保護装置であれば、上述した各構成に係る制御装置の一部を構成できる。
この保護装置については、上述した第２〜第７の構成と同様に構成してもよい。
また、上記課題を解決するためには、データの読み出しのみを行うためのＲＯＭ領域、および、データの読み書き両方を行うためのＲＡＭ領域を含む複数の記憶領域が規定されている不揮発性ＲＡＭと、前記不揮発性ＲＡＭに対して、前記ＲＯＭ領域へのデータの書き込みを含む複数種類のアクセスを行うことができるＣＰＵと、の間に介在し、前記不揮発性ＲＡＭの記憶領域のうち、前記ＲＯＭ領域および前記ＲＡＭ領域それぞれのアドレス範囲を特定可能なアドレス情報を格納するレジスタが備えられた保護装置に、前記ＣＰＵからのアクセスとして、前記ＲＯＭ領域へのデータの書き込みが発生した場合に、該アクセスによる前記ＲＯＭ領域へのデータの書き込みを、当該保護部の外部から所定の許可信号が入力されている間のみ許可するアクセス許可手順と、前記許可信号の入力が開始された以降、該入力が終了した際に、前記レジスタに格納されているアドレス情報を、初期値として定められたアクセス情報に更新する初期化手順と、を実行させる、という不揮発性ＲＡＭの保護方法（請求項９）とすることも考えられる。

この方法を上述した保護部または保護装置に実行させることにより、上記各構成と同様の作用、効果を得ることができる。
この方法は、各手順をコンピュータシステムに実行させるためのプログラムとすることもでき、このプログラムを実行するコンピュータシステムは、上記各構成と同様の作用、効果を得ることができる。

なお、このプログラムは、コンピュータシステムによる処理に適した命令の順番付けられた列からなるものであって、各種記録媒体や通信回線を介して制御装置、保護装置や、これを利用するユーザ等に提供されるものである。

制御装置の全体構成を示すブロック図 保護部の構成を示すブロック図 フィルタ回路の具体例を示す回路図およびタイミングチャート 別の実施形態におけるフィルタ回路の具体例を示す回路図およびタイミングチャート

以下に本発明の実施形態を図面と共に説明する。
（１）全体構成
制御装置１は、図１に示すように、複数の記憶領域が規定されている不揮発性ＲＡＭ１０と、不揮発性ＲＡＭ１０に対して複数種類のアクセスを行うことができるＣＰＵ２０と、ＣＰＵ２０と不揮発性ＲＡＭ１０との間に介在する保護部３０と、を備えている。

不揮発性ＲＡＭ１０は、データの読み出しのみを行うためのＲＯＭ領域１２、データの読み書き両方を行うためのＲＡＭ領域１４、および、アドレス情報を格納するアドレス領域１６を含む複数の記憶領域が規定されている。このアドレス情報とは、ＲＯＭ領域１２およびＲＡＭ領域１４それぞれのアドレス範囲を特定可能な情報であり、本実施形態では、各領域のアドレス範囲そのものを規定している。

ＣＰＵ２０は、不揮発性ＲＡＭ１０に対し、ＲＯＭ領域１２からのデータの読み出し、ＲＯＭ領域１２へのデータの書き込み、ＲＡＭ領域１４からのデータの読み出し、および、ＲＡＭ領域１４へのデータの書き込み、などを含む複数種類のアクセスを選択的に実行する。

保護部３０は、ＣＰＵ２０からのアクセスに基づくＣＰＵ２０と不揮発性ＲＡＭ１０とのやりとりを中継、調停するものであり、図２に示すように、アドレス情報を格納するためのレジスタ３２、保護部３０の外部から入力される許可信号を流通させる流通経路３４、流通経路３４中に挿入されたフィルタ回路３６、保護部３０全体を制御する制御部３８などを備えている。

これらのうち、フィルタ回路３６は、流通経路３４を流通する信号が許可信号として定められた範囲の信号レベルであれば、その信号レベルをＨレベルおよびＬレベルのいずれか一方に変換し、許可信号として定められた範囲の信号レベルでなければ、その信号レベルをＨレベルおよびＬレベルのいずれか他方に変換して制御部３８へ出力する。なお、本実施形態において、許可信号は、専用端子３９を介して保護部３０外部から入力されるものであるが、バス経由で制御装置１外部から入力されたもの（この場合、制御部３８経由で入力される；図２の破線矢印参照）であってもよい。

具体的な構成としては、図３（ａ）に示すように、許可信号とクロック信号（ＣＬＫ）との論理積（ＨレベルまたはＬレベル）で表される信号を生成する論理積回路１１０、論理積回路１１０の出力で動作して電源信号を接地まで導通させるオープンコレクタのスイッチング素子１２０、電源信号の信号レベルを電源信号より低い基準レベルと比較する比較器１３０、などで構成されている。なお、比較器１３０は、入力のレベル変動に応じてヒステリシスを持たせた構成としてもよい。

このフィルタ回路３６では、許可信号が入力されていなければ、スイッチング素子１２０が動作しないため、電源信号が比較器１３０に入力されて、電源信号と基準レベルとが比較される。上述したとおり、基準レベルは電源信号よりも信号レベルが低いため、比較器１３０の出力はＨレベルとなる（図３（ｂ）ｔ０〜ｔ１，ｔ２〜ｔ３，ｔ４〜ｔ５）。

一方、許可信号が入力されると、スイッチング素子１２０が動作するため、電源信号が接地まで導通され、電源信号が比較器１３０に入力されなくなる、つまり比較器１３０における一方の入力がＬレベルとなる。この場合、比較器１３０の出力はＬレベルとなる（図３（ｂ）ｔ１〜ｔ２，ｔ３〜ｔ４，ｔ５〜ｔ６）。

また、制御部３８は、ＣＰＵ２０からのアクセスに基づくＣＰＵ２０と不揮発性ＲＡＭ１０とのやりとりを中継する回路であり、更に、ＣＰＵ２０からのアクセスとして、ＲＯＭ領域１２へのデータの書き込みが発生した場合には、許可信号が入力されている間のみ、そのアクセスによるＲＯＭ領域１２への書き込みを許可するように構成されている。

具体的には、流通経路３４における信号を監視しつつ、ＣＰＵ２０からのアクセスに係るアクセス先のチェックを行い、その信号レベルおよびアクセス先の組合せにより、「許可信号が入力されている間における書き込みの許可」を実現している。

前者の「流通経路３４における信号の監視」は、フィルタ回路３６（比較器１３０）からの出力をチェックすることで行っており、この出力に、許可信号の入力が開始された場合のレベル変更を伴うエッジ（開始エッジ）が発生したら、許可信号の入力が開始されたと判定し、以降、その状態が継続していれば、許可信号が入力されていると判定する。このように、制御部３８は、フィルタ回路３６からの出力に基づいて、許可信号の信号レベルが変化した際のエッジを間接的に検出している。

後者の「アクセス先のチェック」は、ＣＰＵ２０からのアクセスに係るアクセス先と、レジスタ３２に格納されたアドレス情報で示されるアドレス範囲と、を比較することで行っており、アクセス先とアドレス情報で示されるアドレス範囲とが少なくとも一部重なっている場合に、ＣＰＵ２０からのアクセスが、ＲＯＭ領域１２へのデータの書き込みであると判定する。なお、レジスタ３２のアドレス情報は、制御装置１または保護部３０の起動時に、制御部３８が、不揮発性ＲＡＭ１０のアドレス領域から読み出して初期値として格納する。

また、制御部３８は、許可信号が入力された以降、その入力が終了した際に、不揮発性ＲＡＭ１０に格納されたアドレス情報をレジスタ３２へと格納し直すことにより、このアドレス情報を初期値として定められたアクセス情報に更新する。

このような構成の制御装置１では、保護部３０外部から許可信号が入力されていなければ、保護部３０からの出力信号がＨレベルとなり（図３（ｂ）ｔ０〜ｔ１，ｔ２〜ｔ３，ｔ４〜ｔ５）、こうしてＨレベルとなっている間、ＲＯＭ領域１２への書き込みが発生したとしても、その書き込みが禁止される。

一方、保護部３０外部から許可信号が入力されると、それが意図的なものであるのか、ノイズの影響によるものであるのかに拘わらず、保護部３０からの出力信号がＬレベルとなり（同図ｔ１〜ｔ２，ｔ３〜ｔ４，ｔ５〜ｔ６）、こうしてＬレベルとなっている間、ＲＯＭ領域１２への書き込みが発生したとしても、その書き込みが許可される。そして、許可信号の入力が終了すると、レジスタ３２に格納されているアドレス情報が、不揮発性ＲＡＭ１０に格納されたアドレス情報に更新される（同図ｔ２，ｔ４，ｔ６）。
（２）作用，効果
本実施形態における制御装置１では、許可信号が入力されている間、ＲＯＭ領域１２へのデータの書き込みが許可されるため（図３（ｂ）ｔ１〜ｔ２，ｔ３〜ｔ４，ｔ５〜ｔ６）、このタイミングで実際にＲＯＭ領域への書き込みを発生させれば、ＣＰＵ２０による処理に際して読み出すべきプログラムなどを必要に応じて更新することができる。

ここで、許可信号の入力を許容することは、ノイズなどにより意図しない信号が許可信号かのように発生しやすくなることを意味し、この信号如何によってはレジスタ３２のアドレス情報が書き換えられてしまう。ここで、アドレス情報が書き換えられ、例えば、ＲＯＭ領域１２における一部のアドレス範囲が誤ってＲＡＭ領域１４に属するものとされてしまうと、以降、意図しないＲＯＭ領域１２へのデータの書き込みが行われやすくなるため、望ましいことではない。

ところが、上記実施形態では、許可信号の入力が終了した際に、それが意図的に入力したものであったのか、ノイズの影響によるものであったのかに拘わらず、レジスタ３２に格納されているアドレス情報を初期値に更新している（同図ｔ２，ｔ４，ｔ６）。これにより、仮にノイズの影響でアドレス情報が書き換えられていたとしても、これを初期値に戻すことができるため、以降、ＲＯＭ領域１２への意図しないデータの書き込みが行われてしまうことを防止することができる。

こうして、上記実施形態であれば、ＲＯＭ領域１２におけるデータを必要に応じて更新できるようにすると共に、不揮発性ＲＡＭ１０のＲＯＭ領域１２に対する意図しないデータの書き込みを防止することができる。

また、上記実施形態においては、制御装置１または保護部３０が起動した以降、事前にアドレス情報をレジスタ３２に格納しておくことができる。
また、上記実施形態においては、許可信号の入力開始時に発生する開始エッジ、および、入力終了時に発生する終了エッジに基づき、許可信号の入力が開始されたこと、および、入力が終了したことを判定することができる。

また、上記実施形態においては、流通経路３４を流通する信号により、許可信号の開始エッジおよび終了エッジを間接的に検出することができる。
また、上記実施形態では、流通経路３４にフィルタ回路３６を挿入することにより、開始エッジおよび終了エッジの検出に先立ち、流通経路３４を流通する信号の信号レベルを統一的なＨレベルまたはＬレベルに変換することができる。これにより、開始エッジおよび終了エッジの検出を、アナログ値で行う場合に比べて精度よく行えるようになる。

より具体的には、比較器１３０により、流通経路３４の信号レベルと所定の基準レベルとを比較した結果として、流通経路３４を流通する信号の信号レベルを変換することができる。
（３）変形例
以上、本発明の実施の形態について説明したが、本発明は、上記実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の形態をとり得ることはいうまでもない。

例えば、上記実施形態においては、初期値となるアドレス情報をあらかじめ不揮発性ＲＡＭ１０に格納している構成を例示ししたが、ある程度高い信頼性のもとでアドレス情報の記憶状態を維持できるのであれば、不揮発性ＲＡＭ１０に限らず、保護部３０からアクセス可能な他のメモリにアドレス情報を格納しておくこととしてもよい。

また、フィルタ回路３６は、例えば、図４（ａ）に示すように、ＡＤコンバータ（ＡＤＣ）２１０およびデジタルフィルタ２２０などで構成し、図４（ｂ）に示すように、デジタル処理で許可信号を遅延させた状態で信号レベルのエッジ検出が行われるように構成してもよい。
（４）本発明との対応関係
以上説明した実施形態において、制御部３８が本発明におけるアクセス許可手段、初期化手段、エッジ検出手段である。

１…制御装置、１０…不揮発性ＲＡＭ、１２…ＲＯＭ領域、１４…ＲＡＭ領域、１６…アドレス領域、２０…ＣＰＵ、３０…保護部、３２…レジスタ、３４…流通経路、３６…フィルタ回路、３８…制御部、１１０…論理積回路、１２０…スイッチング素子、１３０…比較器、２１０…ＡＤコンバータ、２２０…デジタルフィルタ。

Claims (9)

1. データの読み出しのみを行うためのＲＯＭ領域、および、データの読み書き両方を行うためのＲＡＭ領域を含む複数の記憶領域が規定されている不揮発性ＲＡＭと、
   前記不揮発性ＲＡＭに対して、前記ＲＯＭ領域へのデータの書き込みを含む複数種類のアクセスを行うことができるＣＰＵと、
   前記ＣＰＵと前記不揮発性ＲＡＭとの間に介在する保護部と、
   を備えた制御装置であって、
   前記保護部は、
   前記不揮発性ＲＡＭの記憶領域のうち、前記ＲＯＭ領域および前記ＲＡＭ領域それぞれのアドレス範囲を特定可能なアドレス情報を格納するレジスタと、
   前記ＣＰＵからのアクセスとして、前記ＲＯＭ領域へのデータの書き込みが発生した場合に、該アクセスによる前記ＲＯＭ領域へのデータの書き込みを、当該保護部の外部から所定の許可信号が入力されている間のみ許可するアクセス許可手段と、
   前記許可信号の入力が開始された以降、該入力が終了した際に、前記レジスタに格納されているアドレス情報を、初期値として定められたアクセス情報に更新する初期化手段と、を備えている
   ことを特徴とする制御装置。
2. 前記不揮発性ＲＡＭは、
   あらかじめ前記アドレス情報を格納しており、
   前記保護部において、
   前記初期化手段は、前記制御装置または当該保護部が起動した際に、前記不揮発性ＲＡＭに格納された前記アドレス情報を初期値として前記レジスタに格納し、また、前記許可信号の入力が終了した際に、前記不揮発性ＲＡＭに格納された前記アドレス情報を前記レジスタへと格納し直すことにより、初期値として定められたアクセス情報に更新する
   ことを特徴とする請求項１に記載の制御装置。
3. 前記保護部において、
   前記許可信号の入力が開始された際の信号レベルの変化を示す開始エッジ、および、該入力が終了した際の信号レベルの変化を示す終了エッジそれぞれを検出するエッジ検出手段、が備えられ、
   前記アクセス許可手段は、前記ＣＰＵからのアクセスとして、前記ＲＯＭ領域へのデータの書き込みが発生した場合に、該アクセスによる前記ＲＯＭ領域へのデータの書き込みを、前記エッジ検出手段により開始エッジが検出されてから前記終了エッジが検出されるまでの間のみ許可する
   ことを特徴とする請求項１または請求項２に記載の制御装置。
4. 前記保護部において、
   当該保護部の外部から入力された前記許可信号を流通させる流通経路、が備えられ、
   前記エッジ検出手段は、前記流通経路を流通する信号について前記開始エッジおよび前記終了エッジそれぞれを検出する
   ことを特徴とする請求項３に記載の制御装置。
5. 前記保護部において、
   前記流通経路を流通する信号が前記許可信号として定められた範囲の信号レベルであれば、該信号レベルをＨレベルおよびＬレベルのいずれか一方に変換し、また、前記流通経路を流通する信号が前記許可信号として定められた範囲の信号レベルでなければ、該信号レベルをＨレベルおよびＬレベルのいずれか他方に変換して出力するフィルタ回路、が備えられ、
   前記エッジ検出手段は、前記フィルタ回路から出力された信号の信号レベルがＨレベルおよびＬレベルのいずれか一方に変化した際のエッジを前記開始エッジとして検出する一方、前記流通経路の信号レベルがＨレベルおよびＬレベルのいずれか他方に変化した際のエッジを前記終了エッジとして検出する
   ことを特徴とする請求項４に記載の制御装置。
6. 前記保護部において、
   前記フィルタ回路は、前記流通経路の信号レベルと所定の基準レベルとを比較する比較器を有しており、該比較器が、前記流通経路の信号レベルが前記基準レベルよりも高い場合にＨレベルおよびＬレベルのいずれか一方を出力し、前記流通経路の信号レベルが前記基準レベルよりも低い場合にＨレベルおよびＬレベルのいずれか他方を出力する
   ことを特徴とする請求項５に記載の制御装置。
7. 前記保護部において、
   前記アクセス許可手段は、前記許可信号と所定のクロック信号との論理積となる信号により、当該保護部の外部から所定の許可信号が入力されている期間であることを判定する
   ことを特徴とする請求項１から６のいずれかに記載の制御装置。
8. データの読み出しのみを行うためのＲＯＭ領域、および、データの読み書き両方を行うためのＲＡＭ領域を含む複数の記憶領域が規定されている不揮発性ＲＡＭと、前記不揮発性ＲＡＭに対して、前記ＲＯＭ領域へのデータの書き込みを含む複数種類のアクセスを行うことができるＣＰＵと、の間に介在する保護装置であって、
   前記不揮発性ＲＡＭの記憶領域のうち、前記ＲＯＭ領域および前記ＲＡＭ領域それぞれのアドレス範囲を特定可能なアドレス情報を格納するレジスタと、
   前記ＣＰＵからのアクセスとして、前記ＲＯＭ領域へのデータの書き込みが発生した場合に、該アクセスによる前記ＲＯＭ領域へのデータの書き込みを、当該保護部の外部から所定の許可信号が入力されている間のみ許可するアクセス許可手段と、
   前記許可信号の入力が開始された以降、該入力が終了した際に、前記レジスタに格納されているアドレス情報を、初期値として定められたアクセス情報に更新する初期化手段と、を備えている
   ことを特徴とする保護装置。
9. データの読み出しのみを行うためのＲＯＭ領域、および、データの読み書き両方を行うためのＲＡＭ領域を含む複数の記憶領域が規定されている不揮発性ＲＡＭと、前記不揮発性ＲＡＭに対して、前記ＲＯＭ領域へのデータの書き込みを含む複数種類のアクセスを行うことができるＣＰＵと、の間に介在し、前記不揮発性ＲＡＭの記憶領域のうち、前記ＲＯＭ領域および前記ＲＡＭ領域それぞれのアドレス範囲を特定可能なアドレス情報を格納するレジスタが備えられた保護装置に、
   前記ＣＰＵからのアクセスとして、前記ＲＯＭ領域へのデータの書き込みが発生した場合に、該アクセスによる前記ＲＯＭ領域へのデータの書き込みを、当該保護部の外部から所定の許可信号が入力されている間のみ許可するアクセス許可手順と、
   前記許可信号の入力が開始された以降、該入力が終了した際に、前記レジスタに格納されているアドレス情報を、初期値として定められたアクセス情報に更新する初期化手順と、
   を実行させることを特徴とする不揮発性ＲＡＭの保護方法。