JPWO2012132218A1 - プロセッサシステム及びその制御方法 - Google Patents

Abstract

本発明にかかるプロセッサシステムは、記憶部（１０）と、許可側から禁止側に切り替えて設定可能なアクセス禁止フラグ（１３）を格納する制御情報領域（１２）と、記憶部（１０）に対するアクセス要求と複写レジスタ（３２）の書き換え要求とを発行するメインＰＥａと、複写レジスタ（３２）の書き換え要求が正当であるか否かの判定を行うセキュリティＰＥと、アクセス禁止フラグ（１３）が許可側に設定された場合に当該許可に応じた値を記憶し、アクセス禁止フラグ（１３）が禁止側に設定された場合にセキュリティＰＥの判定結果に応じた値を記憶する複写レジスタ（３２）と、複写レジスタ（３２）の出力値に基づきメインＰＥａから記憶部（１０）に対するアクセスを許可するか否かを制御するアクセス制御回路（２１）と、を備える。

Description

本発明は、プロセッサシステム及びその制御方法に関し、特にアクセス制御可能な半導体記憶回路を備えたプロセッサシステム及びその制御方法に関する。

特許文献１には、データの書き込みや消去に対するプロテクト機能を有する不揮発性の半導体記憶装置が開示されている。図９は、特許文献１に開示された不揮発性半導体記憶装置を示すブロック図である。図９に示すように、この不揮発性半導体記憶装置は、複数のメモリブロックから構成されるメモリセルアレイ１、インタフェース６，７、書き込み回路２，３，４，５，８及び読み出し回路２，３，４，５，８を備えている。上記メモリブロック中にはプロテクト・フラグが書き込まれている。上記書き込み回路は、上記インタフェースから書き込み命令が入力された場合に、プロテクト・フラグが第一の値になっている時は書き込み命令を履行し、第二の値になっている時は上記書き込み命令を履行しないことを特徴とする。

特許文献２には、低コストで、コンピュータへの不正アクセス等の不正行為を防止することを目的としたプロセッサが開示されている。特許文献２に開示されたプロセッサは、演算手段と一体に形成され、第１メモリ認証用情報および第２メモリ認証用情報を保持するプロセッサ側メモリ認証用情報保持手段と、第１メモリから取得した第１メモリ認証用情報とプロセッサ側メモリ認証用情報保持手段が保持する第１メモリ認証用情報とを比較して第１メモリを認証し、さらに第２メモリから取得した第２メモリ認証用情報とプロセッサ側メモリ認証用情報保持手段が保持する第２メモリ認証用情報とを比較して第２メモリを認証するメモリ認証手段と、メモリ認証手段による認証結果に基づいて第１メモリおよび第２メモリへのアクセスを制御するアクセス制御手段と、を備える。

特開２００５−１０８２７３号公報 特開２００７−０６６２０１号公報

特許文献１に開示された不揮発性半導体記憶装置（半導体記憶回路）では、データの書き込みや消去を許可するか否かがプロテクト・フラグの値に応じて決定されている。しかし、特許文献１には、プロテクト・フラグ自体の書き換えの許可又は禁止をどのように制御するのかについて開示されていない。したがって、悪意のある第三者により、禁止側に設定されたプロテクト・フラグが許可側に書き換えられた後に、記憶されたデータが書き換えられ又は消去されてしまうという問題があった。

このような問題に対する解決策として、発明者は、プロテクト・フラグの書き込みを担うハードウェアの論理構成を、プロテクト・フラグを一度禁止側に設定すると二度と許可側に戻せない構成にすることを検討した。

しかし、この構成では、プロテクト・フラグを一度禁止側に設定すると、悪意のある第三者に限らず、不揮発性半導体記憶装置へのデータの書き込みや消去が不可能になってしまう。例えば、悪意のある第三者によるデータの書き込みや消去を防ぐためにメーカがプロテクト・フラグを禁止側に設定すると、それ以降、メーカ自身もデータの書き込みや消去を行うことができなくなる。そのため、例えば、既に市場に出回っている不揮発性半導体記憶装置に記憶されたプログラムのアップデートを行うことができなくなる。このように、プロテクト・フラグを一度禁止側に設定すると二度と許可側に戻せない構成では、書き換え可能であるという不揮発性半導体記憶装置の利点が失われてしまう。

このように、関連する技術では、プロテクト・フラグによって半導体記憶回路へのアクセスが禁止されてしまうと、その後、当該半導体記憶回路へのアクセスを柔軟に制御できないという問題があった。

本発明にかかるプロセッサシステムは、電気的に書き換え可能な複数の不揮発性メモリセルにより構成される第１記憶部と、第１値から第２値に値を切り替え可能なアクセス禁止フラグを格納する第２記憶部と、前記第１記憶部に対するアクセス要求と、当該アクセス要求に対応する認証情報と、を発行する第１プロセッサと、前記第１プロセッサから発行された認証情報が正当であるか否かを判定する第２プロセッサと、前記アクセス禁止フラグの値が第１値の場合に当該第１値に応じた値を記憶し、前記アクセス禁止フラグの値が第２値の場合に第２プロセッサの判定結果に応じた値を記憶する複写レジスタと、前記複写レジスタに記憶された値に基づいて、前記第１プロセッサから前記第１記憶部に対するアクセスを許可するか否かを制御するアクセス制御回路と、を備える。

また、本発明にかかるプロセッサシステムの制御方法は、第１記憶部に対するアクセス要求と、当該アクセス要求に対応する認証情報と、を第１プロセッサから発行し、前記第１プロセッサから発行された認証情報が正当であるか否かの判定を第２プロセッサにより行い、第１値から第２値に値を切り替え可能なアクセス禁止フラグの値が第１値の場合に当該第１値に応じた値を複写レジスタに記憶し、前記アクセス禁止フラグの値が第２値の場合に第２プロセッサの判定結果に応じた値を複写レジスタに記憶し、前記複写レジスタに記憶された値に基づいて、前記第１プロセッサから前記第１記憶部に対するアクセスを許可するか否かを制御する。

上述のような回路構成及び制御方法により、プロテクト・フラグによって半導体記憶回路へのアクセスが禁止された場合でも、その後の当該半導体記憶回路へのアクセスを柔軟に制御できる。

本発明により、プロテクト・フラグによって半導体記憶回路へのアクセスが禁止された場合でも、その後の当該半導体記憶回路へのアクセスを柔軟に制御可能なプロセッサシステム及びその制御方法を提供することができる。

本発明が適用されるプロセッサシステムの概略図を示す。 本発明の実施の形態１にかかるプロセッサシステムの一部を示すブロック図である。 本発明の実施の形態１にかかる制御部を示すブロック図である。 本発明の実施の形態１にかかる制御部を示すブロック図である。 本発明の実施の形態１にかかるプロセッサシステムの動作を示すフローチャートである。 本発明の実施の形態１にかかるプロセッサシステムの動作を説明するための図である。 本発明の実施の形態１にかかるプロセッサシステムの変形例を示すブロック図である。 本発明の実施の形態２にかかるプロセッサシステムを示すブロック図である。 本発明の実施の形態３にかかるプロセッサシステムを示すブロック図である。 本発明の実施の形態３にかかるプロセッサシステムを示すブロック図である。 関連する技術の不揮発性半導体記憶装置を示すブロック図である。

本発明の詳細な実施の形態を説明する前に、本発明が適用されるプロセッサシステム（情報処理装置）の概要について説明する。なお、本発明は、以下で説明するプロセッサシステムに適用されるものではあるが、説明するプロセッサシステムは一例であり、他のプロセッサシステムに本発明を適用することも可能である。

本発明が適用されるプロセッサシステムの概略図を図１に示す。図１に示すように、本発明にかかるプロセッサシステムは、複数のＰＥ（Processing Element）を用いることにより処理性能の向上を実現するものである。また、本発明にかかるプロセッサシステムでは、ＰＥによる機能ブロックの分類とは別に３つのサブシステムによる機能の分類を行う。図１に示すように、本発明にかかるプロセッサシステムでは、メインＰＥ（Processing Element）サブシステム、ＩＯ（Input Output）サブシステム、ＨＳＭ（Hardware Security Module）サブシステムを有する。

メインＰＥサブシステムでは、予め内部に記憶されたプログラム又は外部から読み込んだプログラムに基づくプロセッサシステムに求められる具体的な処理を行う。ＩＯサブシステムでは、メインＰＥサブシステム又はＨＳＭサブシステムにより用いられる周辺装置が動作するための各種処理を行う。ＨＳＭサブシステムは、プロセッサシステムにおいて行われている処理のセキュリティ確認処理を行う。また、本発明にかかるプロセッサシステムでは、各サブシステムにクロック信号ＣＬＫａ、ＣＬＫｂ、ＣＬＫｃ、ＣＬＫｐが供給される。図１に示す例では、メインＰＥサブシステムにはクロック信号ＣＬＫａが供給され、ＩＯサブシステムにはクロック信号ＣＬＫｂ、ＣＬＫｐが供給され、ＨＳＭサブシステムにはクロック信号ＣＬＫｃが供給される。これらのクロック信号ＣＬＫａ、ＣＬＫｂ、ＣＬＫｃは、システム全体構成の仕様に応じて、同一の周波数であっても、異なる周波数であっても良い。また、クロック信号ＣＬＫｐは、周辺装置に与えられ、ＩＯサブシステムに与えられるクロック信号ＣＬＫｂとは非同期のクロック信号である。

続いて、より具体的に各サブシステムについて説明する。メインＰＥサブシステムは、メインＰＥａ（第１プロセッサ）、メインＰＥｂ、第１の命令メモリ（半導体記憶回路）、データメモリ、システムバスを有する。メインＰＥサブシステムでは、メインＰＥａ、メインＰＥｂ、命令メモリ及びデータメモリは、システムバスを介して互いに接続される。第１の命令メモリは、プログラムを格納する。データメモリは、外部から読み込んだプログラム及びプロセッサシステム内で処理されたデータを一時的に記憶する。メインＰＥａ及びメインＰＥｂは、それぞれ命令メモリ、データメモリ等を利用しながらプログラムを実行する。なお、メインＰＥａは、冗長動作が可能なように構成される。冗長動作とは、ソフトウェア的には一つのプロセッサエレメントとして動作するが、ハードウェアとしては多重化された構成又は検査回路等が付加された構成により高信頼な動作を行う動作である。冗長動作の一例として、クロック毎に多重化された回路の出力結果が同一であるか否かを比較するロックステップ動作がある。

ＩＯサブシステムは、周辺バス、ＩＯＰＥ、周辺装置を有する。ＩＯＰＥは、周辺装置を利用する上で必要な処理を行う。なお、ＩＯＰＥはメインＰＥシステムの第１の命令メモリに記憶されているプログラムに基づき動作しても良く、他の記憶領域に記憶されているプログラムに基づき動作しても良い。周辺バスは、ＩＯＰＥ及び周辺装置を互いに接続する。

図１では、周辺装置として、ＣＡＮユニット、ＦＬＥＸＲＡＹユニット、ＳＰＩユニット、ＵＡＲＴユニット、ＡＤＣユニット、ＷＤユニット、タイマを例示した。ＣＡＮユニットは、自動車の車内通信規格の一つであるＣＡＮ（Controller Area Network）に基づく通信を行う。ＦＬＥＸＲＡＹユニットは、自動車の車内通信規格の一つであるFlex Ray規格に基づく通信を行う。ＳＰＩユニットは、３線又は４線のシリアル通信であるＳＰＩ（System Packet Interface）規格の通信を行う。ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）ユニットは、調歩同期方式によるシリアル信号をパラレル信号に変換し、また、その逆方向の変換を行う。ＡＤＣ（Analog to Digital Converter）ユニットは、センサ等から与えられるアナログ信号をデジタル信号に変換する。ＷＤ（Watch Dog）ユニットは、所定の期間が経過したことを検出するウォッチドックタイマ機能を提供する。タイマは、時間の計測、波形生成などを行う。図１の例では、上記ユニットを周辺装置としたが、他の機能を有するユニットを含むことも可能であり、また、一部のユニットのみを有する場合も考えられる。

ＨＳＭサブシステムは、セキュリティＰＥ（第２プロセッサ）と、第２の命令メモリとを有する。セキュリティＰＥは、システムバスに接続される。セキュリティＰＥは、メインＰＥサブシステムで実行されているプログラムの正当性又はプログラムを実行して得られるデータの正当性を判断する。第２の命令メモリには、プログラムを格納する。また、第２の命令メモリは、セキュリティＰＥのみがアクセスできるメモリである。第２の命令メモリは、第１の命令メモリと共に１つの記憶領域として設けられていても良いが、セキュリティＰＥのみがアクセス可能な領域としてアクセス制御されていることが必要である。

上記説明の通り、本発明が適用されるプロセッサシステムでは、複数のＰＥにより処理能力を向上させながら、予期しない故障、予期しないプログラムの改変等の不具合に対して高い耐性を実現するものである。なお、ここまでに説明したプロセッサシステムは、本発明が適用されるプロセッサシステムの一例を示したものであり、例えば、命令メモリ及びデータメモリの配置及びシステム中の個数は、そのシステムのアーキテクチャにより種々考えられる。また、メモリと各プロセッサエレメントとの接続は、例えば、複数のバスを介して接続される構成であっても良く、バスを介さずにプロセッサエレメントと接続される構成であっても良く、アーキテクチャの設計により種々の構成が考えられ得る。

上記したプロセッサシステムの説明は、本発明が適用されるプロセッサシステムの全体的な構成を説明するためのものである。しかし、本発明の実施の形態の説明では、上記のプロセッサシステムの説明において説明しなかった構成要素についても適宜追加する。また、追加した当該構成要素についての説明も加える。

以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

実施の形態１
図２は、本発明の実施の形態１にかかるプロセッサシステムの具体的な構成例を示すブロック図である。本実施の形態にかかるプロセッサシステムは、アクセス禁止フラグ（プロテクト・フラグ）によって記憶部１０へのアクセスが禁止された場合でも、その後の記憶部１０へのアクセスを柔軟に制御できることを特徴とする。以下、詳細に説明する。

図２に示すプロセッサシステムにおいて、第１の命令メモリは、記憶部（第１記憶部）１０と、制御部２０と、を備える。第１の命令メモリは、電気的に書き換え可能な複数の不揮発性メモリセルによって構成されている。したがって、電力供給が停止した場合であっても、第１の命令メモリに記憶されているデータは消去されずに保持される。不揮発性の半導体メモリとしては、例えば、ＥＥＰＲＯＭやフラッシュ・メモリ等がある。

（記憶部１０）
記憶部１０は、プログラムが格納される通常領域１１と、アクセス禁止フラグ１３が格納される制御情報領域（第２記憶部）１２と、を有する。なお、本実施の形態では、通常領域１１と制御情報領域１２とが一つの半導体メモリに構成された場合を例に説明しているが、これに限られない。通常領域１１と制御情報領域１２とが物理的に異なる半導体メモリにそれぞれ構成されても良い。したがって、例えば、通常領域１１と制御情報領域１２のうち一方の領域が第１の命令メモリに設けられ、他方の領域が第１の命令メモリとは異なるメモリに設けられても良い。

制御情報領域１２には、記憶部１０に対するプログラムの書き込み、読み出し及び消去を許可するか禁止するかを設定するアクセス禁止フラグ１３が格納される。アクセス禁止フラグ１３が禁止側に設定されている場合、記憶部１０に対するプログラムの書き込み、読み出し及び消去は禁止される。一方、アクセス禁止フラグ１３が許可側に設定されている場合、記憶部１０に対するプログラムの書き込み、読み出し及び消去は許可される。ここで、アクセス禁止フラグ１３は、一度禁止側に設定されると二度と許可側に戻せないように制御情報領域１２上に形成されている。以下では、アクセス禁止フラグ１３がＬレベル（第２値）の場合に禁止側に設定され、アクセス禁止フラグ１３がＨレベル（第１値）の場合に許可側に設定される場合を例に説明する。

（制御部２０）
図３Ａは、制御部２０の詳細な回路構成を示すブロック図である。図３Ａに示すように、制御部２０は、アクセス制御回路２１と、リセット処理回路２２と、リセット生成回路２３と、を有する。また、アクセス制御回路２１は、メモリコントローラ２１１と、ゲーティング回路２１２と、を有する。なお、本実施の形態では、ゲーティング回路２１２がビット毎に設けられた論理積回路（ＡＮＤ回路）である場合を例に説明する。

アクセス制御回路２１は、メインＰＥａ（第１プロセッサ）から発行された記憶部１０に対するプログラムの書き込み、読み出し及び消去のいずれかの要求を受け取ると、後述するアクセス禁止フラグ複写レジスタ３２の出力値に基づいて、当該要求に応じた処理を記憶部１０に対して実行するか否かを制御する。以下、具体的に説明する。

ゲーティング回路２１２は、アクセス禁止フラグ複写レジスタ３２の出力値に基づいて、メインＰＥａ（第1プロセッサ）から発行された記憶部１０に対するプログラムの書き込み、読み出し及び消去のいずれかの要求をメモリコントローラ２１１に対して出力するか否かを制御する。

例えば、アクセス禁止フラグ複写レジスタ３２の出力値が許可側の値（例えば、Ｈレベル）の場合、ゲーティング回路２１２は、メインＰＥａから発行された記憶部１０に対するアクセス要求を、後段のメモリコントローラ２１１に対してそのまま出力する。一方、アクセス禁止フラグ複写レジスタ３２の出力値が禁止側の値（例えば、Ｌレベル）の場合、ゲーティング回路２１２は、メインＰＥａから発行された記憶部１０に対するアクセス要求を出力しない。このとき、ゲーティング回路２１２は、例えばＬレベルの固定信号をメモリコントローラ２１１に対して出力する。

アクセス禁止フラグ複写レジスタ３２の出力値が許可側の値である場合、メモリコントローラ２１１にはメインＰＥａから発行された記憶部１０に対するアクセス要求が伝達される。メモリコントローラ２１１は、メインＰＥａから発行された記憶部１０に対するアクセス要求に基づいて、ライトイネーブル信号ＷＥＮ、アドレス信号ＡＤＤ及びデータ信号ＤＡＴＡを生成する。なお、データ信号ＤＡＴＡは、書き込み時に生成されるものであり、プログラムの一部を構成する。

ここで、プログラムの読み出し時には、アドレス信号ＡＤＤによって指定された通常領域１１のメモリセルに記憶されたデータが読み出され、プログラムの書き込み時には、アドレス信号ＡＤＤによって指定された通常領域１１のメモリセルに対してデータ信号ＤＡＴＡが書き込まれる。なお、プログラムの書き込み、読み出し及び消去は、ライトイネーブル信号ＷＥＮによって切り替えられる。このように、アクセス禁止フラグ複写レジスタ３２の出力値が許可側の値である場合、アクセス制御回路２１は、メインＰＥａからの要求に応じた処理を実行する。

一方、アクセス禁止フラグ複写レジスタ３２の出力値が禁止側の値である場合、メモリコントローラ２１１にはメインＰＥａから発行された記憶部１０に対するアクセス要求が伝達されない。そのため、メモリコントローラ２１１は、メインＰＥａから発行された記憶部１０に対するアクセス要求に応じた処理を実行しない。このように、アクセス禁止フラグ複写レジスタ３２の出力値が禁止側の値である場合、アクセス制御回路２１は、メインＰＥａからの要求に応じた処理を実行しない。

なお、本実施の形態では、メモリコントローラ２１１がライトイネーブル信号ＷＥＮ、アドレス信号ＡＤＤ及びデータ信号ＤＡＴＡを出力する場合を例に説明しているが、これに限られない。メモリコントローラ２１１は、記憶部１０の仕様に応じた信号を出力する回路構成に適宜変更可能である。例えば、メモリコントローラ２１１は、チップイネーブル信号ＣＥＮ等の他の信号をさらに出力する回路構成に適宜変更可能である。

また、アクセス制御回路２１は、図３Ａに示す構成のものに限定されない。例えば、アクセス制御回路２１は、一例として、図３Ｂに示す構成のものに適宜変更可能である。以下、図３Ｂに示すアクセス制御回路２１の構成及び動作について説明する。

図３Ｂにおいて、アクセス制御回路２１は、メモリコントローラ２１１と、ゲーティング回路２１２−１〜２１２−３と、を有する。本実施の形態では、ゲーティング回路２１２−１〜２１２−３がビット毎に設けられた論理積回路（ＡＮＤ回路）である場合を例に説明する。

アクセス制御回路２１は、メインＰＥａ（第１プロセッサ）から発行された記憶部１０に対するプログラムの書き込み、読み出し及び消去のいずれかの要求を受け取ると、後述するアクセス禁止フラグ複写レジスタ３２の出力値に基づいて、当該要求に応じた処理を記憶部１０に対して実行するか否かを制御する。

より具体的には、アクセス制御回路２１において、メモリコントローラ２１１は、メインＰＥａから発行された記憶部１０に対するプログラムの書き込み、読み出し及び消去のいずれかの要求に基づいて、ライトイネーブル信号ＷＥＮ、アドレス信号ＡＤＤ及びデータ信号ＤＡＴＡを生成する。なお、データ信号ＤＡＴＡは、書き込み時に生成されるものであり、プログラムの一部を構成する。ゲーティング回路２１２−１〜２１２−３は、アクセス禁止フラグ複写レジスタ３２の出力値に基づいて、メモリコントローラ２１１によって生成されたライトイネーブル信号ＷＥＮ、アドレス信号ＡＤＤ及びデータ信号ＤＡＴＡを記憶部１０に対して出力するか否かを制御する。

例えば、アクセス禁止フラグ複写レジスタ３２の出力値が許可側の値（例えば、Ｈレベル）の場合、ゲーティング回路２１２−１〜２１２−３は、メモリコントローラ２１１からのライトイネーブル信号ＷＥＮ、アドレス信号ＡＤＤ及びデータ信号ＤＡＴＡを記憶部１０に対してそのまま出力する。ここで、プログラムの読み出し時には、アドレス信号ＡＤＤによって指定された通常領域１１のメモリセルに記憶されたデータが読み出され、プログラムの書き込み時には、アドレス信号ＡＤＤによって指定された通常領域１１のメモリセルに対してデータ信号ＤＡＴＡが書き込まれる。なお、プログラムの書き込み、読み出し及び消去は、ライトイネーブル信号ＷＥＮによって切り替えられる。このように、アクセス禁止フラグ複写レジスタ３２の出力値が許可側の値の場合、アクセス制御回路２１は、メインＰＥａからの要求に応じた処理を実行する。

一方、アクセス禁止フラグ複写レジスタ３２の出力値が禁止側の値（例えば、Ｌレベル）の場合、ゲーティング回路２１２−１〜２１２−３は、メモリコントローラ２１１からのライトイネーブル信号ＷＥＮ、アドレス信号ＡＤＤ及びデータ信号ＤＡＴＡを記憶部１０に対して出力しない。このとき、ゲーティング回路２１２−１〜２１２−３は、例えば何れもＬレベルの固定信号を記憶部１０に対して出力する。このように、アクセス禁止フラグ複写レジスタ３２の出力値がＬレベルの場合、アクセス制御回路２１は、メインＰＥａからの要求に応じた処理を実行しない。

図３Ａに戻り、リセット生成回路２３は、リセット信号ＲＳＴを生成する回路である。リセット生成回路２３は、外部から供給されるリセット信号に基づいて当該リセット信号ＲＳＴを生成する回路構成であっても良いし、電源が起動したことに応じて当該リセット信号ＲＳＴを生成する、いわゆるパワーオンリセットの回路構成であっても良い。なお、本実施の形態では、リセット生成回路２３が制御部２０に備えられた場合を例に説明しているが、これに限られない。例えば、リセット生成回路２３が図１に示すプロセッサシステムの外部に設けられていても良い。

リセット処理回路２２は、リセット信号ＲＳＴによる初期化後に当該リセット信号が解除されたことを検知すると、アクセス禁止フラグ１３の値をアクセス禁止フラグ複写レジスタ３２（図３Ａにおいて不図示）に転送する。それにより、アクセス禁止フラグ複写レジスタ３２の値は、アクセス禁止フラグ１３の値に書き換えられる。

図２に戻り、メインＰＥａは、制御部２０内に対して「記憶部１０に対するプログラムの書き込み、読み出し及び消去のいずれかの要求」を発行する。さらに、ＨＳＭサブシステムに設けられたセキュリティＰＥに対して「アクセス禁止フラグ複写レジスタ３２の書き換えの要求」を発行する。なお、「アクセス禁止フラグ複写レジスタ３２の書き換えの要求」には認証情報が含まれている。

セキュリティＰＥは、「アクセス禁止フラグ複写レジスタ３２の書き換えの要求」が正当であるか否かの判定を行う。言い換えると、セキュリティＰＥは、「アクセス禁止フラグ複写レジスタ３２の書き換えの要求」に含まれる認証情報が正当であるか否かの判定を行う。

セキュリティＰＥは、例えば、予め所定の認証情報が格納されている認証情報格納部４１と、認証情報格納部４１に格納されている認証情報とメインＰＥａからの要求に含まれる認証情報と、を比較して当該要求が正当であるか否かを判定する判定部４２と、を有する。判定部４２は、例えば、これら認証情報が一致する場合にメインＰＥａからの要求が正当であると判定し、不一致の場合に不当であると判定する。なお、セキュリティＰＥは、図２に示す構成のものに限定されない。セキュリティＰＥは、メインＰＥａから発行された「アクセス禁止フラグ複写レジスタ３２の書き換えの要求」が正当であるか否かを判定可能な構成に適宜変更可能である。

また、ＨＳＭサブシステムは、セキュリティＰＥに加え、セレクタ回路３１及びアクセス禁止フラグ複写レジスタ３２をさらに備える。セレクタ回路３１及びアクセス禁止フラグ複写レジスタ３２は、第２の命令メモリ（図２において不図示）とは異なる回路として設けられている。

セキュリティＰＥは、メインＰＥａから発行された「アクセス禁止フラグ複写レジスタ３２の書き換えの要求」を受け取ると、まず、当該要求が正当なものであるか否かの判定を行う。具体的には、セキュリティＰＥにおいて、判定部４２は、メインＰＥａから発行された「アクセス禁止フラグ複写レジスタ３２の書き換えの要求」に含まれる認証情報と、認証情報格納部４１に格納されている認証情報と、を比較して当該要求が正当なものであるか否かを判定する。判定部４２は、当該要求が正当なものであると判定した場合、当該要求に応じた固定信号をセレクタ回路３１の一方の入力端子に対して出力する。なお、セレクタ回路３１の他方の入力端子には、リセット信号ＲＳＴ解除時にアクセス禁止フラグ１３の値が入力される。

セレクタ回路３１は、セキュリティＰＥから出力された固定信号と、リセット信号ＲＳＴ解除後のアクセス禁止フラグ１３の値と、を選択的にアクセス禁止フラグ複写レジスタ３２に対して出力する。より具体的には、セレクタ回路３１は、「アクセス禁止フラグ複写レジスタ３２の書き換えの要求」がセキュリティＰＥにより正当なものであると判断された場合、セキュリティＰＥからの固定信号（Ｈレベル）を選択して出力する。また、セレクタ回路３１は、リセット信号ＲＳＴが解除された場合、制御情報領域１２に格納されたアクセス禁止フラグ１３の値を選択して出力する。それにより、アクセス禁止フラグ複写レジスタ３２の値は書き換えられる。つまり、アクセス禁止フラグ複写レジスタ３２の値は、リセット信号ＲＳＴ解除時には、アクセス禁止フラグ１３の値に書き換えられ、それ以外の場合には、セキュリティＰＥからの固定信号によってのみ書き換えられる。

例えば、メインＰＥａは、記憶部１０に対するアクセス要求を発行する場合、同時に、アクセス禁止フラグ複写レジスタ３２の値を禁止側から許可側（ＬレベルからＨレベル）に書き換えるようにセキュリティＰＥに対して要求する。セキュリティＰＥは、当該要求が正当であるものと判定した場合、所定の固定信号（Ｈレベル）を出力する。そのため、アクセス禁止フラグ複写レジスタ３２の値は禁止側から許可側（ＬレベルからＨレベル）に書き換えられる。それにより、アクセス制御回路２１は、上述のように、メインＰＥａからの要求に応じた処理を実行することができる。なお、アクセス禁止フラグ１３が許可側に設定されている場合には、当然にアクセス禁止フラグ複写レジスタ３２も許可側に設定されている。そのため、メインＰＥａは、アクセス禁止フラグ複写レジスタ３２の書き換え要求が正当であるか否かに関わらず、記憶部１０に対してアクセスすることが可能である。

記憶部１０に対するプログラムの書き込み、読み出し及び消去のいずれかが完了すると、メインＰＥａは、アクセス禁止フラグ複写レジスタ３２の値を許可側から禁止側（ＨレベルからＬレベル）に書き換えるようにセキュリティＰＥに対して要求する。このとき、セキュリティＰＥは、所定の固定信号（Ｌレベル）を出力する。そのため、アクセス禁止フラグ複写レジスタ３２の値は許可側から禁止側（ＨレベルからＬレベル）に書き換えられる。それにより、アクセス制御回路２１は、メインＰＥａからの要求に関わらず、記憶部１０に対するプログラムの書き込み、読み出し及び消去を禁止する。

なお、アクセス禁止フラグ複写レジスタ３２の値は、何らかの理由で禁止側（Ｌレベル）に書き換えられなかった場合でも、リセット信号ＲＳＴ解除時に、既に禁止側に設定されているアクセス禁止フラグ１３の値が転送されることにより禁止側（Ｌレベル）に書き換えられる。それにより、より確実に記憶部１０へのアクセスを禁止することができるため、不正アクセスを防止することができる。

（フローチャート）
次に、本実施の形態にかかるプロセッサシステムの動作を、図４及び図５を用いて説明する。図４は、図２に示すプロセッサシステムの動作を示すフローチャートである。図５は、図２に示すプロセッサシステムの動作の流れを説明するための図である。

まず、製品出荷時等の初期状態では、アクセス禁止フラグ１３は許可側に設定され、アクセス禁止フラグ複写レジスタ３２も許可側に設定されている（図４のステップＳ１００）。つまり、製品出荷時では、記憶部１０に対してプログラムの書き込み等が可能である。

記憶部１０に対するプログラムの書き込み等が完了した後、アクセス禁止フラグ１３は禁止側に設定される（図４のステップＳ１０１）。

その後、リセット信号ＲＳＴが解除されると（図４のステップＳ１０２）、アクセス禁止フラグ１３の値がアクセス禁止フラグ複写レジスタ３２に転送される（図４のステップＳ１０３、図５のＦ１）。それにより、アクセス禁止フラグ複写レジスタ３２は禁止側に書き換えられる。その結果、記憶部１０に対するプログラムの書き込み等はできなくなる。

その後、記憶部１０に対してプログラムの書き込み等を行いたい場合、メインＰＥａは、アクセス禁止フラグ複写レジスタ３２を禁止側から許可側に書き換えるようにセキュリティＰＥに対して要求する（図４のステップＳ１０４、図５のＦ２）。

セキュリティＰＥは、メインＰＥａから発行された「アクセス禁止フラグ複写レジスタ３２の書き換えの要求」を受け取ると、まず、当該要求が正当なものであるか否かの判定を行う（図４のステップＳ１０５）。セキュリティＰＥは、当該要求が正当なものであると判定した場合（図４のステップＳ１０５のＹＥＳ）、当該要求に応じた固定信号（例えばＨレベル）を出力する。それにより、アクセス禁止フラグ複写レジスタ３２は禁止側から許可側に書き換えられる（図４のステップＳ１０６、図５のＦ３）。その結果、記憶部１０に対するプログラムの書き込み等が一時的に可能になる。

なお、セキュリティＰＥによりメインＰＥａからの要求が不当なものであると判定された場合（図４のステップＳ１０５のＮＯ）、アクセス禁止フラグ複写レジスタ３２の書き換えは行われない（図４のステップＳ１１１）。つまり、アクセス禁止フラグ複写レジスタ３２は禁止側に設定されたままとなる。そのため、記憶部１０に対してプログラムの書き込み等はできない。

メインＰＥａからの要求（図５のＦ４）に応じて記憶部１０に対するプログラムの書き込み等が完了すると、メインＰＥａは、アクセス禁止フラグ複写レジスタ３２を許可側から禁止側に書き換えるようにセキュリティＰＥに対して要求する（図４のステップＳ１０７）。このとき、セキュリティＰＥは、固定信号（例えばＬレベル）を出力する。それにより、アクセス禁止フラグ複写レジスタ３２は許可側から禁止側に書き換えられる（図４のステップＳ１０８）。その結果、記憶部１０に対してプログラムの書き込み等はできなくなる。

その後、リセット信号ＲＳＴにより初期化されると（ステップＳ１０９）、既に禁止側に設定されているアクセス禁止フラグ１３の値がアクセス禁止フラグ複写レジスタ３２に転送される（図４のステップＳ１１０、図５のＦ５）。それにより、アクセス禁止フラグ複写レジスタ３２は許可側から禁止側に書き換えられる。つまり、アクセス禁止フラグ複写レジスタ３２は、何らかの理由で禁止側に書き換えられなかった場合でも、より確実に禁止側に書き換えられる。

このように、本実施の形態にかかるプロセッサシステムは、記憶部１０へのアクセス要求とともに発行される認証情報の正当性を判定するセキュリティＰＥと、アクセス禁止フラグ１３が禁止側に設定されている場合にセキュリティＰＥの判定結果に応じた固定値を記憶するアクセス禁止フラグ複写レジスタ３２と、アクセス禁止フラグ複写レジスタ３２の出力値に基づきメインＰＥａから記憶部１０へのアクセスを許可するか否かを制御するアクセス制御回路２１と、を備える。それにより、本実施の形態にかかるプロセッサシステムは、アクセス禁止フラグ１３によって記憶部１０へのアクセスが禁止された場合でも、認証情報を知る者によってアクセス禁止フラグ複写レジスタ３２を書き換えることにより記憶部１０へのアクセスが可能である。つまり、本実施の形態にかかるプロセッサシステムは、アクセス禁止フラグ１３によって記憶部１０へのアクセスが禁止された場合でも、その後の記憶部１０へのアクセスを柔軟に制御可能である。

そのため、例えば、記憶部１０に格納されているプログラムを悪意の第三者から保護するためにアクセス禁止フラグ１３を禁止側に設定した後でも、認証情報を知るメーカ等は、アクセス禁止フラグ複写レジスタ３２を書き換えることにより記憶部１０へアクセスすることができる。したがって、市場におけるプログラムのアップデートに対応することが可能である。

さらに、本実施の形態かかるプロセッサシステムでは、メインＰＥａとは異なるセキュリティＰＥによって認証情報の正当性が判定されている。そのため、本実施の形態にかかるプロセッサシステムは、メインＰＥａの脆弱性の影響を受けることなく高いセキュリティレベルを維持した状態で、当該認証情報の正当性（複写レジスタの書き換え要求の正当性）を判定することができる。つまり、高いセキュリティレベルを維持した状態でアクセス禁止フラグ複写レジスタ３２の書き換えを行うことができる。

さらに、本実施の形態にかかるプロセッサシステムでは、リセット信号ＲＳＴ解除時にアクセス禁止フラグ１３の値がアクセス禁止フラグ複写レジスタ３２に転送される。そのため、アクセス禁止フラグ複写レジスタ３２は、メインＰＥａからの要求により許可側に設定された場合でも、リセット信号ＲＳＴによる初期化のたびに確実に禁止側に設定される。そのため、記憶部１０へのアクセス可能期間を一定期間に制限とすることができ、不正アクセスを防止することができる。

なお、アクセス禁止フラグ１３が許可側に設定されている場合には、当然にアクセス禁止フラグ複写レジスタ３２も許可側に設定されているため、認証情報の正当性の判定を要することなく、記憶部１０へのアクセスが可能である。つまり、アクセス禁止フラグ１３が許可側に設定されている場合には、認証情報の正当性の判定に時間をかけることなく、記憶部１０へのアクセスが可能である。

なお、本実施の形態では、セレクタ回路３１が設けられた場合を例に説明したが、これに限られない。例えば、図６に示すように、セレクタ回路３１部分をソフトウェアで実現しても構わない。

実施の形態２
図７は、本発明の実施の形態２にかかるプロセッサシステムを示すブロック図である。本実施の形態にかかるプロセッサシステムは、実施の形態１にかかるプロセッサシステムと比較して、制御情報領域１２ａに複数のアクセス禁止フラグ１３−１〜１３−３を備え、ＨＳＭサブシステム内に複数のセレクタ回路３１−１〜３１−３及び複数のアクセス禁止フラグ複写レジスタ３２−１〜３２−３を備える。

アクセス禁止フラグ１３−１は、通常領域１１に対するプログラムの書き込み、読み出し及び消去を許可するか否かを設定するフラグである。アクセス禁止フラグ１３―２は、制御情報領域１２ａに対するプログラムの書き込み、読み出し及び消去を許可するか否かを設定するフラグである。アクセス禁止フラグ１３−３は、他のメモリ（不図示）に対するプログラムの書き込み、読み出し及び消去を許可するか否かを設定するフラグである。

アクセス禁止フラグ複写レジスタ３２−１〜３２−３及び複数のセレクタ回路３１−１〜３１−３は、それぞれアクセス禁止フラグ１３−１〜１３−３に対応して設けられている。それぞれの動作は、実施の形態１にて説明したアクセス禁止フラグ複写レジスタ３２及びセレクタ回路３１の動作と同様であるため、説明を省略する。

このように、本実施の形態にかかるプロセッサシステムは、複数のアクセス禁止フラグ及び対応する複数のアクセス禁止フラグ複写レジスタを備えることにより、記憶領域ごとに個別にアクセス制御することが可能となる。

なお、本実施の形態では、アクセス禁止フラグ及びアクセス禁止フラグ複写レジスタがそれぞれ３個ずつ設けられた場合を例に説明したが、これに限られず、アクセス制御対象となる記憶領域の数に応じて任意の個数に変更することが可能である。

実施の形態３
図８Ａは、本発明の実施の形態３にかかるプロセッサシステムを示すブロック図である。本実施の形態にかかるプロセッサシステムは、実施の形態１にかかるプロセッサシステムと比較して、制御情報領域１２ｂにロック・フラグ１４をさらに備え、アクセス制御回路２１ｂにゲーティング回路２１３をさらに備える。なお、本実施の形態では、ゲーティング回路２１３がビット毎に設けられた論理積回路（ＡＮＤ回路）である場合を例に説明する。

ロック・フラグ１４は、記憶部１０ｂに対するプログラムの書き込み、読み出し及び消去を永久に禁止するか否かを設定するフラグである。ロック・フラグ１４が禁止側に設定されている場合、アクセス禁止フラグ複写レジスタ３２の出力値に関わらず、記憶部１０ｂに対するプログラムの書き込み、読み出し及び消去は禁止される。一方、ロック・フラグ１４が許可側に設定されている場合、記憶部１０ｂに対するプログラムの書き込み、読み出し及び消去が許可されるか否かは、アクセス禁止フラグ複写レジスタ３２の出力値に依存する。つまり、ロック・フラグ１４が許可側に設定されている場合、本実施の形態にかかるプロセッサシステムは、実施の形態１の場合と同様の動作を示す。

ここで、ロック・フラグ１４は、一度禁止側に設定されると二度と許可側に戻せないように制御情報領域１２ｂ上に形成されている。したがって、ロック・フラグ１４が禁止側に設定された場合、記憶部１０ｂに対するプログラムの書き込み、読み出し及び消去は永久に禁止されることとなる。

より具体的には、アクセス制御回路２１ｂにおいて、ゲーティング回路２１３は、ロック・フラグ１４の値に基づいて、ゲーティング回路２１２の出力信号をメモリコントローラ２１１に対して出力するか否かを制御する。以下では、アクセス禁止フラグ１３がＬレベルの場合に禁止側に設定され、アクセス禁止フラグ１３がＨレベルの場合に許可側に設定される場合を例に説明する。

例えば、ロック・フラグ１４の値が許可側（Ｈレベル）の場合、ゲーティング回路２１３は、ゲーティング回路２１２の出力信号をそのままメモリコントローラ２１１に対して出力する。つまり、ロック・フラグ１４の値が許可側（Ｈレベル）の場合、アクセス制御回路２１ｂは、図３Ａに示すアクセス制御回路２１の場合と同様の動作を示す。

一方、ロック・フラグ１４の値が禁止側（Ｌレベル）の場合、ゲーティング回路２１３は、ゲーティング回路２１２の出力信号をメモリコントローラ２１１に対して出力しない。このとき、ゲーティング回路２１３は、例えばＬレベルの固定信号をメモリコントローラ２１１に対して出力する。このように、ロック・フラグ１４の値が禁止側（Ｌレベル）の場合、アクセス制御回路２１ｂは、アクセス禁止フラグ複写レジスタ３２の出力値に関わらず、メインＰＥａからの要求に応じた処理を実行しない。

このように、本実施の形態にかかるプロセッサシステムは、実施の形態１と同様の効果を奏することができることに加え、記憶部１０へのアクセスを完全に禁止することができるため、不正アクセスの防止効果をさらに向上させることができる。

なお、アクセス制御回路２１ｂは、図８Ａに示す構成のものに限定されない。例えば、アクセス制御回路２１ｂは、一例として、図８Ｂに示す構成のものに適宜変更可能である。以下、図８Ｂに示すアクセス制御回路２１ｂの構成及び動作について説明する。

図８Ｂに示すアクセス制御回路２１ｂは、図３Ｂに示すアクセス制御回路２１と比較して、ゲーティング回路２１３−１〜２１３−３をさらに備える。なお、本実施の形態では、ゲーティング回路２１３−１〜２１３−３がビット毎に設けられた論理積回路（ＡＮＤ回路）である場合を例に説明する。

より具体的には、アクセス制御回路２１ｂにおいて、ゲーティング回路２１３−１〜２１３−３は、ロック・フラグ１４の値に基づいて、それぞれゲーティング回路２１２−１〜２１２−３の出力信号を記憶部１０ｂに対して出力するか否かを制御する。以下では、アクセス禁止フラグ１３がＬレベルの場合に禁止側に設定され、アクセス禁止フラグ１３がＨレベルの場合に許可側に設定される場合を例に説明する。

例えば、ロック・フラグ１４の値が許可側（Ｈレベル）の場合、ゲーティング回路２１３−１〜２１３−３は、ゲーティング回路２１２−１〜２１２−３の出力信号をそのまま記憶部１０ｂに対して出力する。つまり、ロック・フラグ１４の値が許可側（Ｈレベル）の場合、アクセス制御回路２１ｂは、図３Ｂに示すアクセス制御回路２１の場合と同様の動作を示す。

一方、ロック・フラグ１４の値が禁止側（Ｌレベル）の場合、ゲーティング回路２１３−１〜２１３−３は、ゲーティング回路２１２−１〜２１２−３の出力信号を記憶部１０ｂに対して出力しない。このとき、ゲーティング回路２１３−１〜２１３−３は、例えば何れもＬレベルの固定信号を記憶部１０ｂに対して出力する。このように、ロック・フラグ１４の値がＬレベルの場合、アクセス制御回路２１ｂは、アクセス禁止フラグ複写レジスタ３２の出力値に関わらず、メインＰＥａからの要求に応じた処理を実行しない。

なお、本発明は上記実施の形態１〜３に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態１〜３では、プログラムの書き込み、読み出し及び消去の何れの要求に対してもアクセス制御可能な場合を例に説明したが、これに限られない。プログラムの書き込み、読み出し及び消去のうち少なくとも何れか一つの要求に対してアクセス制御可能な回路構成に適宜変更可能である。

また、上記実施の形態１〜３では、ゲーティング回路２１２−１〜２１２−１，２１３−１〜２１３−３がビット毎に設けられた論理積回路（ＡＮＤ回路）である場合を例に説明したが、これに限られず、同様の効果を得られる回路構成に適宜変更可能である。したがって、ゲーティング回路は、例えば、ラッチ回路及び論理積回路により構成される一般的な回路構成のものであっても良い。

また、上記実施の形態１〜３では、アクセス禁止フラグ１３の値及びアクセス禁止フラグ複写レジスタ３２の出力値が１ビットである場合を例に説明したが、これに限られない。アクセス禁止フラグ１３の値及びアクセス禁止フラグ複写レジスタ３２の出力値は、それぞれ複数ビットで構成されるものであっても良い。あるいは、複数のアクセス禁止フラグ１３が設けられ、これら複数のアクセス禁止フラグ１３の値のうち多数を占める値によってアクセスの許可及び禁止が決定される構成であっても良い。同様に、複数のアクセス禁止フラグ複写レジスタ３２が設けられ、これら複数のアクセス禁止フラグ複写レジスタ３２の出力値のうち多数を占める値によって記憶部１０に対するアクセスの許可及び禁止が決定される構成であってもよい。即ち、アクセス禁止フラグ１３及びアクセス禁止フラグ複写レジスタ３２が多重化された構成であっても良い。

なお、上記実施の形態１〜３で説明したように、アクセス禁止フラグ１３は一度禁止側に設定されると二度と許可側に戻せない。これは、たとえ認証システムを備えていたとしてもセキュリティの根幹をなすような制御情報領域１２を自由に変更できるのは好ましくないからである。また、通常領域１１と制御情報領域１２とが一体となっておりシングルポートでアクセス可能な構成となっている場合には、アクセス禁止フラグ１３の値の読み出しと通常領域１１に対するアクセスとを同時に行うことができないため、アクセス禁止フラグ１３の値を別途記憶しているアクセス禁止フラグ複写レジスタ３２を書き換える方が効率的だからである。

この出願は、２０１１年３月３１日に出願された日本出願特願２０１１−０８０４７９を基礎とする優先権を主張し、その開示の全てをここに取り込む。

１０，１０ａ，１０ｂ 記憶部
１１ 通常領域
１２，１２ａ，１２ｂ 制御情報領域
１３ アクセス禁止フラグ
１３−１〜１３−３ アクセス禁止フラグ
１４ ロック・フラグ
２０，２０ｂ 制御部
２１，２１ｂ アクセス制御回路
２２ リセット処理回路
２３ リセット生成回路
３１ セレクタ回路
３１−１〜３１−３ セレクタ回路
３２ アクセス禁止フラグ複写レジスタ
３２−１〜３２−３ アクセス禁止フラグ複写レジスタ
４１ 認証情報格納部
４２ 判定部
２１１ メモリコントローラ
２１２ ゲーティング回路
２１２−１〜２１２−３ ゲーティング回路
２１３ ゲーティング回路
２１３−１〜２１３−３ ゲーティング回路

Claims (14)

1. 電気的に書き換え可能な複数の不揮発性メモリセルにより構成される第１記憶部と、
   第１値から第２値に値を切り替え可能なアクセス禁止フラグを格納する第２記憶部と、
   前記第１記憶部に対するアクセス要求と、当該アクセス要求に対応する認証情報と、を発行する第１プロセッサと、
   前記第１プロセッサから発行された認証情報が正当であるか否かを判定する第２プロセッサと、
   前記アクセス禁止フラグの値が第１値の場合に当該第１値に応じた値を記憶し、前記アクセス禁止フラグの値が第２値の場合に第２プロセッサの判定結果に応じた値を記憶する複写レジスタと、
   前記複写レジスタに記憶された値に基づいて、前記第１プロセッサから前記第１記憶部に対するアクセスを許可するか否かを制御するアクセス制御回路と、を備えたプロセッサシステム。
2. 前記アクセス制御回路は、
   前記複写レジスタに記憶された値が第１値に対応する値の場合に前記第１記憶部に対するアクセスを許可し、前記複写レジスタに記憶された値が第２値に対応する値の場合に前記第１記憶部に対するアクセスを禁止することを特徴とする請求項１に記載のプロセッサシステム。
3. 前記アクセス禁止フラグは、
   第２値から第１値に切り替えられないように前記第２記憶部に格納されていることを特徴とする請求項１又は２に記載のプロセッサシステム。
4. 前記第２プロセッサは、
   所定の認証情報が格納された認証情報格納部と、
   前記認証情報格納部に格納された認証情報と、前記第１プロセッサから発行された認証情報と、を比較し前記判定結果を出力する判定部と、を有する請求項１〜３のいずれか一項に記載のプロセッサシステム。
5. 複数の前記第１記憶部と、
   複数の前記アクセス禁止フラグを格納する前記第２記憶部と、
   前記複数のアクセス禁止フラグに対応する複数の前記複写レジスタと、を備え、
   前記アクセス制御回路は、
   各複写レジスタに記憶された値に基づいて、前記第１プロセッサから対応する第１記憶部に対するアクセスを許可するか否かを制御することを特徴とする請求項１〜４のいずれか一項に記載のプロセッサシステム。
6. 前記第２記憶部は、
   第１値から第２値に値を切り替え可能なロック・フラグをさらに格納し、
   前記アクセス制御回路は、
   前記複写レジスタに記憶された値及び前記ロック・フラグの値に基づいて、前記第１プロセッサから前記第１記憶部に対するアクセスを許可するか否かを制御することを特徴とする請求１〜５の何れか一項に記載のプロセッサシステム。
7. 前記アクセス制御回路は、
   前記ロック・フラグの値が第２値に対応する値の場合には、前記複写レジスタに記憶された値に関わらず前記第１記憶部に対するアクセスを禁止することを特徴とする請求項６に記載のプロセッサシステム。
8. 前記ロック・フラグは、
   第２値から第１値に切り替えられないように前記第２記憶部に格納されていることを特徴とする請求項６又は７に記載のプロセッサシステム。
9. 前記第２記憶部は、前記第１記憶部内に形成されていることを特徴とする請求項１〜８のいずれか一項に記載のプロセッサシステム。
10. リセット信号により初期化された場合には、前記判定結果に関わらず前記アクセス禁止フラグの値を前記複写レジスタに記憶させるリセット処理回路、をさらに備えた請求項１〜９のいずれか一項に記載のプロセッサシステム。
11. 前記リセット信号は、外部から供給されることを特徴とする請求項１０に記載のプロセッサシステム。
12. 前記リセット信号は、パワーオンリセット信号であることを特徴とする請求項１０に記載のプロセッサシステム。
13. 第１記憶部に対するアクセス要求と、当該アクセス要求に対応する認証情報と、を第１プロセッサから発行し、
    前記第１プロセッサから発行された認証情報が正当であるか否かの判定を第２プロセッサにより行い、
    第１値から第２値に値を切り替え可能なアクセス禁止フラグの値が第１値の場合に当該第１値に応じた値を複写レジスタに記憶し、
    前記アクセス禁止フラグの値が第２値の場合に第２プロセッサの判定結果に応じた値を複写レジスタに記憶し、
    前記複写レジスタに記憶された値に基づいて、前記第１プロセッサから前記第１記憶部に対するアクセスを許可するか否かを制御する、プロセッサシステムの制御方法。
14. 前記複写レジスタに記憶された値が第１値に対応する値の場合に前記第１記憶部に対するアクセスを許可し、前記複写レジスタに記憶された値が第２値に対応する値の場合に前記第１記憶部に対するアクセスを禁止することを特徴とする請求項１３に記載のプロセッサシステムの制御方法。

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