KR20030009446A

KR20030009446A - 반도체 기억 장치

Info

Publication number: KR20030009446A
Application number: KR1020027014126A
Authority: KR
Inventors: 타카하시히로유키; 소노다마사토시
Original assignee: 닛뽄덴끼 가부시끼가이샤
Priority date: 2000-04-24
Filing date: 2001-04-12
Publication date: 2003-01-29
Also published as: JP2001307485A; EP1293986A4; JP3540243B2; EP1293986A1; US20030112668A1; CN1426586A; US6809989B2; WO2001082304A1; CN1288666C

Abstract

칩의 내부 또는 외부로부터 발생한 노이즈가 어드레스에 실리더라도 오동작하는 일이 없는 반도체 기억 장치를 제공한다. 센스 앰프의 활성화(시각(t7, t13)) 및 데이터 출력 동작(시각(t14))에 수반하여 내부에서 전원 노이즈가 발생하는 외에, 외부로부터의 시스템 노이즈가 임의의 타이밍에서 발생한다. 외부로부터 입력되는 어드레스(Address)를 래치 제어 신호(LC)의 상승(시각(t10))에서 내부로 받아들임으로써, 입력 감도 제어 신호(IC)를 어드레스 스큐 기간(시각(t1 내지 t4)) 후에 유효화(시각(t6 내지 t12))하여 어드레스에 대한 감도를 저하시키고, 어드레스에 실린 노이즈를 제거한다. 또한 데이터 출력 동작 후에 래치 제어 신호(LC)를 하강시킨다(시각(t17)). 이로써, 래치 상태를 해제함으로써 노이즈가 실린 어드레스가 어드레스 변화 검출 신호(ATD)를 잘못하여 생성시켜 버리는 것을 방지한다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}

종래의 반도체 기억 장치 중에는, 외부로부터 주어진 어드레스를 래치한 후에, 래치된 어드레스를 후단의 회로의 동작에 사용하는 것이 있다. 도 10은 이러한 반도체 기억 장치에 관해 외부로부터 입력되는 어드레스가 래치되기까지의 경로에 관해 그 개략 구성을 도시한 회로도이다.

어드레스 버퍼(100)는, 반도체 기억 장치의 외부로부터 공급되는 입력 어드레스(IN)의 비트 수에 상당하는 개수만큼 마련되고, 래치 회로(101)는 어드레스 버퍼(100)와 동수의 래치로 구성되어 있다. 그리고 래치 회로(101)의 출력이 후단에 접속된 회로 각 부분의 동작에 사용된다. 또한 입력 어드레스(IN)는, 어드레스 버퍼(100)로 버퍼링되고 나서 래치 회로(101)에 입력된다.

래치 회로(101)는 어드레스 래치 신호(AL)가 로 레벨(이하 "L"이라고 약기한다)인 동안, 어드레스 버퍼(100)로부터 송출되는 어드레스를 스루(through)로 통과시킨다. 그리고 입력 어드레스(IN)의 값이 확정되면, 도시하지 않은 타이밍 신호 생성 회로가 어드레스 래치 신호(AL)에 펄스를 발생시킨다. 래치 회로(101)는 이 펄스의 상승을 트리거로 하여 어드레스 버퍼(100)로부터 출력되는 어드레스를 래치하고, 래치 회로(101)의 후단에 위치하는 도시하지 않은 각 회로에 출력한다. 또한 이들 각 회로도 어드레스 래치 신호(AL)의 펄스를 트리거로 하여 래치 회로(101)의 출력에 의거하여 동작을 시작한다.

이와 같이, 배경 기술에 의한 반도체 기억 장치에서는 어드레스 버퍼(100)의 출력이 래치 회로(101)에 그대로 입력되는 회로 구성으로 되어 있다. 이 때문에, 칩 내외에서 발생한 노이즈가 입력 어드레스(IN)에 실려 있는 동안에 어드레스 래치 신호(AL)가 상승하면, 래치 회로(101)는 노이즈가 실린 어드레스를 래치하여 버리고, 노이즈의 크기에 따라서는 어드레스가 잘못된 값으로 될 위험성이 있다.

특히, 래치 회로(101)가 어드레스를 래치하기 직전의 타이밍에서 어드레스에 노이즈가 실려 버리면, 노이즈에 의한 영향이 남아있는 중에 래치 동작이 행하여져 버리기 때문에, 잘못된 어드레스가 래치되어 버릴 위험성이 한층 더 높아진다. 래치 회로(101)의 후단의 회로는 어드레스 래치 신호(AL)가 발생함으로써 동작을 시작하기 때문에, 래치 회로(101)로부터 송출된 잘못된 어드레스를 사용하여 오동작하여 버린다.

이 밖에, 메모리 어드레스로부터 글리치 등의 노이즈를 제거하는 것으로는, 예를 들면 특개평8-203273호 공보에 개시된 정보 처리 장치를 들 수 있다. 이 정보 처리 장치에서는 메모리 제어 회로부와 반도체 기억 장치(메모리) 사이에 노이즈소거 회로부를 마련하고 있다. 그리고 메모리 어드레스의 변화를 예측하기 위한 스트로브 신호에 의해 노이즈 소거 회로부를 가동하여, 메모리 제어 회로부로부터 메모리로 공급되는 메모리 어드레스에 실린 노이즈를 제거하고 있다. 그렇지만, 이 정보 처리 장치는 메모리 제어 회로부로부터 메모리로 공급되는 메모리 어드레스상의 노이즈를 제거하는데 지나지 않고, 메모리 내부에서 발생한 노이즈에 대한 대책은 전혀 시행되지 않는다. 따라서 예를 들면 메모리 내부에서 발생하는 전원 노이즈 등이 메모리 어드레스에 실린 경우에 오동작하여 버린다는 문제가 있다.

또한 가령 노이즈 소거 회로부와 메모리를 통합하여 1칩화 하고, 메모리 내부에서 발생한 노이즈를 노이즈 소거 회로부에서 제거하고자 하더라도, 칩 내부의 회로로부터 칩의 입구가 되는 노이즈 소거 회로부로 피드백되는 노이즈의 대책은 될 수 없다. 이 때문에, 예를 들면 노이즈 소거부에 공급되는 스트로브 신호 자체에 노이즈가 실려서 오동작하여 버릴 가능성이 있다.

또한, 스트로브 신호를 이용하는 구성에서는, 동기식 반도체 기억 장치에서 클록을 이용하는 것과 거의 같은 동작이 시스템 내에서 행하여지기 때문에, 시스템 내의 소비 전력 증가를 초래하게 된다. 이 때문에 상기 정보 처리 장치는, 본 발명의 적용 대상의 하나인 휴대 전화와 같이, 저소비 전력인 것이 요구되는 모바일 제품 등에는 적용할 수 없다는 문제가 있다. 뿐만 아니라, 상기 정보 처리 장치에서는, 스트로브 신호와 메모리 어드레스 사이의 타이밍 설계가 필요하기 때문에 시스템 설계가 복잡화 하여 버린다는 문제가 있는 외에, 스트로브 신호 자체가 노이즈 발생원이 되어 버리는 등 다양한 문제가 있다.

본 발명은, 외부로부터 주어지는 어드레스를 래치하여 칩 내부의 동작에 사용하는 반도체 기억 장치에 관한 것으로, 특히 외부로부터 주어지는 어드레스의 변화를 검출하고, 이것을 트리거로 해당 어드레스를 래치하여 내부 동작에 이용하는 반도체 기억 장치에 관한 것이다.

도 1은 본 발명의 제 1 실시 형태에 의한 반도체 기억 장치의 구성을 도시한 블록도.

도 2는 동 실시 형태에 의한 반도체 기억 장치의 동작을 도시한 타이밍 차트.

도 3은 동 실시 형태에 의한 입력 필터의 제 1의 구성예를 도시한 회로도.

도 4는 동 실시 형태에 의한 입력 필터의 제 2의 구성예를 도시한 회로도.

도 5는 도 4에 도시한 어드레스 버퍼(21) 및 입력 필터(39)에 관해 입력 전압인 전압(Vin)과 출력 전압인 전압(Vout)의 관계를 도시한 그래프.

도 6은 도 3에 도시한 입력 필터에 노이즈가 실린 어드레스를 입력한 경우에, 저항 소자의 값을 변화시켜간 때에 얻어지는 출력 파형을 저항 소자 없는 경우의 출력 파형과 대비하여 도시한 그래프로서, 어드레스의 어떤 비트가 "0"으로부터 "1"로 변화한 경우에 대한 도면.

도 7은 도 3에 도시한 입력 필터에 노이즈가 실린 어드레스를 입력한 경우에, 저항 소자의 값을 변화시켜간 때에 얻어지는 출력 파형을 저항 소자 없는 경우의 출력 파형과 대비하여 도시한 그래프로서, 어드레스의 어떤 비트가 "1"로부터 "0"으로 변화한 경우에 대한 도면.

도 8은 본 발명의 제 2 실시 형태에 의한 반도체 기억 장치의 구성을 도시한 블록도.

도 9는 동 실시 형태에 의한 반도체 기억 장치의 동작을 도시한 타이밍 차트.

도 10은 배경 기술에 의한 반도체 기억 장치에 있어서 외부로부터 입력되는 어드레스가 래치되기까지의 경로에 관한 구성을 도시한 회로도.

본 발명은 상기한 점을 감안하여 이루어진 것으로, 그 목적은, 칩의 내부 또는 외부로부터 노이즈가 발생한 경우에도, 노이즈가 실린 잘못된 어드레스를 받아들여 오동작하는 일이 없는 반도체 기억 장치를 제공하는데 있다. 본 발명의 다른 목적은 이하에 기술하는 본 발명의 실시 형태로부터 분명하게 된다.

이상의 과제를 해결하기 위해, 본 발명의 제 1의 양태에 의한 반도체 기억 장치에서는, 제 2의 어드레스 신호를 소정 기간 래치하여, 제 1의 어드레스 신호를 소정의 회로에 출력하는 래치 회로와, 상기 래치 회로가 상기 제 2의 어드레스 신호를 래치하는 타이밍을 포함하는 기간에 있어서, 입력 어드레스 신호에 대한 감도를 내린 신호를 상기 제 2의 어드레스 신호로서 상기 래치 회로에 출력하는 필터 회로를 구비하는 제어 회로를 구비하고, 상기 제 1의 어드레스 신호에 응답하여, 메모리 셀을 포함하는 상기 소정의 회로가 동작하도록 하고 있다. 이로써, 칩의 내부 또는 외부로부터 발생한 노이즈가 어드레스에 실렸다고 하더라도, 래치 회로가 잘못된 입력 어드레스 신호를 래치하여 오동작하여 버릴 우려가 없어진다.

상기 제 1의 양태에 의한 반도체 기억 장치에 있어서, 상기 필터 회로는, 상기 입력 어드레스 신호가 확정된 때 이후의 소정의 타이밍으로부터, 적어도 상기 래치 회로가 상기 제 2의 어드레스 신호를 래치하는 타이밍까지의 기간에, 상기 입력 어드레스 신호에 대한 감도를 내리도록 하여도 좋다. 이로써, 노이즈가 실린 잘못된 어드레스를 래치할 위험성이 가장 높은 래치 직전에 있어서도, 외부로부터의 시스템 노이즈 등에 대해 강하게 된다. 또한 스큐 때문에 입력 어드레스 신호가 변화 하고 있는 동안은, 그 변화를 래치 회로의 후단 각 부분에 고속으로 전달하는 것이 가능하게 된다. 또한, 입력 어드레스 신호가 확정되면 그 변화를 고속으로 전할 필요가 없어지기 때문에, 입력 어드레스 신호에 대한 감도를 내려서 칩 내외에서 발생하는 노이즈의 영향을 배제할 수 있다.

또한 상기 제 1의 양태에 의한 반도체 기억 장치에 있어서, 상기 필터 회로는, 상기 입력 어드레스 신호에 대한 감도를 내리기 시작하는 타이밍과 상기 래치 회로에 공급되는 상기 제 2의 어드레스 신호에 노이즈가 실리는 타이밍이 겹쳐졌다고 한 때에, 상기 래치 회로가 상기 제 2의 어드레스 신호를 래치하는 타이밍을 기준으로 하여, 상기 노이즈가 실린 입력 어드레스 신호가, 감도를 내린 상태에서 상기 래치 회로에 의해 잘못된 어드레스 신호로서 인식되지 않는 레벨까지 되돌아오는데 필요한 시간만큼 적어도 전부터, 상기 입력 어드레스 신호에 대한 감도를 내리기 시작하도록 하여도 좋다. 이로써, 입력 어드레스 신호에 대한 감도를 내리기 시작하는 타이밍과 입력 어드레스 신호에 노이즈가 실리는 타이밍이 겹쳐진 경우라도, 노이즈에 의한 영향이 없는 어드레스 신호가 래치되게 되기 때문에, 반도체 기억 장치가 오동작하는 것을 방지할 수 있다.

또한 상기 제 1의 양태에 의한 반도체 기억 장치에 있어서, 메모리 셀에 기억되어 있는 데이터의 센스를 행하는 센스 회로를 구비하고, 상기 필터 회로는, 상기 센스 회로를 활성화시키는 타이밍보다도 전에, 상기 입력 어드레스 신호에 대한 감도를 내리기 시작하도록 하여도 좋다. 이로써, 센스 앰프 등의 센스 회로의 활성화에 수반하여 발생하는 전원 노이즈에 의해 잘못된 어드레스가 래치되어 버리는것을 방지할 수 있다.

또한 상기 제 1의 양태에 의한 반도체 기억 장치에 있어서, 상기 필터 회로는, 상기 입력 어드레스 신호의 변화가 상기 래치 회로의 후단에 위치하는 상기 소정의 회로에 전달된 후에, 상기 입력 어드레스 신호에 대한 감도를 내리도록 하여도 좋다. 이로써, 제조상의 편차나 시스템상의 원인에 의해 입력 어드레스 신호의 확정이 지연된 경우에도, 그 변화를 래치 회로의 후단에 있는 각 회로에 고속으로 전달하는 것이 가능하게 된다.

또한 본 발명의 제 2의 양태에 의한 반도체 기억 장치는, 입력 어드레스 신호를 소정 기간 래치하여, 제 1의 어드레스 신호를 소정의 회로에 출력하는 래치 회로와, 상기 입력 어드레스 신호에 실리는 노이즈의 영향이 해소되는 타이밍(예를 들면, 센스 앰프 등의 센스 회로를 활성화 시킴에 의해 생기는 노이즈의 영향이 없는 타이밍)에서 상기 입력 어드레스 신호를 상기 래치 회로에 래치시키는 타이밍 설정 회로를 구비하고, 상기 제 1의 어드레스 신호에 응답하여, 메모리 셀을 포함하는 상기 소정의 회로가 동작하도록 하고 있다. 이로써, 외부로부터의 시스템 노이즈의 크기가 문제 없는 정도이면, 본 발명의 제 1의 양태에 의한 반도체 기억 장치와 같이 필터 회로를 마련하는 일 없이, 칩 내부에서 발생하는 전원 노이즈에 의한 오동작을 회피할 수 있다.

또한 본 발명의 제 3의 양태에 의한 반도체 기억 장치는, 입력 어드레스 신호를 소정 기간 래치하여, 제 1의 어드레스 신호를 소정의 회로에 출력하는 래치 회로와, 칩 내부에서 노이즈가 발생할 가능성이 있는 타이밍보다도 후(예를 들면,메모리 셀로부터 판독되는 1내지 복수의 데이터의 출력 동작 종료 후, 또는 센스 앰프 등의 센스 회로를 활성화 시키는 타이밍보다도 후)에 상기 래치 회로의 래치 상태를 해제시키는 타이밍 설정 회로를 구비하고, 상기 제 1의 어드레스 신호에 응답하여, 메모리 셀을 포함하는 상기 소정의 회로가 동작하도록 하고 있다. 이로써, 래치 상태에서는, 외부로부터의 시스템 노이즈에 의한 오동작과 칩 내부에서 발생하는 전원 노이즈라는 사전에 예측할 수 있는 노이즈에 의한 오동작을 방지하면서, 래치 상태의 해제 후는, 외부로부터 입력되는 다음 액세스 요구에 대비하여 입력 어드레스 신호의 변화를 고속으로 반도체 기억 장치 내의 각 부분에 전달하는 것이 가능하게 된다.

본 발명의 반도체 기억 장치로서는, 리프레시가 행하여지는 메모리 사이클에서는, 상기 리프레시와 메모리 셀에 대한 판독 또는 기록 동작이 1메모리 사이클의 기간 내에 행하여지는 것이라도 좋다. 이런 종류의 반도체 기억 장치의 내부에서는, 외부에서 본 메모리 사이클의 2배의 사이클로 동작하는 것으로 되고, 그 만큼 노이즈의 피크 값이 크게 되어 오동작의 가능성도 높아진다. 그러나 본 발명을 적용함으로써, 칩 면적의 증대를 수반하는 전원 강화라는 대책을 취하는 일 없이, 노이즈에 의한 오동작을 미연에 방지할 수 있다.

또한 본 발명의 제어 회로는, 상술한 본 발명의 반도체 기억 장치로부터 적어도 메모리 셀의 부분을 제외한 회로에 의해 구성되어 있고, 상술한 반도체 기억 장치와 같은 효과를 이룬다.

이하, 도면을 참조하여 본 발명의 각 실시 형태에 관해 설명한다.

[제 1 실시 형태]

본 실시 형태는, 본 발명의 발명자들이 앞서 제안한 반도체 기억 장치(특원평11-345345호; 이하 「제 1의 관련 발명」이라고 한다)에 대해 본 발명을 적용한 것이다.

제 1의 관련 발명의 반도체 기억 장치는, 범용의 DRAM(다이내믹 랜덤 액세스 메모리)과 같은 메모리 셀을 사용하면서, 외부에서 본 때에 범용의 SRAM(스태틱 RAM)과 같은 사양으로 동작한다. 이 때문에, 기존의 의사 SRAM과 같이, 어드레스 래치 타이밍 제어 기능을 구비한 CE(칩 이네이블) 신호를 액세스시마다 변화시킬 필요가 없어서 저소비 전력이다. 또한 SRAM과 같이 취급이 간편하는 동시에, 칩 사이즈를 크게 하는 일 없어서 대용량화가 가능하다. 따라서 앞으로 등장하여 오는 차세대의 휴대 전화 등에 알맞는 사양으로 되어 있다. 또한, 본 명세서에서는 이런 종류의 반도체 기억 장치를 「SRAM 사양의 DRAM」 또는「MSRAM(Mobile Specifed RAM)」이라고 부르기로 한다.

후술하는 바와 같이, MSRAM에서는 1메모리 사이클 내에서 리프레시와 판독/기록을 행하기 때문에, 반도체 기억 장치 내부에서는 외부에서 본 메모리 사이클의 2배의 사이클로 동작하는 것으로 된다. 이 때문에, 같은 메모리 셀을 사용하면서,범용의 DRAM 등에 비하여 내부 동작을 고속화 시킬 필요가 있고, 발생하는 노이즈의 피크 값도 그만큼 크게 되어 오동작하기 쉬워진다. 이러한 노이즈의 피크 값은 전원을 강화 하는 등으로도 저감 가능하지만, 그러한 대책으로는 아무리 하여도 칩 면적이 증대하여 버린다. 따라서 회로상의 궁리를 하여 노이즈의 피크 값이 증대하더라도 오동작하지 않도록 하는 것이 바람직하다.

또한 MSRAM은 동기식의 반도체 기억 장치와 같이 클록에 따라 어드레스를 받아들이는 것이 아니라, 외부로부터 주어지는 액세스 어드레스 및 칩 선택 신호의 변화를 감지하고, 이 변화를 트리거로 하여 액세스 어드레스를 받아들이는 동시에 내부 동작을 시작시키고 있다. 이 때문에, MSRAM은 특히 어드레스에 실리는 노이즈에 대해 상당히 민감하고, 그를 위한 노이즈 대책이 중요하게 되고 있다. 그 때, 어드레스에 실린 노이즈가 칩 내의 각 부분으로 전파하여 간 개개의 회로에서 노이즈 대책을 행하는 것은 적당하지 않다, 외부로부터 어드레스가 입력되는 초단의 회로에서 노이즈 대책을 행하는 것이 가장 바람직하다.

여기서, 도 1은 본 실시 형태에 의한 반도체 기억 장치의 구성을 도시한 블록도이다. 또한 도 2는 본 실시 형태에 의한 반도체 기억 장치의 동작을 도시한 타이밍 차트이다. 여기서는 도 1및 도 2를 수시로 참조하여 노이즈가 문제로 되는 타이밍에 관해 설명하기로 한다. 그래서 우선 본 실시 형태가 가장 특징으로 하고 있는 노이즈 필터에 관련되는 회로에 관해 언급하고, 이들 이외의 회로에 관해서는 후에 상세하게 기술하기로 한다.

우선, 어드레스(Address)는 반도체 기억 장치 외부로부터 공급되는 액세스어드레스로서, 메모리 셀 어레이(6)(후술)가 행렬상으로 배열되어 있음에 대응하여 행어드레스 및 열어드레스를 포함하고 있다. 다음에, 어드레스 버퍼(1)는 어드레스(Address)를 버퍼링하고 나서 이것을 입력 필터(19)에 출력한다. 다음에, 래치(2)는, 래치 제어 신호(LC)가 "L"인 동안(즉, 래치 제어 신호(LC)가 하강된 때로부터 다음에 상승하기 까지의 동안), 입력 필터(19)를 통하여 어드레스 버퍼(1)로부터 입력되는 어드레스를 내부 어드레스(L_ADD)로서 스루로 출력한다.

또한 래치(2)는 입력 필터(19)를 통하여 어드레스 버퍼(1)로부터 공급되는 어드레스를 래치 제어 신호(LC)의 상승에서 받아들이고, 래치 제어 신호(LC)가 하이 레벨(이하 "H"라고 약기한다)인 동안 이것을 보존하는 동시에, 보존되어 있는 어드레스를 내부 어드레스(L_ADD)로서 출력한다. 이것은, 메모리 셀 어레이(6)과의 사이에서 판독 또는 기록을 행하고 있는 동안에 래치(2)의 후단 각 부분에 공급되는 어드레스가 변화하여 버리면, 본래 활성화 되는 것과는 다른 워드선이 활성화 되어 데이터 파괴에 이르러 버리기 때문이다. 그래서 래치(2)에 어드레스(Address)를 받아들여 두고, 판독 또는 기록중에 래치(2)의 후단에 공급되는 어드레스가 변화하지 않도록 하고 있다.

다음에, 어드레스 버퍼(1)와 래치(2) 사이에는 노이즈 필터로서 기능하는 입력 필터(19)가 마련되어 있다. 상술한 바와 같이, 래치(2)가 래치를 하기 직전의 타이밍은, 노이즈가 실린 어드레스를 래치하여 오동작하여 버릴 위험성이 특히 높아지는 시기로서, 노이즈에 대해 내성을 붙여 놓을 필요가 있는 타이밍이다. 이 때문에, 본 실시 형태에서는 입력 필터(19)를 마련하여, 이 시기에 래치(2)에 공급되는 어드레스에 노이즈가 실리지 않도록 하고 있다.

여기서, 입력 필터(19)는 입력 감도 제어 신호(IC)의 레벨에 의해 제어되고, 입력 감도 제어 신호(IC)가 "H"이면 입력된 어드레스에 대한 감도를 내려서 노이즈를 제거 내지 저감시켜, 노이즈에 의한 영향이 없는 파형을 출력한다. 한편, 입력 감도 제어 신호(IC) 신호가 "L"이면, 입력 필터(19)는 입력된 어드레스를 래치(2)에 스루로 송출한다. 또한, 입력 필터(19)의 구체적인 구성예에 관해서는 후술한다.

다음에, MSRAM에서는 범용의 DRAM과 같은 메모리 셀을 사용하고 있기 때문에 메모리 셀의 리프레시가 필요하다. 이 때문에, MSRAM에서는 범용의 DRAM과 마찬가지로 셀프 리프레시를 행하는데 더하여, 도 2에 도시한 바와 같이, 외부로부터 보통의 판독 또는 기록(이하, 노멀 Read 또는 노멀 Write라고 한다) 요구가 있은 때에, 리프레시를 행한 후에 요구가 있은 노멀 Read 또는 노멀 Write를 행하고 있다.

이 때문에, 외부로부터 주어진 어드레스(Address)가 변화하든지 칩 실렉트 신호(/CS)가 유효화 되면, ATD(Address Transition Detector; 어드레스 변화 검출) 회로(3)는 이러한 변화를 검출하고 어드레스 변화 검출 신호(ATD)에 정의 원숏 펄스를 발생시켜서 우선 리프레시를 기동시킨다. 그리고 이 리프레시가 종료되었으면, 그 시점까지 확정되어 있는 어드레스(Address)를 래치(2)에 받아들이고, 래치(2)로부터 출력되는 내부 어드레스(L_ADD)를 기초로 메모리 셀 어레이(6)에 대한 노멀 Read 또는 노멀 Write를 행한다.

여기서, MSRAM에 있어서 특히 문제가 될 수 있는 노이즈는 칩 외부에서 발생하는 시스템 노이즈와 칩 내부에서 발생하는 전원 노이즈 등의 내부 노이즈로 대별된다. 단지, 외부로부터의 시스템 노이즈가 예를 들면 어드레스 버퍼(1)로부터 출력되는 어드레스에 실리는 것과, 내부에서 발생한 전원 노이즈가 예를 들면 어드레스 버퍼(1)로 피드백 되어 그 출력에 노이즈가 실리는 것과는 등가라고 볼 수 있다. 이 때문에, 양자의 차이는 노이즈가 어떤 타이밍에서 발생할 수 있느냐에 있다.

외부로부터의 시스템 노이즈는 MSRAM에 한하지 않고 일반적인 반도체 기억 장치에서도 마찬가지로 문제가 될 수 있는 것으로서, 반도체 기억 장치 내부의 동작과는 무관하게 임의의 타이밍에서 발생할 수 있다. 한편, 칩 내부에서 발생하는 노이즈로서는, 피크 전류가 흐름에 의해 칩 내부의 전원 전위나 그라운드의 전위가 흔들려서 발생하는 전원 노이즈 등이 있다. 피크 전류가 생기는 요인은 반도체 기억 장치의 사양에 응하여 몇가지 생각되지만, 그 발생 타이밍은 설계시에 예측하는 것이 가능하다.

MSRAM에서는 피크 전류를 발생시키는 원인으로서 주로 2개의 요인이 생각된다. 이들 요인에 의한 피크 전류는 어느 것이나 MSRAM 내부의 동작에 유래하는 특유의 타이밍에서 발생하는 것으로서, 이들 피크 전류에 의해 생기는 노이즈는 가장 큰 노이즈의 하나로 되어 있다.

제 1의 요인으로서, 센스 앰프 이네이블 신호(SE)를 상승시킴으로써 센스 앰프가 활성화되어 소비 전류가 급격하게 증가하고, 그로 인해 전원 전위나 그라운드 전위가 흔들려서 큰 전원 노이즈가 발생하는 경우가 생각된다. 여기서, 센스 앰프이네이블 신호(SE)는 리프레시 또는 노멀 Read/노멀 Write인 때에 활성화 되는데, 특히 메모리 셀로부터 판독 데이터의 증폭을 행하는 리프레시 또는 노멀 Read에 있어서, 피크 전류의 증대가 문제가 될 수 있다. 또한 MSRAM에서는 1메모리 사이클중(도 2의 시간(T_SKEW) + 사이클 타임(T_CYC))에 리프레시 및 노멀 Read/노멀 Write가 행하여지는 경우가 있기 때문에, 센스 앰프 활성화에 의한 전원 노이즈가 1메모리 사이클에 2회 발생할 가능성이 있다. 또한, 노멀 Write의 경우에는 외부로부터 기록 전위가 주어지기 때문에, 리프레시나 노멀 Read의 경우만큼 피크 전류는 커지지 않는다.

다음에, 제 2의 요인으로서, 노멀 Read에 있어서 메모리 셀로부터 판독된 데이터를 반도체 기억 장치 외부로 출력할 때에 소비 전류가 급격하게 증가하는 경우가 생각된다. 즉, 데이터 출력 동작에 있어서는 I/O 버퍼(10)가 버스(I/O) 및 그 앞에 접속된 칩 밖의 시스템 버스를 충방전하게 된다. 이 때문에, 소비 전류의 피크 값이 상당히 커질 가능성이 있고, 센스 앰프 이네이블 신호(SE)의 상승의 때와 마찬가지로 칩 내부에서 큰 전원 노이즈가 발생할 위험성이 있다.

이상과 같이, MSRAM에서는 특히 리프레시에 계속하여 노멀 Read가 행하여지는 경우에, 리프레시 중의 센스 앰프 활성화시, 노멀 Read 중의 센스 앰프 활성화시 및 노멀 Read 중의 데이터 출력 동작시에 큰 전원 노이즈가 연속적으로 발생할 가능성이 있고, 범용의 SRAM이나 범용의 DRAM에 비하여 오동작을 유발할 위험성이 더욱 높아지고 있다.

이러한 노이즈에 의한 오동작을 방지하는데는 2가지의 대책을 행하는 것이 유용하다. 우선, 어드레스(Address)가 변화하고 나서 이것을 래치(2)에 받아들이기까지의 동안에 관한 것인데, 상술한 바와 같이 노이즈 대책은 반도체 기억 장치 내의 입력 초단에서 행하는 것이 바람직하다. 이 때문에, 노이즈 제거 수단으로서는, 어드레스 버퍼(1)가 출력하는 어드레스에 대한 감도를 둔하게 하여 후단의 래치(2)가 노이즈를 감지할 가능성을 저감시키는 노이즈 필터(도 1에 도시한 입력 필터(19))가 생각된다.

또한 노이즈 제거의 타이밍에 관해서는, 래치 타이밍보다도 소정 시간만큼 전의 시점으로부터 래치 타이밍까지의 동안(도 2에 도시한 ①의 기간)에 어드레스에 실리는 노이즈를 제거 내지 저감시키도록 하면 좋다. 이로써, 리프레시 중에 센스 앰프가 활성화됨에 의해 생기는 전원 노이즈 또는 외부로부터의 시스템 노이즈에 의해 오동작하여 버리는 것을 방지할 수 있다.

여기서, 도 2에 도시한 ①의 기간을 어느 정도로 설정하는지는 다음 점을 고려하면 좋다. 우선, 어드레스(Address)가 정상적으로 변화하고 있는 동안에 입력 필터(19)의 감도를 둔하게 하면, 어드레스(Address)의 변화 및 어드레스(Address)의 확정된 것이 후단의 회로에 전달되는 것이 오히려 지연되어 버린다. 이 때문에, 입력 필터(19)의 감도를 둔하게 하는 것은 적어도 어드레스(Address)가 확정된 후로 할 필요가 있다. 즉, 어드레스(Address) 및 칩 실렉트 신호(/CS)는 스큐를 갖고 있기 때문에, 어드레스(Address)가 변화하기 시작하고부터 도 2에 도시한시간(T_SKEW)이 경과할 때까지(이하「어드레스 스큐 기간」이라고 한다)는 이것이 전부 확정되지 않은 상태에 있다. 따라서 ①의 기간의 시작 타이밍은 적어도 어드레스 스큐 기간 후에 설정하여야 하게 된다.

또한 칩 내부의 노이즈에 관해서는, 센스 앰프 이네이블 신호(SE)의 상승 타이밍(도 2에 있어서의 시각(t7))을 포함하도록 ①의 기간을 설정하여 두는 것이 바람직하다. 여기서, 센스 앰프 이네이블 신호(SE)의 상승 타이밍은 반도체 기억 장치의 사양에 의해서도 변할 수 있는 것이지만, 반도체 기억 장치의 설계시에 대강의 타이밍을 산출할 수 있다. 단, 이 타이밍은, 온도, 전원 전압, 프로세스상의 제조 편차 등에 의해서도 변동할 수 있기 때문에, 마진을 취하여 ①의 기간을 길게 설정하여 두면 좋다.

다만, 센스 앰프 이네이블 신호(SE)의 상승을 ①의 기간 내에 포함시키는 것이 필수 조건이라는 것은 아니다. 즉, 센스 앰프의 활성화에 의한 노이즈의 영향이 래치 타이밍(도 2의 시각(t10))까지에 해소되고 있다면, ①의 기간의 시작 타이밍을 센스 앰프 이네이블 신호(SE)의 상승 후(도 2의 시각(t7) 이후)로 설정하는 것도 고려할 수 있다. 요컨대, 이 경우는 래치 타이밍과 내부 전원 노이즈의 발생 타이밍이 충분 떨어져 있으면 좋다. 따라서 이 경우는 외부로부터의 시스템 노이즈 대책이 필요한 경우에 ①의 기간을 설정하는 것으로 된다.

외부로부터의 시스템 노이즈는 언제라도 발생할 수 있기 때문에, 이것을 고려한다면 ①의 기간의 시작 타이밍을 너무 지연시킬 수는 없다라는 것도, ①의 기간 내에서는 외부로부터의 시스템 노이즈를 제거 내지 저감할 수 있지만, ①의 기간보다도 전에 시스템 노이즈가 발생한 경우에 문제가 될 가능성이 있기 때문이다. 즉, 입력 필터(19)의 감도가 좋은 상태로부터 나쁜 상태로 이행하는 타이밍과 외부로부터의 시스템 노이즈가 발생하는 타이밍이 겹쳐지면, 감도가 둔하여진 분만큼, 어드레스에 실린 노이즈의 영향이 해소되기까지 역으로 시간이 걸려 버린다.

이 경우, 입력 필터(19)의 감도가 좋은 상태인 때에 어드레스(Address)에 노이즈가 실리고, 그 직후에 입력 필터(19)의 감도가 둔하여진 때가 최악의 경우가 된다. 즉, 노이즈가 실린 어드레스의 파형이 노이즈가 없는 본래의 파형으로 되돌아오기 까지의 시간은, 입력 필터(19)가 마련되지 않은 때에 비하여, 입력 필터(19)의 감도를 둔하게 한만큼 길어져 버린다. 따라서 지금 기술한 바와 같이 양자의 타이밍이 겹쳐진 경우를 고려하면, 노이즈가 실린 어드레스의 파형이 본래의 파형으로 되돌아와서 래치(2)에 받아들여지도록 ①의 기간의 길이를 설정하여 둘 필요가 있다.

또한, 앞에서 기술한 바와 같이, 센스 앰프 이네이블 신호(SE)를 상승시키고 나서 ①의 기간을 시작시키는 경우, 센스 앰프 활성화에 의한 노이즈의 영향이 남아 있으면, 입력 필터(19)의 감도를 둔하게 함으로써 어드레스의 파형이 본래의 파형으로 되돌아오기까지의 시간이 더욱 걸린다. 따라서 이 경우에도, 외부로부터의 시스템 노이즈와 마찬가지로 ①의 기간의 길이에 대한 배려가 필요하게 된다.

다음에, 래치(2)에 어드레스를 받아들이고 나서 메모리 사이클의 종료시까지 대해서는, 도 2에 ②로 도시한 기간을 확보하는 것이 생각된다. 즉, 노멀 Read에의해 판독된 데이터의 데이터 출력 동작이 완료되고 나서, 래치 제어 신호(LC)를 하강시켜서 래치(2)의 래치 상태를 해제하면 좋다. 환언하면, 센스 앰프가 활성화되는 타이밍 및 판독 데이터가 외부로 출력되는 타이밍의 쌍방의 타이밍에서 래치(2)가 어드레스를 계속 보존하도록, 래치 제어 신호(LC)의 하강 타이밍을 연장시켜 주면 좋다.

여기서, MSRAM의 본래의 동작에서는, 센스 앰프에 의해 메모리 셀 어레이(6)로부터 판독된 데이터가 I/O 버퍼(10)에 받아들여져 있으면, 외부로의 데이터 출력 동작이 완료되지 않는 중에 메모리 셀 어레이(6)에 대한 액세스를 종료시켜서 래치 제어 신호(LC)를 하강시켜도 지장은 없다. 즉, 다음 메모리 사이클이 시작되는 시점(시각(t18))까지 어드레스(Address)의 값은 보존되어 있기 때문에, 래치(2)의 래치 상태가 해제되어 어드레스를 스루로 통과시키게 되어도, 내부 어드레스(L_ADD)에는 변함없이 그때까지와 같은 어드레스의 값이 출력된다.

그런데, 데이터 출력 동작에 수반하여 칩 내부에서 발생한 전원 노이즈가 예를 들면 어드레스 버퍼(1)의 출력에 피드백된 경우에 문제가 생긴다. 즉, 후술하는 바와 같이 이 시점에서는 다음 메모리 사이클에 대비하여 입력 필터(19)가 어드레스를 스루로 통과시키는 상태에 있다. 이 때문에, 래치(2)가 어드레스를 보존한 상태가 아니면, 노이즈가 실린 어드레스가 입력 필터(19) 및 래치(2)를 스루로 통과하여 반도체 기억 장치 내의 각 부분에 공급되어 버린다.

노이즈가 실린 어드레스가 예를 들면 ATD 회로(3)에 공급되면, ATD 회로(3)는 이것을 새로운 어드레스 변화라고 오인하여 어드레스 변화 검출 신호(ATD)에 원숏 펄스를 발생시켜 버린다. 그러면, 원숏 펄스에 의해 새로운 내부 동작이 기동되어 버려서 오동작으로 되어 버린다. 그래서, 데이터 출력 동작이 완료될 때까지 래치(2)의 래치 상태를 해제하지 않도록 하여, 예를 들어 어드레스에 노이즈가 실리더라도 래치(2)에 보존되어 있는 노이즈가 없는 어드레스를 래치(2) 후단의 각 부분에 공급하도록 하면 오동작은 일어날 수 없다.

다음에, 입력 필터(19)의 구체적인 구성예에 관해 설명한다. 입력 필터(19)로서는 다양한 구성이 생각되지만, 여기서는 2종류의 구성예를 들어 놓는다. 도 3은 입력 필터(19)의 제 1의 구성예를 도시한 회로도로서, 도 1에 도시한 구성 중 어드레스 버퍼(1)로부터 래치(2)까지의 경로에 있는 회로를 취하고 있다. 어드레스 버퍼(21), 입력 필터(22), 래치 회로(23)는, 도 1에 도시한 어드레스 버퍼(1), 입력 필터(19), 래치(2) 중, 어드레스(Address)의 1비트분에 상당하는 구성이다.

입력 필터(22)는 인버터(24), 트랜스퍼 게이트(25) 및 저항 소자(26)로 구성되어 있다. 트랜스퍼 게이트(25)는 어드레스 버퍼(21)와 래치 회로(23) 사이에서 저항 소자(26)와 병렬로 접속되어 있고, 입력 감도 제어 신호(IC)의 레벨에 응하여 그 온/오프가 제어된다. 저항 소자(26)는 고저항치(예를 들면 50kΩ)의 저항 소자로서, 도시한 기생 용량(27)과 함께 CR 필터를 구성하고 있다.

앞에서 접한 바와 같이, 입력 감도 제어 신호(IC)는 어드레스 버퍼(21)의 출력을 둔하게 하여 노이즈를 제거·저감하는 경우에 "H"로 되고, 어드레스 버퍼(21)의 출력을 고속으로 래치 회로(23)에 전달하여야 할 경우에 "L"로 된다. 즉, 입력 감도 제어 신호(IC)가 "H"로 되면, 트랜스퍼 게이트(25)를 구성하는 n채널 및 p채널의 MOS(금속 산화막 반도체) 트랜지스터(이하「Tr」이라고 약기하는 경우가 있다)가 어느 것이나 컷오프 된다.

이 때문에, 어드레스 버퍼(21)로부터 출력되는 어드레스에 노이즈가 실려 있더라도, CR 필터에 의해 파형이 부서지기 때문에, 잘못된 어드레스가 래치 회로(23)에 입력되는 일은 없어진다. 한편, 입력 감도 제어 신호(IC)가 "L"로 되면 트랜스퍼 게이트(25)가 온 하기 때문에, 저항 소자(26)의 양단이 단락되어 어드레스 버퍼(21)의 출력이 저임피던스로 래치 회로(23)에 전달된다. 이로써, 어드레스(Address)의 변화를 래치 회로(23)의 후단의 회로에 전하는 경우에, 파형이 둔하게 되어 어드레스 변화가 전하게 되는 것이 지연되는 일이 없도록 하고 있다. 또한, 입력 감도 제어 신호(IC) 및 래치 제어 신호(LC)의 타이밍에 관해서는 후술한다.

다음에, 도 4는 도 1에 도시한 입력 필터(19)의 제 2의 구성예를 도시한 회로도로서, 도 3에 도시한 것과 같은 구성 요소에 관해서는 동일한 부호를 붙이고 있다.

도 4에 있어서, Tr(31) 내지 Tr(33)은 p채널의 MOS 트랜지스터, Tr(34) 내지 Tr(36)은 n채널의 MOS 트랜지스터이다. 이 중, Tr(31) 및 Tr(34)은 도 3에 도시한 어드레스 버퍼(21)를 구성하고 있다.

도 4의 구성예에서는 입력 필터(39)가 Tr(32), Tr(33), Tr(35), Tr(36) 및 인버터(37, 38)로 구성되어 있다. 이 중, Tr(33) 및 Tr(35)로 이루어지는 인버터와 인버터(37)이 폐쇄 루프 형상으로 접속되어 있고, 인버터(37)의 출력을 자신의 입력으로 피드백 가능하게 구성하고 있다. 다음에, Tr(32), Tr(36)은 입력 감도 제어 신호(IC)의 레벨에 응하여 동작하고, 동 신호가 "L"이면 양 트랜지스터가 컷오프 되어 입력 필터(39)는 입력된 신호를 스루로 출력한다. 한편, 동 신호가 "H"이면 양 트랜지스터가 온 하여 입력 필터(39)는 히스테리시스 회로로서 기능한다.

여기서, 전원 전압을 V_DD로 하고. 또한 래치 회로(23)의 임계치 전압이 (1/2)V_DD인 것으로 한다. 이 경우, 배경 기술에 의한 반도체 기억 장치와 같이, 어드레스 버퍼(21)의 출력을 그대로 래치 회로(23)에 입력하는 구성이면, 어드레스 버퍼(21)로부터 출력되는 어드레스에 노이즈가 실리고 그것이 (1/2)V_DD보다 높게 되면, 래치 회로(23)는 잘못된 어드레스를 래치하여 버린다.

이에 대해, 본 실시 형태에서는 입력 필터(39)가 히스테리시스 특성을 갖고 있기 때문에, 이러한 오동작이 생기는 일이 없어진다. 지금, 어드레스 버퍼(21)에 입력되는 전압을 전압(Vin), 입력 필터(39)로부터 출력되는 전압을 전압(Vout)으로 한 때에, 입력 감도 제어 신호(IC)가 "H"로 되어 있으면, 어드레스 버퍼(21) 및 입력 필터(39)로 이루어지는 회로의 입출력 특성은 대강 도 5에 도시되는 것으로 된다.

우선, 전압(Vin)을 "L"로부터 "H"로 천이시키는 경우에는, 전압(Vin)을 임계치 전압(V_THH)[>(1/2)V_DD] 이상으로 하지 않는다면 전압(Vout)을 "L"로 천이킬 수 없다. 즉, 전압(Vin)이 "L"인 경우에는 p채널의 Tr(31) 및 Tr(33)이 어느 것이나 온으로 되어 있기 때문에, 이들 양 트랜지스터의 상태를 반전시키지 않는다면전압(Vout)를 "L"로 할 수 없다. 따라서 도 5에 도시한 바와 같이 전압(Vin)을 (1/2)V_DD보다도 높게 하여야 한다.

한편, 전압(Vin)을 "H"로부터 "L"로 천이시키는 경우에는, 전압(Vin)을 임계치 전압(V_THH) [>(1/2)V_DD] 이하로 하지 않는다면 전압(Vout)를 "H"로 천이시킬 수 없다. 즉, 전압(Vin)이 "H"인 경우에는 n채널의 Tr(34) 및 Tr(35)가 어느 것이나 온으로 되어 있기 때문에, 이들 양 트랜지스터의 상태를 반전시키지 않는다면 전압(Vout)을 "H"로 할 수 없다. 따라서 도 5에 도시한 바와 같이 전압(Vin)을 (1/2)V_DD보다도 낮게 하여야 한다. 이와 같이, 도 4의 구성에서는 임계치 전압(V_THL내지 V_THH)의 영역은 노이즈로서 감지하지 않도록 하여 노이즈 마진을 확보하고 있다.

(구성의 설명)

다음에, 도 1에 도시한 구성 중 입력 필터(19)에 관련된 회로 이외의 회로에 관해 설명한다. 우선, ATD 회로(3)는 칩 실렉트 신호(/CS)가 유효("L")한 경우에, 내부 어드레스(L_ADD)의 어느 1비트라도 변화가 있으면 어드레스 변화 검출 신호(ATD)에 정의 원숏 펄스를 출력한다. 또한 ATD 회로(3)는 칩 실렉트 신호(/CS)가 유효화 된 경우에도 어드레스 변화 검출 신호(ATD)에 정의 원숏 펄스를 발생시킨다. 또한, 칩 실렉트 신호(/CS)는 도 1에 도시한 반도체 기억 장치를 액세스하는 경우에 유효화 되는 선택 신호이다. 또한 신호명의 선두에 부여한 기호 "/"는 그것이 부논리의 신호인 것을 의미하고 있다.

더욱 상세히 기술하면, ATD 회로(3)는 어드레스(Address)의 각 비트 중 최초에 변화가 있은 비트에 대해 먼저 원숏 펄스를 발생시키고, 이 최초의 원숏 펄스가 발생하고 있는 기간 중에 다른 비트에 변화가 있는 경우는, 이미 발생하고 있는 원숏 펄스와 새롭게 발생한 원숏 펄스를 합성하고 있다. 이렇게 함으로써, 어드레스(Address)에 스큐가 있는 경우, 원숏 펄스의 펄스 폭이 어드레스(Address)의 스큐분만큼 길어지는 것이지만, 1회분의 어드레스 변화에 의해 복수개의 원숏 펄스가 어드레스 변화 검출 신호(ATD)에 발생하여 버릴 우려는 없어진다. 이로써, 복수의 어드레스 변화 검출 신호(ATD)가 발생하여 복수의 워드선이 동시에 활성화 되어 메모리 셀의 데이터가 파괴되는 일이 없어진다.

또한 칩 실렉트 신호(/CS)는 반도체 기억 장치(칩)의 선택/비선택을 결정하기 위한 신호로서, 특히 복수의 반도체 기억 장치로 구성되는 시스템에 있어서, 소망하는 반도체 기억 장치를 선택하기 위해 사용되는 활성화 신호이다. 이하의 설명에서는, 칩의 선택/비선택을 정하는 활성화 신호로서 칩 선택 신호를 사용하지만, 본 발명에서 사용 가능한 활성화 신호는 칩 실렉트 신호에 한정되는 것이 아니라, 이와 동등한 기능을 갖은 신호라면 어떤 신호라도 좋다.

이 때문에, 칩 선택 신호 대신에 예를 들면 칩 이네이블 신호를 이용하는 것이 생각된다. 단, 소위 칩 이네이블 신호 중에는, 기존의 의사 SRAM에 있어서의 칩 이네이블 신호와 같이, 칩의 활성화 기능에 더하여 어드레스 래치 타이밍 제어 기능을 갖는 것이 있다. 즉, 기존의 의사 SRAM에서는, 어드레스를 받아들이는 타이밍을 제어하기 위해 칩 이네이블 신호를 클록 신호와 같이 매사이클 입력하고 있고,그것에 의한 소비 전력의 증가가 문제로 되어 있다. 이에 대해, 본 발명의 반도체 기억 장치는, 내부 동작의 트리거가 되는 신호를 클록 신호와 같이 매사이클 입력하지 않더라도 동작 가능하다. 이렇기 때문에, 본 발명에서 칩 이네이블 신호를 활성화 신호로서 사용하는 경우에는, 칩의 활성화 기능을 갖고, 또한 어드레스 래치 타이밍 제어 기능을 갖지 않는 신호를 사용하게 된다.

리프레시 제어 회로(4)는 어드레스 카운터(리프레시 카운터) 및 리프레시 타이머를 내장하고 있다. 어드레스 카운터는 DRAM 메모리 셀을 리프레시하기 위한 리프레시 어드레스(R_ADD)를 순차적으로 생성한다. 또한, 리프레시 어드레스(R_ADD)는 어드레스(Address)에 포함되는 행어드레스와 같은 비트 폭을 갖고 있다. 그리고 리프레시 제어 회로(4)는 이들과 어드레스 변화 검출 신호(ATD), 기록 이네이블 신호(/WE)를 이용하여 반도체 기억 장치 내부의 리프레시를 제어하기 때문에, 리프레시 어드레스 및 리프레시 타이밍을 반도체 기억 장치 내부에서 자동적으로 발생시켜서, 범용 DRAM에 있어서의 셀프 리프레시와 마찬가지의 리프레시를 실현하고 있다.

리프레시 타이머는 반도체 기억 장치의 외부로부터 최후로 액세스 요구가 있고 나서의 경과 시간을 계시하고, 그것이 소정의 시간(이하에서는 「리프레시 시간」이라고 한다)을 넘은 경우에 반도체 기억 장치 내부에서 셀프 리프레시를 기동시킨다. 그 때문에, 리프레시 타이머는 어드레스 변화 검출 신호(ATD)가 유효하게 될때마다 리셋되어 계시를 재개하도록 구성된다. 또한, 상기「소정의 시간」은, 메모리 셀의 데이터 보존 특성(예를 들면 데이터 보존 시간)에 의거하여 설정하면 좋다.

이 밖에, 리프레시 제어 회로(4)는 리프레시 타이밍을 제어하기 위한 리프레시 제어 신호(REFA, REFB)를 생성한다. 여기서, 리프레시 제어 신호(REFA)는 반도체 기억 장치 외부로부터의 액세스 요구에 부수되어 리프레시를 행하는지의 여부를 제어하기 위한 신호로서, 동 신호가 "H"이면 리프레시를 행하고, "L"이면 리프레시를 행하지 않는다.

여기서, 본 실시 형태에서는 어드레스 변화 검출 신호(ATD)의 발생을 트리거로 하는 리프레시 동작으로서 이하의 실현 형태를 전제로 하고 있다. 즉 본 실시 형태에서는, 판독 또는 기록에 수반하는 리프레시 동작이 연속되는 경우, 이들 각 메모리 사이클에서 리프레시를 연속적으로 행하여 가서, 메모리 셀 전체를 리프레시한다. 그리고 모든 메모리 셀을 리프레시 한 시점에서, 일단 리프레시를 발생시키지 않는 상태로 한다. 그 후, 메모리 셀의 데이터를 보존할 수 있는 한계의 상태(셀 홀드 리밋)에 근접한 때에, 연속하는 메모리 사이클에서 계속적으로 리프레시를 행하여 가는 상태로 재차 이행하도록 하고 있다.

이렇기 때문에, 리프레시 제어 신호(REFA)를 하강시키는 요인으로서는, 외부로부터의 액세스 요구에 수반하는 리프레시에 의해 1리프레시 사이클분의 리프레시가 완료되었지만, 다음 리프레시 사이클의 리프레시를 기동하기에는 아직 시간이 있는 경우, 또는, 셀프 리프레시를 기동시켰기 때문에 이것이 완료할 때까지는 외부로부터의 액세스 요구에 수반하는 리프레시를 행할 필요가 없어진 경우이다.

리프레시 제어 신호(REFA)를 생성하는데는, 리프레시 제어 회로(4) 내부에리프레시 제어 신호(REFA)를 보존하는 래치 회로를 마련하고, 어드레스 변화 검출 신호(ATD) 및 리프레시 타이머의 출력 신호에 의해 이 래치 회로의 세트·리셋을 제어하는 구성 등이 생각된다. 구체적으로는, 리프레시 동작이 필요하게 되기(셀 홀드 리밋의) 조금 전의 타이밍을 리프레시 타이머에서 생성하고, 그 출력 신호에 의거하여 리프레시 제어 회로(4)의 내부에서 래치 회로의 세트 신호를 생성하여 래치 회로를 세트하고, 리프레시 제어 신호(REFA)에 "H"를 출력한다. 또한, 세트 신호를 생성하는 타이밍은 사이클 타임의 최대치를 기준으로 하여 정하도록 한다. 그 후, 어드레스 변화 검출 신호(ATD), 또는, 리프레시 제어 신호(REFA)에 의거하여 생성되는 리프레시 제어 신호(REFB)를 트리거로 하여 로우 제어 회로(13)(후술)가, 워드선 단위로 메모리 셀의 리프레시 동작을 행하여 간다. 그리고 모든 메모리 셀의 리프레시 동작이 행하여진 때에, 리프레시 제어 회로(4) 내부에서 래치 회로의 리 세트 신호를 생성하여 래치 회로를 리셋하고, 리프레시 제어 신호(REFA)에 "L"을 출력한다.

또한, 래치 회로의 리셋은, 최후의 워드선을 리프레시한 리프레시 사이클에서, 리프레시 동작이 끝나는 시간에 맞추어서 행하면 좋다. 또는, 리프레시 동작을 완료시킨 때에 로우 제어 회로(13)가 리프레시 동작 완료 신호을 생성하도록 하고, 리프레시 제어 회로(4)가 이 리프레시 동작 완료 신호를 최후의 워드선에 대한 리프레시 사이클에서 수취한 때에 래치 회로를 리셋하도록 하여도 좋다. 단, 리프레시 제어 신호(REFA)를 상승시킨 때로부터, 이 상승의 후에 최초에 행하여지는 리프레시가 종료될 때까지의 동안에, 어드레스 변화 검출 신호(ATD)가 발생하든지 기록이네이블 신호(/WE)가 입력되든지 하지 않는다면, 이 최초의 리프레시가 종료된 후에 래치 회로를 리셋한다.

한편, 리프레시 제어 신호(REFB)는 셀프 리프레시를 위한 신호이다. 즉, 리프레시 제어 신호(REFB)에 부의 원숏 펄스를 줌으로써, 로우 이네이블 신호(RE)에 강제적으로 정의 원숏 펄스를 발생시켜서 리프레시를 기동할 수 있다. 여기서, 리프레시 제어 신호(REFB)를 생성하는데는, 리프레시 제어 신호(REFA)를 지연시키는 지연 회로와 부의 원숏 펄스를 발생시키는 펄스 발생 회로를 리프레시 제어 회로(4) 내부에 마련하고, 펄스 발생 회로로부터 부의 원숏 펄스를 발생시키는 타이밍을 지연 회로에서 지연시키든지 리프레시 제어 신호(REFA)와 어드레스 변화 검출 신호(ATD)로 제어하는 구성 등이 생각된다.

보통, 리프레시 제어 신호(REFB)는 "H"로 되어 있다. 이 상태에서 리프레시 제어 신호(REFA)가 상승되어 "H"로 된 경우에, 이 리프레시 제어 신호(REFA)의 상승을 지연 회로에서 소정 시간 지연시키고, 이 지연 동안에 어드레스 변화 검출 신호(ATD)가 발생하지 않은 때에는, 지연된 리프레시 제어 신호(REFA)의 상승에서 펄스 발생 회로를 기동하고, 리프레시 제어 신호(REFB)에 부의 원숏 펄스를 출력시킨다. 상기 소정 시간의 지연은, 어드레스 변화 검출 신호(ATD)를 발생시키는 트리거가 외부로부터 주어지지 않기 때문에 메모리 셀의 리프레시에 요구되는 리밋의 시간으로 되어 버릴 때까지를 계측하기 위한 것이다. 또한 상기 지연의 동안에 기록 이네이블 신호(/WE)가 하강된 경우에는 기록을 행하고 나서 셀프 리프레시를 행하기 때문에, 이 기록에 필요로 하는 시간도 고려하여, 상기 리프레시 제어신호(REFA)를 상승시키는 타이밍 및 상기 소정 시간의 지연을 설정한다.

또한, 본 발명은 상술한 리프레시 동작의 실현 형태에 한정되는 것이 아니라, 예를 들면, 메모리 셀을 1개 내지 복수개의 워드선마다 일정 주기로 리프레시하는 형태로 하여도 좋다. 이 형태에서는, 어드레스 변화 검출 신호(ATD)를 트리거로 하는 리프레시 동작이 종료되면, 각 메모리 사이클에서 리프레시 제어 신호(REFA)가 하강하게 된다. 또한 리프레시 제어 신호(REFB)를 발생시키는 회로 구성은 상술한 것과 같아도 좋지만, 리프레시 제어 신호(REFA)를 발생시키기 위한 회로 구성은 예를 들면 다음과 같이 된다.

우선, 리프레시 타이머는 리프레시를 기동하기 위한 트리거 신호를 일정 주기로 발생시킨다. 다음에, 상기한 경우와 마찬가지로 하여, 리프레시 제어 회로(4) 내부에 래치 회로를 마련하고, 리프레시 타이머가 출력하는 트리거 신호에 의거하여, 리프레시 동작이 필요하게 되기 조금 전의 타이밍에 발생시킨 세트 신호에 의해 래치 회로를 세트하여 리프레시 제어 신호(REFA)를 "H"로 한다. 또한, 이 경우에도, 래치 회로를 세트하는 타이밍은 사이클 타임의 최대치를 기준으로 하여 결정한다.

그 후, 어드레스 변화 검출 신호(ATD) 또는 리프레시 제어 신호(REFB)를 받은 로우 제어 회로(13)가 메모리 셀에 대한 리프레시 동작을 완료시키는 타이밍에 맞추어서, 리프레시 제어 회로(4)는 발생시킨 리셋 신호로 래치 회로를 리셋하고, 리프레시 제어 신호(REFA)를 "L"로 한다. 또한, 이 경우의 래치 회로의 리셋은, 래치 회로를 세트한 때로부터 일정 시간 지연된 타이밍에서 행하면 좋다. 또는, 로우제어 회로(13)가 리프레시 동작을 완료시킨 때에 리프레시 동작 완료 신호를 생성하도록 하고, 리프레시 제어 회로(4)가 이 리프레시 동작 완료 신호를 수취한 때에 래치 회로를 리셋하여도 좋다.

다음에, 도 1의 멀티플렉서(5)(도면중「MUX」)는 어드레스 변화 검출 신호(ATD) 및 리프레시 제어 신호(REFB)의 레벨에 응하여, 어드레스 변화 검출 신호(ATD)가 "L"이면서 리프레시 제어 신호(REFB)가 "H"이면, 어드레스 변화 검출 신호(ATD)의 하강으로부터 미리 결정된 시간이 경과한 후(즉, 리프레시 동작이 행하여져야 하는 기간 후이면서 노멀 Read/노멀 Wtite 동작이 행하여져야 할 기간의 시작 전)에, 내부 어드레스(L_ADD)에 포함되는 행어드레스(번잡하기 때문에 단지 「내부 어드레스(L_ADD)」라고 하는 경우가 있다)를 선택하여 이것을 어드레스(M_ADD)로서 출력한다. 한편, 어드레스 변화 검출 신호(ATD)가 "H"이면, 어드레스 변화 검출 신호(ATD)의 상승으로부터 미리 결정된 시간이 경과한 때를 기점으로 하여, 어드레스 변화 검출 신호(ATD)의 하강으로부터 미리 결정된 시간이 경과할 때까지(요컨대, 리프레시 동작중), 리프레시 어드레스(R_ADD)를 선택하여 이것을 어드레스(M_ADD)로서 출력한다. 또한 리프레시 제어 신호(REFB)가 "L"이면, 멀티플렉서(5)는 리프레시 어드레스(R_ADD)를 어드레스(M_ADD)로서 출력한다.

다음에, 메모리 셀 어레이(6)는 범용 DRAM로 사용되고 있는 것과 같은 메모리 셀 어레이로서, 행방향, 열방향으로 각각 워드선, 비트선(또는 비트선쌍; 이하 동일하다)이 달리고 있고, 범용 DRAM과 마찬가지로 예를 들면 1트랜지스터 1커패시터로 이루어지는 메모리 셀이 워드선 및 비트선의 교점의 위치에 행렬상으로 배치되어 구성되어 있다.

로우 디코더(7)는 로우 이네이블 신호(RE)가 "H"인 때에 어드레스(M_ADD)를 디코더하여, 이 어드레스(M_ADD)로 지정된 워드선을 활성화 시킨다. 로우 이네이블 신호(RE)가 "L"인 때, 로우 디코더(7)는 어느 워드선도 활성화 시키지 않는다. 칼럼 디코더(8)는 칼럼 이네이블 신호(CE)가 "H"로 되어 있을 때에, 내부 어드레스(L_ADD)에 포함되는 열어드레스를 디코드하고, 이 열어드레스로 지정된 비트선을 선택하기 위한 칼럼 선택 신호를 생성한다. 칼럼 이네이블 신호(CE)가 "L"이면, 칼럼 디코더(8)는 어느 비트선에 대응하는 칼럼 선택 신호도 생성하지 않는다.

센스 앰프·리셋 회로(9)는 도시를 생략한 센스 앰프, 칼럼 스위치 및 프리차지 회로로 구성되어 있다. 이 중, 칼럼 스위치는 칼럼 디코더(8)가 출력하는 칼럼 선택 신호로 지정된 센스 앰프와 버스(WRB)의 사이를 접속한다. 센스 앰프는 센스 앰프 이네이블 신호(SE)가 "H"인 때에 활성화 되고, 어드레스(Address)로 특정되는 메모리 셀이 접속된 비트선의 전위를 센스·증폭하여 버스(WRB)에 출력하거나, 또는, 버스(WRB)에 공급된 기록 데이터를 비트선 경유로 메모리 셀에 기록한다. 프리차지 회로는 프리차지 이네이블 신호(PE)가 "H"인 때에 활성화 되고, 비트선의 전위를 소정 전위[예를 들면 (1/2)V_DD]로 프리차지 한다.

I/O(입출력) 버퍼(10)는, 제어 신호(CWO)의 레벨에 응하여 동 신호가 "H"이면 버스(WRB)상의 판독 데이터를 출력 버퍼에서 버퍼링하여 버스(I/O)로부터 반도체 기억 장치 외부로 출력한다. 또한 I/O 버퍼(10)는 동 신호가 "L"이면, 출력 버퍼를 플로팅 상태로 하여, 반도체 기억 장치 외부로부터 버스(I/O)상에 공급되는 기록 데이터를 입력 버퍼에서 버퍼링하여 버스(WRB)에 송출한다. 즉 제어 신호(CWO)가 "H"이면 판독이고, "L"이면 기록이다.

다음에, R/W(Read/Write) 제어 회로(11)는 칩 실렉트 신호(/CS), 기록 이네이블 신호(/WE) 및 출력 이네이블 신호(OE)에 의거하여 제어 신호(CWO)를 생성한다. 또한, 본 발명에 의한 반도체 기억 장치의 사양에서는, 기록 이네이블 신호(/WE)가 하강 에지에서 데이터의 기록(받아들임)이 시작되고, 기록 이네이블 신호(/WE)의 상승 에지에서 데이터가 확정되고, 기록(받아들임)도 종료한다. 또한 제어 신호(CWO)의 전환 타이밍은 동작 설명으로 명확하게 한다. 래치 제어 회로(12)는 어드레스 변화 검출 신호(ATD)의 하강 에지에 의거하여, 래치 제어 신호(LC) 및 입력 감도 제어 신호(IC)에 각각 정의 원숏 펄스를 발생시킨다. 또한, 이들 원숏 펄스를 발생시키는 타이밍 및 그 펄스 폭은, 래치 제어 신호(LC)와 입력 감도 제어 신호(IC)에서 다르지만, 이에 관해서는 동작 설명에서 상세히 기술한다.

다음에, 로우 제어 회로(13)는 리프레시 제어 신호(REFA), 리프레시 제어 신호(REFB), 어드레스 변화 검출 신호(ATD) 및 기록 이네이블 신호(/WE)에 의거하여 로우 이네이블 신호(RE), 센스 앰프 이네이블 신호(SE), 프리차지 이네이블 신호(PE) 및 제어 신호(CC)를 생성한다. 또한 칼럼 제어 회로(14)는 제어 신호(CC)에 의거하여 칼럼 이네이블 신호(CE)를 생성한다.

더욱 상세히 기술하면, 판독 또는 기록시에 있어서, 로우 제어 회로(13)는어드레스 변화 검출 신호(ATD)의 하강을 트리거로 하여 로우 이네이블 신호(RE)에 정의 원숏 펄스를 발생시킨다. 또한 로우 제어 회로(13)는, 리프레시 제어 신호(REFA)가 "H"인 경우에, 어드레스 변화 검출 신호(ATD)의 상승을 트리거로 하여 리프레시 동작에 필요하게 되는 정의 원숏 펄스를 로우 이네이블 신호(RE)에 발생시킨다.

즉 로우 제어 회로(13)는, 리프레시 제어 신호(REFA)가 "H"이면, 액세스 요구에 의해 생기는 어드레스 변화 검출 신호(ATD)의 상승에서 로우 이네이블 신호(RE)에 원숏 펄스를 발생시켜서 리프레시를 기동한다. 이에 대해 리프레시 제어 신호(REFA)가 "L"이면, 어드레스 변화 검출 신호(ATD)에 원숏 펄스가 발생하고 있더라도, 로우 제어 회로(13)는 로우 이네이블 신호(RE)에 원숏 펄스를 발생시키지 않는다.

또한 로우 제어 회로(13)는, 리프레시 제어 신호(REFB)에 공급되는 부의 원숏 펄스를 반전시켜서 얻은 정의 원숏 펄스를 로우 이네이블 신호(RE)로서 출력한다.

또한 로우 제어 회로(13)는 로우 이네이블 신호(RE)를 지연시켜서 센스 앰프 이네이블 신호(SE)에 정의 원숏 펄스를 생성하는 동시에, 로우 이네이블 신호(RE)에 생긴 원숏 펄스의 하강을 트리거로 하여 프리차지 이네이블 신호(PE)에 정의 원숏 펄스를 발생시킨다. 또한, 이들 센스 앰프 이네이블 신호(SE) 및 프리차지 이네이블 신호(PE)는 노멀 Read, 노멀 Write, 리프레시를 불문하고 생성된다. 이 밖에, 로우 제어 회로(16)는 로우 이네이블 신호(RE)를 지연시켜서 제어 신호(CC)를 출력한다.

제어 신호(CC)는 리프레시의 경우에는 생성되지 않기 때문에, 제어 신호(CC)로부터 생성되는 칼럼 이네이블 신호(CE)도 노멀 Read 또는 노멀 Write의 경우에만 생성되고, 리프레시의 경우에는 생성되지 않는다. 다음에, 칼럼 제어 회로(14)는 제어 신호(CC)를 더욱 지연시켜서 칼럼 이네이블 신호(CE)로서 출력한다. 또한, 로우 이네이블 신호(RE)의 원숏 펄스의 폭은 노멀 Read, 노멀 Write, 리프레시가 각각 행하여지는 시간을 결정하기 때문에, 이러한 동작을 위해 필요 충분한 펄스 폭이 설정된다.

다음에, 부스트 전원(15)은 메모리 셀 어레이(6) 내의 워드선에 인가되는 승압 전위를 로우 디코더(7)에 공급하는 전원이다. 또한 기판 전압 발생 회로(16)는 메모리 셀 어레이(6)를 구성하는 메모리 셀이 형성되어 있는 웰 또는 반도체 기판에 인가되는 기판 전압을 발생시키는 회로이다. 또한, 기준 전압 발생 회로(17)는 메모리 셀 어레이(6), 센스 앰프·리셋 회로(9) 내의 센스 앰프나 프리차지 회로·이퀄라이즈 회로가 사용하는 기준 전압[예를 들면(1/2)V_DD]을 발생시킨다.

여기서, 리프레시 제어 회로(4), 부스트 전원(15), 기판 전압 발생 회로(16) 및 기준 전압 발생 회로(17)에는 파워다운 제어 신호(PowerDown)가 공급되어 있다. 이 파워다운 제어 신호(PowerDown)는 반도체 기억 장치를 파워다운 상태로 할 때(스탠바이 상태)의 모드를 반도체 기억 장치 외부로부터 지정하기 위한 신호이다. 리프레시 제어 회로(4), 부스트 전원(15), 기판 전압 발생 회로(16) 및 기준 전압발생 회로(17)는 파워다운 제어 신호(PowerDown)에 따라 각각 자신에 대한 전원 공급을 제어한다.

본 실시 형태에서는 메모리 셀 자체가 DRAM과 같은 것이기 때문에, SRAM과 같이 스탠바이 상태에서 단순하게 반도체 기억 장치 내의 회로 각 부분에의 전원 공급을 정지하여 버릴 수가 없다. 스탠바이 상태라도 메모리 셀의 데이터를 보존하기 위해서는 리프레시 동작에 필요하게 되는 회로에 전원을 계속 공급할 필요가 있다. 즉, 본 실시 형태의 반도체 기억 장치는 스탠바이 상태에 관해서는 SRAM과의 호환성을 완전하게 취하지는 않는다. 그렇지만, 본 실시 형태에서는 스탠바이 상태에 있어서 모드를 몇가지 마련하고 SRAM과의 호환성을 가능한 한 취하는 동시에, 기존의 반도체 기억 장치에는 존재하지 않는 모드도 마련하고 있다.

즉, 본 실시 형태에서는 리프레시 제어 회로(4), 부스트 전원(15), 기판 전압 발생 회로(16), 기준 전압 발생 회로(17) 중의 어느 것을 동작시키는지에 응하여 3종류의 스탠바이 모드를 준비하고 있다. 본 명세서에서는 이들 스탠바이 모드를 편의상 스탠바이 모드1 내지 스탠바이 모드3이라고 부르는 것으로 한다. 스탠바이 모드1은 4종류의 회로 전부에 전원을 공급하는 모드, 스탠바이 모드2는 4종류의 회로 중 리프레시 제어 회로(4)만 전원 공급을 정지하고 이 이외의 3종류의 회로에 전원을 공급하는 모드, 스탠바이 모드3은 4종류의 회로 전부에 대한 전원 공급을 전지하는 모드이다.

파워다운 제어 신호(PowerDown)를 공급하기 위한 회로로서는 예를 들면, 리프레시 제어 회로(4)에 전원을 공급하기 위한 제 1의 전원 공급선과, 부스트전원(15), 기판 전압 발생 회로(16) 및 기준 전압 발생 회로(17)에 전원을 공급하기 위한 제 2의 전원 공급선으로 구성하면 좋다.

다음에, 각 스탠바이 모드에 관해 더욱 상세히 기술하면, 스탠바이 모드1은 보통의 DRAM과 동등한 전원 공급 모드로서, 3종류의 스탠바이 모드 중에서는 가장 소비 전류가 크다. 그러나, 이 경우에는 메모리 셀의 리프레시에 필요한 모든 회로에 전원이 공급된 채로 되어 있다. 이 때문에, 스탠바이 상태로 이행하기 직전에 있어서 메모리 셀의 데이터가 보존되어 있는 외에, 반도체 기억 장치를 스탠바이 상태로부터 액티브 상태로 이행시키기까지의 시간이 3종류의 스탠바이 모드 중에서는 가장 짧다. 또한, 스탠바이 모드1로 설정하는데는 제 1의 전원 공급선 및 제 2의 전원 공급선의 쌍방에 전원을 공급하면 좋다.

한편, 스탠바이 모드2에서는 리프레시에 필요하게 되는 회로에 대해 전원이 공급되지 않는다. 이 때문에, 스탠바이 상태에 있어서 메모리 셀의 데이터를 보존하여 두는 것은 가능하지 않지만, 그 만큼 스탠바이 모드1에 비하여 소비 전류를 저감시킬 수 있다. 즉 이 스탠바이 모드는, 스탠바이 상태에서 데이터를 보존해 둔다는 기존 개념으로부터 발상의 전환을 도모한 것으로서, 스탠바이 상태로부터 액티브 상태로 이행한 후에, 메모리 셀 어레이 전체에 대해 기록을 행할 수 있는 상태로 되기만 하면 좋은 것을 전제로 하고 있다. 즉, 액티브 상태로 복귀한 시점에서는, 스탠바이 상태로 이행한 시점의 메모리 셀의 데이터는 보존되어 있지 않다. 이렇기 때문에, 스탠바이 모드2와 다음에 기술하는 스탠바이 모드3은 반도체 기억 장치를 버퍼로서 사용하는 경우 등에 적합하다. 또한, 스탠바이 모드2로 설정하는데는, 제 1의 전원 공급선에 전원을 공급하지 않고 리프레시 제어 회로(4)로의 전원 공급을 정지시키도록 한다.

다른 한편, 스탠바이 모드3은 부스트 전압, 기판 전압, 기준 전압을 상승시킬 필요가 있기 때문에, 스탠바이 상태로부터 액티브 상태로 이행하기 까지의 시간이 3종류의 스탠바이 모드 중에서 가장 길어지지만, 그 만큼, 스탠바이 모드에 있어서의 소비 전류를 가장 작게 할 수 있다. 또한, 스탠바이 모드3으로 설정하는데는, 제 1의 전원 공급선 및 제 2의 전원 공급선의 어느 쪽에도 전원을 공급하지 않고, 리프레시 제어 회로(4), 부스트 전원(15), 기판 전압 발생 회로(16), 기준 전압 발생 회로(17)에의 전원 공급을 전부 정지시키면 좋다.

스탠바이 모드1 내지 스탠바이 모드3의 어느 경우에 있어서도, 상술한 4종류 이외의 회로에 관해서는 필요한 회로만큼 전원을 공급하면 좋다. 예를 들면, 리프레시를 행할 뿐이라면, 어드레스 버퍼(1), 입력 필터(19), 래치(2), ATD 회로(3), 칼럼 디코더(8), I/0버퍼(10), R/W 제어 회로(11), 래치 제어 회로(12), 칼럼 제어 회로(14) 등은 사용되지 않기 때문에 전원 공급을 정지하여도 관계 없다.

이상과 같은 스탠바이 모드를 마련함으로써, 반도체 기억 장치가 적용되는 기기나 그 사용 환경 등에 응하여, 스탠바이 상태에 있어서의 데이터 보존의 필요 여부, 액티브 상태로의 복귀 시간, 전류 소비량 등을 반도체 기억 장치 외부로부터 세밀하게 제어할 수 있게 된다. 또한, 파워다운 제어 신호(PowerDown)는 필수의 기능이라고는 할 수 없기 때문에 이것을 생략하여 버려도 좋고, 이렇게 함으로써 범용 SRAM과 I/O 핀의 호환성을 완전하게 유지하는 것이 가능하게 된다.

(동작의 설명(노멀 Read))

다음에, 도 2에 도시한 타이밍차트에 따라 상기 구성에 의한 반도체 기억 장치의 동작을 설명한다. 우선 시각(t1)이 되면, 어드레스(Address)가 그때까지의 값 "A_n-1"로부터 "An"으로 변화를 시작하는 동시에, 도시하지 않았지만 칩 실렉트 신호(/CS)가 유효화 된다. 단 어드레스(Address)의 각 비트 및 칩 실렉트 신호(/CS)의 사이에는 스큐가 있기 때문에, 범용 SRAM과 마찬가지로, 이 시점에서 어드레스(Address)의 각 비트가 전부 확정되어 있다고는 한정할 수 없다.

이렇기 때문에, 래치 제어 회로(12)는 래치 제어 신호(LC)에 "L"을 출력하고 있다. 또한 이 시점에서는, 어드레스(Address)의 변화를 반도체 기억 장치 내의 각 부분에 고속으로 전달할 필요가 있기 때문에, 래치 제어 회로(12)는 입력 감도 제어 신호(IC)에도 "L"을 출력하고 있다. 이 때문에, 어드레스(Address)는 어드레스 버퍼(1)에서 버퍼링된 후, 입력 필터(19) 및 래치(2)를 순차적으로 스루로 통과하고, 내부 어드레스(L_ADD)로서 ATD 회로(3), 멀티플렉서(5) 및 칼럼 디코더(8)에 공급된다.

이 후의 시각(t2)에 있어서, ATD 회로(3)는 어드레스(Address)(= 내부 어드레스(L_ADD))가 변화한 것을 검출하여 어드레스 변화 검출 신호(ATD)에 정의 원숏 펄스를 발생시킨다. 이렇게 하여 어드레스 변화 검출 신호(ATD)가 상승하면, 멀티플렉서(5)는 리프레시 어드레스(R_ADD)측을 선택하여 이것을 어드레스(M_ADD)로서 출력한다. 또한 어드레스 변화 검출 신호(ATD)가 상승함으로써, 로우 제어회로(13)는 로우 이네이블 신호(RE)에 정의 원숏 펄스를 발생시킨다.

로우 디코더(7)는 이 로우 이네이블 신호(RE)의 상승을 파악하여 어드레스(M_ADD)의 값을 디코드하고, 시각(t3)이 된 시점에서 리프레시 어드레스(R_ADD)에 대응한 워드선(이하, 리프레시 대상의 워드선을 「리프레시 워드선」이라고 부른다)을 활성화 시킨다. 또한, 도 2에 있어서는 도시를 간단하게 하기 위해, 리프레시 워드선의 전압 파형과 노멀 Read 또는 노멀 Write인 때에 활성화 되는 워드선의 전압 파형을 일괄하여「Word」로서 도시하고 있다. 그러나, 각 메모리 사이클에 있어서의 리프레시 워드선과 노멀 Read/노멀 Wleite에 의해 활성화되는 워드선은 일반적으로 다르다.

다음에, 어드레스(Address)가 변화하기 시작한 시각(t1)으로부터 시간(T_SKEW)이 경과하여 시각(t4)이 되면, 어드레스(Address)의 모든 비트의 값이 확정되고, 어드레스(Address)의 값을 래치(2)에 받아들여도 좋은 상태로 된다. 다음에, 시각(t5)이 되면 ATD 회로(3)는 어드레스 변화 검출 신호(ATD)에 발생시키고 있던 정의 원숏 펄스를 하강시킨다. 래치 제어 회로(12)는 이 하강을 트리거로 하여 시각(t6)에서 입력 감도 제어 신호(IC)에 정의 원숏 펄스를 발생시킨다.

이렇게 하여 입력 감도 제어 신호(IC)가 "H"가 되면, 입력 필터(19)는 어드레스 버퍼(1)로부터 출력되는 어드레스에 대한 감도를 내려서 노이즈 필터로서 기능하게 된다. 이 때문에, 외부로부터의 시스템 노이즈나 내부에서 발생하는 전원 노이즈가 어드레스(Address)에 실려 있더라도, 이들 노이즈가 제거 내지 저감된 어드레스가 래치(2)에 공급된다. 또한, 이 시점에서는 어드레스(Address)가 확정되어 있고, 어드레스(Address) 변화를 반도체 기억 장치 내의 각 부분에 고속으로 전달시킬 필요가 없게 되어 있기 때문에, 어드레스 버퍼(1)로부터 출력되는 어드레스에 대한 감도를 내리더라도 지장은 없다.

이 후, 로우 제어 회로(13)는 시각(t7)으로부터 센스 앰프 이네이블 신호(SE)에 정의 원숏 펄스를 발생시킨다. 이로써, 센스 앰프·리셋 회로(9)는 내부의 센스 앰프를 활성화 시키고, 이로써 리프레시 어드레스(R_ADD)에 대응하는 리프레시 워드선에 접속된 메모리 셀의 리프레시가 시작된다. 이와 같이 본 실시 형태에서는, 외부로부터 공급되는 어드레스(Address)의 값이 확정되지 않는 대기 기간(스큐 기간(T_SKEW))을 리프레시에 충당하여, 범용 SRAM에서는 본래 내부 동작이 행하여지지 않는 대기 기간을 유효하게 이용하고 있다. 또한, 리프레시 동작에서는 노멀 Read의 경우와 같이 판독 데이타를 외부로 출력할 필요가 없다. 이 때문에, 제어 신호(CC) 및 칼럼 이네이블 신호(CE)는 "L"인 채이고, 칼럼 디코더(8)도 칼럼 선택 신호를 생성하지 않는다.

그리고 도 2에 도시한 바와 같이 시각(t7) 부근에서는 센스 앰프 활성화에 의한 전원 노이즈가 발생하고, 어드레스 버퍼(1)로부터 출력되는 어드레스에 이 전원 노이즈가 중첩된다. 그러나, 입력 필터(19)의 작용에 의해 래치(2)에 공급되는 어드레스에 실려있던 노이즈가 제거 내지 저감되어 외부로부터 공급된 본래의 어드레스(Address)의 값으로 된다. 이 후, 로우 제어 회로(13)가 리프레시 동작에 필요한 시간이 경과하고 나서 로우 이네이블 신호(RE)를 하강시키면, 로우 디코더(7)는 시각(t8)에서 리프레시 워드선을 비활성화 시킨다.

다음에, 로우 제어 회로(13)는 로우 이네이블 신호(RE)의 하강을 받고 센스 앰프 이네이블 신호(SE)를 하강시키고, 센스 앰프. 리셋 회로(9)는 활성화 시키고 있던 내부의 센스 앰프를 비활성화 시킨다. 또한 로우 제어 회로(13)는 칩 이네이블 신호(RE)의 하강을 받고 프리차지 이네이블 신호(PE)에 정의 원숏 펄스를 발생시킨다. 이로써, 센스 앰프·리셋 회로(9) 내의 프리차지 회로가 다음 액세스에 대비하여 프리차지 동작을 행한다.

그리고 시각(t10)이 되면, 시각(t5)에 있어서의 어드레스 변화 검출 신호(ATD)의 하강을 받고, 리프레시 제어 회로(4)가 이 이후에 행하여지는 리프레시에 대비하여 리프레시 어드레스(R_ADD)를 갱신한다. 또한 래치 제어 회로(12)는 시각(t5)에 있어서의 어드레스 변화 검출 신호(ATD)의 하강을 받고 래치 제어 신호(LC)에 정의 원숏 펄스를 발생시킨다. 이로써, 래치(2)는 입력 필터(19)로부터 출력되는 어드레스를 래치한다. 이 때, 시각(t10)의 직전의 시각(t9)에서는 외부로부터의 시스템 노이즈가 어드레스 버퍼(1)로부터 출력되는 어드레스에 실려 있다. 그러나, 이 시스템 노이즈는 입력 필터(19)에서 필터링 되기 때문에, 래치(2)는 노이즈가 제거 내지 저감된 올바른 어드레스의 값 "An"를 래치할 수 있다.

이렇게 하여 래치(2)에 어드레스가 올바르게 래치된 것이면, 이 이후는 어드레스 버퍼(1)로부터 출력되는 어드레스에 노이즈가 실리더라도 동작에 지장은 없어진다. 그래서, 다음 메모리 사이클(후술하는 시각(t18) 이후)에 있어서의 어드레스변화를 어드레스 버퍼(1)로부터 래치(2)에 고속으로 전달할 수 있도록, 래치 제어 회로(12)는 적당한 타이밍(도 2에서는 시각(t12)로 하고 있다)에서 입력 감도 제어 신호(IC)를 하강시킨다.

그리고 시각(t11)으로부터는 리프레시에 계속해서 노멀 Read 또는 노멀 Write가 행하여지게 된다. 도 2에 있어서는, 칩 내부에서 노이즈가 발생하는 빈도가 높은 노멀 Read의 경우에 관해 도시하고 있기 때문에 여기서도 노멀 Read에 관해 설명한다. 노멀 Read의 경우에는, 도시하지 않지만 출력 이네이블 신호(OE)가 유효하게 되기 때문에, R/W 제어 회로(11)는 메모리 셀로부터의 판독에 대비하여 제어 신호(CWO)를 "H"로 한다. 이로써, I/O 버퍼(10)는 센스 앰프·리셋 회로(9)로부터 보내여 오는 판독 데이터를 버스(WRB)를 통하여 버스(I/O)에 송출할 수 있는 상태로 된다.

또한 멀티플렉서(5)는 내부 어드레스(L_ADD)측을 선택하게 되고, 이 시점에서는 어드레스(Address)의 값이 확정되어 있기 때문에, 그 값 "An"(정확하게는 그 행어드레스 부분)이 어드레스(M_ADD)로서 로우 디코더(7)에 출력된다. 다음에, 어드레스 변화 검출 신호(ATD)의 하강을 받고, 로우 제어 회로(13)는 로우 이네이블 신호(RE)에 정의 원숏 펄스를 발생시킨다. 이로써, 로우 디코더(7)는 어드레스(M_ADD)의 값 "An"에 대응한 워드선(이하, 판독 대상의 워드선을 「판독 워드선」이라고 부르는 경우가 있다)을 시각(t11)에서 활성화 시킨다. 이로써, 판독 워드선에 접속된 메모리 셀이 보존하는 데이터가 그 후에 각 비트선상의 전위로서 나타나게 된다.

한편, 칩 이네이블 신호(RE)의 상승을 받고, 로우 제어 회로(13)는 시각(t13)에서 센스 앰프 이네이블 신호(SE)에 정의 원숏 펄스를 발생시킨다. 이로써, 센스 앰프·리셋 회로(9)는 내부의 센스 앰프를 활성화 시키고, 개개의 비트선상에 판독된 메모리 셀의 데이터를 센스하여 이것을 "0"/"1"의 논리 레벨까지 증폭한다.

이 때, 센스 앰프의 활성화에 의해 시각(t7)과 마찬가지로 전원 노이즈가 어드레스 버퍼(1)의 출력에 실리게 된다. 그러나 이 경우는 래치(2)가 이미 어드레스를 래치한 상태에 있기 때문에, 어드레스 버퍼(1)로부터 출력되는 어드레스에 노이즈가 실리고 이것이 입력 필터(19)를 스루로 통과하여 래치(2)에 공급되더라도 동작에 지장은 없다.

다음에, 로우 제어 회로(13)가 제어 신호(CC)에 정의 원숏 펄스를 발생시키면, 칼럼 제어 회로(14)는 칼럼 이네이블 신호(CE)에 정의 원숏 펄스를 발생시킨다. 이렇게 하여 칼럼 이네이블 신호(CE)가 "H"로 되면, 칼럼 디코더(8)는 내부 어드레스(L_ADD)의 값 "An"에 포함되어 있는 열어드레스 부분을 디코드하고, 해당 열어드레스에 대응하는 칼럼 선택 신호에 정의 원숏 펄스를 발생시킨다.

이 결과, 센스 앰프·리셋 회로(9)는 해당 열어드레스에 대응하는 센스 앰프의 출력을 선택하고 버스(WRB)에 접속하기 때문에, 판독 대상의 메모리 셀에 보존된 데이터가 버스(WRB)상에 나타나게 된다. 이로써, I/O 버퍼(10)는 버스(WRB)상에 판독된 데이터를 시각(t14)에서 버스(I/O)에 출력하고, 이 시점에서 데이터 출력 동작이 시작된다. 이 데이터 출력 동작에 의해 전원 노이즈가 발생하고, 그 영향으로 어드레스 버퍼(1)의 출력에 노이즈가 실리게 된다. 그러나 이 경우도 래치 제어 신호(LC)는 "H"로서 래치(2)는 어드레스를 래치한 채로의 상태에 있기 때문에, 래치(2)의 후단으로 노이즈가 실린 어드레스가 공급되는 일은 없고 동작에 지장이 생기는 일은 없다.

이렇게 하여 메모리 셀 어레이(6)로부터의 판독이 종료되어 로우 제어 회로(13)가 로우 이네이블 신호(RE)를 하강시키면, 로우 디코더(7)는 노멀 Read를 위해 활성화되어 있던 판독 워드선을 시각(t16)에서 비활성화 시킨다. 또한 로우 제어 회로(13)는 로우 이네이블 신호(RE)의 하강에 대응하여 센스 앰프 이네이블 신호(SE)를 하강시켜서 센스 동작을 종료시킨다. 또한, 로우 제어 회로(13)가 로우 이네이블 신호(RE)의 하강에 대응하여 제어 신호(CC)를 하강시키면, 칼럼 제어 회로(14)는 칼럼 이네이블 신호(CE)를 하강시킨다.

이로써, 칼럼 디코더(8)는 칼럼 선택 신호를 무효화하여, 선택되어 있던 센스 앰프와 버스(WRB) 사이를 분리한다. 뒤이어, 로우 제어 회로(13)는 로우 이네이블 신호(RE)의 하강에 대응하여 프리차지 이네이블 신호(PE)에 정의 원숏 펄스를 발생시켜서 프리차지 동작을 행한다. 한편, 시각(t15)이 된 시점에서 판독 데이터의 출력 동작이 완료되고 해당 동작에 의한 전원 노이즈의 영향은 없어지고 있다.

그래서 래치 제어 회로(12)는 시각(t17)에서 래치 제어 신호(LC)를 하강시켜서 래치(2)의 래치 상태를 해제한다. 이로써, 다음 메모리 사이클에 있어서의 어드레스(Address)의 변화가 어드레스 버퍼(1), 입력 필터(19), 래치(2)를 통하여 반도체 기억 장치 내의 각 부분에 고속으로 전달되도록 한다. 이 후, 시각(t18)이 되면다음 메모리 사이클로 들어가서 어드레스(Address)가 변화를 시작하고, 액세스 요구가 판독이라면 시각(t1 내지 t18)에 있어서의 동작과 마찬가지 동작이 이루어진다.

<동작의 설명(노멀 Read 이외)>

리프레시 후에 노멀 Write를 행하는 경우의 동작은 기본적으로 노멀 Read의 경우와 마찬가지이다. MSRAM에서는 범용 SRAM과 같이, 기록 이네이블 신호(/WE) 및 기록 데이터가 어드레스(Address)에 대해 비동기로 주어진다. 이 때문에, 기록 이네이블 신호(/WE)에 부의 펄스가 입력되면, R/W 제어 회로(11)는 제어 신호(CWO)를 하강시켜서 I/O 버퍼(10)으로부터 입력되는 버스(I/O) 상의 기록 데이터를 버스(WRB)에 받아들이는 동작을 시작시킨다.

노멀 Read의 경우도 마찬가지로 하여 최종적으로 센스 앰프가 활성화 되면, 지정된 메모리 셀에 대해 버스(WRB)로부터 기록이 행하여진다. 그리고 기록 이네이블 신호(/WE)가 상승된 시점에서 기록 데이터가 확정되고 기록이 종료된다. 이와 같이, 노멀 Write에서는 노멀 Read인 때와 같은 데이터 출력 동작이 존재하지 않기 때문에, 도 2의 시각(t14)에 상당하는 타이밍에서 전원 노이즈가 발생하는 일은 없다. 따라서 어드레스가 실리는 노이즈에 대한 대책으로서는 노멀 Read의 경우를 고려하여 두면 좋다.

다음에, 상술한 설명에서는, 외부로부터의 액세스에 부수되어 반드시 리프레시를 행한 것처럼 설명하고 있지만, 실제로는 모든 메모리 사이클에서 리프레시를 행하는 것은 아니다. 또한 예를 들면 리프레시를 간헐적으로 행하는 것이면, 몇㎳내지 몇 십㎳를 1리프레시 사이클로 하여 몇㎲다 1회 리프레시를 행하면 좋다. 그리고 리프레시를 행할 필요가 없는 메모리 사이클에서는, 리프레시 제어 회로(4)가 리프레시 제어 신호(REFB)를 "H"로 한 채로 리프레시 제어 신호(REFA)를 "L"로 한다. 이로써, 로우 제어 회로(13)는 로우 이네이블 신호(RE) 및 이에 대응한 센스 앰프 이네이블 신호(SE) 및 프리차지 이네이블 신호(PE)를 발생시키지 않게 되고, 리프레시를 수반하는 일 없이 노멀 Read 또는 노멀 Write가 행하여진다. 즉, 이 경우는 도 2의 시각(t7)에 상당하는 타이밍에서 전원 노이즈가 발생하지 않게 된다. 따라서 노이즈 대책에 관해서는 리프레시 후에 노멀 Read를 행하는 경우에 관해 고려하여 두면 좋다.

또한, 외부로부터의 액세스가 일정 시간 없으면 리프레시 제어 신호(REFB)에 부의 펄스가 생성되어 셀프 리프레시가 행하여진다. 이 경우는 래치 제어 회로(12)가 래치 제어 신호(LC)에 원숏 펄스를 발생시키지 않아서, 어드레스의 잘못된 래치에 의한 오동작도 일어날 수 없다.

다음에, 제 1의 관련 발명과 마찬가지로, 본 실시 형태에서도 범용 DRAM 등에서 채용되고 있는 페이지 모드를 실현할 수 있다. 페이지 모드에서는 외부로부터 주어지는 어드레스(Address)를 논리적으로 상위 비트측의 어드레스(UAddress)와 하위 비트측의 어드레스(PageAddress)로 분할한다. 그리고 어드레스(UAddress)가 동일한 복수 메모리 셀에 대해 어드레스(PageAddress)만을 순차적으로 변화시키면서 데이터를 연속적으로 입출력한다.

그를 위한 구성으로서, 예를 들면 4개의 메모리 셀을 연속적으로 액세스하는것이라면 버스(WRB)의 폭을 4배로 확대하여 두고, 이에 맞추어서 센스 앰프·리셋 회로(9) 내의 센스 앰프가 4개의 비트선을 동시에 선택하도록 하여 둔다. 또한 센스 앰프·리셋 회로(9)와 I/O 버퍼(10) 사이에 버스 실렉터를 마련하고, 동시에 판독된 데이터 중의 어느 하나를 어드레스(PageAddress)에 따라 선택하여 입출력시킨다.

페이지 모드에 의한 노멀 Read에서는, 예를 들면 4개의 메모리 셀의 데이터가 메모리 셀 어레이(6)로부터 동시에 판독되고, 그 후에 외부로부터 입력되는 어드레스(PageAddress)에 따라 데이터를 외부에 순차적으로 출력하여 가게 된다. 따라서 페이지 모드를 실현하는 경우에는, 예를 들면 4개의 데이터 중의 최후의 데이터의 출력 동작 후에 래치 제어 신호(LC)를 하강시킬 필요가 있다.

또한, 페이지 모드에 유사한 것으로서 버스트 모드가 존재한다. 페이지 모드에서는 어드레스(PageAddress)를 외부로부터 랜덤하게 지정 가능하게 되어 있다. 이에 대해, 버스트 모드에서는 어드레스(PageAddress) 대용으로 버스트 동작 시작시의 하위 어드레스인 어드레스(StartAddress)만을 준다. 그리고 2번째 이후의 하위 어드레스에 관해서는 미리 결정된 순서에 따라 반도체 기억 장치 내부에서 발생시키도록 하고 있다. 이렇기 때문에, 버스트 모드의 경우에도 페이지 모드인 때와 같이 최후의 데이터의 출력 동작 후에 래치 제어 신호(LC)를 하강시키게 된다.

<정리>

이상과 같이, 본 실시 형태에서는 어드레스 스큐 기간이 경과하여 어드레스(Address)가 확정(시각(t4))된 후에 있어서, 래치(2)가 이 어드레스를 래치하는 타이밍(시각(t10))으로부터 소정 시간만큼 소급한 타이밍(시각(t6))으로부터 입력 필터(19)에서 어드레스에 대한 감도를 내리고 있다. 이로써, 시각(t4 내지 t10)의 기간 내에 외부로부터 입력된 시스템 노이즈나 센스 앰프 활성화에 의한 전원 노이즈가 발생하더라도, 어드레스 버퍼(1)에 실린 이들 노이즈가 제거 내지 저감되기 때문에, 래치(2)에서 잘못된 어드레스가 래치되는 일은 없어진다.

또한 도 2에 ②로 도시한 기간을 확보하여 둠으로써, 래치(2)가 어드레스를 래치하고 있는 기간 내에 있어서, 외부로부터의 시스템 노이즈, 노멀 Read 또는 노멀 Write 중의 센스 앰프의 활성화에 의한 전원 노이즈, 노멀 Read 중의 데이터 출력 동작에 의한 전원 노이즈가 각각 발생하더라도, 노이즈가 실린 어드레스가 래치(2)의 후단으로 전파되는 일이 없어진다. 이 때문에, 노이즈에 의한 오동작을 미연에 방지하는 것이 가능하게 된다.

<변형예>

또한, 래치 제어 신호(LC)를 상승시켜 래치(2)에 어드레스를 받아들이는 타이밍은, 이론적으로는 어드레스 확정과 동시라도 상관 없다. 그러나, 실제로는 제조상의 편차나 시스템상의 원인에 의해 어드레스 확정의 타이밍이 지연되는 경우도 생각할 수 있다. 이렇기 때문에, 어드레스 스큐 기간에 대해 제조상의 마진을 확보하여 두고, 어드레스(Address)의 모든 비트가 래치(2)를 구성하는 개개의 래치 회로에 확실하게 전파하고 나서 래치 동작이 이루어지도록, 래치 타이밍을 설정하는 것이 바람직하다.

다만, 어드레스를 래치하는 타이밍이 늦어버린다면 그 만큼 노멀 Read 또는노멀 Wleite가 완료되는 것이 지연되게 된다. 그래서, 리프레시 동작이 종료하여 노멀 Read/노멀 Write를 위해 새롭게 워드선을 활성화 할 수 있는 상태로 되기 까지는, 어드레스를 래치(2)에 래치하여 두는 것이 바람직하다. 또한 도 2에서는 시각(t12)에서 입력 감도 제어 신호(IC)를 하강시키고 있지만, 래치(2)에 의해 어드레스가 받아들여지는 시각(t10) 이후라면 시각(t12)보다 전이라도 좋다.

또한, 외부로부터의 시스템 노이즈에 의한 영향이 그다지 문제로 되지 않는 경우도 생각된다. 그러한 경우에는, 입력 필터(19)를 이용하여 어드레스에 대한 감도를 둔하게 하는 대신에, 리프레시 중의 센스 앰프 활성화에 의한 전원 노이즈의 영향이 없는 타이밍(즉, 센스 앰프 활성화 전의 타이밍이나, 또는, 센스 앰프 활성화에 의한 전원 노이즈의 영향이 없어진 이후의 타이밍)에서 래치 제어 신호(LC)를 상승시켜도 좋다.

<시뮬레이션 결과>

여기서, 도 6 및 도 7은 입력 필터(19)로서 도 3에 도시한 구성예를 채용한 경우에 관해 각 부분의 시뮬레이션 파형을 도시한 그래프이다. 도면 중, 횡축은 상대적인 시각(단위: 초), 종축은 각 파형의 전압치(단위: 볼트)이다. 이들 도면에서는, 도 3에 도시한 입력 필터(22)를 마련하지 않은 경우(배경 기술에 의한 반도체 기억 장치)에 래치 회로(23)에 입력된 파형을 W0으로 하고 있다.

또한 도 3에 도시한 저항 소자(26)의 저항치를 10kΩ 내지 50kΩ까지 10kΩ마다 변화시킨 때에 래치 회로(23)에 입력되는 파형을 각각 W1 내지 W5로 하고 있다. 또한, 도 3에 도시한 바와 같이 어드레스 버퍼(21)는 반전 버퍼이기 때문에,어드레스(Address)가 있는 비트(도면 중의 「AX0」)의 파형과 파형(W0 내지 W5)의 극성이 반대로 되어 있다.

우선, 도 6은 어드레스(AXO)의 값이 "0"B(B는 2진 표현을 의미한다)로부터 "1"B로 천이한 후에 있어서, 노이즈의 영향으로 어드레스(AXO)의 전압치가 시각 0.155 내지 0.160㎲에 걸쳐서 2.3V로부터 0.6V까지 직선적으로 하강하고, 시각 0.160 내지 0.165㎲에 걸쳐서 0.6V로부터 2.3V까지 직선적으로 상승한 경우를 도시하고 있다. 또한 도 6에서는, 시각 0.156 내지 0.170㎲의 기간에 걸쳐서 입력 감도 제어 신호(IC)가 "H"로 되어 입력 필터(22)가 입력 감도를 둔하게 하는 동시에, 시각 0.165㎲로부터 래치 제어 신호(LC)가 상승하여 래치 회로(23)가 받아들이는 동작을 시작하는 것으로 하고 있다.

도시한 바와 같이, 파형(WO)의 경우에는 어드레스(AXO)에 실린 노이즈에 의해, 피크시의 전압치가 최대 진폭에 가까운 값으로 까지 되어 있고, 노이즈가 없으면 본래 "L"이여야 할 어드레스를 래치 회로(23)는 확실하게 "H"라고 인식하여 버린다. 이에 대해, 저항 소자(26)의 저항치를 증가시켜 감에 따라, 래치(2)에 입력되는 파형이 부서져서 그 피크 전압치가 낮아져 간다. 이 때문에, 래치 회로(23)의 임계치 전압이 예를 들면 1.25V라고 한 경우, 저항치를 30kΩ 이상으로 함으로써 래치 회로(23)는 어드레스를 "L"이라고 인식한다.

또한 도 6에 있어서 시각 0.150 내지 0.152㎲에 있어서의 파형에 주목하면, 어드레스(AXO)의 값이 "0"B로부터 "1"B로 변화를 시작한 시점에서는, 입력 감도 제어 신호(IC)가 "L"이기 때문에, 어드레스 버퍼(21) 및 입력 필터(22)는어드레스(AXO)를 거의 지연 없이 래치 회로(23)에 공급하고 있고, 이 시점에서는 어드레스(Address)의 변화가 고속으로 래치 회로(23) 및 그 후단의 회로에 전달되어 있는 것을 알 수 있다.

다음에, 도 7은 어드레스(AXO)의 값이 "1"B로부터 "0"B로 천이한 경우에 관해 도시한 것이다. 도시한 바와 같이, 노이즈의 영향으로 어드레스(AXO)의 전압치가 시각 0.105 내지 0.110㎲에 걸쳐서 0V로부터 1.7V까지 직선적으로 상승하고, 시각 0.110 내지 0.115㎲에 걸쳐서 1.7V로부터 OV까지 직선적으로 하강하는 것으로 되어 있다. 또한 도 7에서는, 시각 0.105 내지 0.120㎲의 기간에 걸쳐서 입력 감도 제어 신호(IC)가 "H"로 되고, 시각 0.115㎲로부터 래치 제어 신호(LC)가 상승하는 것으로 되어 있다.

이 경우도, 파형(WO)에서는 래치 회로(23)에 공급되는 바닥의 전압치가 거의 0V로 되어 있고, 노이즈가 없으면 본래 "H"여야 할 어드레스(AXO)를 래치 회로(23)는 확실하게 "L"이라고 인식하여 버린다. 이에 대해, 저항 소자(26)의 저항치를 증가시켜감에 따라 파형이 부서져서 바닥의 전압치가 높아져 간다. 이 때문에, 래치 회로(23)의 임계치 전압이 예를 들면 1.25V이라고 한 경우, 저항치를 50kΩ로 함으로써 래치 회로(23)는 "H"라고 인식하게 된다. 또한 시각 0.100 내지 0.102㎲에 있어서의 파형에 주목하면, 이 경우도 어드레스 버퍼(21) 및 입력 필터(22)는 대부분 지연 없이 어드레스(AXO)의 변화를 래치 회로(23)에 전달하고 있다.

[제 2 실시 형태]

제 1 실시 형태에서는 먼저 언급한 제 1의 관련 발명을 기초로 하고 있지만,본 발명자는 제 1의 관련 발명과는 다른 형태의 MSRAM을 제안하고 있다(특원2000-109689호; 이하「제 2의 관련 발명」이라고 한다). 그리고 본 발명은 제 1의 관련 발명뿐만 아니라 제 2의 관련 발명에도 거의 마찬가지로 적용하는 것이 가능하고, 본 실시 형태에서는 제 2의 관련 발명을 기초로 한 실시 형태에 관해, 제 1 실시 형태와의 차이점을 중심으로 하여 이하에 설명한다.

상술한 바와 같이 제 1 실시 형태에서는 리프레시 후에 노멀 Read 또는 노멀 Write를 행하고 있지만, 본 실시 형태에서는 제 1 실시 형태와 순서를 바꾸어서, 노멀 Read 또는 레이트라이트(상세한 것은 후술)를 행하고 나서 리프레시를 행하고 있다. 이렇게 함으로서, 본 실시 형태에서는 제 1 실시 형태에 비하여 액세스(판독의 경우는 어드레스 액세스 시간(T_AA))의 고속화를 도모하고 있다.

또한 범용 SRAM에서는 기록 이네이블 신호가 어드레스에 대해 비동기적으로 주어지는데, 본 실시 형태에서는 이하와 같은 이유 때문에 어드레스 스큐 기간 내에 기록 이네이블 신호를 주는 사양으로 하고 있다. 판독을 고속화 하기 위해서는, 어드레스 스큐 기간 경과 후에 가능한 한 빨리 판독 동작을 시작시킬 필요가 있다. 이 때문에 기록 이네이블 신호가 어드레스에 대해 비동기적으로 주어지는 사양에서는, 어드레스 스큐 기간 내에 기록 이네이블 신호가 주어지지 않는 한, 어드레스 스큐 기간의 경과 시점에서 기록/판독의 어느 것인지를 알지 못한다. 그래서 판독을 고속화 하기 위해 우선 판독 동작을 시작시키는 것으로 되지만, 만약 외부로부터의 액세스가 기록인 경우는 기록 이네이블 신호가 지연되어 유효화 된다. 이 때문에 어드레스 스큐 기간 경과 후에 시작시킨 판독 동작은 더미의 판독으로 되며, 이 판독이 행하여지고 나서 본래의 기록이 행하여지게 된다.

그런데, MSRAM에서는 DRAM과 마찬가지로 파괴 판독으로 메모리 셀로부터 판독을 행하고 있기 때문에, 더미의 판독을 중단하여 버린다면 데이터 파괴로 결부되어 버린다. 즉 MSRAM에서는, 기록 이네이블 신호가 주어지더라도 더미의 판독이 완료될 때까지는 기록 동작을 시작시킬 수 없다. 그 때문에, 기록 이네이블 신호가 어드레스에 대해 완전하게 비동기적으로 주어지는 사양으로 하여 버리면, 메모리 사이클이 길어져 버린다는 문제가 있다. 이렇기 때문에, 외부로부터의 액세스 요구가 판독/기록의 어느 쪽인지를 어드레스 스큐기간 내에 확정시켜 둠으로써, 어드레스가 확정된 시점에서 더미의 판독을 행하는 일 없이 기록을 시작할 수 있도록 하고 있다.

또한 본 실시 형태에서는 메모리 셀에 대한 기록을 레이트라이트(Late Wtite)로 행하고 있다. 레이트라이트에서는, 외부로부터 기록 요구가 주어진 메모리 사이클에 있어서는, 마찬가지로 외부로부터 주어진 기록 어드레스 및 기록 데이터를 반도체 기억 장치 내부로 받아들여 둔다. 이 후에, 다음 기록 요구가 주어진 메모리 사이클에서, 앞의 메모리 사이클로 받아들여 놓은 기록 어드레스 및 기록 데이터을 이용하여 메모리 셀에 기록을 행한다. 즉, 메모리 셀에 대한 기록을 다음에 기록 요구가 주어진 메모리 사이클까지 지연시키는 것이 레이트라이트이다.

여기서, 노멀 Write에서는 범용 SRAM과 마찬가지로 기록 이네이블 신호가 어드레스에 대해 비동기적으로 주어지기 때문에, 기록 이네이블 신호 및 기록 데이터의 쌍방이 확정될 때까지 메모리 셀로의 기록 동작은 시작시키지 않음으로 빈 시간이 생겨 버린다는 결점이 있다. 한편, 레이트라이트에 의하면, 실제로 기록을 행하는 메모리 사이클에서는 최초로부터 기록 어드레스 및 기록 데이터가 확정되어 있어서, 어드레스 스큐 기간이 경과한 단계에서 곧바로 기록이 가능하게 된다. 또한 레이트라이트의 채용에 의해, 본 실시 형태에서는, 어드레스에 대해 지연되어 입력된 기록 데이터의 받아들이는 동작과 레이트라이트 및 이에 계속되는 리프레시의 동작을 병행하여 행할 수 있기 때문에, 그만큼 메모리 사이클을 단축할 수 있다.

이상과 같기 때문에, 본 실시 형태에서는 어드레스 스큐 기간이 경과하여 어드레스(Address)가 확정된 직후로부터 노멀 Read 또는 레이트라이트를 시작하게 된다. 그리고 본 실시 형태에서도 제 1 실시 형태와 같이 2개의 노이즈 대책을 강구하게 된다. 우선, 노이즈에 의한 오동작의 가능성이 있는 경우에는, 입력 필터(19)의 감도를 내리는 기간을 어드레스 스큐 기간 후에 마련하여 노이즈를 제거 내지 저감시키고 나서 노멀 Read 또는 레이트라이트를 행하게 된다.

여기서, 노이즈를 제거 내지 저감시키는 기간을 두는 부분만큼 액세스가 지연되게 되지만, 액세스의 지연이 지장이 없는 범위 내이라면 이러한 대책을 행하는 것이 유효하다. 또한 노이즈의 피크 값은 반도체 기억 장치의 개개의 사양이나 적용되는 시스템에 의해서도 변화한다. 따라서 노이즈의 피크 값이 그다지 크지 않는 것이 상정되는 경우에는, 입력 필터(19)의 감도를 둔하게 하는 기간을 가능한 한 단축함으로써 액세스 지연을 그만큼 작게 할 수 있다.

또한 액세스의 지연이 바람직하지 않는 경우에는, 입력 필터(19)의 감도를둔하게 하는 기간을 두는 일 없이, 래치 상태의 종료를 연장시키는 제 2의 대책만을 행하는 것도 생각된다. 요컨대, 어드레스에 실리는 노이즈에 의해 오동작이 생기는 가능성과, 입력 필터(19)의 감도를 둔하게 함에 의한 액세스 지연과의 사이의 절충에 의해, 입력 필터(19)의 감도를 둔하게 하는 기간을 마련하는지의 여부를 결정하게 된다.

다음에, 래치 제어 신호(LC)의 하강 타이밍을 연장시키는 대책에 관해서는 제 1 실시 형태와 거의 마찬가지로 적용할 수 있다. 본 실시 형태에서는 노멀 Read 또는 레이트라이트 후에 리프레시를 행하기 때문에, 노멀 Read 또는 레이트라이트에 앞서서 래치 제어 신호(LC)를 상승시키는 동시에, 리프레시 중에 센스 앰프 이네이블 신호(SE)가 상승하고 나서 래치 제어 신호(LC)를 하강시킨다. 이로써, 노멀 Read 및 리프레시할 때의 센스 앰프 활성화에 의해 발생하는 전원 노이즈와, 노멀 Read의 데이터 출력 동작에 수반하는 전원 노이즈에 의한 영향을 억제하는 것이 가능하게 된다. 또한 래치 제어 신호(LC)를 상승시키고 있는 동안은 외부로부터의 시스템 노이즈의 영향도 배제할 수 있다.

<구성의 설명>

도 8은 본 실시 형태에 의한 반도체 기억 장치의 구성을 도시한 블록도이다. 동 도면에서는, 도 1(제 1 실시 형태)에 도시한 것과 같은 구성 요소에 대해서는 동일한 부호를 붙이고 있고, 이하에서는 도 1과 상위한 구성에 관해 설명한다. 우선, 본 실시 형태에서는 래치(2)가 출력하는 어드레스를 내부 어드레스(LC_ADD)로 하고, 후술하는 레지스터 회로(61)의 출력을 내부 어드레스(L_ADD)로 하고 있다.또한 본 실시 형태에서는, 버스(WRB)로 센스 앰프·리셋 회로(9)와 I/O 버퍼(10)를 직접 접속하는 것이 아니라, 버스(WRB), 후술하는 레지스터 회로(62) 및 버스(WRBX)를 통하여 접속하고 있다.

다음에, 제어 신호(LW1) 및 제어 신호(LW2)는 레이트라이트 동작을 제어하기 위한 신호로서, 어느 것이나 레이트라이트를 행하는 경우에 "H"로 설정되고, 그렇지 않는 경우에 "L"로 설정된다. 다음에, 레지스터 회로(61)는 액세스 어드레스를 보존하기 위해 어드레스(Address)의 비트 폭과 같은 레지스터(이하「어드레스 레지스터」라고 한다)를 내장하고 있다. 제어 신호(LW1)가 "L"이면, 레지스터 회로(61)는 입력된 내부 어드레스(LC_ADD)를 그대로 내부 어드레스(L_ADD)로서 출력한다.

한편, 제어 신호(LW1)가 "H"이면, 레지스터 회로(61)는 내부 어드레스(LC_ADD)가 아니라 어드레스 레지스터에 보존되어 있는 어드레스를 내부 어드레스(L_ADD)로서 출력한다. 또한 레지스터 회로(61)는 제어 신호(LW1)의 하강 에지를 파악하고, 다음 레이트라이트를 위해 내부 어드레스(LC_ADD)를 어드레스 레지스터에 받아들인다. 또한, 레지스터 회로(61)는 입력된 내부 어드레스(LC_ADD)와 어드레스 레지스터가 보존하는 어드레스를 비트마다 비교하는 비교기를 구비하고 있다. 이 비교기는 양자의 각 비트가 모두 일치한 경우에는 히트 신호(HIT)에 "H"를 출력하고, 양자의 사이에 어느 1비트라도 불일치가 있으면 히트 신호(HIT)에 "L"을 출력한다.

이하에 기술한 바와 같이, 이 히트 신호(HIT)는 반도체 기억 장치 외부에서 본 데이터 일관성(coherency)를 유지하기 위한 바이패스 동작에 사용된다. 즉, 레이트라이트에서는 기록 요구가 있은 메모리 사이클보다도 후의 메모리 사이클에서 실제로 메모리 셀로의 기록이 행하여진다. 이 때문에, 기록 요구가 있은 메모리 사이클에서는, 기록 어드레스 및 기록 데이터를 일단 레지스터 회로(61) 내의 어드레스 레지스터 및 레지스터 회로(62)(후술) 내의 데이터 레지스터에 받아들여 둔다.

그리고 다음에 기록의 요구가 입력된 메모리 사이클에서, 2개의 레지스터에 받아들여 놓은 어드레스 및 데이터를 이용하여 메모리 셀 어레이(6)에 기록을 행하고 있다. 따라서 현실적으로 메모리 셀 어레이(6)에 기록이 행하여지기 까지의 동안에, 기록 요구가 있은 어드레스에 대해 판독 요구가 있은 경우는, 이 시점에서는 데이터가 아직도 메모리 셀 어레이(6)에는 기록되지 않고 레지스터 회로(62)에만 존재한다. 이 때문에, 메모리 셀 어레이(6)로부터 판독을 행하여 버리면, 기록 전의 오래된 데이터를 외부에 출력하여 버려서 오동작으로 된다.

그래서 이와 같은 경우에는, 메모리 셀 어레이(6)를 바이패스하여 레지스터 회로(62)로부터 데이터의 출력을 행하도록 한다. 이상과 같은 상황을 검출하기 위해, 내부 어드레스(LC_ADD)와 어드레스 레지스터를 대조하여, 아직 메모리 셀 어레이(6)에 기록되어 있지 않는 어드레스에 대해 판독 요구가 있은 것을 검출하고 있다. 또한, 레지스터 회로(61)는 판독·기록의 구별 없이 히트 신호(HIT)를 생성하고 있지만, 후술하는 바와 같이 바이패스 동작은 판독 요구가 있은 경우에만 작동하기 때문에, 특히 문제는 생기지 않는다.

다음에, 래치 제어 회로(52)는 도 1의 래치 제어 회로(12)와 같은 구성으로서, 래치 제어 신호(LC) 및 입력 감도 제어 신호(IC)의 생성 타이밍이 다르다. 또한, 이들 신호의 타이밍에 관해서는 동작 설명으로 이양한다. 다음에, ATD 회로(53)도 도 1의 ATD 회로(3)와 같은 구성이지만, 어드레스 변화 검출 신호(ATD)에 원숏 펄스를 발생시키는 타이밍을 어드레스 스큐 기간의 경과 후로 하고 있는 점에서 ATD 회로(3)와 다르다. 또한 후술하는 바와 같이, 어드레스 변화 검출 신호(ATD)의 원숏 펄스가 상승한 시점부터 어드레스(Address)에 대한 노멀 Read 또는 레이트라이트가 시작되고, 그 후에 원숏 펄스가 하강된 시점부터 리프레시가 시작된다. 이 때문에, 원숏 펄스의 펄스 폭은 노멀 Read 또는 레이트라이트를 완료시키는데 필요한 시간 이상으로 설정된다.

여기서, 어드레스 스큐 기간의 길이는, 어드레스(Address)의 각 비트 및 칩 실렉트 신호(/CS)의 사이에 존재하는 스큐의 최대치와 일치시키든지, 또는, 여유를 예상하여 이 스큐의 최대치보다도 약간 큰 값으로 설정하여 두도록 하면 좋다. 스큐의 최대치는 반도체 기억 장치가 적용되는 시스템 전체의 특성에 의거하여 미리 시산(試算)하여 두는 것이 가능하다. 따라서 반도체 기억 장치가 적용되는 시스템에 응하여 어드레스 스큐 기간을 가변으로 하든지, 또는 미리 결정된 어드레스 스큐 기간에 맞추어서 반도체 기억 장치가 탑재되는 시스템의 설계를 행하게 된다.

다음에, 레지스터 회로(62) 및 히트 제어 회로(63)는 상술한 레지스터 회로(61)와 함께 레이트라이트 동작을 실현한다. 이 중, 히트 제어 회로(63)는 어드레스 변화 검출 신호(ATD)의 상승에서 히트 신호(HIT)를 받아들이고, 이것을 히트 이네이블 신호(HE)로서 레지스터 회로(62)에 송출한다. 즉, 어드레스 스큐 기간 내에서는 어드레스(Address)의 값이 확정되지 않기 때문에, 히트 제어 회로(63)는어드레스(Address)가 확정된 시점에서 히트 신호(HIT)를 받아들인다. 또한 히트 이네이블 신호(HE)는 판독 동작의 경우에만 사용되지만, 그 제어는 레지스터 회로(62)가 행하고 있고, 히트 제어 회로(63)는 액세스 요구가 기록·판독인지를 불문하고 히트 이네이블 신호(HE)를 생성한다.

다음에, 레지스터 회로(62)는 버스(WRB)상에서 수수되는 데이터와 같은 비트 폭의 데이터 레지스터를 내장하고 있다. 그리고 레지스터 회로(62)는, 제어 신호(LW2)의 하강 에지를 트리거로 하여 버스(I/O), I/O 버퍼(10)을 통하여 외부로부터 버스(WRBX) 상에 공급되는 기록 데이터를 데이터 레지스터에 받아들인다. 즉, 기록 요구가 있은 경우에, 해당 메모리 사이클에서 주어진 기록 데이터을 일단 데이터 레지스터에 받아들여 두고, 다음 기록 요구가 있은 메모리 사이클에서 데이터 레지스터에 받아들여 놓은 기록 데이터를 메모리 셀 어레이(6)에 기록하게 된다.

또한 제어 신호(LW2)가 "H"인 경우, 레지스터 회로(62)는 직전의 기록 요구인 때에 주어진 기록 데이터를 데이터 레지스터로부터 버스(WRB)상에 출력한다. 한편, 제어 신호(LW2)가 "L"인 경우, 레지스터 회로(62)는 히트 이네이블 신호(HE)의 레벨에 응하여 다른 동작을 행한다. 즉, 히트 이네이블 신호(HE)가 미스 히트를 나타내는 "L"이면, 레지스터 회로(62)는 버스(WR13)상의 판독 데이터를 그대로 버스(WRBX)상에 출력한다. 이에 대해, 히트 이네이블 신호(HE)가 히트를 나타내는 "H"이면, 레지스터 회로(62)는 아직 메모리 셀 어레이(6)에 기록되어 있지 않는 기록 데이터를 데이터 레지스터로부터 버스(WRBX)상에 송출한다.

다음에, R/W 제어 회로(54)는 제어 신호(CWO) 외에 제어 신호(LW1, LW2)를생성하는 점에서 도 1의 R/W 제어 회로(11)와 상위하다. 다음에, 로우 제어 회로(55)는 이하의 점에서 도 1의 로우 제어 회로(13)와 상위하다. 반도체 기억 장치를 시작하고 나서 최초로 기록 요구가 주어진 경우에는, 직전의 기록이 존재하지 않는다. 따라서 해당 기록 요구가 있은 메모리 사이클에서는, 기록 어드레스 및 기록 데이터의 받아들임을 행한 것 만으로 그치고, 메모리 셀 어레이(6)에 대한 레이트라이트는 행하지 않는다. 이것을 실현하기 위해, 로우 제어 회로(55)의 내부에 플래그를 마련하고, 칩 실렉트 신호(/CS)가 유효한 상태에서 기록 이네이블 신호(/WE)가 한 번이라도 유효화 되었는지의 여부를 플래그에 기억한다.

그 때문에, 로우 제어 회로(55)는 반도체 기억 장치의 시작시에 플래그를 오프로 초기화 하여 두고, 최초의 기록 요구가 행하여진 시점에서 플래그를 온으로 한다. 또한 로우 제어 회로(55)는 기록 요구가 있은 경우(기록 이네이블 신호(/WE)= "L"이면서 칩 실렉트 신호(/CS)= "L")에는, 플래그가 온으로 되어 있는 경우에만 로우 이네이블 신호(RE)에 원숏 펄스를 발생시킨다. 이로써, 로우 제어 회로(55) 및 칼럼 제어 회로(14)는, 기록에 필요하게 되는 제어 신호(CC), 센스 앰프 이네이블 신호(SE), 칼럼 이네이블 신호(CE), 프리차지 이네이블 신호(PE)를 발생시킨다.

<동작의 설명(노멀 Read)>

다음에, 도 9의 타이밍 차트를 참조하여 본 실시 형태에 의한 반도체 기억 장치의 동작을 설명한다. 또한, 어드레스에 실리는 노이즈에 관해서는 노멀 Read에 관해 설명하는 것이 바람직하기 때문에, 레이트라이트의 동작에 관해서는 후술하기로 한다. 또한 여기서는, 도 9에 도시한 것보다도 이전의 메모리 사이클에서 어드레스("Ax")에 대한 데이터("Qx")의 기록 요구가 있어서, 레지스터 회로(61) 내의 어드레스 레지스터에 어드레스("Ax")가 받아들여지고, 레지스터 회로(62) 내의 데이터 레지스터에 데이터("Qx")가 받아들여져 있는 것을 상정한다. 또한, 칩 실렉트 신호(/CS)는 "L"로 고정되어 있어서 도 8에 도시한 반도체 기억 장치가 선택된 상태에 있는 것으로 한다.

우선, 시각(t31)에서 어드레스(Address)의 값이 "A_n-1"로부터 변화하기 시작한다. 이 시점에서는 제 1 실시 형태와 마찬가지로 입력 감도 제어 신호(IC), 래치 제어 신호(LC)가 모두 "L"인 동시에 제어 신호(LW1)도 "L"이다. 이 때문에, 어드레스(Address)는 어드레스 버퍼(1), 입력 필터(19), 래치(2)를 스루로 통과하여 내부 어드레스(LC_ADD)가 되고, 내부 어드레스(LC_ADD)는 또한 레지스터 회로(61)를 스루로 통과하여 내부 어드레스(L_ADD)로 된다.

그리고 ATD 회로(53)는 내부 어드레스(LC_ADD)의 변화로부터 어드레스(Address)가 변화하기 시작한 것을 검지하게 된다. 단지 시각(t31)으로부터는 어드레스 스큐 기간으로 들어가기 때문에, 범용 SRAM의 경우와 같이 이 시점에서 어드레스(Address)의 값이 확정되어 있다고는 한정하지 않는다. 이 때문에, 시각(t31)에서는 어드레스(Address)를 래치(2)에 받아들이지는 않고, 이 후에 시간(T_SKEW)이 경과하여 어드레스(Address)의 값이 "An"으로 확정된 시점 이후에 어드레스(Address)를 받아들이게 된다. 또한, 도 9에는 도시하지 않았지만 어드레스스큐 기간에서는 출력 이네이블 신호(OE)가 유효화 된다.

그리고 R/W 제어 회로(54)는 메모리 셀로부터의 판독에 대비하여 제어 신호(CWO)를 "H"로 하는 외에, 제어 신호(LW1, LW2)를 어느 것이나 "L"인 채로 한다. 이로써 I/O 버퍼(10)는 버스(WRBX)상의 데이터를 버스(I/O)에 송출하게 된다. 다만 이 시점에서는 아직 어드레스 스큐 기간임으로, 히트 이네이블 신호(HE)도 직전의 메모리 사이클의 그대로 되어 있어서, 버스(WRBX) 상에 데이터(WRB) 상의 데이터가 판독되는 것인지, 데이터 레지스터의 보존 데이터가 판독되는 것인지는 확정되어 있지 않다.

다음에, 어드레스 스큐 기간이 종료되고 시각(t32)이 되면, 어드레스(Address)(따라서 내부 어드레스(LC_ADD))의 값이 "An"으로 확정된다. 이 때, 제어 신호(LW1)는 "L"이기 때문에, 내부 어드레스(LC_ADD)의 값이 그대로 내부 어드레스(L_ADD)로서 출력된다. 또한 내부 어드레스(LC_ADD)의 값 "An"은 어드레스 레지스터에 보존되어 있는 어드레스("Ax")와 일치하지 않기 때문에, 레지스터 회로(61)는 히트 신호(HIT)로서 "L"을 출력한다.

다음에, ATD 회로(53)는 시각(t33)에서 어드레스 변화 검출 신호(ATD)에 정의 원숏 펄스를 발생시키고, 이에 따라 노멀 Read 동작이 시작된다. 그리고 리프레시 제어 회로(4)는 리프레시 어드레스(R_ADD)의 값을 갱신한다. 또한 멀티플렉서(5)는 내부 어드레스(L_ADD)측을 선택하고 이것을 어드레스(M_ADD)로서 로우 디코더(7)에 출력한다. 또한, 히트 제어 회로(63)는 히트 신호(HIT)를 받아들이고 히트 이네이블 신호(HE)로서 "L"을 출력한다. 이로써, 레지스터 회로(62)는버스(WRB)와 버스(WRBX)를 접속하게 되고, 센스 앰프·리셋 회로(9) 내의 센스 앰프에 의한 센스 결과가 I/O 버퍼(10) 및 버스(I/O)를 통하여 외부로 출력 가능한 상태로 된다.

이 후, 어드레스(Address)의 변화가 각 부분에 전파하기 때문에, 래치 제어 회로(52)는 시각(t34)에서 입력 감도 제어 신호(IC)에 정의 원숏 펄스를 발생시킨다. 이로써, 입력 필터(19)가 입력된 어드레스의 감도를 둔하게 한다. 이 때문에, 예를 들면 래치(2)가 어드레스를 받아들이기 직전의 타이밍인 시각(t35)에서 외부로부터의 시스템 노이즈가 어드레스 버퍼(1)의 출력에 실렸다고 하더라도, 래치(2)에는 노이즈가 제거 내지 저감된 어드레스가 공급된다. 따라서 이 후에 래치 제어 회로(52)가 시각(t36)에서 래치 제어 신호(LC)를 상승시켜서 래치(2)가 어드레스를 받아들인 경우에, 노이즈가 실린 잘못된 어드레스를 받아들이는 일은 없어진다.

이 후, 래치 제어 회로(52)는 시각(t37)에서 입력 감도 제어 신호(IC)를 하강시킨다. 다음에, 로우 제어 회로(55)가 로우 이네이블 신호(RE)에 정의 원숏 펄스를 발생시키면, 로우 디코더(7)는 시각(t38)에서 어드레스("An")에 대응한 판독 워드선을 활성화 시킨다. 이 후에 시각(t39)에서 로우 제어 회로(55)가 센스 앰프 이네이블 신호(SE)를 상승시키면, 센스 앰프의 활성화에 의해 칩 내부에서 전원 노이즈가 발생한다. 그러나, 래치(2)는 어드레스를 래치한 상태에 있기 때문에, 노이즈가 실린 어드레스가 래치(2)의 후단의 회로에 전달되어 오동작하는 일은 없다.

다음에, 로우 제어 회로(55)가 제어 신호(CC)에 정의 원숏 펄스를 발생시키면, 칼럼 제어 회로(14)는 칼럼 이네이블 신호(CE)에 정의 원숏 펄스를 발생시킨다. 이로써, 칼럼 디코더(8)는 어드레스("An") 중의 열어드레스에 대응한 칼럼 선택 신호를 활성화 시켜서 대응하는 센스 앰프를 버스(WRB)와 접속한다. 그리고 센스 앰프는 판독 워드선에 접속된 각 메모리 셀의 데이터를 센스·증폭하고, 이 데이터가 버스(WRB), 레지스터 회로(62), 버스(WRBX), I/O 버퍼(10)를 통하여 버스(I/O)로부터 외부로 출력된다. 이 데이터 출력 동작에 수반하여 시각(t40)에서 전원 노이즈가 발생하지만, 이 경우도 시각(t39)과 마찬가지로 노이즈가 실린 어드레스가 래치(2)의 후단에 전파하여 오동작하는 일은 없다.

이 후에 노멀 Read를 종료시키기 위해, 로우 제어 회로(55)는 로우 이네이블 신호(RE)를 하강시켜서 판독 워드선을 시각(t41)에서 비활성화 하고, 뒤이어, 센스 앰프 이네이블 신호(SE)를 하강시켜서 센스 동작을 종료시킨다. 또한 칼럼 제어 회로(14)는 칼럼 이네이블 신호(CE)를 하강시켜서 센스 앰프와 버스(WRB)의 사이를 분리한다. 뒤이어, 로우 제어 회로(55)는 프리차지 이네이블 신호(PE)에 원숏 펄스를 생성하여 비트선을 프리차지 한다.

다음에, 시각(t42)에서 ATD 회로(53)가 어드레스 변화 검출 신호(ATD)를 하강시키면, 노멀 Read에 부수된 리프레시가 제 1 실시 형태와 마찬가지 동작에 의해 행하여진다. 이 때문에, 시각(t43)에서 리프레시 워드선이 활성화되는 동시에, 로우 제어 회로(55)가 시각(t44)에서 센스 앰프 이네이블 신호(SE)에 정의 원숏 펄스를 생성하면, 센스 앰프가 활성화 되고 리프레시가 시작되는데 수반하여 전원 노이즈가 발생한다. 그러나, 이 시점에서도 래치(2)는 어드레스를 래치한 상태에 있기 때문에, 노이즈가 실린 어드레스가 래치(2)의 후단에 전파하여 오동작하는 일은 없다.

이 후, 리프레시 중에 시각(t45)이 되면, 노멀 Read가 행하여진 메모리 사이클이 종료되고 이에 계속된 새로운 메모리 사이클으로 이행하고, 리프레시 동작은 이 새로운 메모리 사이클의 어드레스 스큐 기간 종료까지 완료한다. 그리고 시각(t46)에서 리프레시 워드선이 비활성화 되고, 시각(t47)에서 래치 제어 신호(LC)가 하강된다. 또한, 어드레스(Address)가 미확정인 동안은, 어드레스 변화 검출 신호(ATD)가 상승하여 노멀 Read 또는 레이트라이트가 시작되는 일은 없고, 내부 어드레스(L_ADD)도 직전의 메모리 사이클의 값이 보존되기 때문에, 리프레시가 다음 메모리 사이클의 어드레스 스큐 기간 종료까지 늘어나더라도 문제는 없다.

<동작의 설명(레이트라이트)>

레이트라이트의 동작은 대체로 노멀 Read의 경우와 같기 때문에, 여기서는 노멀 Read와의 상위점을 중심으로 개설한다. 또한, 이하에서는 기록 대상의 워드선을 「기록 워드선」이라고 부른다. 우선, 반도체 기억 장치의 시작 후에 있어서의 최초의 기록에서는, 메모리 셀 어레이(6)에는 기록되지 않고, 외부로부터 주어진 기록 어드레스 및 기록 데이터가 각각 어드레스 레지스터, 데이터 레지스터에 받아들여진다.

다음에, 2회째 이후의 기록 요구가 있은 경우의 동작은 다음과 같이 된다. 우선, 어드레스 스큐 기간 내에 기록 이네이블 신호(/WE)에 부의 펄스가 입력된다. R/W 제어 회로(54)는 기록 이네이블 신호(/WE)의 하강을 받고, 제어 신호(CWO)를 "L"로 하는 동시에 제어 신호(LW1, LW2)를 함께 "H"로 한다. 이 결과 I/O 버퍼(10)는 버스(I/O)상의 기록 데이터를 버스(WRBX)상에 송출한다. 단지 이 시점에서 기록 데이터가 확정되어 있다고는 한정하지 않는다. 한편, 레지스터 회로(61)는 어드레스 레지스터에 보존하고 있는 어드레스("Ax")를 내부 어드레스(L_ADD)로서 출력하고, 레지스터 회로(62)는 데이터 레지스터에서 보존하고 있는 데이터("Qx")를 버스(WRB)상에 출력한다.

그리고 어드레스 스큐 기간이 경과하여 어드레스가 확정된 시점에서 기록/판독의 어느 것인지도 확정된다. 이 때, 기록 어드레스 및 기록 데이터는 직전에 기록 요구가 있던 메모리 사이클 중에서 이미 확정되어 있다, 이 때문에, 입력 필터(19)의 작용에 의해 어드레스를 래치하는 일정 시간 전부터 어드레스에 대한 감도를 둔하게 한 후에, 기록 동작이 시작된다.

이 때문에, 노멀 Read의 경우와 마찬가지로 하여 센스 앰프가 선택되고, 어드레스("Ax")로 지정된 메모리 셀에 대해 데이터("Qx")의 기록이 시작된다. 그리고 메모리 셀 어레이(6)에 대한 기록이 종료되면, 노멀 Read의 경우와 마찬가지로 하여, 로우 이네이블 신호(RE), 기록 워드선, 센스 앰프이네이블 신호(SE), 칼럼 이네이블 신호(CE), 칼럼 선택 신호가 비활성화 되는 외에, 다음 액세스에 대비하여 비트선이 프리차지 된다.

다음에, 레이트라이트에 계속하여 리프레시가 행하여지고, 이 리프레시 중에 기록 이네이블 신호(/WE)가 상승되기까지, 어드레스("An")에 대한 기록 데이터(여기서는 데이터("Qn")라고 한다)가 확정되고, 버스(I/O), I/O 버퍼(10)를 통하여 버스(WRBX) 상에 송출된다. 다만, 이 때 버스(WRBX)는 버스(WRB)에 접속되어 있지 않고, 데이터("Qn")는 메모리 셀 어레이(6)로의 기록에는 관계되지 않는다. 그리고 R/W 제어 회로(54)는 기록 이네이블 신호(/WE)의 상승을 받고 제어 신호(LW1, LW2)를 함께 하강시킨다.

이 제어 신호(LW1)의 하강을 받고, 레지스터 회로(61)는 내부 어드레스(LC_ADD)의 값 "An"을 어드레스 레지스터에 받아들이고, 레지스터 회로(62)는 제어 신호(LW2)의 하강을 받고, 버스(WRBX) 상의 데이터("Qn")를 데이터 레지스터에 받아들인다. 이들 어드레스("An") 및 데이터("Qn")는, 다음 기록 요구가 행하여진 시점의 메모리 사이클에서 레이트라이트에 사용된다. 이상과 같이, 레이트라이트의 경우에는 노멀 Read와 같이 데이터 출력 동작이 없기 때문에, 그것에 의한 전원 노이즈가 발생하는 일도 없다. 따라서 어드레스에 실리는 노이즈에 관해서는 노멀 Read의 경우에 관해 고려하면 좋다.

<동작의 설명(기타)>

다음에 바이패스 동작에 관해 개설한다. 예를 들면, 연속하는 메모리 사이클에서 어드레스("An")에 대한 기록과 판독이 행하여지는 것을 상정한다. 이 경우, 기록 요구가 있은 메모리 사이클에서, 어드레스("An")에 대해 주어진 기록 데이터("Qn")는 아직도 메모리 셀 어레이(6)에 반영되어 있지 않다. 그리고 판독의 메모리 사이클에서 어드레스 스큐 기간이 경과하여 어드레스(Address)의 값이 "An"으로 확정되면, 이 시점에서 어드레스 레지스터는 어드레스(Address)(내부 어드레스 LCADD)와 같은 "An"를 보존하고 있다.

따라서 레지스터 회로(61)는 히트 신호(HIT)로서 "H"를 출력한다. 이 후, 입력 감도 제어 신호(IC)가 하강되면, 히트 제어 회로(63)는 히트 신호(HIT)를 받아들이고 히트 이네이블 신호(HE)에 "H"를 출력한다. 이 때, R/W 제어 회로(54)는 제어 신호(LW2)에 "L"을 출력하고 있기 때문에, 레지스터 회로(62)는 데이터 레지스터에서 보존하고 있는 데이터("Qn")를 버스(WRBX)상에 출력하고, 이것이 I/O 버퍼(10)을 통하여 외부로 출력된다.

이상의 설명으로부터 알 수 있는 바와 같이, 바이패스 동작의 경우도 노이즈 대책의 관점에서는 상술한 노멀 Read의 경우와 마찬가지의 고려를 하여 두면 좋다.

다음에, 노멀 Read 또는 레이트라이트에 수반하는 리프레시를 행하지 않는 경우는, 제 1 실시 형태에서 설명한 바와 같아서, 예를 들면 도 9의 시각(t44)에서 전원 노이즈가 발생하지 않게 된다. 따라서 어드레스에 실리는 노이즈에 관해서는 리프레시를 수반하는 경우를 고려하여 두면 좋다. 다음에, 셀프 리프레시가 행하여지는 경우는, 제 1 실시 형태와 마찬가지로 래치 제어 신호(LC)에 원숏 펄스를 발생하지 않기 때문에, 잘못된 어드레스를 래치하는 일도 일어날 수 없다.

다음에, 상술한 설명에서는, 기록 또는 판독에 수반하여 리프레시를 1회만 행하고 있지만, 1메모리 사이클이 좀 더 길게 설정되어 있는 것이라면, 1메모리 사이클에 수습되는 범위 내에서 복수 회의 리프레시를 행할 수가 있다. 따라서 이 경우에는 래치 제어 신호(LC)의 하강 타이밍을 1메모리 사이클 중의 최후의 리프레시 후로 하면 좋다. 다음에, 기록 이네이블 신호(/WE)에 더하여 기록 데이터를 어드레스 스큐 기간 내에 확정시키는 사양으로 함으로써, 기록 요구가 있은 메모리 사이클 내에 있어서 레이트라이트가 아니라 노멀 Write를 행하는 것이 가능하게 된다.이 경우는 레이트라이트 대신에 노멀 Write로 될 뿐이고, 노이즈 대책의 관점에서는 상기와 마찬가지로 노멀 Read의 경우에 관해 고려하여 두면 좋다.

다음에, 본 실시 형태에서도 제 1 실시 형태와 마찬가지로 페이지 모드나 버스트 모드를 적용할 수 있다. 여기서, 본 실시 형태에서는 리프레시에 선행하여 노멀 Read 또는 레이트라이트를 행하고 있다. 이 때문에 노멀 Read를 행하는 경우, 메모리 셀 어레이(6)로부터 복수의 데이터을 동시에 판독한 후는 메모리 셀 어레이(6)에 대해 액세스가 행하여지지 않고 비어 있게 된다. 따라서 이들 복수의 데이터를 외부로 순차적으로 출력하여 가는 동작과 노멀 Read에 부수되는 리프레시 동작을 병행하여 행할 수 있다. 이렇기 때문에, 리프레시 중의 센스 앰프 활성화 타이밍 또는 노멀 Read에서 판독된 복수의 데이터 중의 최종 데이터 출력 타이밍 중, 어느 쪽이나 느린 쪽의 타이밍에 맞추어서 래치 제어 신호(LC)를 하강시키게 된다.

또한, 본 실시 형태에 있어서, 도 9에서는 시각(t37)에서 입력 감도 제어 신호(IC)를 하강시키고 있지만, 래치(2)에 의해 어드레스가 받아들여지는 시각(t36) 이후라면 시각(t37)보다도 전이라도 좋다.

또한 상술한 각 실시 형태에서는 MSRAM을 중심으로 설명하여 왔지만, 본 발명은 이에 한정되는 것이 아니라, 범용 DRAM, 범용 SRAM, 의사 SRAM 등을 포함하는 여하한 반도체 기억 장치에 적용하여도 좋고, 또한 RAM에 한하지 않고 ROM(판독 전용 메모리)이라도 좋다.

또한 상술한 각 실시 형태에 의한 반도체 기억 장치는, 예를 들면 도 1에 도시한 회로 전체가 단일 칩상에 실장되어 있는 형태라도 좋은 것은 물론이지만, 회로 전체가 몇개의 기능 블록으로 분할되어 있고 각 기능 블록이 다른 칩에 실장되어 있는 형태라도 좋다. 후자의 예로서는, 각종의 제어 신호나 어드레스 신호를 발생시키는 제어 부분(예를 들면, 메모리 셀 어레이(6)을 제외한 회로의 일부 또는 전부로 이루어진 회로로서, 입력 필터(19) 및 래치(2)와, 노이즈 발생원이 되는 센스 앰프·리셋 회로(9) 또는 I/O 버퍼(10)를 적어도 포함하는 회로)과 메모리 셀 부분이 다른 칩(컨트롤 칩과 메모리 칩)에 탑재된 혼재 IC(집적 회로)가 생각된다. 즉, 메모리 칩의 외부에 마련한 컨트롤 칩으로부터 각종의 제어 신호를 메모리 칩에 공급하는 구성도 본 발명의 범주에 속한다.

칩의 내부에 있어서의 센스 앰프 활성화 동작이나 데이터 출력 동작에 의한 전원 노이즈, 또는 칩 외부로부터의 시스템 노이즈가 발생한 경우에도, 노이즈가 실린 잘못된 어드레스를 받아들여 버려서 오동작하는 일이 없는 반도체 기억 장치를 실현한다. 본 발명은, 1메모리 사이클 내에서 리프레시와 기록 또는 판독을 연속하여 행하는 것이 가능한 반도체 기억 장치에 적용한 경우에 특히 유용하다.

Claims

제 1의 어드레스 신호에 응답하여 동작하는 소정의 회로에 상기 제 1의 어드레스 신호를 공급하는 제어 회로로서,

제 2의 어드레스 신호를 소정 기간 래치하여, 상기 제 1의 어드레스 신호를 상기 소정의 회로에 출력하는 래치 회로와,

상기 래치 회로가 상기 제 2의 어드레스 신호를 래치하는 타이밍을 포함하는 기간에 있어서, 입력 어드레스 신호에 대한 감도를 내린 신호를 상기 제 2의 어드레스 신호로서 상기 래치 회로에 출력하는 필터 회로를 구비하는 것을 특징으로 하는 제어 회로.
제 1항에 있어서,

상기 필터 회로는, 상기 입력 어드레스 신호가 확정된 때 이후의 소정의 타이밍으로부터, 적어도 상기 래치 회로가 상기 제 2의 어드레스 신호를 래치하는 타이밍까지의 기간에, 상기 입력 어드레스 신호에 대한 감도를 내리는 것을 특징으로 하는 제어 회로.
제 1항에 있어서,

상기 필터 회로는, 상기 입력 어드레스 신호에 대한 감도를 내리기 시작하는 타이밍과 상기 래치 회로에 공급되는 상기 제 2의 어드레스 신호에 노이즈가 실리는 타이밍이 겹쳐졌다고 한 때에, 상기 래치 회로가 상기 제 2의 어드레스 신호를 래치하는 타이밍을 기준으로 하여, 상기 노이즈가 실린 입력 어드레스 신호가, 감도를 내린 상태에서 상기 래치 회로에 의해 잘못된 어드레스 신호로서 인식되지 않는 레벨까지 되돌아오는데 필요한 시간만큼 적어도 전부터, 상기 입력 어드레스 신호에 대한 감도를 내리기 시작하는 것을 특징으로 하는 제어 회로.
제 1항에 있어서,

메모리 셀에 기억되어 있는 데이터의 센스를 행하는 센스 회로를 구비하고,

상기 필터 회로는, 상기 센스 회로를 활성화시키는 타이밍보다도 전에, 상기 입력 어드레스 신호에 대한 감도를 내리기 시작하는 것을 특징으로 하는 제어 회로.
제 1항에 있어서,

상기 필터 회로는,

기생 용량과의 작용에 의해 상기 입력 어드레스 신호의 파형을 둔하게 하여 상기 래치회로에 출력하는 저항 소자와,

상기 입력 어드레스 신호에 대한 감도를 내리는 기간에서는, 상기 입력 어드레스 신호를 상기 저항 소자를 통하여 상기 래치 회로에 출력하고, 해당 기간 이외에서는 상기 저항 소자를 통하지 않고 상기 입력 어드레스 신호를 상기 래치 회로에 출력하는 스위치 회로를 구비한 것을 특징으로 하는 제어 회로.
제 1항에 있어서,

상기 필터 회로는, 상기 입력 어드레스 신호의 레벨이 변화하는 양태에 응하여 임계치를 변화시키는 히스테리시스 특성을 구비한 회로인 것을 특징으로 하는 제어 회로.
제 1항에 있어서,

상기 필터 회로는, 상기 입력 어드레스 신호의 변화가 상기 래치 회로의 후단에 위치하는 상기 소정의 회로에 전달된 후에, 상기 입력 어드레스 신호에 대한 감도를 내리는 것을 특징으로 하는 제어 회로.
제 1의 어드레스 신호에 응답하여 동작하는 소정의 회로에 상기 제 1의 어드레스 신호를 공급하는 제어 회로로서,

입력 어드레스 신호를 소정 기간 래치하여, 상기 제 1의 어드레스 신호를 상기 소정의 회로에 출력하는 래치 회로와,

상기 입력 어드레스 신호에 실리는 노이즈의 영향이 해소되는 타이밍에서 상기 입력 어드레스 신호를 상기 래치 회로에 래치시키는 타이밍 설정 회로를 구비하는 것을 특징으로 하는 제어 회로.
제 8항에 있어서,

메모리 셀에 기억되어 있는 데이터를 센스하는 센스 회로를 구비하고,

상기 타이밍 설정 회로는, 상기 센스 회로를 활성화 시킴에 의해 생기는 노이즈의 영향이 없는 타이밍에서, 상기 입력 어드레스 신호를 상기 래치 회로에 래치시키는 것을 특징으로 하는 제어 회로.
제 1의 어드레스 신호에 응답하여 동작하는 소정의 회로에 상기 제 1의 어드레스 신호를 공급하는 제어 회로로서,

입력 어드레스 신호를 소정 기간 래치하여, 상기 제 1의 어드레스 신호를 상기 소정의 회로에 출력하는 래치 회로와,

칩 내부에서 노이즈가 발생할 가능성이 있는 타이밍보다도 후에 상기 래치 회로의 래치 상태를 해제시키는 타이밍 설정 회로를 구비하는 것을 특징으로 하는 제어 회로.
제 10항에 있어서,

입력되는 판독 요구에 응답하여 메모리 셀로부터 판독된 데이터를 출력하는 출력 회로를 구비하고,

상기 타이밍 설정 회로는, 상기 출력 회로에 의한 출력 동작이 종료되고 나서, 상기 래치 회로의 래치 상태를 해제하는 것을 특징으로 하는 제어 회로.
제 11항에 있어서,

상기 출력 회로는, 상기 판독 요구에 응답하여 데이터가 연속적으로 출력되도록 제어하고,

상기 타이밍 설정 회로는, 연속적으로 출력되는 데이터중 최후의 데이터의 출력 동작이 종료되고 나서, 상기 래치 회로의 래치 상태를 해제하는 것을 특징으로 하는 제어 회로.
제 10항에 있어서,

메모리 셀에 기억되어 있는 데이터의 센스를 행하는 센스 회로를 구비하고,

상기 타이밍 설정 회로는, 상기 센스 회로를 활성화시키는 타이밍보다도 후에, 상기 래치 회로의 래치 상태를 해제하는 것을 특징으로 하는 제어 회로.
제 13항에 있어서,

상기 메모리 셀의 리프레시는 소정 회수 연속하여 행하여지고,

상기 타이밍 설정 회로는, 연속하여 행하여지는 소정 회수의 리프레시 중, 최후의 리프레시에 있어서 상기 센스 회로를 활성화시키는 타이밍보다도 후에, 상기 래치 회로의 래치 상태를 해제하는 것을 특징으로 하는 제어 회로.
제 1항, 제 8항, 제 10항 중 어느 한 항에 있어서,

상기 제 1의 어드레스 신호에 응답하여 어드레스 변화 검출 신호를 생성하는 검출 회로와,

해당 어드레스 변화 검출 신호에 응답하여, 상기 래치 회로의 래치 타이밍을 지시하기 위한 래치 신호를 생성하는 래치 신호 생성 회로를 구비하는 것을 특징으로 하는 제어 회로.
제 15항에 있어서,

상기 검출 회로는, 상기 제 1의 어드레스 신호, 또는 상기 제 1의 어드레스 신호를 사용하여 메모리 셀에 액세스할 때에 유효화되는 활성화 신호에 응답하여 상기 어드레스 변화 검출 신호를 생성하는 것을 특징으로 하는 제어 회로.
제 1항, 제 8항, 제 10항 중 어느 한 항에 있어서,

리프레시가 행하여지는 메모리 사이클에서는, 상기 리프레시와 메모리 셀에 대한 판독 또는 기록을 1메모리 사이클의 기간 내에 행하도록 제어하는 회로를 구비한 것을 특징으로 하는 제어 회로.
제 1항 내지 제 14항 중 어느 한 항에 기재된 제어 회로와,

메모리 셀을 적어도 구비하고, 상기 제어 회로 내의 상기 래치 회로로부터 출력되는 상기 제 1의 어드레스 신호에 응답하여 동작하는 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제 18항에 있어서,

상기 제어 회로는,

상기 제 1의 어드레스 신호에 응답하여 어드레스 변화 검출 신호를 생성하는 검출 회로와,

해당 어드레스 변화 검출 신호에 응답하여, 상기 래치 회로의 래치 타이밍을 지시하는 래치 신호를 생성하는 래치 신호 생성 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제 19항에 있어서,

상기 검출 회로는, 상기 제 1의 어드레스 신호, 또는, 상기 제 1의 어드레스 신호를 사용하여 메모리 셀에 액세스할 때에 유효화 되는 활성화 신호에 응답하여 상기 어드레스 변화 검출 신호를 생성하는 것을 특징으로 하는 반도체 기억 장치.
제 18항에 있어서,

상기 제어 회로는, 리프레시가 행하여지는 메모리 사이클에서는, 상기 리프레시와 메모리 셀에 대한 판독 또는 기록을 1메모리 사이클의 기간 내에 행하도록 제어하는 회로를 구비하는 것을 특징으로 하는 반도체 기억 장치.