CN115295041A - 一种plm-14t抗辐照sram存储单元电路 - Google Patents

Abstract

本发明涉及一种PLM‑14T抗辐照SRAM存储单元电路。一种PLM‑14T抗辐照SRAM存储单元电路包括十个NMOS晶体管N1～N10和四个PMOS晶体管P1～P4；P1和P2以及P3和P4交叉耦合，N1和N2对应着P1和P2作为下拉管，N3和N4对应着P3和P4作为下拉管，N5和N6构成调节存储节点的反馈回路；主存储节点Q与QB通过N7与N8分别与位线BL和BLB相连，冗余存储节点S1与S0通过N9与N10别与位线BL和BLB相连。本发明的存储节点采用双下拉回路来起到反馈调节作用，增强了电路存储节点的抗翻转能力。同时该电路使用四个传输晶体管进行读写，提高了单元的数据写入速度以及写噪声容限。

Description

一种PLM-14T抗辐照SRAM存储单元电路

技术领域

本发明涉及静态随机存储器技术领域，特别涉及一种可以提高存储单元读写速度和提高单元抗单粒子翻转的能力的单元电路结构，即PLM-14T抗辐照SRAM存储单元电路。

背景技术

当辐射粒子通过金属氧化物半导体(MOS)器件时，其入射路径会产生大量的电子-空穴对，从而损失能量。由于电场和浓度梯度的影响，辐射诱导的载流子漂移和扩散，最终被反向偏置结的耗尽区收集，产生瞬态脉冲，SRAM受到单粒子效应(Single EventEffects，SET)的影响而产生单粒子翻转(Single Event Upset，SEU)的概率越来越高。单粒子翻转(SEUs)是一种主要的可靠性故障机制，可通过临时改变存储值导致电子系统故障。当带电粒子击中集成电路的敏感节点时，沿其路径的感应电荷可以通过漂移过程有效地收集和积累。一旦积聚的电荷产生的瞬时电压脉冲超过电路的开关阈值，这个敏感节点中的存储值就会改变。在当下，在电子系统中SRAM电路承担着大量的数据交换和数据存储的任务，整个电子系统的正常运转和操作离不开SRAM的支持，它起着至关重要的作用。所以为了降低电子系统受辐射效应的影响，甚至是消除这种影响，SRAM的抗辐照加固成为关键。

发明内容

基于此，有必要针对因抗SEU而造成存储单元信息发生改变所带来的问题，对传统SRAM作出改进，本发明提供一种PLM-14T抗辐照SRAM存储单元电路。

为实现上述目的，本发明采用了以下技术方案：

一种PLM-14T抗辐照SRAM存储单元电路，其包括：

PMOS晶体管P1，P1的栅极与P2的漏极电连接，P1的漏极与N1的漏极电连接；

PMOS晶体管P2，P2的栅极与P1的漏极电连接，P2的漏极与P1的栅极电连接；

PMOS晶体管P3，P3的栅极与P4的漏极电连接，P3的漏极与P4的栅极电连接；

PMOS晶体管P4，P4的栅极与P3的漏极电连接，P4的漏极与P3的栅极电连接；

NMOS晶体管N1，N1的漏极与P1的漏极电连接，N1的栅极与P3的漏极电连接；

NMOS晶体管N2，N2的漏极与P2的漏极电连接，N2的栅极与P4的漏极电连接，N2的源极与N1的源极电连接；

NMOS晶体管N3，N3的漏极与P4的栅极、P3的漏极电连接，N3的栅极与P3的栅极、P4的漏极电连接；

NMOS晶体管N4，N4的漏极与P3的栅极、P4的漏极电连接，N4的栅极与N3的漏极电连接，N4的源极与N3的源极电连接；

NMOS晶体管N5，N5的漏极与P3的栅极、P4的漏极电连接，N5的栅极与P2的漏极、N2的漏极电连接；

NMOS晶体管N6，N6的漏极与P4的栅极、P3的漏极电连接，N6的栅极与P1的漏极、N1的漏极电连接，N6的源极与N5的源极电连接；

NMOS晶体管N7，N7的漏极与N1的漏极电连接，N7的栅极与字线WL电连接，N7的源极与位线BL电连接；

NMOS晶体管N8，N8的漏极与N2的漏极电连接，N8的源极与位线BLB电连接，N8的栅极与字线WL电连接；

NMOS晶体管N9，N9的漏极与P4的漏极电连接，N9的栅极与字线WL电连接，N9的源极与位线BL电连接；

NMOS晶体管N10，N10的漏极与P3的漏极电连接，N10的源极与位线BLB电连接，N10的栅极与字线WL电连接；

晶体管P1～P4的源极与VDD电连接，晶体管N1～N6的源极接地，存储节点Q与QB通过N7、N8分别与位线BL和BLB相连，存储节点S1与S0通过N9、N10分别与位线BL和BLB相连；晶体管N5和N6构成调节存储节点的反馈回路。

进一步的，所述晶体管N1～N10和P1～P4的栅长为65nm，晶体管N1～N4的栅宽为280nm，晶体管N5和N6的栅宽为420nm，晶体管N7～N10和P1～P4的栅宽为140nm。

进一步的，所述存储节点Q与QB为主存储节点，所述存储节点S1与S0为冗余存储节点。

在其中一个实施例中，所述抗辐照SRAM存储单元处于保持阶段时，位线BL和BLB预充到高电平，字线WL为低电平，电路内部保持初始的状态。

在其中一个实施例中，所述抗辐照SRAM存储单元处于读数据阶段时，位线BL和BLB预充到高电平，字线WL为高电平，晶体管N7～N10打开。

进一步的，若所述抗辐照SRAM存储单元存储的数据为‘0’，则“Q＝S1＝0、QB＝S0＝1”；位线BL通过放电路径1：晶体管N9与N5、放电路径2：晶体管N7与N1、放电路径3：晶体管N9与N4向地放电，令位线BL和BLB产生电压差，通过灵敏放大器读出数据。

进一步的，若所述抗辐照SRAM存储单元存储的数据为‘1’，则“Q＝S0＝1、QB＝S1＝0”；位线BLB通过放电路径1：晶体管N8与N2、放电路径2：晶体管N10与N6、放电路径3：晶体管N10与N3向地放电，令位线BLB和BL产生电压差，通过灵敏放大器读出数据。

在其中一个实施例中，所述抗辐照SRAM存储单元处于写入数据阶段时，字线WL为高电平。

进一步的，若位线BL为高电平，位线BLB为低电平，则通过晶体管N7和N9分别向存储节点Q点与S1点写‘1’；若位线BL为低电平，位线BLB为高电平，则通过晶体管N8和N10分别向存储节点QB点与S1点写‘1’。

本发明提供的技术方案，具有如下有益效果：

本发明通过设置双下拉回路的存储节点起反馈调节作用，增强了存储节点的抗翻转能力。同时存储单元使用四个传输晶体管进行读写，当在写入数据的过程中，位线通过传输晶体管N7、N8、N9、N10同时向内部节点Q、S1与QB、S0写入数据，使得存储节点更容易被写入数据，提高了单元的数据写入速度以及写噪声容限，为在辐射环境下工作的存储提供了良好的性能、面积、功率和可靠性之间的平衡。

附图说明

图1为本发明提供的现有技术中DICE电路的结构示意图；

图2为本发明提供的现有技术中QUATRO 10T电路的结构示意图；

图3为本发明提供的现有技术中RHD-12T电路的结构示意图；

图4为本发明提供的现有技术中S4P8N电路的结构示意图；

图5为本发明提供的现有技术中RHPD-12T电路的结构示意图；

图6为本发明的一种PLM-14T抗辐照SRAM存储单元电路的结构示意图；

图7为基于图6的2000次蒙特卡洛仿真中失败次数对比图；

图8为基于图6的正常读写下的电路波形仿真图；

图9为基于图6的PLM-14T抗辐照SRAM存储单元电路在不同时刻，不同节点受到双指数电流源脉冲注入的瞬态波形仿真图；

图10为基于图6的PLM-14T抗辐照SRAM存储单元电路与图1～5的单元电路的HSNM、RSNM、WSNM对比图；

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了提高单元抵抗SEU的能力，现有技术中主要包括以下几种方案：如图1所示是一种抗单粒子翻转的DICE 12T电路。它拥有4个存储节点以及4个传输管。当每个单存储节点上发生SEU时，该节点终究都会被剩余节点所恢复。但是，当其中任意两个存储节点发生SEU时，该电路节点的存储信息将会发生翻转且无法自我恢复，从而导致错误数据发生。

如图2所示是一种Soft Error Tolerant 10T SRAM BitCell(QUATRO 10T)电路。它相比于传统六管单元结构有更好的抗SEU的能力，但是该单元的写能力较差，并且其保持噪声容限(Hold Static Noise Margin,HSNM)与读静态噪声容限(Read Static NoiseMargin,RSNM)较差。

如图3所示是一种RHD-12T电路，该电路可抵抗四个节点和部分双节点翻转，但是它有着功耗比较大，临界电荷(The Critical Charge)不高的不足。

如图4所示是一种S4P8N电路，该电路在DICE电路基础上进行了改进，使其在抗辐照方面的能力得到了提高，但是其版图面积、读延迟以及静态噪声容限(Static NoiseMargin,SNM)都有着较大的不足。

如图5所示是一种Radiation Hardened By Polar Design(RHPD-12T)电路，该电路在抵抗单节点翻转基础上还可以抵抗部分双节点翻转，但其以较低的HSNM与RSNM为代价。

本实施例针对上述现有的存储单元因抗SEU而造成存储单元写速度下降以及功耗大的问题，提供一种PLM-14T抗辐照SRAM存储单元电路。本实施例对存储节点采用了双下拉回路起反馈调节作用，增强了存储单元的存储节点的抗翻转能力，同时该电路使用四个传输晶体管进行读写，提高了单元的数据写入速度以及写噪声容限。

如图6所示，PLM-14T抗辐照SRAM存储单元电路包括十个NMOS晶体管和四个PMOS晶体管；十个NMOS晶体管依次记为N1～N10，四个PMOS晶体管依次记为P1～P4；PMOS晶体管P1和P2以及P3和P4交叉耦合，且它们都作为上拉管，NMOS晶体管N1和N2对应着P1和P2作为下拉管，同理NMOS晶体管N3和N4对应着P3和P4作为下拉管；NMOS晶体管N5和N6构成调节存储节点的反馈回路；两个主存储节点Q与QB通过两个NMOS晶体管N7与N8分别与位线BL和BLB相连，两个冗余存储节点S1与S0通过两个NMOS晶体管N9与N10别与位线BL和BLB相连；其中：四个NMOS晶体管N7、N8、N9、N10由字线WL控制。

所有MOS晶体管的栅长均为65nm，其中NMOS晶体管N1～N4的栅宽均为280nm，NMOS晶体管N5和N6的栅宽为420nm，剩下所有晶体管栅宽均为140nm。

位线BL与传输管N7与N9的源极电连接；位线BLB与晶体管N8与N10的源极电连接；字线WL与传输晶体管N7、N8、N9、N10的栅极电连接；传输晶体管N7的漏极与NMOS晶体管N1的漏极电连接；传输晶体管N8的漏极与NMOS晶体管N2的漏极电连接；传输晶体管N9的漏极与PMOS晶体管P4的漏极电连接；传输晶体管N10的漏极与PMOS晶体管P3的漏极电连接；VDD与PMOS晶体管P1、P2、P3、P4的源极电连接；NMOS晶体管N1～N6的源极接地。

晶体管之间的具体连接方式如下：

PMOS晶体管P1的漏极与NMOS晶体管N1的漏极、NMOS晶体管N7的漏极电连接，并且PMOS晶体管P1的栅极与PMOS晶体管P2的漏极、NMOS晶体管N8的漏极电连接。

PMOS晶体管P2的漏极与NMOS晶体管N2的漏极、NMOS晶体管N8的漏极电连接，并且PMOS晶体管P2的栅极与PMOS晶体管P1的漏极、NMOS晶体管N7的漏极电连接。

PMOS晶体管P3的漏极与NMOS晶体管N3的漏极电连接、NMOS晶体管N6的漏极电连接、NMOS晶体管N10的漏极电连接，并且PMOS晶体管P3的栅极与NMOS晶体管N5的漏极、NMOS晶体管N4的漏极电连接、与NMOS晶体管N9的漏极电连接。

PMOS晶体管P4的漏极与NMOS晶体管N4的漏极电连接、NMOS晶体管N5的漏极电连接、NMOS晶体管N9的漏极电连接，并且PMOS晶体管P4的栅极与NMOS晶体管N6的漏极、NMOS晶体管N3的漏极电连接、与NMOS晶体管N10的漏极电连接。

NMOS晶体管N1的漏极与PMOS晶体管P1的漏极、NMOS晶体管N7的漏极电连接，并且NMOS晶体管N1的栅极与PMOS晶体管P3的漏极、NMOS晶体管N3的漏极电连接。

NMOS晶体管N2的漏极与PMOS晶体管P2的漏极、NMOS晶体管N8的漏极电连接，并且NMOS晶体管N2的栅极与PMOS晶体管P4的漏极、NMOS晶体管N4的漏极电连接。

NMOS晶体管N3的漏极与PMOS晶体管P4的栅极、PMOS晶体管P3的漏极、NMOS晶体管N6的漏极电连接，并且NMOS晶体管N3的栅极与PMOS晶体管P3的栅极、PMOS晶体管P4的漏极、NMOS晶体管N5的漏极、NMOS晶体管N4的漏极电连接。

NMOS晶体管N4的漏极与PMOS晶体管P3的栅极、PMOS晶体管P4的漏极、NMOS晶体管N5的漏极电连接，并且NMOS晶体管N4的栅极与PMOS晶体管P4的栅极、PMOS晶体管P3的漏极、NMOS晶体管N3的漏极、NMOS晶体管N6的漏极电连接。

NMOS晶体管N5的漏极与NMOS晶体管N9的漏极、PMOS晶体管P3的栅极、PMOS晶体管P4的漏极电连接，并且NMOS晶体管N5的栅极与PMOS晶体管P2的漏极、NMOS晶体管N2的漏极、NMOS晶体管N8的漏极电连接。

NMOS晶体管N6的漏极与NMOS晶体管N10的漏极、PMOS晶体管P4的栅极、PMOS晶体管P3的漏极电连接，并且NMOS晶体管N6的栅极与PMOS晶体管P1的漏极、NMOS晶体管N1的漏极、NMOS晶体管N7的漏极电连接。

本实施例所提供的PLM-14T抗辐照SRAM存储单元电路的原理如下：在保持阶段，位线BL和BLB都预充到高电平，字线WL为低电平，电路内部保持初始的状态，电路不工作。

当在读数据阶段，位线BL和BLB都预充到高电平，字线WL为高电平，传输晶体管N7～N10打开；如果该单元电路存储的数据为‘0’，则“Q＝S1＝0、QB＝S0＝1”；那么BL通过放电路径1：晶体管N9与N5、放电路径2：晶体管N7与N1、放电路径3：晶体管N9与N4向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；如果该单元电路存储的数据为‘1’，则“Q＝S0＝1、QB＝S1＝0”那么BLB通过放电路径1：晶体管N8与N2、放电路径2：晶体管N10与N6、放电路径3：晶体管N10与N3向地放电，使得产生位线电压差，然后通过灵敏放大器读出数据。

在写入数据阶段，字线WL为高电平，如果BL为高电平，BLB为低电平，那么通过传输晶体管N7和N9分别向存储节点Q点与S1点写‘1’；如果BL为低电平，BLB为高电平，那么通过传输晶体管N8和N10分别向存储节点QB点与S1点写‘1’。当在写入的过程中，因为通过传输晶体管N7与N9和N8与N10同时向内部节点Q\S0与QB\S1写入数据，使得存储节点更容易被写入数据，写能力被大大加强，同时，由于写入速度的大提高从而使电路的功耗降低。

当只考虑电路结构对抗辐照性能的提升时，如果电路的存储节点受到粒子轰击，由于电路存储节点S0和S1各由两条下拉网络调节，且与上拉管相比，下拉管的尺寸是比较大的，所以当空间粒子轰击敏感节点S0和S1时，能够有效减缓在节点产生“0-1”的电压脉冲，同时S0和S1节点数据的稳定保证了内部节点Q和QB可以在发生翻转后恢复至初始状态，从而使得电路抗SEU的能力得到了提高。同时，在单节点翻转恢复上，四个存储节点都可以实现节点恢复。双节点恢复上，Q-S0、QB-S0、S1-S0都可实现节点恢复的功能。在后续版图绘制中，可把Q和QB两存储节点放置距离远一些，这样也可有效缓解这两个存储节点的抗翻转能力。

对本实施例的PLM-14T抗辐照SRAM存储单元电路进行仿真验证，设置一个平均的电流值，仿真温度为27度，PMOS晶体管P1、P2、P3、P4的源极接入1.2V工作电压，在此条件下进行仿真，本实施例的PLM-14T抗辐照SRAM存储单元电路和图1～5中现有SRAM存储单元进行在相同时刻主存储节点受到双指数电流源脉冲注入后恢复其初试状态2000次蒙特卡洛仿真实验，得到对比结果如7所示，本实施例所提供的PLM-14T抗辐照SRAM存储单元电路的失败次数为0。通过仿真实验得到的字线WL、位线BL和BLB、存储节点Q、QB、S0、S1时序波形情况如图8所示。本实施例的PLM-14T抗辐照SRAM存储单元电路和图1～5中现有SRAM存储单元进行在不同时刻，不同节点受到双指数电流源脉冲注入的瞬态仿真实验，存储节点Q、QB、S0、S1的瞬态波形仿真结果如图9所示。与图1～5中现有SRAM存储单元进行HSNM、RSNM、WSNM对比，对比结果如图10所示，具有较高的WSNM。

将图1～5中的现有技术SRAM单元电路和本实施例PLM-14T抗辐照SRAM存储单元电路进行单元面积、读延迟、写延迟和功耗对比仿真验证得到仿真对照表，如下表所示，从仿真对照表可得知，读延迟、写延迟和功耗有所改善，牺牲较小单元面积的情况下大幅度提高单元的写速度，并且降低了单元的功耗。

仿真对照表

单元	面积(μm<sup>2</sup>)	读延迟(ps)	写延迟(ps)	功耗(μW)
					DICE	7.65	40.74	22.15	3.52
Quatro	6.7	80.32	34.14	9.14
					RHD-12T	8.52	50.97	25.13	5.9
S4P8N	10.65	52.03	26.79	3.58
					RHPD-12T	7.98	32.79	13.39	3.49
PLM-14T	9.25	24.17	27.81	3.91

将图1～5中的现有技术SRAM单元电路和本实施例PLM-14T抗辐照SRAM存储单元电路进行临界电荷对比仿真验证得到临界电荷对比表，如下表所示，从临界电荷对比表可得知，本实施例所提供的PLM-14T抗辐照SRAM存储单元电路临界电荷数值较高。

临界电荷对照表

电路名称	临界电荷(fC)
		Quatro	9.96
RHD-12T	33.05
		PLM-14T	34.53
RHPD-12T	42.01
		DICE	>50
S4P8N	>50

由此可见，根据仿真结果表明，本实施例所提供的PLM-14T抗辐照SRAM存储单元电路中的敏感节点可以从单粒子效应引起的软错误中自动恢复其正确的状态，在延迟、面积和功耗方面进行权衡可有效提高它的稳定性，在辐射环境下工作的存储提供了良好的性能、面积、功率和可靠性之间的平衡。

将PLM-14T抗辐照SRAM存储单元电路生成单元symbol，方便本领域技术人员快速使用，只需参照产品说明书进行线路连接即可，方便在市场中推广与应用。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种PLM-14T抗辐照SRAM存储单元电路，其特征在于，其包括：

十个NMOS晶体管N1～N10和四个PMOS晶体管P1～P4；晶体管P1～P4的源极与VDD电连接，晶体管N1～N6的源极接地，晶体管P1和P2以及P3和P4交叉耦合；晶体管N1的漏极与P1的漏极、P2的栅极、N6的栅极、N7的漏极电连接，N1的栅极与P3的漏极、P4的栅极、N3的漏极、N4的栅极、N6的漏极、N10的漏极电连接；晶体管N2的漏极与P1的栅极、P2的漏极、N5的栅极、N8的漏极电连接，N2的栅极与P3的栅极、P4的漏极、N3的栅极、N4的漏极、N5的漏极、N9的漏极电连接；

位线BL与N7、N9的源极电连接；位线BLB与N8、N10的源极电连接；字线WL与N7、N8、N9、N10的栅极电连接；存储节点Q与QB通过N7、N8分别与位线BL和BLB相连，存储节点S1与S0通过N9、N10分别与位线BL和BLB相连；晶体管N5和N6构成调节存储节点的反馈回路。

2.根据权利要求1所述的PLM-14T抗辐照SRAM存储单元电路，其特征在于，所述晶体管N1～N10和P1～P4的栅长为65nm，晶体管N1～N4的栅宽为280nm，晶体管N5和N6的栅宽为420nm，晶体管N7～N10和P1～P4的栅宽为140nm。

3.根据权利要求1所述的PLM-14T抗辐照SRAM存储单元电路，其特征在于，所述存储节点Q与QB为主存储节点，所述存储节点S1与S0为冗余存储节点。

4.根据权利要求1所述的PLM-14T抗辐照SRAM存储单元电路，其特征在于，所述晶体管N7～N10为传输晶体管，且由字线WL控制。

5.根据权利要求4所述的PLM-14T抗辐照SRAM存储单元电路，其特征在于，所述抗辐照SRAM存储单元处于保持阶段时，位线BL和BLB预充到高电平，字线WL为低电平，电路内部保持初始的状态。

6.根据权利要求4所述的PLM-14T抗辐照SRAM存储单元电路，其特征在于，所述抗辐照SRAM存储单元处于读数据阶段时，位线BL和BLB预充到高电平，字线WL为高电平，晶体管N7～N10打开。

7.根据权利要求6所述的PLM-14T抗辐照SRAM存储单元电路，其特征在于，若所述抗辐照SRAM存储单元存储的数据为‘0’，则“Q＝S1＝0、QB＝S0＝1”；位线BL通过放电路径1：晶体管N9与N5、放电路径2：晶体管N7与N1、放电路径3：晶体管N9与N4向地放电，令位线BL和BLB产生电压差，通过灵敏放大器读出数据。

8.根据权利要求6所述的PLM-14T抗辐照SRAM存储单元电路，其特征在于，若所述抗辐照SRAM存储单元存储的数据为‘1’，则“Q＝S0＝1、QB＝S1＝0”；位线BLB通过放电路径1：晶体管N8与N2、放电路径2：晶体管N10与N6、放电路径3：晶体管N10与N3向地放电，令位线BLB和BL产生电压差，通过灵敏放大器读出数据。

9.根据权利要求4所述的PLM-14T抗辐照SRAM存储单元电路，其特征在于，所述抗辐照SRAM存储单元处于写入数据阶段时，字线WL为高电平。

10.根据权利要求9所述的PLM-14T抗辐照SRAM存储单元电路，其特征在于，所若位线BL为高电平，位线BLB为低电平，则通过晶体管N7和N9分别向存储节点Q点与S1点写‘1’；若位线BL为低电平，位线BLB为高电平，则通过晶体管N8和N10分别向存储节点QB点与S1点写‘1’。

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