JP5743535B2 - 半導体装置 - Google Patents
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Description
以下、図面を参照しながら本実施の形態の半導体装置の構成および製造方法について詳細に説明する。図1は、本実施の形態の半導体装置の構成を示す要部断面図である。図2〜図4は、本実施の形態の半導体装置のヒューズ素子の構成を示す平面図又は断面図である。図3は、例えば、図2のB−B断面に、図4は、例えば、図2のC−C断面に対応する。図5は、本実施の形態の半導体装置のヒューズ素子が接続される回路を示す回路図である。
まず、図1〜図5を参照しながら、本実施の形態の半導体装置の特徴的な構成について説明する。
次いで、図1〜図13を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。図6〜図13は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
例えばp型の単結晶シリコンからなる半導体基板1をエッチングすることにより溝を形成し、溝の内部に絶縁膜として例えば酸化シリコン膜を埋め込むことにより素子分離領域2を形成する。この素子分離領域2により、nチャネル型MISFETQnが形成される活性領域およびpチャネル型MISFETQpが形成される活性領域が区画される。
次いで、nチャネル型MISFETQnおよびpチャネル型MISFETQpの上方に多層配線を形成する。以下、この多層配線のうち、第1層配線M1〜第4層配線M4の形成工程について説明する。
次いで、第5層配線M5およびヒューズ素子Fを形成した後、層間絶縁膜TH6を介して最上層配線となる第6層配線(Al配線)M6を形成し、その上部を保護膜(12、13、16)で覆った後、その一部を露出させ、パッド領域(Alパッド、パッド、ボンディングパッド、開口部)Pdを形成する。その工程を図6〜図11を参照しながら詳細に説明する。なお、図6〜図11は、図1のヒューズ素子およびパッド領域近傍の部分拡大部に対応する。
次いで、ヒューズ素子Fにプログラミングを行う。即ち、例えば、プローブテストの結果や、半導体装置の仕様(周波数や対応電圧)に対応して、どのヒューズ素子Fを切断するかを決定し、該当のヒューズ素子Fを切断する。どのヒューズ素子Fを切断するかの情報を、テスト情報という。このテスト情報に基づき、前述の溶断回路(93、図5)から切断すべきヒューズに過電流を流し、ヒューズ素子Fのプログラム領域(切断可能領域)Fpを切断(非導通状態)とする。前述したように、このプログラム工程においては、上記トランジスタ(スイッチング素子)Tsをオフ(OFF)状態とする。
上記プローブテスト工程後においては、半導体基板(ウエハ)1を切断(ダイシング)して複数の半導体チップCHPに分離(個片化)する。なお、ダイシングの前に、半導体基板(ウエハ)1の裏面研削を行い、半導体基板1を薄膜化してもよい。図14に、ダイシング後の半導体チップの一例を示す。図示するように、略矩形の形状に切断された半導体チップCHPは、例えば、CPU(Central Processing Unit;中央演算処理装置)領域50、メモリ領域60、アナログ回路領域70やトリミング領域80などを有する。図15は、図14のトリミング領域の構成を示す平面図である。図15に示すように、トリミング領域80は、テスト情報回路TCや複数のヒューズ素子(ヒューズ回路)Fを有する。
次いで、上記半導体装置の回路動作について説明する。上記半導体装置は、例えば、PC(Personal computer)や携帯電話などの各種電子機器に組み込まれる。
図18に示す判定回路において、ヒューズ素子Fの一端(ノードn1)は、接地電位(GND)に接続される。また、ヒューズ素子Fの他端(ノードn2)は、抵抗素子Reおよびnチャネル型MISFETTnを介して電源電位(VDD)に接続される。ヒューズ素子Fと抵抗素子Reとの接続ノードが出力部OUTとなる。
図19に示す判定回路において、ヒューズ素子Fの一端(ノードn1)は、接地電位(GND)に接続される。また、ヒューズ素子Fの他端(ノードn2)は、pチャネル型MISFETTp1、Tp2およびnチャネル型MISFETTn3、Tn4を介して電源電位(VDD)と接続される。pチャネル型MISFETTp2とnチャネル型MISFETTn3の接続ノードを出力ノードNoutとする。
上記実施の形態1においては、ヒューズ素子Fの上部の絶縁膜を全て除去し、ヒューズ素子Fを露出させたが、ヒューズ素子F上に絶縁膜を残存させてもよい。
まず、図22に示す本実施の形態においては、ヒューズ素子(TiN/Ti/Al/TiN/Tiが下側から順に積層された積層導電性膜)F上に層間絶縁膜TH6が膜厚Y分だけ残存している。言い換えれば、ヒューズ素子F上の層間絶縁膜TH5の膜厚は、第5層配線M5上の層間絶縁膜TH5の膜厚より小さい。係る構成以外の構成は、実施の形態1と同様であるため、その詳細な説明を省略する。
次いで、図22〜図27を参照しながら、本実施の形態の半導体装置の製造工程を説明するとともに、当該半導体装置の構成をより明確にする。図23〜図27は、本実施の形態の半導体装置の製造工程を示す要部断面図である。
図22に示す複数の配線(M1〜M4)のうち第4層配線M4を形成した後の工程について以下に説明する。第4層配線M4形成後、第5層配線M5、ヒューズ素子Fおよび第6層配線(Al配線)M6を形成し、その上部を保護膜(12、13、16)で覆った後、その一部を露出させ、パッド領域(Alパッド、パッド、ボンディングパッド、開口部)Pdを形成する。その工程を図23〜図27を参照しながら詳細に説明する。なお、図23〜図27は、図22のヒューズ素子およびパッド領域近傍の部分拡大部に対応する。
上記実施の形態1および2においては、ヒューズ素子Fの切断を溶断回路93を用いて行ったが、レーザー照射によりヒューズ素子Fの切断を行ってもよい。
実施の形態1および2で説明した、ウエハテスト工程の後、ヒューズ素子Fにプログラミングを行う。即ち、例えば、プローブテストの結果や、半導体装置の仕様(周波数や対応電圧)に対応して、どのヒューズ素子Fを切断するかを決定し、該当のヒューズ素子Fを切断する。どのヒューズ素子Fを切断するかの情報を、テスト情報という。このテスト情報に基づき、切断すべきヒューズにレーザーを照射し、ヒューズ素子Fのプログラム領域(切断可能領域)Fpを切断(非導通状態)とする。なお、本実施の形態においては、テスト情報を、実施の形態1、2のように半導体チップCHP内に保持しておく必要はない(図14参照)。
次いで、上記半導体装置の回路動作について説明する。上記半導体装置は、例えば、PC(Personal computer)や携帯電話などの各種電子機器に組み込まれる。
図18に示す判定回路において、ヒューズ素子Fの一端(ノードn1)は、接地電位(GND)に接続される。また、ヒューズ素子Fの他端(ノードn2)は、抵抗素子Reおよびnチャネル型MISFETTnを介して電源電位(VDD)に接続される。ヒューズ素子Fと抵抗素子Reとの接続ノードが出力部OUTとなる。
2 素子分離領域
3n ソース、ドレイン領域
3p ソース、ドレイン領域
5a バリア膜
5b Al膜
5c バリア膜
6a バリア膜
6b Al膜
6c バリア膜
12 酸化シリコン膜
13 窒化シリコン膜
16 感光性ポリイミド膜
50 CPU領域
60 メモリ領域
70 アナログ回路領域
80 トリミング領域
91 トランジスタ
93 溶断回路
95 判定回路
97 抵抗素子
AR 反射防止膜
BU1 バッファ
BU2 バッファ
BU3 バッファ
BU4 バッファ
CHP 半導体チップ
D1 第1遅延回路
D2 第2遅延回路
F ヒューズ素子
FOUT 出力部
Fp プログラム領域
G ゲート電極
GND 接地電位
INV1〜INV6 インバータ
M1 第1層配線
M2 第2層配線
M3 第3層配線
M4 第4層配線
M5 第5層配線
M6 第6層配線
MR 封止樹脂
Nout 出力ノード
OA1 開口部
OA2 開口部
OUT 出力部
P1〜P6 プラグ
Pd パッド領域
Qn nチャネル型MISFET
Qp pチャネル型MISFET
R フォトレジスト膜
Re 抵抗素子
S 信号
SB 半田ボール
SF 信号
T1 初期設定期間
T2 通常動作期間
TC テスト情報回路
TE 端子
TH1〜TH6 層間絶縁膜
Tn nチャネル型MISFET
Tn3 nチャネル型MISFET
Tn4 nチャネル型MISFET
Tn7 nチャネル型MISFET
Tn8 nチャネル型MISFET
Tn9 nチャネル型MISFET
Tp1 pチャネル型MISFET
Tp2 pチャネル型MISFET
Tp5 pチャネル型MISFET
Tp6 pチャネル型MISFET
Tr 読み出し期間
Ts nチャネル型MISFET
VDD 電源電位
W ワイヤ
WB 配線基板
Y 膜厚
n1〜n3 ノード
z 変質領域
Claims (14)
- 半導体基板の上方に形成された半導体素子と、
前記半導体素子の上方に形成された第1絶縁膜と、
前記第1絶縁膜上に形成されたアルミニウム(Al)を含有する第1導電性膜よりなるヒューズ素子と、
前記第1絶縁膜上に形成され、前記第1導電性膜よりなる第1配線と、
前記第1配線上に形成された第2絶縁膜と、を有し、
前記ヒューズ素子のプログラム領域は、前記第2絶縁膜に設けられた第1開口部で露出し、
前記ヒューズ素子は、前記プログラム領域の一端である第1端と、前記プログラム領域の他端である第2端とを有し、
前記第1端は、接地電位と接続され、
前記第2端は、前記接地電位とスイッチング素子を介して接続され、
前記ヒューズ素子の前記プログラム領域が、切断および未切断状態のいずれかであるかの読み出しは、前記スイッチング素子がオフ状態で行われ、
前記第2端は、前記読み出しの期間に、電源電位に接続されることを特徴とする半導体装置。 - 前記プログラム領域は、切断状態であることを特徴とする請求項1記載の半導体装置。
- 前記プログラム領域は、未切断状態であることを特徴とする請求項1記載の半導体装置。
- 前記第2絶縁膜の上方に形成された第2導電性膜よりなる第2配線と、
前記第2配線上に形成された第3絶縁膜と、を有し、
前記第1開口部は、前記第2絶縁膜および前記第3絶縁膜の積層膜にも設けられ、
前記ヒューズ素子のプログラム領域は、前記積層膜に設けられた前記第1開口部から露出していることを特徴とする請求項1記載の半導体装置。 - 前記第3絶縁膜は、前記第2配線のパッド領域を露出する第2開口部を有し、
前記パッド領域には、導電性部材が接続されることを特徴とする請求項4記載の半導体装置。 - 前記第1開口部と前記第2開口部とは同時に形成されたものであることを特徴とする請求項5記載の半導体装置。
- 前記第3絶縁膜および前記導電性部材の上部は、封止樹脂で覆われていることを特徴とする請求項5記載の半導体装置。
- 前記ヒューズ素子は、前記スイッチング素子がオフ状態で、切断されることを特徴とする請求項1記載の半導体装置。
- 前記半導体装置は、
前記ヒューズ素子の前記プログラム領域を切断するプログラム期間と、
前記ヒューズ素子の前記プログラム領域が、切断状態および未切断状態のいずれかであるかを判定する前記読み出しの期間と、を有し、
前記プログラム期間および前記読み出しの期間以外の期間に、前記スイッチング素子がオン状態の期間を有することを特徴とする請求項1記載の半導体装置。 - 前記半導体装置は、その動作において、
初期設定期間と、前記初期設定期間後の動作期間とを有し、
前記読み出しの期間は、前記初期設定期間に含まれることを特徴とする請求項9記載の半導体装置。 - 前記ヒューズ素子であって、
前記プログラム領域が未切断状態の第1のヒューズ素子と、
前記プログラム領域が切断状態の第2のヒューズ素子と、を有し、
前記第1のヒューズ素子の前記プログラム領域の一端は、接地電位に接続され、
前記第1のヒューズ素子の前記プログラム領域の他端は、前記接地電位と第1スイッチング素子を介して接続され、
前記第2のヒューズ素子の前記プログラム領域の一端は、接地電位に接続され、
前記第2のヒューズ素子の前記プログラム領域の他端は、前記接地電位と第2スイッチング素子を介して接続され、
前記半導体装置の前記第1のヒューズ素子および前記第2のヒューズ素子のプログラム情報の前記読み出しの期間において、
前記第1スイッチング素子および第2スイッチング素子はオフ状態であることを特徴とする請求項1記載の半導体装置。 - 前記ヒューズ素子は、電気溶断により切断されることを特徴とする請求項1記載の半導体装置。
- 前記ヒューズ素子は、レーザー照射により切断されることを特徴とする請求項1記載の半導体装置。
- 前記スイッチング素子は、MISFETにより構成されることを特徴とする請求項1記載の半導体装置。
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