JP2011091475A - Ｃｍｏｓ出力回路 - Google Patents

Abstract

【課題】電源電圧の立ち上げ時に、出力を確実Ｌｏｗレベルに保持できるＣＭＯＳ出力回路を提供する。
【解決手段】ゲートが電源線１３に接続されたＮＭＯＳトランジスタＮＴ１と、ゲートが基準電位線１４に接続されたＰＭＯＳトランジスタＰＴ１との直列回路１２と、直列回路１２の一端が接続された第１接続ノードＮ１と電源線１３との間に接続された第１抵抗Ｒ１と、直列回路１２の他端と基準電位線１４との間に接続され、ゲートに電源線１３と基準電位線１４との間に接続されたＣＭＯＳ回路１１の出力信号Ｖｉｎが入力されるＮＭＯＳトランジスタＮＴ２と、第２接続ノードＮ２と基準電位１３線との間に接続された第２抵抗Ｒ２と、電源線１３と第２接続ノードＮ２との間に接続され、ゲートが第１接続ノードＮ１に接続されたＰＭＯＳトランジスタＰＴ２と、を具備する。
【選択図】 図１

Description

本発明は、ＣＭＯＳ出力回路に関する。

ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとからなるインバータなどを有するＣＭＯＳ回路では、電源立ち上げ時に電源電圧が所定値に達するまでの間、その論理値がＬｏｗレベルなのかＨｉｇｈレベルなのか決定できず、出力が不安定になる期間がある。

従来、ＣＭＯＳ回路の後段に接続される回路の誤動作を防止するために、電源電圧が所定値以下では出力が固定されたレベルとなる機能を有するＣＭＯＳ出力回路が知られている（例えば、特許文献１参照。）。

このＣＭＯＳ出力回路では、複数段のＣＭＯＳインバータと、最終段のＣＭＯＳインバータの出力がゲートに与えられ、ドレインが開放されたＮチャネルＭＯＳトランジスタとを有し、複数段ＣＭＯＳインバータの奇数段目のＰチャネルＭＯＳトランジスタと電源との間に、ＰチャネルＭＯＳトランジスタのゲートとドレインとを短絡して構成されたダイオードｎ個を順方向に直列接続し、電源電圧を下げることにより、電源電圧が所定値に達するまでの期間は、常にＨｉｇｈレベルを出力している。

然しながら、このＣＭＯＳ出力回路では、ＣＭＯＳ回路の出力が確定する電源電圧はＰチャネルＭＯＳトランジスタのしきい値とＮチャネルＭＯＳトランジスタのしきい値に依存し、そのしきい値は環境の温度や、製造工程のばらつきの影響を受けるため、電源電圧の所定値をＣＭＯＳ回路の出力が確定する電源電圧より大きめに見込まなければならないという問題がある。

その結果、ダイオードの接続段数が必要以上に多くなり、出力電圧のダイナミックレンジが低下することに加え、回路面積の増大につながるという問題がある。

また、電源電圧を分圧する抵抗分圧回路を有し、分圧回路の出力電圧を基準にして、電源の立ち上げ時または立ち下げ時に電源電圧が所定値以下の期間、出力電圧がＬｏｗレベルとなるように出力回路の入力電圧を制御する制御回路が知られている（例えば、特許文献２参照。）。

然しながら、この回路では、Ｌｏｗレベルを保持するしきい値は、トランジスタのしきい値に対する分圧回路の分圧比の逆数倍に拡大される。そのため、トランジスタのしきい値がばらつくと、Ｌｏｗレベルを保持するしきい値のばらつき幅も同じ比率でトランジスタのしきい値のばらつき幅より拡大されるので、分圧回路の分圧比を小さくしておく必要があり、出力電圧のダイナミックレンジが低下するという問題がある。

特開平５−３４２９号公報 特開２００９−１６５１０１号公報

本発明は、電源電圧の立ち上げ時に、出力を確実Ｌｏｗレベルに保持できるＣＭＯＳ出力回路を提供する。

本発明の一態様のＣＭＯＳ出力回路は、ゲートが電源線に接続されたＮチャネル第１絶縁ゲート電界効果トランジスタと、ゲートが基準電位線に接続されたＰチャネル第１絶縁ゲート電界効果トランジスタとの直列回路と、前記直列回路の一端が接続された第１接続ノードと前記電源線との間に接続された第１抵抗と、前記直列回路の他端と前記基準電位線との間に接続され、ゲートに前記電源線と前記基準電位線との間に接続されたＣＭＯＳ回路の出力信号が入力されるＮチャネル第２絶縁ゲート電界効果トランジスタと、第２接続ノードと前記基準電位線との間に接続された第２抵抗と、前記電源線と前記第２接続ノードとの間に接続され、ゲートが前記第１接続ノードに接続されたＰチャネル第２絶縁ゲート電界効果トランジスタと、を具備することを特徴としている。

本発明によれば、電源電圧の立ち上げ時に、出力を確実にＬｏｗレベルに保持できるＣＭＯＳ出力回路が得られる。

本発明の実施例１に係るＣＭＯＳ出力回路を示す回路図。 本発明の実施例１に係るＣＭＯＳ出力回路の動作を示すタイミングチャート。 本発明の実施例１に係るＣＭＯＳ出力回路の動作特性を説明するための図。 本発明の実施例１に係る比較例のＣＭＯＳ出力回路を示す回路図。 本発明の実施例１に係る比較例のＣＭＯＳ出力回路の動作を示すタイミングチャート。 本発明の実施例１に係る比較例のＣＭＯＳ出力回路の動作特性を説明するための図。 本発明の実施例１に係るＣＭＯＳ出力回路の別の要部を示す回路図。 本発明の実施例２に係るＣＭＯＳ出力回路の要部を示す回路図。 本発明の実施例２に係るＣＭＯＳ出力回路の動作特性を説明するための図。 本発明の実施例２に係るＣＭＯＳ出力回路の別の要部を示す回路図。

以下、本発明の実施例について図面を参照しながら説明する。

本実施例に係るＣＭＯＳ出力回路について図１乃至図３を用いて説明する。図１は本実施例のＣＭＯＳ出力回路を示す回路図、図２はその動作を示すタイミングチャート、図３はその動作特性を説明するための図である。

図１に示すように、本実施例のＣＭＯＳ出力回路１０では、電源電圧ＶＤＤがＣＭＯＳ回路１１の出力電圧Ｖｉｎが安定する電源電圧ＶＤＤ１以上であるか否かを判定するためのしきい値を決定するしきい値設定回路（直列回路）１２を有している。

しきい値設定回路１２は、ゲートが電源線１３に接続されたＮチャネル第１絶縁ゲート電界効果トランジスタＮＴ１（以後、単にＮＭＯＳトランジスタＮＴ１という）と、ゲートが基準電位線１４に接続されたＰチャネル第１絶縁ゲート電界効果トランジスタＰＴ１とが直列接続された回路である。

しきい値設定回路１２の一端は、第１接続ノードＮ１に接続され、第１接続ノードＮ１と電源線１３との間には、第１抵抗Ｒ１が接続されている。

しきい値設定回路１２の他端と基準電位線１４との間には、ゲートにＣＭＯＳ回路１１の出力電圧Ｖｉｎが入力されるＮチャネル第２絶縁ゲート電界効果トランジスタＮＴ２（以後、単にＮＭＯＳトランジスタＮＴ２という）が接続されている。

電源線１３と第２接続ノードＮ２との間には、ゲートが第１接続ノードＮ１に接続されたＰチャネル第２絶縁ゲート電界効果トランジスタＰＴ２（以後、単にＰＭＯＳトランジスタＰＴ２という）が接続されている。第２接続ノードＮ２と基準電位線１４との間には、第２抵抗Ｒ２が接続されている。

ＣＭＯＳ回路１１は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるインバータを基本とし、ＣＭＯＳロジックで構成される論理回路である。ＣＭＯＳ回路には、電源立ち上げ時に電源電圧ＶＤＤが所定値ＶＤＤ１に達するまでの間、その論理値がＬｏｗレベルなのかＨｉｇｈレベルなのか決定できず、出力が不安定になる期間がある。

ＮＭＯＳトランジスタＮＴ１は、第１抵抗Ｒ１を介してゲートとドレインが接続されたダイオードとして機能する。ＰＭＯＳトランジスタＰＴ１は、ＮＭＯＳトランジスタＮＴ２を介してゲートとドレインが接続されたダイオードとして機能する。ＮＭＯＳトランジスタＮＴ１、ＰＭＯＳトランジスタＰＴ１は、電源線１３と基準電位線１４との間に順方向に直列接続されている。

従って、しきい値設定回路１２は、電源電圧ＶＤＤがＮＭＯＳトランジスタＮＴ１のしきい値Ｖｔｈｎ１とＰＭＯＳトランジスタＰＴ１のしきい値Ｖｔｈｐ１の絶対値の和より小さいときはオフ（非導通）状態にあり、その和より大きいときはオン（導通）状態にある。

しきい値設定回路１２がオンするためのしきい値ＶＤｔｈ１は、次式で表わされる。
ＶＤｔｈ１＝Ｖｔｈｎ１＋｜Ｖｔｈｐ１｜ （１）
このＣＭＯＳ出力回路は、電源線１３に供給される電源電圧ＶＤＤが立ち上がり、ＮＭＯＳトランジスタＮＴ１のしきい値Ｖｔｈｎ１とＰＭＯＳトランジスタのしきい値Ｖｔｈｐ１の絶対値との和（ＶＤｔｈ１）に達するまでの期間は、第２接続ノードＮ２からＬｏｗレベルの信号を出力し、達した後の期間は、第２接続ノードＮ２からＣＭＯＳ回路１１の出力信号Ｖｉｎの論理値に応じた信号Ｖｏｕｔを出力するように構成されている。

次に、ＣＭＯＳ出力回路１０の動作について説明する。図２はＣＭＯＳ出力回路１０の動作のシミュレーション結果を示すタイミングチャートである。

シミュレーションは、ＣＭＯＳ出力回路１１の出力電圧Ｖｉｎが予めＬｏｗレベル（ＧＮＤ）に固定されている場合と、Ｈｉｇｈレベル（ＶＤＤ）に固定されている場合について別々におこなった。図２において、実線は出力電圧ＶｉｎがＬｏｗレベルの場合を示し、破線は出力電圧ＶｉｎがＨｉｇｈレベルの場合を示している。

説明に当たって、ＰＭＯＳトランジスタＰＴ１とＮＭＯＳトランジスタＮＴ２の接続ノードを第３接続ノードＮ３と称し、ＮＭＯＳトランジスタＮＴ１とＰＭＯＳトランジスタＰＴ１の接続ノードを第４接続ノードＮ４と称する。

図２に示すように、電源電圧ＶＤＤは、時間０から一定のスロープで立ち上がり、１００μｓで一定の電圧、例えば５Ｖで安定するものとする。

始に、出力電圧Ｖｉｎが、予めＬｏｗレベルに固定されている場合について説明する。この場合、ＮＭＯＳトランジスタＮＴ２は常時オフ状態にある。

第１接続ノードの電圧ＶＮ１は、ＮＭＯＳトランジスタＮＴ２は常時オフ状態のため、電源電圧ＶＤＤに追随し、電源電圧ＶＤＤと同じ電圧を示す。

第２接続ノードの電圧ＶＮ２、即ち出力電圧Ｖｏｕｔは、電圧ＶＮ１が電源電圧ＶＤＤと等しく、ＰＭＯＳトランジスタＰＴ２は常時オフ状態のため、０Ｖを示す。

第４接続ノードの電圧ＶＮ４は、始めはＮＭＯＳトランジスタＮＴ１がオフのため０Ｖを示す。時間ｔ１で電源電圧ＶＤＤがＶｔｈｎ１を越えると、ＮＭＯＳトランジスタＮＴ１がオン状態になるので、電源電圧ＶＤＤに追随し、電源電圧ＶＤＤからしきい値Ｖｔｈｎ１だけ低い電圧を示す。

第３接続ノードの電圧ＶＮ３は、始めはＮＭＯＳトランジスタＮＴ１、ＰＭＯＳトランジスタＰＴ１、ＮＭＯＳトランジスタＮＴ２がともにオフのため０Ｖを示す。時間ｔ１でＮＭＯＳトランジスタＮＴ１がオンになると、電圧ＶＮ４の影響を受けて徐々に上昇する。

時間ｔ２で、電源電圧ＶＤＤがＶＤｔｈ１になると、ＰＭＯＳトランジスタＰＴ１がオン状態になるので、電源電圧ＶＤＤに追随し、電源電圧ＶＤＤからしきい値ＶＤｔｈ１だけ低い電圧を示す。

次に、出力電圧Ｖｉｎが、予めＨｉｇｈレベルに固定されている場合について説明する。この場合、ＮＭＯＳトランジスタＮＴ２は常時オン状態にある。

第３接続ノードの電圧ＶＮ３は、常時ＮＭＯＳトランジスタＮＴ２がオン状態のため、常時に０Ｖを示している。

第１接続ノードの電圧ＶＮ１は、時間ｔ２でしきい値設定回路１２がオン状態になるので、電源電圧ＶＤＤから第１抵抗Ｒ１の電圧降下分だけ低下する。

第２接続ノードの電圧ＶＮ２、即ち出力電圧Ｖｏｕｔは、電圧ＶＮ１が時間ｔ３でＰＭＯＳトランジスタＰＴ２のしきい値を越えるので、ＰＭＯＳトランジスタＰＴ２がオン状態になり、電源電圧に追随し、電源電圧ＶＤＤと同じ電圧を示す。

第４接続ノードの電圧ＶＮ４は、時間ｔ２でしきい値設定回路１２がオン状態になるので、ＰＭＯＳトランジスタＰＴ１のしきい値Ｖｔｈｐ１を示す。

これにより、電源電圧ＶＤＤがしきい値ＶＤｔｈ１になるまでの期間は、ＣＭＯＳ出力回路１１の出力電圧ＶｉｎがＬｏｗレベルかＨｉｇｈレベルかにかかわらず、出力電圧Ｖｏｕｔを確実にＬｏｗレベルに維持することができる。

電源電圧ＶＤＤがしきい値ＶＤｔｈ１を超えると、ＣＭＯＳ出力回路１１の出力電圧Ｖｉｎの論理値が確定し、出力電圧ＶｉｎがＬｏｗレベルかＨｉｇｈレベルかに応じて、ＬｏｗレベルまたはＨｉｇｈレベルの出力電圧Ｖｏｕｔが出力される。

図３は、ＣＭＯＳ出力回路１０の出力特性を示す図である。ＣＭＯＳ回路１１の論理値が確定する電源電圧ＶＤＤ１は、ＣＭＯＳ回路１１を構成するＰＭＯＳトランジスタのしきい値およびＮＭＯＳトランジスタのしきい値の変動に応じてばらつく。

ＣＭＯＳ回路１１の論理値が確定する電源電圧ＶＤＤ１の最大値がＶＨ、最小値がＶＬであるとすると、電源電圧ＶＤＤ１のばらつき幅はΔＶ１＝ＶＨ−ＶＬとなる。

しきい値設定回路１２が導通するしきい値ＶＤｔｈ１は、ＮＭＯＳトランジスタＮＴ１のしきい値Ｖｔｈｎ１と、ＰＭＯＳトランジスタＰＴ１のしきい値｜Ｖｔｈｐ１｜の変動に応じてばらつくことは同様である。

しきい値設定回路１２が導通するしきい値ＶＤｔｈ１の最大値がＶＨ２、最小値がＶＬ２であるとすると、しきい値ＶＤｔｈ１のばらつき幅はΔＶ２＝ＶＨ２−ＶＬ２となる。

ＣＭＯＳ回路１１を構成するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタと、しきい値設定回路１２を構成するＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ１とは、通常同じ工程で形成される。

その結果、両者のしきい値は同じ変動要因を受けるので、電源電圧ＶＤＤ１としきい値ＶＤｔｈ１との間に、正の相関が生じる。例えば、電源電圧ＶＤＤ１がＶＨ１のとき、しきい値ＶＤｔｈ１がＶＨ２になる。電源電圧ＶＤＤ１がＶＬ１のとき、しきい値ＶＤｔｈ１がＶＬ２になる。ばらつき幅ΔＶ１とばらつき幅ΔＶ２とは、略等しくなる。

このことは、電源電圧ＶＤＤがしきい値ＶＤｔｈ１に達したとき、ＣＭＯＳ回路１１の出力Ｖｉｎは不安定ではないものと考えられる。換言すれば、ＶＤＤ１≦ＶＤｔｈ１の関係にあり、ＣＭＯＳ回路１１の論理値が既に確定していることを示している。

図４乃至図６は比較例のＣＭＯＳ出力回路を示す図で、図４はその回路図、図５はその動作を示すタイミングチャート、図６はその出力特性を示す図である。ここで、比較例とは、しきい値設定回路に抵抗分圧回路を有するＣＭＯＳ出力回路のことである。

図４に示すように、ＣＭＯＳ出力回路３０では、しきい値設定回路３１は抵抗Ｒ３と抵抗Ｒ４の直列回路と、ゲートに電源電圧ＶＤＤを分圧した電圧が供給されるＮＭＯＳトランジスタＮＴ１とで構成されている。

しきい値設定回路３１が導通するためのしきい値は、次式で表わされる。
ＶＤｔｈ２＝Ｖｔｈｎ１×（Ｒ３＋Ｒ４）／Ｒ４ （２）
電源電圧ＶＤＤがしきい値ＶＤｔｈ２を超えると、ＮＭＯＳトランジスタＮＴ１がオンになり、しきい値設定回路３１が導通する。

図５は比較例の動作を示すタイミングチャートである。説明に当たって、ＮＭＯＳトランジスタＮＴ１とＮＭＯＳトランジスタＮＴ２の接続ノードを第３接続ノードＮ３と称し、抵抗Ｒ３と抵抗Ｒ４との接続ノードを第５接続ノードＮ５と称する。

図５に示すように、第５接続ノードＮ５の電圧ＶＮ５、即ち抵抗分圧回路の分圧電圧は、電源電圧ＶＤＤに追随し、電源電圧ＶＤＤに分圧比Ｒ４／（Ｒ３＋Ｒ４）、例えば２／５を乗じた電圧を示す。

始めに、出力電圧Ｖｉｎが、予めＬｏｗレベルに固定されている場合について説明する。この場合、ＮＭＯＳトランジスタＮＴ２は常時オフ状態にある。

第１接続ノードＮ１の電圧ＶＮ１、第２接続ノードＮ２の電圧ＶＮ２は、図２に示すＶＮ１、ＶＮ２と同じであり、その説明は省略する。

第３接続ノードＮ３の電圧ＶＮ３は、電源電圧ＶＤＤがしきい値ＶＤｔｈ２を越える時間ｔ２で、ＮＭＯＳトランジスタＮＴ１がオン状態になるので、電圧ＶＮ５に追随し、電圧ＶＮ５よりしきい値Ｖｔｈｎ１だけ低い電圧を示す。

次に、出力電圧Ｖｉｎが、予めＨｉｇｈレベルに固定されている場合について説明する。このとき、ＮＭＯＳトランジスタＮＴ２は常時オン状態にある。

第３接続ノードの電圧ＶＮ３は、常時ＮＭＯＳトランジスタＮＴ２がオン状態のため、常時に０Ｖを示している。

第１接続ノードＮ１の電圧ＶＮ１は、時間ｔ２で電源電圧ＶＤＤがしきい値ＶＤｔｈ２を越えると、ＮＭＯＳトランジスタＮＴ１がオン状態になるので、第１抵抗Ｒ１に流れる電流による電圧降下だけ低下する。

第２接続ノードの電圧ＶＮ２、即ち出力電圧Ｖｏｕｔは、電圧ＶＮ１が時間ｔ３でＰＭＯＳトランジスタＰＴ２のしきい値を越えるので、ＰＭＯＳトランジスタＰＴ２がオン状態になり、電源電圧に追随し、電源電圧ＶＤＤと同じ電圧を示す。

これにより、比較例のＣＭＯＳ出力回路３０においても、本実施例のＣＭＯＳ出力回路１０と同じ動作が可能である。然しながら、出力特性において差異が生じる。

図６は、ＣＭＯＳ出力回路３０の出力特性を示す図である。しきい値設定回路３１が導通するしきい値ＶＤｔｈ２は、ＮＭＯＳトランジスタＮＴ１のしきい値Ｖｔｈｎ１の分圧比の逆数倍になるので、しきい値Ｖｔｈｎ１のばらつきが拡大されてしまう。

しきい値設定回路３１が導通するしきい値ＶＤｔｈ２の最大値がＶＨ３、最小値がＶＬ３であるとすると、しきい値ＶＤｔｈ２のばらつき幅はΔＶ３＝ＶＨ３−ＶＬ３となり、ばらつき幅ΔＶ３は、ばらつき幅ΔＶ１より大きくなってしまう。

更に、しきい値Ｖｔｈｎ１と、電源電圧ＶＤＤ１との間に明確な相関関係がないため、しきい値設定回路３１のしきい値ＶＤｔｈ２を環境の温度、製造プロセスに拘らずＣＭＯＳ回路１１の出力が不安定でなくなる電源電圧ＶＤＤ１より常に高く設定することが困難になる。

これを回避するために、予めＶＤｔｈ２をＶＤＤ１より大きめに設定しておく、即ちばらつき幅ΔＶ３とばらつき幅ΔＶ１が重ならないようにすることが必要である。その結果、電源電圧ＶＤＤの定格値（５Ｖ）に対する動作マージンが低下し、ＣＭＯＳ出力回路１１に接続される回路の動作に支障をきたす恐れが生じる。

以上説明したように、本実施例のＣＭＯＳ出力回路１０では、しきい値設定回路１２のしきい値ＶＤｔｈ１を、ＮＭＯＳトランジスタＮＴ１のしきい値Ｖｔｈｎ１とＰＭＯＳトランジスタＰＴ１のしきい値Ｖｔｈｐ１の和としている。

その結果、ＣＭＯＳ回路１１の出力電圧Ｖｉｎの論理値が確定する電源電圧ＶＤＤ１としきい値ＶＤｔｈ１との間に相関が生じ、電源電圧ＶＤＤがしきい値ＶＤｔｈ１のとき、ＣＭＯＳ回路１１の出力電圧Ｖｉｎの論理値は確定しているものと考えられる。

これにより、環境の温度、製造プロセスの変動の影響を受けることなく、しきい値ＶＤｔｈ１を電源電圧ＶＤＤ１より高く設定することが容易になる。従って、電源電圧の立ち上げ時に、出力を確実にＬｏｗレベルに保持できるＣＭＯＳ出力回路が得られる。

ここでは、ＮＭＯＳトランジスタＮＴ１を電源線１３側に接続し、ＰＭＯＳトランジスタＰＴ１を基準電位線１４側に接続した場合について説明したが、特に限定されない。

図７はＮＭＯＳトランジスタＮＴ１を基準電位線１４側に接続し、ＰＭＯＳトランジスタＰＴ１を電源線１３側に接続したしきい値設定回路４１を示す回路図である。しきい値設定回路４１を有するＣＭＯＳ出力回路４０の動作は、ＣＭＯＳ出力回路１０と同様であり、その説明は省略する。

本実施例に係るＣＭＯＳ出力回路について、図８および図９を用いて説明する。図８はＣＭＯＳ出力回路の要部を示す回路図、図９はＣＭＯＳ出力回路の出力特性を示す図である。

本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、しきい値設定回路がＭＯＳトランジスタを更に有することにある。

即ち、図８に示すように、本実施例のＣＭＯＳ出力回路５０のしきい値設定回路５１では、ＮＭＯＳトランジスタＮＴ１およびＰＭＯＳトランジスタＰＴ１に加えて、第３ＭＯＳトランジスタとしてゲートをドレインとダイオード接続したもう一つのＮＭＯＳトランジスタＮＴ１を直列接続しており、ＮＭＯＳトランジスタＮＴ１が２段接続されている。

これより、しきい値設定回路５１が導通するためのしきい値ＶＤｔｈ３は、次式で表わされる。
ＶＤｔｈ３＝２Ｖｔｈｎ１＋｜Ｖｔｈｐ１｜ （３）
図９はＣＭＯＳ出力回路５０の出力特性を示す図である。図９に示すように、しきい値設定回路５１が導通するしきい値ＶＤｔｈ３は、ＮＭＯＳトランジスタＮＴ１のしきい値Ｖｔｈｎ１と、ＰＭＯＳトランジスタＰＴ１のしきい値｜Ｖｔｈｐ１｜の変動に応じてばらつくことは同様である。

しきい値設定回路５１が導通するしきい値ＶＤｔｈ３の最大値がＶＨ４、最小値がＶＬ４、Ｖｔｈｎ１の最大値がＶｔｈｎ１ｍａｘ、Ｖｔｈｎ１の最小値がＶｔｈｎ１ｍｉｎであるとすると、ＶＨ４＝ＶＨ２＋Ｖｔｈｎ１ｍａｘ、ＶＬ４＝ＶＬ２＋Ｖｔｈｎ１ｍｉｎとなるので、しきい値ＶＤｔｈ３のばらつき幅はΔＶ４＝ＶＨ４−ＶＬ４＝ΔＶ２＋（Ｖｔｈｎ１ｍａｘ−Ｖｔｈｎ１ｍｉｎ）となる。

以上説明したように、本実施例のＣＭＯＳ出力回路５０のしきい値設定回路５１では、ＮＭＯＳトランジスタＮＴ１を２段接続しているので、しきい値ＶＤｔｈ１より高いしきい値ＶＤｔｈ３が得られる。

これにより、電源電圧ＶＤＤ１としきい値ＶＤｔｈ３との間に、正の相関を維持しつつ、電源電圧ＶＤＤがＶＤｔｈ１からＶｔｈｎ１だけ増加するのに要する時間的余裕をＣＭＯＳ出力回路５０に持たせることができる利点がある。

ここでは、ＮＭＯＳトランジスタＮＴ１が２段に接続されている場合について説明したが、接続する段数には特に制限はない。然し、段数を多くするほど、動作マージンが狭まるので、２段程度が適当である。

また、ＰＭＯＳトランジスタＰＴ１を複数段接続しても構わない。図１０はＰＭＯＳトランジスタＰＴ１が２段に接続されたしきい値設定回路６１を示す回路図である。しきい値設定回路６１が導通するためのしきい値ＶＤｔｈ４は、次式で表わされる。
ＶＤｔｈ４＝Ｖｔｈｎ１＋２｜Ｖｔｈｐ１｜ （４）
しきい値設定回路６１を有するＣＭＯＳ出力回路６０の動作は、ＣＭＯＳ出力回路５０と同様であり、その説明は省略する。

更に、ＮＭＯＳトランジスタＮＴ１およびＰＭＯＳトランジスタＰＴ１を、それぞれ２段接続することも可能である。

ＭＯＳトランジスタを複数段接続する代わりに、ＭＯＳトランジスタのしきい値Ｖｔｈを変更しても、同様の効果を得ることが可能である。ＭＯＳトランジスタのしきい値の変更は、例えばゲート絶縁膜厚、ゲート長、不純物濃度などを変更することにより行うことができる。

この場合、本ＣＭＯＳ出力回路の効果を維持するためには、ＣＭＯＳ回路１１で使用されるＮＭＯＳトランジスタのしきい値をＶｔｈｎｘとすると、しきい値設定回路１２で使用されるＮＭＯＳトランジスタＮＴ１のしきい値Ｖｔｈｎ１との間にはＶｔｈｎｘ＜Ｖｔｈｎ１という関係が成立するように設定する必要がある。

また、ＰＭＯＳトランジスタに関しては、ＣＭＯＳ回路１１とＣＭＯＳ出力回路に使用されているものは同じ特性を示すものとする。

例えば、しきい値設定回路１２で使用されるＮＭＯＳトランジスタＮＴ１のしきい値Ｖｔｈｎ１以外のＮＭＯＳトランジスタのしきい値およびＰＮＭＯＳトランジスタＰＴ１のしきい値Ｖｈｔｐ１を変えずに、ＮＭＯＳトランジスタＮＴ１のＶｔｈｎ１を２倍にすれば良い。

これにより、ＮＭＯＳトランジスタＮＴ１を２段接続した場合と、略同様の効果を得ることが可能である。しきい値を変更するＭＯＳトランジスタが、ＰＭＯＳトランジスタＰＴ１であっても同様である。

１０、３０、４０、５０、６０ ＣＭＯＳ出力回路
１１ ＣＭＯＳ回路
１２、３１、４１、５１、６１ しきい値設定回路
１３ 電源線
１４ 基準電位線
ＮＴ１ Ｎチャネル第１絶縁ゲート電界効果トランジスタ
ＮＴ２ Ｎチャネル第２絶縁ゲート電界効果トランジスタ
ＰＴ１ Ｐチャネル第１絶縁ゲート電界効果トランジスタ
ＰＴ２ Ｐチャネル第２絶縁ゲート電界効果トランジスタ
Ｒ１ 第１抵抗
Ｒ２ 第２抵抗
Ｒ３、Ｒ４ 抵抗
Ｎ１ 第１接続ノード
Ｎ２ 第２接続ノード
Ｎ３ 第３接続ノード
Ｎ４ 第４接続ノード
Ｎ５ 第５接続ノード
ＶＤＤ 電源電圧

Claims (5)

1. ゲートが電源線に接続されたＮチャネル第１絶縁ゲート電界効果トランジスタと、ゲートが基準電位線に接続されたＰチャネル第１絶縁ゲート電界効果トランジスタとの直列回路と、
   前記直列回路の一端が接続された第１接続ノードと前記電源線との間に接続された第１抵抗と、
   前記直列回路の他端と前記基準電位線との間に接続され、ゲートに前記電源線と前記基準電位線との間に接続されたＣＭＯＳ回路の出力信号が入力されるＮチャネル第２絶縁ゲート電界効果トランジスタと、
   第２接続ノードと前記基準電位線との間に接続された第２抵抗と、
   前記電源線と前記第２接続ノードとの間に接続され、ゲートが前記第１接続ノードに接続されたＰチャネル第２絶縁ゲート電界効果トランジスタと、
   を具備することを特徴とするＣＭＯＳ出力回路。
2. 前記電源線に供給される電源電圧が立ち上がり、前記Ｎチャネル第１絶縁ゲート電界効果トランジスタのしきい値と前記Ｐチャネル第１絶縁ゲート電界効果トランジスタのしきい値の絶対値との和に達するまでの期間は、前記第２接続ノードからＬｏｗレベルの信号を出力し、達した後の期間は、前記第２接続ノードから前記ＣＭＯＳ回路の出力信号の論理値に応じた信号を出力することを特徴とする請求項１に記載のＣＭＯＳ出力回路。
3. 前記直列回路が、ゲートがドレインに接続されたＮチャネル第３絶縁ゲート電界効果トランジスタ、またはゲートがドレインに接続されたＰチャネル第３絶縁ゲート電界効果トランジスタを少なくとも１つ更に有することを特徴とする請求項１に記載のＣＭＯＳ出力回路。
4. 前記Ｎチャネル第１絶縁ゲート電界効果トランジスタのしきい値と、前記Ｐチャネル第１絶縁ゲート電界効果トランジスタのしきい値の絶対値とが異なることを特徴とする請求項１に記載のＣＭＯＳ出力回路。
5. 前記電源線に供給される電源電圧が立ち上がり、前記直列回路に含まれる絶縁ゲート電界効果トランジスタのしきい値の絶対値の総和に達するまでの期間は、前記第２接続ノードからＬｏｗレベルの信号を出力し、達した後の期間は、前記第２接続ノードから前記ＣＭＯＳ回路の出力信号の論理値に応じた信号を出力することを特徴とする請求項３または請求項４に記載のＣＭＯＳ出力回路。

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