JP2001307491A - 不揮発性半導体記憶装置およびその制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 書き込み／消去中に異なるハ゛ンクからテ゛ータ読み
出し可能で、次のコマント゛をチッフ゜内に待機させることがで
きる不揮発性半導体記憶装置を提供する。 【解決手段】 書き込み／消去中に次のコマント゛が取り込
まれたとき、書き込み／消去を実行中のハ゛ンクと次のハ゛ンク
が同じか否かを識別部12で識別する。同じ場合には第1
の書き込み／消去終了後、書き込み／消去用電圧を発生
させたまま、第2の書き込み／消去を行う。異なる場合
には第1の書き込み／消去終了後、書き込み／消去用電
圧の発生を止めて読み出し用電圧にし、識別手段12の出
力によりラッチ回路11を更新し、ハ゛ンク切替制御部7により電
源スイッチ3、4を切り替え、書き込み／消去用電圧を発生さ
せて、第2の書き込み／消去を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびその制御方法に関し、複数のメモリアレイ
ブロックが集まって構成されるバンクを複数備え、ある
１つのバンクのメモリアレイに対して書き込みまたは消
去を実行中に、別のバンクのメモリアレイを読み出すこ
とが可能な不揮発性半導体記憶装置およびその制御方法
に関する。

【０００２】

【従来の技術】フラッシュＥＥＰＲＯＭ（ブロック一括
消去型１チップフラッシュメモリ）は、データの書き換
えや消去が可能であり、電源を与えなくてもデータが消
失しない不揮発性という特徴を有し、データ保持用にバ
ックアップ電源を必要としない。このため、フラッシュ
ＥＥＰＲＯＭは、携帯情報通信機器を初めとして、広い
分野で応用されている。

【０００３】しかしながら、従来のフラッシュＥＥＰＲ
ＯＭにおいては、あるメモリアレイブロックに書き込み
または消去が行われているときに、それ以外のメモリア
レイブロックに何等アクセスが行われない。通常、書き
込みには数μｓ〜１０μｓ、消去には数１００ｍｓ〜１
ｓ程度の長い時間を有する。このため、近年、マイクロ
プロセッサの高速化が進む中で、フラッシュＥＥＰＲＯ
Ｍのデータ書き込みまたは消去に要する時間が長いこと
が課題とされている。

【０００４】このような課題を解決するために、あるメ
モリアレイブロックへの書き込みまたは消去が行われて
いるときに、他のメモリアレイブロックからデータを読
み出すことが可能な技術が、例えば特開平６−１８０９
９９号公報、特開平７−２８１９５２号公報、特開平５
−５４６８２号公報、特開平１０−１４４０８６号公報
等に開示されている。

【０００５】以下に、この従来技術について、特開平６
−１８０９９９号公報を例として説明する。

【０００６】図１３は従来の不揮発性半導体記憶装置の
概略構成を示すブロック図である。この不揮発性半導体
記憶装置は、複数のメモリアレイブロックからなるバン
ク１５および１６と、バンク１５および１６の各々に対
してロウデコーダ３５および３６を介して書き込み用電
源電圧を供給可能な電源電圧線１９と、消去用電源電圧
を供給可能な電源電圧線２７と、読み出し用電源電圧を
供給する電源電圧線２０とを備えている。各電源電圧線
１９、２０および２７のうちのどの電源電圧線をバンク
１５および１６に接続するかは、電源スイッチ１７およ
び１８により切り替えられ、その切り替えはバンク切替
制御部２１により制御される。

【０００７】また、この不揮発性半導体記憶装置は、１
つのアドレス線がバンク判定信号２３となり、そのバン
ク判定信号２３をラッチするラッチ回路２４と、ラッチ
回路２４の動作を制御する書き込み消去コマンド識別部
２５を備えている。例えば、アドレスがＡ０〜Ａ１６の
１７ビットで表現される場合、そのうちのＡ１６をバン
ク判定信号２３とすることができる。そして、書き込み
消去コマンド識別部２５に、書き込み消去制御電圧ＶＰ
Ｐが印加されているときに論理ハイ状態になるＶＰＰＨ
信号とＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）バー信号が入
力され、ＶＰＰＨ信号が論理ハイ状態であるときＷＥバ
ー信号の立ち下がりエッジによってラッチ回路２４がバ
ンク判定信号Ａ１６をラッチするように、信号２６が出
力される。ラッチ回路２４に記憶したバンク判定信号
は、信号２８としてバンク切替制御部２１に伝えられ
る。

【０００８】さらに、この不揮発性半導体記憶装置は、
出力バッファ３１と、どのバンクから読み出しデータを
出力バッファ３１に伝達するかを切り替える出力マルチ
プレクサ３０と、マルチプレクサ３０の切り替えを制御
するパス論理回路２９と、入力されたコマンドをデコー
ドするコマンドデコーダ３２を備えている。

【０００９】上記不揮発性半導体記憶装置においては、
書き込みまたは消去コマンドと共に入力される書き込み
または消去対象のアドレスのうち、例えばＡ１６をバン
ク判定信号２３として、バンク１５またはバンク１６の
うちのどちらのバンクに対してコマンドが入力されたか
を判定することができる。そのバンク判定信号２３は書
き込みまたは消去コマンド識別部２５からの信号２６に
よって、ラッチ回路２４によりラッチされ、信号２８と
してバンク切り替え制御部２１に伝えられる。

【００１０】バンク切り替え制御部２１は電源スイッチ
１７および１８を切り替えて、書き込みまたは消去を行
うバンク（例えばバンク１５）に書き込み用電源電圧線
１９または消去用電源電圧線２７を接続し、残ったバン
ク（例えばバンク１６）に読み出し用電源電圧線２０を
接続する。

【００１１】そして、書き込みまたは消去用電源電圧を
そのバンク（例えばバンク１５）に与えて書き込みまた
は消去を行う。このとき、残りのバンク（例えばバンク
１６）に対してメモリアレイの読み出しを行うと、パス
論理回路２９は読み出し側のバンク（例えばバンク１
６）のデータが出力バッファ３１に伝達されるように出
力マルチプレクサ３０を切り替え、メモリアレイのデー
タが読み出される。

【００１２】

【発明が解決しようとする課題】不揮発性半導体記憶装
置に対する書き込みまたは消去は、外部のＣＰＵ（Ｃｅ
ｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）から書
き込みまたは消去コマンドを与えて行う。

【００１３】しかし、上述した従来の不揮発性半導体記
憶装置では、書き込みまたは消去コマンドが１回与えら
れると、ＣＰＵによりその書き込みまたは消去が終了し
たか否かをモニターし、書き込みまたは消去が終了した
のを確認してから次の書き込みまたは消去コマンドを入
力することになる。このため、大量のデータを書き込ん
だり、多数のメモリアレイブロックを消去するときに、
それらの処理を早く完了させるためには、ＣＰＵが頻繁
に各書き込みまたは消去の実行状況をチェックして、完
了したら次の書き込みまたは消去コマンドを発行する必
要がある。その結果、ＣＰＵが他のタスクを行う時間
は、制約を受けることになる。

【００１４】この問題を少しでも解消するために、書き
込みまたは消去コマンドをいくつかまとめて不揮発性半
導体記憶装置に与える方法が考えられる。例えば、第１
の書き込みを実行中に次の書き込みコマンドが発行され
た場合に、不揮発性半導体記憶装置がその第２の書き込
みコマンドを受け付けてチップ内部で待機させておき、
実行中の第１の書き込みが終了した時点で第２の書き込
みを実行することが考えられる。

【００１５】しかし、上記従来の不揮発性半導体記憶装
置に対して、第１の書き込みまたは消去実行中に、第２
の書き込みコマンドを受け付けてチップ内部で待機させ
ておき、第１の書き込みが終了した時点で第２の書き込
みを実行する機能を追加しようとすると、正常な書き込
みまたは消去を行うことができない。上記従来の不揮発
性半導体記憶装置では、第２の書き込みまたは消去コマ
ンドが、第１の書き込みまたは消去が行われているバン
クと異なるバンクに対するものであった場合には、第２
の書き込みまたは消去コマンドが入力された時点でバン
クが切り替わる。そして、現在書き込みまたは消去中の
バンクに与えていた書き込みまたは消去用電源電圧が、
メモリ（アレイ）ブロック読み出し用電源電圧に切り替
わる。このため、第１の書き込みまたは消去動作が中断
されて、正常な書き込みまたは消去を行うことができな
くなる。

【００１６】また、上記従来の不揮発性半導体記憶装置
では、このような第２の書き込みまたは消去コマンドを
取り込む機能を追加しない場合であっても、正常な書き
込みまたは消去を行うことができないことがある。上記
従来の不揮発性半導体記憶装置では、書き込み消去中に
誤ってＷＥバー信号が立ち下げられ、かつ、そのときの
アドレスが書き込み消去中のバンクのアドレスと異なる
場合、バンクが切り替わる。そして、現在書き込みまた
は消去中のバンクに与えていた書き込みまたは消去用電
源電圧が、メモリ（アレイ）ブロック読み出し用電源電
圧に切り替わる。このため、書き込みまたは消去動作が
中断されて、正常な書き込みまたは消去を行うことがで
きなくなる。

【００１７】さらに、不揮発性半導体記憶装置におい
て、例えば工場出荷前等に全てのメモリアレイブロック
を消去したいときに、１回のコマンド発行でチップ内部
の全てのメモリアレイブロックを消去することができれ
ば、その消去に必要な時間を短くすることができる。メ
モリアレイブロック毎に消去コマンドを発行しようとす
ると、上述したように消去状況をチェックして消去完了
を確認した時点で次の消去コマンドを発行することにな
る。そして、その都度、チップ内部での消去用内部電源
電圧の昇圧や降圧を行う時間が必要になるため、全体的
な消去時間が長くなるからである。

【００１８】しかしながら、上記従来の不揮発性半導体
記憶装置に対して、１回のコマンド発行によりチップ内
部の全てのメモリアレイブロックを消去可能なコマンド
（以下、フルチップイレースコマンドと称する）機能を
追加しようとしても、実現が困難である。上記不揮発性
半導体記憶装置では、消去コマンドと共に入力され、消
去対象となるメモリアレイブロックを含むアドレスピン
に与えられているアドレスがバンク判定信号となる。こ
のため、そのアドレスを含むバンクにしか消去用電源電
圧が与えられないからである。

【００１９】本発明は、このような従来技術の課題を解
決すべくなされたものであり、書き込みまたは消去中に
異なるバンクからデータを読み出すことが可能で、か
つ、書き込みまたは消去実行中に次の書き込みまたは消
去コマンドをチップ内に待機させる機能を有する不揮発
性半導体記憶装置において、書き込みまたは消去中に発
行された次の書き込みまたは消去コマンドが、書き込み
または消去動作を実行中のバンクとは異なるバンクに対
するものであっても、正常な書き込みまたは消去を行う
ことが可能な不揮発性半導体記憶装置を提供することを
目的とする。また、本発明は、同時に複数のバンクに消
去用の電源電圧が与えられない構造の不揮発性半導体記
憶装置において、１回のコマンド入力で全てのメモリア
レイブロックを消去可能な不揮発性半導体記憶装置を提
供することを目的とする。

【００２０】

【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、各々一括消去可能な複数のメモリアレイブ
ロックからなるバンクを複数有し、任意の１つのバンク
に対して第１の書き込みまたは消去コマンドを入力して
書き込みまたは消去を行い、他のバンクに対して読み出
しを行っている間に、第２の書き込みまたは消去コマン
ドを入力し、該第１の書き込みまたは消去動作が終了し
た後に、該第２の書き込みまたは消去を行う機能を有す
る不揮発性半導体記憶装置において、いずれのバンクを
選択するかを判定するバンク判定信号が入力され、バン
ク判定信号が変わったか否かを識別する識別手段と、該
バンク判定信号が入力されて該バンク判定信号を記憶
し、該識別手段からの出力信号によって更新されるラッ
チ手段と、該ラッチ手段からの出力信号が入力され、該
信号によって選択バンクを切り替えるバンク切替制御手
段とを備えており、そのことにより上記目的が達成され
る。

【００２１】本発明の不揮発性半導体記憶装置の制御方
法は、本発明の不揮発性半導体記憶装置を制御する方法
であって、前記第１の書き込みまたは消去を実行中に、
前記第２の書き込みまたは消去コマンドが入力されたと
きに、前記バンク判定信号を更新し、前記識別手段によ
り、該第１の書き込みまたは消去コマンド入力時のバン
ク判定信号と、該第２の書き込みまたは消去コマンド入
力時のバンク判定信号とを比較して、比較結果が一致し
た場合には、該第１の書き込みまたは消去動作が終了し
た後に、書き込みまたは消去用電源電圧を内部発生させ
たまま、該第２の書き込みまたは消去を行い、比較結果
が不一致である場合には、該第１の書き込みまたは消去
動作が終了した後に、書き込みまたは消去用電源電圧の
内部発生を止めて読み出し用電源電圧にした後、該識別
手段からの出力信号により前記ラッチ手段を更新して、
前記バンク切替制御手段からの出力信号によって、該第
１の書き込みまたは消去動作を終了したバンクには読み
出し用電源電圧線を接続し、該第２の書き込みまたは消
去コマンドにより指定されるバンクに書き込みまたは消
去用電源電圧線を接続し、その後、書き込みまたは消去
用電源電圧を内部発生させて、該第２の書き込みまたは
消去を行い、そのことにより上記目的が達成される。

【００２２】本発明の不揮発性半導体記憶装置は、各々
一括消去可能な複数のメモリアレイブロックからなるバ
ンクを複数有し、任意の１つのバンク内に含まれる１つ
のメモリアレイブロックのみ一括消去可能であり、か
つ、１回のコマンド入力で全メモリアレイブロックを消
去可能なフルチップイレース機能を有する不揮発性半導
体記憶装置において、内部で発生させたアドレスを格納
する内部アドレスレジスタと、外部から入力されたアド
レスと、該内部アドレスレジスタからの出力信号が入力
され、いずれのバンクを選択するかを判定するバンク判
定信号を出力するマルチプレクサと、いずれのバンクを
選択するかを判定するバンク判定信号が入力され、バン
ク判定信号が変わったか否かを識別する識別手段と、該
バンク判定信号が入力されて該バンク判定信号を記憶
し、該識別手段からの出力信号によって更新されるラッ
チ手段と、該ラッチ手段からの出力信号が入力され、該
信号によって選択バンクを切り替えるバンク切替制御手
段とを備えており、そのことにより上記目的が達成され
る。

【００２３】本発明の不揮発性半導体記憶装置の制御方
法は、本発明の不揮発性半導体記憶装置を制御する方法
であって、フルチップイレースコマンドが入力され、内
部発生アドレスが初期化された後に、前記マルチプレク
サから、内部発生アドレスを前記バンク判定信号として
出力し、前記バンク切替制御手段からの出力信号によっ
て第１のバンクに消去用電源電圧線を接続した後、消去
用電源電圧を内部発生させ、内部発生アドレスを順次増
加させて該第１のバンク内のメモリアレイブロックを順
次消去し、該第１のバンクの最後のメモリアレイブロッ
クの消去が終わった後で、次の内部発生アドレスにより
第２のバンクを指定して該バンク判定信号を更新し、前
記識別手段により、更新前のバンク判定信号と、更新後
のバンク判定信号とを比較してバンクの変更を検出し、
消去用電源電圧の内部発生を止めて読み出し用電源電圧
にした後、該識別手段からの出力信号により前記ラッチ
手段を更新して、該バンク切替制御手段からの出力信号
によって、第１のバンクに読み出し用電源電圧線を接続
し、第２のバンクには書き込み用電源電圧線を接続し、
その後、消去用電源電圧を内部発生させ、内部発生アド
レスを順次増加させて第２のバンク内のメモリアレイブ
ロックを順次消去するという制御を繰り返して行い、最
後のバンク内の最後のメモリアレイブロックまで順次消
去を行い、そのことにより上記目的が達成される。

【００２４】本発明の不揮発性半導体記憶装置は、前記
第１の書き込みまたは消去コマンド入力時に入力される
アドレスを格納する第１アドレスレジスタと、前記第２
の書き込みまたは消去コマンド入力時に入力されるアド
レスを格納する第２アドレスレジスタとを備え、前記ラ
ッチ手段には、該第１アドレスレジスタまたは該第２ア
ドレスレジスタから出力されるバンク判定信号が入力さ
れる構成としてもよい。

【００２５】本発明の不揮発性半導体記憶装置の制御方
法は、本発明の不揮発性半導体記憶装置を制御する方法
であって、前記第１の書き込みまたは消去を実行中に、
前記第２の書き込みまたは消去コマンドが入力されたと
きに、前記バンク判定信号を更新し、前記識別手段によ
り、前記第１アドレスレジスタから出力されるバンク判
定信号と前記第２アドレスレジスタから出力されるバン
ク判定信号とを比較して、比較結果が一致した場合に
は、前記第１の書き込みまたは消去動作が終了した後
に、書き込みまたは消去用電源電圧を内部発生させたま
ま、前記第２の書き込みまたは消去を行い、比較結果が
不一致である場合には、該第１の書き込みまたは消去動
作が終了した後に、書き込みまたは消去用電源電圧の内
部発生を止めて読み出し用電源電圧にした後、該識別手
段からの出力信号により前記ラッチ手段の更新して、前
記バンク切替制御手段からの出力信号によって、該第１
の書き込みまたは消去動作を終了したバンクには読み出
し用電源電圧線を接続し、該第２の書き込みまたは消去
コマンドにより指定されるバンクに書き込みまたは消去
用電源電圧線を接続し、その後、書き込みまたは消去用
電源電圧を内部発生させて、該第２の書き込みまたは消
去を行い、そのことにより上記目的が達成される。

【００２６】本発明の不揮発性半導体記憶装置は、内部
状態を記憶するステータスレジスタをさらに備え、前記
識別手段により、前記第１の書き込みまたは消去コマン
ドにより指定されるバンクと、前記第２の書き込みまた
は消去コマンドにより指定されるバンクとが変わったと
識別された場合には、コマンド入力誤り情報として該ス
テータスレジスタに格納し、該情報を該ステータスレジ
スタから外部に出力する構成としてもよい。

【００２７】以下、本発明の作用について説明する。

【００２８】本発明にあっては、後述する実施形態１に
示すように、書き込みまたは消去を実行中に、次の書き
込みまたは消去コマンドが入力されたときに、書き込み
または消去を実行中のバンクと、次に書き込みまたは消
去が行われるバンクとが同じであるか否かを識別手段に
より識別する。この識別のためには、書き込みまたは消
去電源電圧をどのバンクに与えるかを決定するバンク判
定信号を用いる。

【００２９】書き込みまたは消去を実行中のバンクと、
次の書き込みまたは消去が行われるバンクとが同じであ
る場合には、電源スイッチを切り替える必要が無いの
で、実行中の書き込みまたは消去動作が終了した後に、
書き込みまたは消去用電源電圧を内部発生させたまま、
次の書き込みまたは消去を行う。

【００３０】両者が異なるバンクである場合には、実行
中の書き込みまたは消去動作が終了した後に、書き込み
または消去用電源電圧の内部発生を止めて読み出し用電
源電圧にする。そして、識別手段からの出力信号により
バンク判定信号を記憶するラッチ手段を更新して、バン
ク切替制御手段により電源スイッチを切り替える。電源
スイッチが切り替わると、書き込みまたは消去動作を終
了したバンクには読み出し用電源電圧線が接続され、次
の書き込みまたは消去コマンドにより指定されるバンク
に書き込みまたは消去用電源電圧線が接続される。その
後、書き込みまたは消去用電源電圧を内部発生させて、
次の書き込みまたは消去を行う。

【００３１】上記構成によれば、書き込みまたは消去中
に発行された次の書き込みまたは消去コマンドが、書き
込みまたは消去動作を実行中のバンクとは異なるバンク
に対するものであっても、正常な書き込みまたは消去を
行うことが可能である。

【００３２】また、本発明にあっては、後述する実施形
態２に示すように、フルチップイレースコマンドが入力
されると内部発生アドレスが初期化され、マルチプレク
サから内部発生アドレスをバンク判定信号として出力す
る。そして、バンク切替制御手段からの出力信号によっ
て第１のバンクに消去用電源電圧線を接続した後、消去
用電源電圧を内部発生させ、内部発生アドレスを順次増
加させて第１のバンク内のメモリアレイブロックを順次
消去する。

【００３３】第１のバンクの最後のメモリアレイブロッ
クの消去が終わると、バンクの切り替えが必要になるの
で、次の内部発生アドレスにより第２のバンクを指定し
てバンク判定信号を更新する。

【００３４】そして、識別手段により、更新前のバンク
判定信号と、更新後のバンク判定信号とを比較してバン
クの変更を検出し、消去用電源電圧の内部発生を止めて
読み出し用電源電圧にする。その後、識別手段からの出
力信号によりバンク判定信号を記憶するラッチ手段を更
新して、バンク切替制御手段により電源スイッチを切り
替える。電源スイッチが切り替わると、第１のバンクに
読み出し用電源電圧線が接続され、第２のバンクには書
き込み用電源電圧線が接続される。その後、消去用電源
電圧を内部発生させ、内部発生アドレスを順次増加させ
て第２のバンク内のメモリアレイブロックを順次消去す
る。

【００３５】第２のバンクの最後のメモリアレイブロッ
クの消去が終わると、バンクの切り替えが必要になるの
で、次の内部発生アドレスにより第３のバンクを指定し
てバンク判定信号を更新する。このような制御を繰り返
して、最後のバンク内の最後のメモリアレイブロックま
で順次消去を行う。

【００３６】上記構成によれば、同時に複数のバンクに
消去用電源電圧が与えられない構造であっても、１回の
コマンド入力で全てのメモリアレイブロックを消去可能
である。

【００３７】また、本発明にあっては、後述する実施形
態３に示すように、書き込みまたは消去を実行中に、次
の書き込みまたは消去コマンドが入力されたときに、バ
ンク判定信号を更新し、識別手段により、第１アドレス
レジスタから出力されるバンク判定信号と第２アドレス
レジスタから出力されるバンク判定信号とを比較する。

【００３８】上記構成によれば、アドレスレジスタの数
を増やすことにより、連続して入力され、処理可能な書
き込みまたは消去コマンドの数を増やすことが可能であ
る。

【００３９】さらに、本発明にあっては、後述する実施
形態４に示すように、識別手段によって、書き込みまた
は消去を実行中のバンクと、次の書き込みまたは消去コ
マンドにより指定されるバンクとが変わったと識別され
た場合に、コマンド入力誤り情報としてステータスレジ
スタに格納し、その情報をステータスレジスタから外部
に出力する。

【００４０】上記構成によれば、書き込みまたは消去を
実行中に異なるバンクへの書き込みまたは消去コマンド
が発行されるのを禁止するような仕様である場合に、誤
って異なるバンクへの書き込みまたは消去コマンドを発
行しても、電源切り替えを行わずに、入力コマンドが誤
っていることを外部に知らせることができる。

【００４１】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照しながら説明する。

【００４２】（実施形態１）本実施形態では、書き込み
または消去コマンドを連続して入力することができる不
揮発性半導体記憶装置およびその制御方法について説明
する。

【００４３】図１は実施形態１の不揮発性半導体記憶装
置の概略構成を示すブロック図である。

【００４４】この不揮発性半導体記憶装置は、複数のメ
モリアレイブロックからなるバンク１および２と、バン
ク１および２の各々に対してロウデコーダ１３５および
１３６を介して書き込み用電源電圧を供給可能な電源電
圧線５と、消去用電源電圧を供給可能な電源電圧線８
と、読み出し用電源電圧を供給する電源電圧線６とを備
えている。電源電圧線５、６および８のうちのどの電源
電圧線をバンク１、２に接続するかは、電源スイッチ３
および４により切り替えられ、その切り替えはバンク切
替制御部７により制御される。

【００４５】また、この不揮発性半導体記憶装置は、バ
ンク判定信号１０をラッチするラッチ回路１１と、バン
ク判定信号が変わったか否かの識別部１２を備えてい
る。この識別部１２は、後述する自動書き込み消去制御
器１０４の一部である。識別部１２は、書き込みまたは
消去コマンドが入力されたときにバンク判定信号を記憶
しておき、次のバンク判定信号と比較して、バンク判定
信号が変わったか否かを識別する。この識別結果によ
り、ラッチ回路１１の内容を新たなバンク判定信号に更
新する信号１３が出力される。ラッチ回路１１に記憶し
たバンク判定信号は、信号１４としてバンク切替制御部
７に伝えられる。

【００４６】さらに、この不揮発性半導体記憶装置は、
出力バッファ１０２と、どのバンクから読み出しデータ
を出力バッファ１０２に伝達するかを切り替える出力マ
ルチプレクサ１０１と、マルチプレクサ１０１の切り替
えを制御するパス論理回路１００と、入力されたコマン
ドをデコードするコマンドデコーダ１０３を備えてい
る。

【００４７】上記バンク判定信号１０としては、例え
ば、アドレスがＡ０〜Ａ１６の１７ビットで表現され、
図２に示すように、チップ内に同じ容量のバンク１とバ
ンク２とが２つ存在する場合、そのうちのＡ１６を用い
ることができる。これにより、例えば、同時にアクセス
可能なデータのビット数（ワード長）が１６ビットの場
合、図２の構成では、６４ｋワード×１６ビットサイズ
のバンク１およびバンク２の２つのバンクを判定するこ
とができる。

【００４８】または、図３に示すように、例えばＡ１６
＝１、かつ、Ａ１５＝１の領域を１つのバンクとし、残
りの領域をもう１つのバンクとする等、バンクの容量が
異なる構成も可能であり、さらに、図４に示すように、
例えばＡ１６＝０、かつ、Ａ１５＝０の領域を１つのバ
ンクとし、Ａ１６＝０、かつ、Ａ１５＝１の領域を１つ
のバンクとし、Ａ１６＝１、かつ、Ａ１５＝０の領域を
１つのバンクとし、Ａ１６＝１、かつ、Ａ１５＝１の領
域を１つのバンクとする等、４つのバンクを有する構成
も可能である。図３の構成では、６４ｋワード×１６ビ
ット＋３２ｋワード×１６ビットサイズのバンク１と、
３２ｋワード×１６ビットサイズのバンク２とを判定す
ることができる。同様に、図４の構成では３２ｋワード
×１６ビットサイズのバンクＡ〜バンクＤの４つのバン
クを判定することができる。

【００４９】これらの場合のバンク判定信号１０は、例
えば数本のアドレスビットをデコードするバンクデコー
ダ（図示せず）から出力させることができる。例えば図
３の構成では、バンク判定信号を作成するためのバンク
デコーダとして、例えば図５に示すように、Ａ１６とＡ
１５の２本のアドレスビットをデコードする回路を用い
ることができる。

【００５０】また、図４の構成では、バンク判定信号を
作成するために、例えば図６に示すように、バンクデコ
ーダとラッチ回路１１とから構成される回路を用いるこ
とができる。図６に示した回路は、Ａ１６とＡ１５の２
本のアドレスビットの組み合わせによって、４ビットの
バンク判定信号１０ａ、１０ｂ、１０ｃ、１０ｄを出力
し、そのうちの１つのバンク判定信号だけが論理ハイ状
態になる。そして、このバンク判定信号をラッチするラ
ッチ回路１１からの４ビットの出力も、１つだけが論理
ハイ状態になる。例えば１４ａ、１４ｂ、１４ｃ、１４
ｄの各信号のうち、１４だけが論理ハイ状態であれば、
バンク切り替え制御部７はＡ１６かつＡ１５＝１のバン
クに書き込みまたは消去用電源電圧線５を接続し、それ
以外のバンクには読み出し用電源電圧線６を接続する。

【００５１】次に、本実施形態の不揮発性半導体記憶装
置の制御方法について、図７を参照しながら説明する。
ここでは、図２に示したバンク構成について説明を行う
が、図３および図４に示した構成についても、上述した
ようなバンク判定信号により同様に制御することができ
る。

【００５２】上記不揮発性半導体記憶装置においては、
書き込みまたは消去コマンドと共に入力される書き込み
または消去対象のアドレスのうち、１つのアドレスビッ
ト（例えばＡ１６）をバンク判定信号１０として、バン
ク１またはバンク２のうちのどちらのバンクに対してコ
マンドが入力されたかを判定することができる。そのバ
ンク判定信号１０はラッチ回路２４によりラッチされ、
信号１４としてバンク切り替え制御部７に伝えられる。

【００５３】バンク切り替え制御部７は書き込みまたは
消去を行うバンク（例えばバンク１）側の電源スイッチ
（例えば電源スイッチ３）を切り替えて、選択されたバ
ンク（例えばバンク１）に書き込み用電源電圧線５また
は消去用電源電圧線８を接続する。また、残ったバンク
（例えばバンク２）は、電源スイッチ（例えば電源スイ
ッチ４）を読み出し用電源電圧線６を接続する。

【００５４】その後、内部発生電圧器（図示せず）等に
より書き込みまたは消去用電源電圧を内部発生させて
（ステップＳ１１）、そのバンク（例えばバンク１）に
書き込みまたは消去を行う（ステップＳ１２）。この書
き込みまたは消去動作の実施中に、次の書き込みまたは
消去コマンドが入力されると、そのアドレスによってバ
ンク判定信号１０が更新される。

【００５５】本実施形態では、第２の書き込みまたは消
去コマンド入力時（ステップＳ１３）には、ラッチ回路
１１をすぐに更新せずに、バンク判定信号が変わったか
否かを識別する識別部１２にそのバンク判定信号を取り
込む。そして、第１の書き込みまたは消去コマンドが入
力されたときのバンク判定信号と比較する（ステップＳ
１４）。なお、識別部１２に入力されているＰＲＯＧお
よびＥＲＡＳ信号はコマンドデコーダからの出力信号で
あり、書き込みコマンド時はＰＲＯＧが、消去コマンド
時はＥＲＡＳが論理Ｈｉｇｈ状態になる。

【００５６】その結果、バンク判定信号が変わっていな
い場合には、第１のコマンドによる書き込みまたは消去
動作が完了した後に、書き込みまたは消去用電源電圧を
内部発生させたまま、次の書き込みまたは消去を行う
（ステップＳ１１に戻る）。

【００５７】一方、バンク判定信号が変わった場合に
は、第１のコマンドによる書き込みまたは消去動作が完
了した後に、書き込みまたは消去用電源電圧の内部発生
を止めて、読み出し用電源電圧にする（ステップＳ１
５）。ここで、読み出し電源電圧にするのは、電源スイ
ッチ切り替え時のノイズ発生を抑えるためである。その
後、信号１３によってラッチ回路１１を更新し、バンク
切り替え制御部７の出力を替えて、第２のコマンドによ
り選択されたバンクに書き込み用電源電圧線５または消
去用電源電圧線８を接続する。また、第１のコマンドに
より選択されたバンクに読み出し用電源電圧線６を接続
する（ステップＳ１６）。そして、書き込みまたは消去
用電源電圧を内部発生させて、第２のコマンドにより選
択したバンクに書き込みまたは消去用電源電圧を供給
し、書き込みまたは消去を実行する（ステップＳ１１に
戻る）。

【００５８】次に連続する書き込みまたは消去コマンド
が無い場合には、書き込みまたは消去用電源電圧を止め
る（ステップＳ１７）。

【００５９】本実施形態において、上記バンク判定信号
が変わったか否かを識別する識別部１２は、例えば自動
書き込み消去制御器１０４に識別機能を持たせることで
実現することができる。自動書き込み消去制御器１０４
には、書き込みパルスや消去パルスの印加、および書き
込み検査や消去検査のためのアルゴリズムが記憶されて
おり、そのアルゴリズムに従って、書き込みや消去の制
御を行う。

【００６０】この自動書き込み消去制御器１０４のアル
ゴリズムに、（１）第１の書き込みまたは消去終了時
に、第２の書き込みまたは消去が行われるバンク（バン
ク判定信号）と、第１の書き込みまたは消去が行われた
バンク（バンク判定信号）とを比較し、（２）一致する
場合には、バンクが変わっていないので、書き込みまた
は消去用電源電圧内部発生させたままにして、電源スイ
ッチも切り替えず、（３）不一致の場合には、書き込み
または消去用電源電圧の内部発生を止め、信号１３を制
御してラッチ回路１１を更新することにより、バンク切
替制御部７によって電源スイッチを切り替え、（４）そ
の後、再び書き込みまたは消去用電源電圧を内部発生さ
せるというアルゴリズムを追加することにより、上記識
別機能を実現することができる。

【００６１】（実施形態２）本実施形態では、複数のバ
ンクに対してフルチップイレースを実現することができ
る不揮発性半導体記憶装置およびその制御方法について
説明する。

【００６２】図８は実施形態２の不揮発性半導体記憶装
置の要部を示すブロック図である。

【００６３】この不揮発性半導体記憶装置は、図１に示
したバンク判定信号１０を外部から入力したアドレスか
ら作るか、または自動書き込み消去制御器１０４が内部
発生させたアドレスから作るかを切り替えるマルチプレ
クサ１０５と、自動書き込み消去制御器１０４が内部発
生させたアドレスを記憶させる内部発生アドレスレジス
タ１０６とを備えている。それ以外は、図１に示した実
施形態１の不揮発性半導体記憶装置と同様の構成とする
ことができる。

【００６４】次に、本実施形態の不揮発性半導体記憶装
置の制御方法について、図９を参照しながら説明する。

【００６５】上記不揮発性半導体記憶装置に対してフル
チップイレースコマンドが入力されると、自動書き込み
消去制御器１０４は、内部発生アドレスを初期化する
（ステップＳ２１）。例えば、初期値は０とし、メモリ
アレイの最初のブロックを示すアドレスとする。そし
て、自動書き込み消去制御器１０４により、マルチプレ
クサ１０５が内部発生アドレスをバンク判定信号１０と
して伝えるように切り替える。このバンク判定信号１０
（例えばバンク１を示す）をラッチ回路１１に取り込
み、バンク切替制御部７により、第１のバンク（例えば
バンク１）を最初に消去用電源電圧線８に接続する（ス
テップＳ２２）。その後、消去用電源電圧を内部発生さ
せ（ステップＳ２３）、第１のバンク（バンク１）内の
あるメモリアレイブロック（選択ブロック）のデータを
消去する（ステップＳ２４）。

【００６６】次に、ブロックアドレスを１つ進め（ステ
ップＳ２５）、チップ内の全てのメモリアレイブロック
の消去が終了したか否かを識別する（ステップＳ２
６）。チップ内の全てのメモリアレイブロックが消去さ
れていない場合には、次に消去されるバンクが今回消去
が完了したバンクと一致するか否か、すなわち、バンク
判定信号が変わったか否かを識別する（ステップＳ２
７）。バンク判定信号が変わっていない場合には、消去
用電源電圧を内部発生させたまま、次の選択ブロックの
消去を行う（ステップＳ２４に戻る）。これを繰り返し
て、内部発生アドレスを順次増加させ、第１のバンク
（バンク１）の最後のメモリアレイブロックの消去が終
わると、次の内部発生アドレスは第２のバンク（バンク
２）を示す。

【００６７】このとき、バンク判定信号１０は変化する
が、ラッチ回路１１をすぐには更新せず、バンク判定信
号が変わったか否かを識別する識別部１２にそのバンク
判定信号を取り込む。そして、１つ前のメモリアレイブ
ロック消去時のバンク判定信号と比較し（ステップＳ２
７）、バンクが変わったことを検出すると、消去用電源
電圧の内部発生を止めて読み出し用電源電圧にする（ス
テップＳ２８）。そして、信号１３によってラッチ回路
１１を更新し（ステップＳ２９）、バンク切り替え制御
部７により電源スイッチ３および４を切り替えて、バン
ク１に読み出し用電源電圧線６を接続し、バンク２には
消去用電源電圧線８を接続する。その後、消去用電源電
圧を内部発生させて（ステップＳ２３に戻る）、第２の
バンク（バンク２）内のメモリアレイブロックを順次消
去する。このような制御を繰り返して、最後のバンク内
の最後のメモリアレイブロックまで順次消去を行い、全
てのブロックの消去が終了すれば、消去用電源電圧の発
生を止めて読み出し用電源電圧に戻す（ステップＳ３
０）。

【００６８】（実施形態３）本実施形態では、書き込み
またはコマンド入力時に入力されるアドレスを格納する
アドレスレジスタを設けた不揮発性半導体記憶装置およ
びその制御方法について説明する。なお、ここでは、説
明の簡略化のために、アドレスレジスタの数が２つの場
合について説明するが、レジスタの数を増やすことによ
り、連続して入力され、処理できる書き込みまたは消去
コマンドの数を増やすことが可能となる。。

【００６９】図１０は実施形態３の不揮発性半導体記憶
装置の要部を示すブロック図である。

【００７０】この不揮発性半導体記憶装置は、コマンド
入力時に入力されたアドレスを格納するアドレスレジス
タ１０８を最初の書き込みまたは消去コマンド用に備
え、アドレスレジスタ１０９を次の書き込みまたは消去
コマンド用に備えている。各アドレスレジスタ１０８お
よび１０９の出力は、マルチプレクサ１０７を介してバ
ンク判定信号１０となる。また、各アドレスレジスタ１
０８および１０９の入力には、コマンド入力と共に入力
され、書き込みまたは消去対象となるアドレスが、マル
チプレクサ１１０を介して伝わるようにされている。マ
ルチプレクサ１１０は、アドレスレジスタ切り替え器１
１１に接続され、アドレスレジスタ切り替え器１１１は
コマンドデコーダ１０３に接続されている。コマンドデ
コーダ１０３は自動書き込み消去制御器１０４に接続さ
れ、自動書き込み制御器１０４はマルチプレクサ１０７
に接続されている。それ以外は、図１に示した実施形態
１の不揮発性半導体記憶装置と同様の構成とすることが
できる。

【００７１】第１の書き込みまたは消去コマンドが入力
されると、コマンドデコーダ１０３はアドレスレジスタ
切り替え器１１１に信号を送る。そして、アドレスレジ
スタ切り替え器１１１は、第１のアドレスレジスタ（例
えばアドレスレジスタ１０８）にコマンド入力時のアド
レスが伝わるようにマルチプレクサ１１０を切り替え
る。

【００７２】第２の書き込みまたは消去コマンドが入力
されると、コマンドデコーダ１０３はアドレスレジスタ
切り替え器１１１に再び信号を送る。そして、アドレス
レジスタ切り替え器１１１は、第２のアドレスレジスタ
（例えばアドレスレジスタ１０９）にコマンド入力時の
アドレスが伝わるようにマルチプレクサ１１０を切り替
える。

【００７３】マルチプレクサ１０７は、第１の書き込み
または消去コマンドが入力されたときに、第１のアドレ
スレジスタ（例えばアドレス１０８）の出力がバンク判
定信号１０になるように切り替えられている。

【００７４】次に、本実施形態の不揮発性半導体記憶装
置の制御方法について、図１１を参照しながら説明す
る。

【００７５】上記不揮発性半導体記憶装置に対して、第
１の書き込みまたは消去コマンドが入力されると、コマ
ンドデコーダ１０３が自動書き込み消去制御器１０４を
始動させる。そして、書き込みまたは消去用電源電圧を
内部発生させ（ステップＳ３１）、書き込みまたは消去
動作を実行する（ステップＳ３２）。

【００７６】書き込みまたは消去が終了すると、次の書
き込みまたは消去コマンドが発行されたかどうかを識別
する（ステップＳ３３）。次の書き込みまたは消去コマ
ンドが発行されていない場合には、書き込みまたは消去
用電源電圧発生を止めて、読み出し用電源電圧にする
（ステップＳ４１）。

【００７７】一方、次の書き込みまたは消去コマンドが
発行されている場合には、現在のバンク判定信号（＊
１）を、バンク判定信号が変わったか否かを識別する識
別部１２（ここでは自動書き込み消去制御器１０４に含
まれる）に格納する（ステップＳ３４）。なお、上記実
施形態１では、アドレスレジスタを第１のコマンド入力
時と第２のコマンド入力時とで共有する場合もあるの
で、次のコマンドが入力されたときに上書きされないよ
うに、第１のコマンド入力時にバンク判定信号を識別部
１２に格納していた。これに対して、本実施形態３で
は、第１のコマンド入力時と第２のコマンド入力時と各
々異なるアドレスレジスタを用意しているので、コマン
ド入力と同時にバンク判定信号を識別部１２に格納しな
くてもよい。さらに、判定直前に識別部１２にバンク判
定信号を格納することにより、例えば識別部１２でバン
ク判定情報を格納するレジスタを一時的に他の用途に利
用することもできる。

【００７８】次に、マルチプレクサ１０７を切り替え
て、ラッチ回路７に入力される信号（バンク判定信号１
０）を、現在のアドレスレジスタ（第１のアドレスレジ
スタ）が出力するバンク判定信号から、次の書き込みま
たは消去用のアドレスレジスタ（第２のアドレスレジス
タ）が出力するバンク判定信号にする（ステップＳ３
５）。そして、ラッチ回路７に現在入力されている、次
の書き込みまたは消去のためのバンク判定信号（＊２）
を、上記バンク判定信号が変わったか否かを識別する識
別部１２に格納する（ステップＳ３６）。

【００７９】その後、第１のバンク判定信号（上記＊
１）と第２のバンク判定信号（上記＊２）が一致するか
否かを識別部１２により識別する（ステップＳ３７）。
その結果、両バンク判定信号が一致する場合には、バン
クは変わっていないので、書き込みまたは消去用電源電
圧発生を止めずに、そのまま次の書き込みまたは消去を
実行する（ステップＳ３２に戻る）。

【００８０】一方、バンク判定信号が不一致である場合
には、バンクが変わるので、書き込みまたは消去用電源
電圧の内部発生を止めて、読み出し用電源電圧にする
（ステップＳ３９）。その後、信号１３によってラッチ
回路１１を更新する。これにより、バンク切り替え制御
部７の出力を替えて、次に書き込みまたは消去が行われ
るバンクに書き込み用電源電圧線５または消去用電源電
圧線８を接続する。そして、書き込みまたは消去用電源
電圧を内部発生させて、次の書き込みまたは消去を実行
する（ステップＳ３１に戻る）。

【００８１】なお、上記説明では、図１と同様に、同じ
容量のバンクの数が２つで、バンク判定信号１０を１ビ
ットで切り替え可能な場合について説明したが、図５お
よび図６に示したようなバンクデコーダを図１０のマル
チプレクサ１０７の後段に追加することにより、図２お
よび図３に示したような容量の異なるバンクを２つ以上
有する構成についても、本実施形態を適用可能である。

【００８２】（実施形態４）本実施形態では、書き込み
または消去の実行中に異なるバンクへの書き込みまたは
消去コマンドの発行が禁止されている仕様の不揮発性半
導体記憶装置およびその制御方法について説明する。こ
れは、例えばあるバンクにシステムプログラムのよう
に、書き換えてはいけないデータが格納されているよう
な場合に有効である。

【００８３】図１２は実施形態４の不揮発性半導体記憶
装置の要部を示すブロック図である。

【００８４】この不揮発性半導体記憶装置は、ステータ
スレジスタ２００と、出力バッファ１０２にステータス
レジスタ２００の出力を伝えるか、またはメモリアレイ
のデータを伝えるかを切り替えるマルチプレクサ２０１
とを備えている。それ以外は、図１に示した実施形態１
または図１０に示した実施形態３の不揮発性半導体記憶
装置と同様の構成とすることができる。

【００８５】まず、図１に示した実施形態１の不揮発性
半導体記憶装置にステータスレジスタ２００とマルチプ
レクサ２０１とを追加した構成について、制御方法を説
明する。

【００８６】上記不揮発性半導体記憶装置においては、
第１に入力された書き込みまたは消去コマンドのアドレ
スにより、バンク１またはバンク２のうちのどちらのバ
ンクに対してコマンドが入力されたかを判定する。その
バンク判定信号１０はラッチ回路２４によりラッチさ
れ、信号１４としてバンク切り替え制御部７に伝えられ
る。

【００８７】バンク切り替え制御部７は書き込みまたは
消去を行うバンク（例えばバンク１）側の電源スイッチ
（例えば電源スイッチ３）を切り替えて、選択されたバ
ンク（例えばバンク１）に書き込み用電源電圧線５また
は消去用電源電圧線８を接続する。そして、残ったバン
ク（例えばバンク２）は、電源スイッチ（例えば電源ス
イッチ４）を切り替えて、読み出し用電源電圧線６を接
続する。

【００８８】その後、内部発生電圧器（図示せず）等に
より書き込みまたは消去用電源電圧を内部発生させて、
そのバンク（例えばバンク１）に書き込みまたは消去を
行う。この書き込みまたは消去動作の実施中に、次の書
き込みまたは消去コマンドが入力されると、そのアドレ
スによってバンク判定信号１０が更新される。

【００８９】この第２の書き込みまたは消去コマンド入
力時には、ラッチ回路１１をすぐに更新せずに、バンク
判定信号が変わったか否かを識別する識別部１２にその
バンク判定信号を取り込む。そして、第１の書き込みま
たは消去コマンドが入力されたときに記憶しておいたバ
ンク判定信号と比較する。

【００９０】その結果、バンク判定信号が変わっていな
い場合には、第１のコマンドによる書き込みまたは消去
動作が完了した後に、書き込みまたは消去用電源電圧を
内部発生させたまま、次の書き込みまたは消去を行う。

【００９１】一方、バンク判定信号が変わった場合に
は、第２のコマンドが禁止された制御であることを示す
コードをステータスレジスタ２００に格納する。そし
て、マルチプレクサ２０１と出力バッファ１０２を介し
て、ステータスレジスタ２００に格納された情報を外部
に知らせる。

【００９２】次に、図１０に示した実施形態３の不揮発
性半導体記憶装置にステータスレジスタ２００とマルチ
プレクサ２０１とを追加した構成について、制御方法を
説明する。

【００９３】この不揮発性半導体記憶装置は、コマンド
入力時に入力されたアドレスを格納するアドレスレジス
タ１０８を最初の書き込みまたは消去コマンド用に備
え、アドレスレジスタ１０９を次の書き込みまたは消去
コマンド用に備えている。各アドレスレジスタ１０８お
よび１０９の出力は、マルチプレクサ１０７を介してバ
ンク判定信号１０となる。

【００９４】そして、第１の書き込みまたは消去が終了
する際に、自動書き込み消去制御器１０４に含まれるバ
ンク判定信号が変わったか否かを識別する識別部１２
（ここでは自動書き込み消去制御器１０４に含まれる）
に格納する。その後、アドレスレジスタ１０８および１
０９を、次の書き込みまたは消去用に切り替える。これ
により、バンク判定信号１０が次の書き込みまたは消去
用に切り替わる。このバンク判定信号を、上記識別部１
２に再度格納し、バンク判定信号が変わったか否かを識
別する。

【００９５】その結果、両バンク判定信号が一致する場
合には、バンクは変わっていないので、書き込みまたは
消去用の内部電源電圧発生器（図示せず）を止めずに、
そのまま次の書き込みまたは消去を実行する。

【００９６】一方、バンク判定信号が不一致である場合
には、書き込みまたは消去用電源電圧の内部発生を止め
て、第２のコマンドが禁止された制御であることを示す
コードをステータスレジスタ２００に格納する。そし
て、マルチプレクサ２０１と出力バッファ１０２を介し
て、ステータスレジスタ２００に格納された情報を外部
に知らせる。

【００９７】

【発明の効果】以上詳述したように、本発明によれば、
書き込みまたは消去中に異なるバンクからデータを読み
出すことが可能で、かつ、書き込みまたは消去実行中に
次の書き込みまたは消去コマンドをチップ内に待機させ
る機能を有する不揮発性半導体記憶装置を実現すること
ができる。よって、大量のデータを書き込んだり、多数
のメモリアレイブロックを消去する場合でも、それらの
処理を早く完了させることができ、ＣＰＵが他のタスク
を行う時間も制約されない。さらに、書き込みまたは消
去中に発行された次の書き込みまたは消去コマンドが、
書き込みまたは消去動作を実行中のバンクとは異なるバ
ンクに対するものであっても、正常な書き込みまたは消
去を行うことができる。

【００９８】また、本発明によれば、同時に複数のバン
クのロウデコーダやカラムデコーダに消去用の電源電圧
が与えられず、複数のバンクのうちの任意の１つのバン
ク内の１つのメモリアレイブロックのみ一括消去可能な
不揮発性半導体記憶装置において、１回のコマンド入力
で全てのメモリアレイブロックを消去可能なフルチップ
イレースを行うことができる。よって、例えば工場出荷
前等に全てのメモリアレイブロックを消去したいとき
に、その消去に必要な時間を短くすることができる。

【００９９】さらに、本発明によれば、書き込みまたは
消去を実行中に異なるバンクへの書き込みまたは消去コ
マンドが発行されるのを禁止するような仕様の不揮発性
半導体記憶装置において、誤って異なるバンクへの書き
込みまたは消去コマンドを発行した場合に、入力コマン
ドが誤っていることを外部に知らせることができる。よ
って、例えばあるバンクにシステムプログラムのような
書き換えてはいけないデータが格納されている場合に、
非常に有効である。

【図面の簡単な説明】

【図１】実施形態１の不揮発性半導体記憶装置の構成を
示すブロック図である。

【図２】同じ容量のバンクを２つ設けた構成例を示す図
である。

【図３】異なる容量のバンクを２つ設けた構成例を示す
図である。

【図４】同じ容量のバンクを４つ設けた構成例を示す図
である。

【図５】図３のバンク構成に対してバンク判定信号を作
成するバンクデコーダの例を示す図である。

【図６】図４のバンク構成に対してバンク判定信号を作
成するバンクデコーダとラッチ回路の例を示す図であ
る。

【図７】実施形態１の不揮発性半導体記憶装置の制御方
法を説明するためのフローチャートである。

【図８】実施形態２の不揮発性半導体記憶装置の重要部
の構成を示すブロック図である。

【図９】実施形態２の不揮発性半導体記憶装置の制御方
法を説明するためのフローチャートである。

【図１０】実施形態３の不揮発性半導体記憶装置の重要
部の構成を示すブロック図である。

【図１１】実施形態３の不揮発性半導体記憶装置の制御
方法を説明するためのフローチャートである。

【図１２】実施形態４の不揮発性半導体記憶装置の重要
部の構成を示すブロック図である。

【図１３】従来の不揮発性半導体記憶装置の構成を示す
ブロック図である。

【符号の説明】

１、２、１５、１６ 複数のメモリアレイブロックが集
まって構成されたバンク ３、４、１７、１８ 電源スイッチ ５、１９ 書き込み用電源電圧を供給可能な電源電圧線 ６、２０ 読み出し用電源電圧を供給する電源電圧線 ７、２１ バンク切り替え制御部 ８、２７ 消去用電源電圧を供給可能な電源電圧線 １０、１０ａ、１０ｂ、１０ｃ、１０ｄ、２３ バンク
判定信号 １１、２４ ラッチ回路 １２ バンク判定信号が変わったか否かの識別部 １３、２６ ラッチ更新制御信号 １４、１４ａ、１４ｂ、１４ｃ、１４ｄ、２８ ラッチ
出力 ２５ 書き込みまたは消去コマンド識別部 ２９、１００ パス論理回路 ３０、１０１ 出力マルチプレクサ ３１、１０２ 出力バッファ ３２、１０３ コマンドデコーダ ３５、３６、１３５、１３６ ロウデコーダ １０４ 自動書き込み消去制御器 １０５、１０７、１１０、２０１ マルチプレクサ １０６ 内部発生アドレスレジスタ １０８、１０９ アドレスレジスタ １１１ アドレスレジスタ切替器 ２００ ステータスレジスタ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 各々一括消去可能な複数のメモリアレイ
   ブロックからなるバンクを複数有し、 任意の１つのバンクに対して第１の書き込みまたは消去
   コマンドを入力して書き込みまたは消去を行い、他のバ
   ンクに対して読み出しを行っている間に、第２の書き込
   みまたは消去コマンドを入力し、該第１の書き込みまた
   は消去動作が終了した後に、該第２の書き込みまたは消
   去を行う機能を有する不揮発性半導体記憶装置におい
   て、 いずれのバンクを選択するかを判定するバンク判定信号
   が入力され、バンク判定信号が変わったか否かを識別す
   る識別手段と、 該バンク判定信号が入力されて該バンク判定信号を記憶
   し、該識別手段からの出力信号によって更新されるラッ
   チ手段と、 該ラッチ手段からの出力信号が入力され、該信号によっ
   て選択バンクを切り替えるバンク切替制御手段とを備え
   ている不揮発性半導体記憶装置。
2. 【請求項２】 請求項１に記載の不揮発性半導体記憶装
   置を制御する方法であって、 前記第１の書き込みまたは消去を実行中に、前記第２の
   書き込みまたは消去コマンドが入力されたときに、前記
   バンク判定信号を更新し、 前記識別手段により、該第１の書き込みまたは消去コマ
   ンド入力時のバンク判定信号と、該第２の書き込みまた
   は消去コマンド入力時のバンク判定信号とを比較して、 比較結果が一致した場合には、 該第１の書き込みまたは消去動作が終了した後に、書き
   込みまたは消去用電源電圧を内部発生させたまま、該第
   ２の書き込みまたは消去を行い、 比較結果が不一致である場合には、 該第１の書き込みまたは消去動作が終了した後に、書き
   込みまたは消去用電源電圧の内部発生を止めて読み出し
   用電源電圧にした後、該識別手段からの出力信号により
   前記ラッチ手段を更新して、前記バンク切替制御手段か
   らの出力信号によって、該第１の書き込みまたは消去動
   作を終了したバンクには読み出し用電源電圧線を接続
   し、該第２の書き込みまたは消去コマンドにより指定さ
   れるバンクに書き込みまたは消去用電源電圧線を接続
   し、その後、書き込みまたは消去用電源電圧を内部発生
   させて、該第２の書き込みまたは消去を行う不揮発性半
   導体記憶装置の制御方法。
3. 【請求項３】 各々一括消去可能な複数のメモリアレイ
   ブロックからなるバンクを複数有し、 任意の１つのバンク内に含まれる１つのメモリアレイブ
   ロックのみ一括消去可能であり、かつ、１回のコマンド
   入力で全メモリアレイブロックを消去可能なフルチップ
   イレース機能を有する不揮発性半導体記憶装置におい
   て、 内部で発生させたアドレスを格納する内部アドレスレジ
   スタと、 外部から入力されたアドレスと、該内部アドレスレジス
   タからの出力信号が入力され、いずれのバンクを選択す
   るかを判定するバンク判定信号を出力するマルチプレク
   サと、 いずれのバンクを選択するかを判定するバンク判定信号
   が入力され、バンク判定信号が変わったか否かを識別す
   る識別手段と、 該バンク判定信号が入力されて該バンク判定信号を記憶
   し、該識別手段からの出力信号によって更新されるラッ
   チ手段と、 該ラッチ手段からの出力信号が入力され、該信号によっ
   て選択バンクを切り替えるバンク切替制御手段とを備え
   ている不揮発性半導体記憶装置。
4. 【請求項４】 請求項３に記載の不揮発性半導体記憶装
   置を制御する方法であって、 フルチップイレースコマンドが入力され、内部発生アド
   レスが初期化された後に、前記マルチプレクサから、内
   部発生アドレスを前記バンク判定信号として出力し、 前記バンク切替制御手段からの出力信号によって第１の
   バンクに消去用電源電圧線を接続した後、 消去用電源電圧を内部発生させ、内部発生アドレスを順
   次増加させて該第１のバンク内のメモリアレイブロック
   を順次消去し、 該第１のバンクの最後のメモリアレイブロックの消去が
   終わった後で、次の内部発生アドレスにより第２のバン
   クを指定して該バンク判定信号を更新し、 前記識別手段により、更新前のバンク判定信号と、更新
   後のバンク判定信号とを比較してバンクの変更を検出
   し、 消去用電源電圧の内部発生を止めて読み出し用電源電圧
   にした後、該識別手段からの出力信号により前記ラッチ
   手段を更新して、 該バンク切替制御手段からの出力信号によって、第１の
   バンクに読み出し用電源電圧線を接続し、第２のバンク
   には書き込み用電源電圧線を接続し、 その後、消去用電源電圧を内部発生させ、内部発生アド
   レスを順次増加させて第２のバンク内のメモリアレイブ
   ロックを順次消去するという制御を繰り返して行い、 最後のバンク内の最後のメモリアレイブロックまで順次
   消去を行う不揮発性半導体記憶装置の制御方法。
5. 【請求項５】 前記第１の書き込みまたは消去コマンド
   入力時に入力されるアドレスを格納する第１アドレスレ
   ジスタと、 前記第２の書き込みまたは消去コマンド入力時に入力さ
   れるアドレスを格納する第２アドレスレジスタとを備
   え、 前記ラッチ手段には、該第１アドレスレジスタまたは該
   第２アドレスレジスタから出力されるバンク判定信号が
   入力される請求項１に記載の不揮発性半導体記憶装置。
6. 【請求項６】 請求項５に記載の不揮発性半導体記憶装
   置を制御する方法であって、 前記第１の書き込みまたは消去を実行中に、前記第２の
   書き込みまたは消去コマンドが入力されたときに、前記
   バンク判定信号を更新し、 前記識別手段により、前記第１アドレスレジスタから出
   力されるバンク判定信号と前記第２アドレスレジスタか
   ら出力されるバンク判定信号とを比較して、 比較結果が一致した場合には、 前記第１の書き込みまたは消去動作が終了した後に、書
   き込みまたは消去用電源電圧を内部発生させたまま、前
   記第２の書き込みまたは消去を行い、 比較結果が不一致である場合には、 該第１の書き込みまたは消去動作が終了した後に、書き
   込みまたは消去用電源電圧の内部発生を止めて読み出し
   用電源電圧にした後、該識別手段からの出力信号により
   前記ラッチ手段の更新して、前記バンク切替制御手段か
   らの出力信号によって、該第１の書き込みまたは消去動
   作を終了したバンクには読み出し用電源電圧線を接続
   し、該第２の書き込みまたは消去コマンドにより指定さ
   れるバンクに書き込みまたは消去用電源電圧線を接続
   し、その後、書き込みまたは消去用電源電圧を内部発生
   させて、該第２の書き込みまたは消去を行う不揮発性半
   導体記憶装置の制御方法。
7. 【請求項７】 内部状態を記憶するステータスレジスタ
   をさらに備え、 前記識別手段により、前記第１の書き込みまたは消去コ
   マンドにより指定されるバンクと、前記第２の書き込み
   または消去コマンドにより指定されるバンクとが変わっ
   たと識別された場合には、コマンド入力誤り情報として
   該ステータスレジスタに格納し、該情報を該ステータス
   レジスタから外部に出力する請求項１または請求項５に
   記載の不揮発性半導体記憶装置。