JPH09260616A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPH09260616A
JPH09260616A JP8070132A JP7013296A JPH09260616A JP H09260616 A JPH09260616 A JP H09260616A JP 8070132 A JP8070132 A JP 8070132A JP 7013296 A JP7013296 A JP 7013296A JP H09260616 A JPH09260616 A JP H09260616A
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Abstract

(57)【要約】 【課題】 データ保持寿命の短いセルを判定することが
でき、全体としてのデータ保持能力の向上をはかる。 【解決手段】 n型Si基板60上のpウェル61上に
浮遊ゲート64と制御ゲート66を積層したMOS−F
ET構造のメモリセルを有する多値のEEPROMにお
いて、メモリセルのデータ保持特性を調べるために、
“3”が書き込まれたセルに対し、浮遊ゲート64に正
の電荷をデータが消えない程度に注入し、しきい値がV
(retention) より下がればそのセルはしきい値が下がら
ないセルに比べ書き込み後の放置でデータが速く抜けや
すいセルと判定し、該判定されたセルを含むブロックの
データを、他のブロックに再書き込みすること。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性半導体記憶装置に係わり、特にデータ保
持機能の改良をはかった不揮発性半導体記憶装置に関す
る。
【0002】
【従来の技術】電気的に書き換え可能な不揮発性半導体
記憶装置の一つとして、半導体基板上浮遊ゲート(電荷
蓄積層)と制御ゲートを積層したMOS−FET構造の
メモリセルを用いたものが知られている。このメモリセ
ルでは、電荷蓄積層は周囲を絶縁膜で覆われているた
め、一度電荷蓄積層に蓄えられた電荷は直ぐには無くな
らない。しかし、長時間放置しておくと電荷は抜けてい
き、やがて電荷のない中性状態に近付く。よって、メモ
リセルのしきい値は長時間放置で、電荷のない中性状態
に対応した一つの値(中性Vt)に収束する。
【0003】一般に、あるデータを保持しているセルは
しきい値がαVからβVの間に入っている必要がある。
この場合は、中性Vtに近い方の値をαとすると、αが
中性Vtから離れているほど電界効果でセルのしきい値
の時間変化率(δVt/δt)が大きくなり、よってセ
ルのしきい値はαVから外れやすくなる。つまり、デー
タは失われやすくなる。特に、4値以上の多値データを
1つのセルに持たせようとすると、多値の内のあるデー
タはどうしてもしきい値が中性Vtから遠くなり、電界
効果によりデータ保持の寿命が短くなると言う問題があ
った。
【0004】また、多数のメモリセルを有する不揮発性
半導体記憶装置では、各セルの特性のばらつきを避ける
ことはできず、同じ値のデータを記憶したセルであって
も、データ保持寿命の違いが生じる。そして、データ保
持の寿命が最も短いセルで全体のデータ保持寿命が決ま
ってしまい、1つでもデータ保持時間の短いセルが存在
すると、全体としてのデータ保持能力が大幅に低下する
問題があった。
【0005】
【発明が解決しようとする課題】このように従来、不揮
発性半導体記憶装置においては、書き込み後の放置でセ
ルによってデータが速く無くなるのと無くならないセル
とが有り、寿命の短いセルでデータ保持能力が決まって
いた。
【0006】本発明は、上記の事情を考慮して成された
もので、その目的とするところは、データ保持寿命の短
いセルを判定することができ、これを他のセルに置き換
える等することにより、全体としてのデータ保持能力の
向上をはかり得る不揮発性半導体記憶装置を提供するこ
とにある。
【0007】
【課題を解決するための手段】
(構成)上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち本発明は、半導体基板上に
電荷蓄積層と制御ゲートを積層したトランジスタからな
るメモリセルを有する不揮発性半導体記憶装置におい
て、前記メモリセルのデータ保持特性を調べるために、
前記電荷蓄積層に該蓄積層に入っている電荷と逆極性の
電荷をデータが消えない程度に注入し、しきい値が所定
値に達するか、それを横切ればそのセルは他のセルに比
べ書き込み後の放置でデータが速く抜けやすいセルと判
定し、該判定されたセルを含むブロックのアドレスを外
部に出力することを特徴とする。
【0008】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) データ保持特性を調べるために、そのデータが電荷
蓄積層に正の電荷が入っている場合に対応するならば、
データが消えない程度に電荷蓄積層に負電荷を注入、若
しくは正電荷を電荷蓄積層から抜き去ること。 (2) データ保持特性を調べるために、そのデータが電荷
蓄積層に負の電荷が入っている場合に対応するならば、
データが消えない程度に電荷蓄積層に正電荷を注入、若
しくは負電荷を電荷蓄積層から抜き去ること。 (3) データが速く抜けやすいと判定されたセルを含むブ
ロックのデータを、他のブロックに再書き込みするこ
と。 (作用)i番目(iの数は2以上)のデータを持つセル
はしきい値がα(i)Vからβ(i)Vの間に入ってい
る必要があるとし、以下ではα(i)Vないしβ(i)
Vが中性Vtから一番離れているデータ(ここではj番
目のデータとする)の保持特性を問題にする。ここでは
そのデータの内で、αの方がβより中性Vtに近いとす
る。さらに簡単のため、書き込みを電荷蓄積層への電子
の注入、消去を電子の放出とする(逆でも可)。
【0009】するとj番目のデータは、消去後の書き込
みで最も多く電子注入されたデータか、或いは消去後の
書き込みで電子注入されずにしきい値が消去時のままで
あったデータかのいずれかである。ここではj番目のデ
ータは前者の、消去後の書き込みで最も多く電子注入さ
れたデータであるとする(後者でも基本的に方法は同
じ)。
【0010】図1に、“j”番目のデータを書き込んだ
セルに対し、弱い消去動作を加えた後のしきい値と長時
間放置した後のしきい値との関係を示す。横軸が弱い消
去を加えた後の“j”レベル書き込みセルのしきい値で
あり、縦軸が書き込み後に長時間放置した後の“j”レ
ベル書き込みセル(弱い消去動作は加えない)のしきい
値である。図中の曲線で囲まれた範囲が、1つのIC中
のセルが存在する領域である。
【0011】図1に示すように、j番目のデータを書き
込まれたセル同士で比べて、書き込み後の放置でデータ
が速く無くなるセルは、無くなりにくいセルより、弱い
消去動作を加えるとしきい値が負の方向に下がりやす
い。ここで、Vveri“j”とはデータ書き込み直後の
“j”レベル書き込みセルの最小のしきい値、またVre
ad“J−1”とは“j”レベルセルのしきい値がこれ以
下になると誤読み出しされる下限、また弱い消去動作と
はそれを行うことによってセルのしきい値を僅かに負側
に変化させることで、方法はいろいろあり得る。例え
ば、短い時間の消去を行う、又は消去動作で各ノードに
印加する電圧の絶対値を通常の消去動作より下げる等が
ある。
【0012】以上の各セル毎のデータ保持特性と消去特
性の相関を利用して、データ保持特性の良くないセルを
予め検知することができる。そして、データ保持特性の
良くないセルを含んだある単位のブロックをスクリーニ
ングして、データ保持特性の良いセルだけを含んだブロ
ックのみを使うことにすれば、結果的にデータ保持特性
の良い半導体メモリを使ったことになる。
【0013】このように本発明によれば、チップのなか
をブロックに分け、ブロック毎にデータ保持能力の低い
ビット含んでいるかを検査し、含んでいればそのブロッ
クのデータを他のブロックに再書き込みすることによっ
て、結果的にチップのデータ保持能力を向上させること
ができる。
【0014】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。 (第1の実施形態)本実施形態は、4値のNAND型E
EPROMであり、素子構成及び回路構成は従来と基本
的には変わらない。図2(a)(b)は、メモリセルア
レイの1つのNANDセル部分の平面図と等価回路図で
ある。図3(a)(b)は、それぞれ図2(a)のA−
A’及びB−B’断面図である。
【0015】素子分離酸化膜12で囲まれたp型シリコ
ン基板(又はp型ウエル)11に、複数のNANDセル
からなるメモリセルアレイが形成されている。1つのN
ANDセルに着目して説明すると、この例では、8個の
メモリセルM1〜M8が直列接続されて1つのNAND
セルを構成している。メモリセルはそれぞれ、基板11
にトンネル絶縁膜13を介して浮遊ゲート14(14
1 ,142 ,〜,148)を形成し、その上にゲート絶
縁膜15を介して制御ゲート16(161 ,162 〜1
8 )を形成して、構成されている。これらのメモリセ
ルのソース,ドレインであるn型拡散層19は、隣接す
るもの同士共有する形で接続され、これによりメモリセ
ルの複数個が直列接続されている。
【0016】NANDセルのドレイン側,ソース側には
各々、メモリセルの浮遊ゲート,制御ゲートと同時に形
成された第1の選択ゲート149 ,169 及び第2の選
択ゲート1410、1610が設けられ、149 と169
らに1410と1610に電気的に接続されている。素子形
成された基板はCVD酸化膜17により覆われ、この上
にビット線18が配設されている。NANDセルの制御
ゲート16は、共通に制御ゲートCG1 ,CG2 〜CG
8 として配設されている。これら制御ゲートはワード線
となる。選択ゲート149 ,169 及び1410,1610
もそれぞれ行方向に連続的に選択ゲートSG1 ,SG2
として配設されている。
【0017】図4は、このようなNANDセルがマトリ
クス状に配列されたメモリセルアレイの等価回路を示し
ている。ソース線は、例えば64本のビット線毎につき
1箇所、コンタクトを介してAl,ポリSiなどの基準
電位配線に接続される。この基準電位配線は周辺回路に
接続される。メモリセルの制御ゲート及び第1,第2の
選択ゲートは、行方向に連続的に配設される。通常制御
ゲートにつながるメモリセルの集合を1ページと呼び、
1組のドレイン側(第1の選択ゲート)及びソース側
(第2の選択ゲート)の選択ゲートによって挟まれたペ
ージの集合を1NANDブロック又は単に1ブロックと
呼ぶ。
【0018】図5に、本実施形態におる4値のNAND
型EEPROMのしきい値分布を示す。図中の“0”,
“1”,“2”,“3”は、0〜3レベルそれぞれのデ
ータを示す。Vveri“0”は“0”レベルのセルのしき
い値の最大値であり、一度消去したらセルのしきい値を
読み、しきい値がVveri“0”以下であれば消去を完了
し、そうでなければ再度消去を繰り返す。
【0019】Vveri“1”は“1”レベルのセルのしき
い値の最小値であり、一度書き込んだらセルのしきい値
を読み、しきい値がVveri“1”以上であれば書き込み
を完了し、そうでなければ再度書き込みを繰り返す。V
veri“2”は“2”レベルのセルのしきい値の最小値で
あり、一度書き込んだらセルのしきい値を読み、しきい
値がVveri“2”以上であれば書き込みを完了し、そう
でなければ再度書き込みを繰り返す。Vveri“3”は
“3”レベルのセルのしきい値の最小値であり、一度書
き込んだらセルのしきい値を読み、しきい値がVveri
“3”以上であれば書き込みを完了し、そうでなければ
再度書き込みを繰り返す。
【0020】Vread“0”は“0”データ判定基準電位
であり、読み出し時選択セルの制御ゲートにVread
“0”を与え、選択セルのゲートがONすれば“0”デ
ータが書き込まれているとし、OFFであればデータは
“0”以外とみなす。なお、セルのON/OFFはセル
のしきい値がVread“0”以上/以下と等価である。
【0021】Vread“1”は“1”データ判定基準電位
であり、読み出し時選択セルの制御ゲートにVread
“1”を与え、選択セルのゲートがONすれば“0”な
いし“1”データが書き込まれているとし、OFFであ
ればデータはそれ以外とみなす。Vread“2”は“2”
データ判定基準電位であり、読み出し時選択セルの制御
ゲートにVread“2”を与え、選択セルのゲートがON
すれば“0”ないし“1”ないし“2”データが書き込
まれているとし、OFFであれば“3”データが書き込
まれているとみなす。
【0022】V(retention) は、“3”データが書き込
まれているセルのデータ保持能力を検査する基準電位で
ある。図6に、1セル当たりの書き込み・消去方式を示
す。図中の60はn型Si基板、61はpウェル、69
はn型拡散層、64は浮遊ゲート、66は制御ゲートで
ある。また、Vpp(erase) は消去時pウェルとn型基板
に与える10〜25V程度の高電圧、Vpp(write) は書
き込み時制御ゲートに与える10〜25V程度の高電
圧、Vmは書き込み時セルのしきい値を上昇させないセ
ルの拡散層に与えるVpp(write) と0Vの中間の電圧で
ある。
【0023】図6(a)は消去方式であり、n型基板6
0とpウェル61に高電圧(Vpp)を与え、制御ゲート
66は0Vにすると、浮遊ゲート64からpウェル61
に電子が放出され、セルのしきい値は負になる。図6
(b)は書き込みであり、ドレインに0Vを与えると、
pウェル61から浮遊ゲート64に電子が注入され、セ
ルのしきい値は正になる。Vm(0Vと書き込み電圧で
あるVppの中間の電圧)を与えると、浮遊ゲート64に
電子は注入されず、しきい値は変化しない。
【0024】浮遊ゲート64より基板60へ電子を抜い
て消去を行い、基板60より浮遊ゲート64に電子を注
入して書き込みを行う。消去で“0”レベルを、書き込
みで“1”,“2”,“3”レベルを作る。中性Vtを
0V近傍に設定すると“3”レベルが中性Vtから一番
離れることとなり、データ保持特性が一番悪くなる。中
性Vtを“3”か“4”レベル近傍に設定すると、
“0”レベルのデータ保持特性が悪くなる。ここでは、
前者の中性Vtが0V近傍にある場合を考える。
【0025】4値を用いたNAND型EEPROMでは
ベリファイ書き込みでセルのしきい値分布幅を狭くす
る。ベリファイ書き込みとは、制御ゲート66に印加す
る書き込み用高電圧パルスを短冊状に分割し、短パルス
印加毎にデータを読み出し、各セルのしきい値がVveri
電位以上になっているかを検査し、未満であれば再度書
き込みを繰り返す方式である。Vveriは“1”から
“3”レベルの最小のセルしきい値を決めていることに
なる。
【0026】読み出し時に制御ゲート66に与える電位
(Vread)は、データによって変えるが選択セルのON
/OFFを見るためVveriより少し低めに設定する。デ
ータ保持特性の悪いセルを検出するため、書き込み終了
後、書き込まれたある単位のブロックに対し消去を行
う。但し、その消去は通常の消去に比べ各ノードに印加
する電圧を下げ、殆どセルのしきい値は変化しないよう
にする。ここで、データ保持が問題となる“3”レベル
に関しては、VveriとVreadの間になる電位を設ける。
“3”レベルが書き込まれたセルの内消去されやすいセ
ルのみは、しきい値がV(retention) から下がる。
【0027】図7に、“3”のデータを書き込んだセル
に対し、弱い消去動作を加えた後のしきい値と長時間放
置した後のしきい値との関係を示す。横軸が弱い消去を
加えた後の“3”書き込みセルのしきい値であり、縦軸
が書き込み後に長時間放置した後の“3”書き込みセル
(弱い消去動作は加えない)のしきい値である。曲線で
囲まれた部分が1つのIC中での全てのセルが含まれる
領域である。
【0028】図7に示すように、弱い消去を加えた後の
しきい値がV(retention )より下になるセルは、長時
間放置した後にしきい値がVread“2”より下がり
“2”データと誤読み出ししてしまうセルを含むので、
スクリーニングする必要がある。このため、弱い消去に
よりしきい値がV(retention )より下がるセルを含む
ブロック全体のデータを他のブロックに再書き込みし、
そのブロックは捨てる。なお、弱い消去によりしきい値
がVread“2”より下がってしまうセルがあるとデータ
が破壊されてしまうので、弱い消去動作を行う前に一旦
検査ブロックのデータは別の場所に格納しておき、他の
ブロックに再書き込みする際は格納データを書き込む。
【0029】このように本実施形態によれば、“0”〜
“3”の4値メモリセルのデータ保持特性を調べるため
に、“3”書込みセルに対して浮遊ゲート64に正の電
荷をデータが消えない程度に注入し、しきい値がV(ret
ention) 所定値より下がればそのセルはしきい値が下が
らないセルに比べ書き込み後の放置でデータが速く抜け
やすいセルと判定し、データ保持能力の低いビット含ん
でいるブロックのデータを他のブロックに再書き込みす
ることによって、データ保持能力の低いセルのデータを
救済することができる。その結果、チップ全体のデータ
保持能力を向上させることができる。 (第2〜第6の実施形態)なお、本発明は上述した実施
形態に限定されるものではない。第1の実施形態では、
V(retention) をVreadよりも大きくしたが、第2の実
施形態として、V(retention) をVreadと同じにする
か、それよりも下に設定することも可能である。
【0030】第3の実施形態として、V(retention) と
Vreadの間が十分離れていて、弱い消去でどのセルもV
readまではセルしきい値が下がらなければ、弱い消去を
行う前にブロックのデータを一旦別の場所に格納しない
方法もある。つまり、V(retention) 以下にしきい値が
なるセルはあってもVread以下にはならなければ、弱い
消去後もデータの再現はできる。よってまず弱い消去を
行い、次にしきい値がV(retention) 以下になったセル
があるか否か判定し、あればそのブロックのデータを読
み出して別のブロックに再書き込みする。
【0031】第4の実施形態として、スクリーニング用
の弱い消去動作を電源OFF時のみ全ブロックに対して
行う方法もある。第5の実施形態として、ECC(エラ
ーチップ・コレクション)を1つのブロック内で使える
場合、弱い消去動作でセルのしきい値がV(retention)
以下になるビットがECCで救えるならば、そのブロッ
クはそのまま生かし、救えなければ他のブロックにデー
タを再書き込みするようにしてもよい。
【0032】第6の実施形態として、電源ON時に定期
的に“3”レベルのセルでしきい値がV(retention) 以
下になったセルがあるか否か検査し、もし有ればそのセ
ルを含むブロックのデータを他のブロックに再書き込み
するようにしてもよい。その他、本発明の要旨を逸脱し
ない範囲で、種々変形して実施することができる。
【0033】
【発明の効果】以上詳述したように本発明によれば、電
荷蓄積層に該蓄積層に入っている電荷と逆極性の電荷を
データが消えない程度に注入し、しきい値が所定値より
下がっているか否かを判定することにより、データ保持
寿命の短いセルを特定することができる。そして、チッ
プのなかをブロックに分け、データ保持能力の低いビッ
ト含んでいるブロックのデータを他のブロックに再書き
込みすることによって、結果的にチップのデータ保持能
力を向上させることが可能となる。
【図面の簡単な説明】
【図1】弱い消去動作を加えたセルのしきい値とデータ
保持特性との関係を示す図。
【図2】メモリセルアレイの1つのNANDセル部分の
平面図と等価回路図。
【図3】図2(a)のA−A’及びB−B’断面図。
【図4】NANDセルがマトリクス状に配列されたメモ
リセルアレイの等価回路図。
【図5】4値のNAND型EEPROMのしきい値分布
を示す図。
【図6】1セル当たりの書き込みと消去方式を示す図。
【図7】弱い消去動作を加えたセルのしきい値とデータ
保持特性との関係、及び誤読出しする範囲を示す図。
【符号の説明】
11…p型シリコン基板(又はp型ウエル) 12…素子分離酸化膜 13…トンネル絶縁膜 14…浮遊ゲート(電荷蓄積層) 15…ゲート絶縁膜 16…制御ゲート 17…CVD酸化膜 18…ビット線 19…n型拡散層 149 ,169 …第1の選択ゲート 1410、1610…第2の選択ゲート 60…n型Si基板 61…pウェル 64…浮遊ゲート 66…制御ゲート 69…n型拡散層

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】半導体基板上に電荷蓄積層と制御ゲートを
    積層したトランジスタからなるメモリセルを有する不揮
    発性半導体記憶装置において、 前記メモリセルの制御ゲートと少なくとも基板の一部の
    間に電位差を与えてデータを書き込み、次に制御ゲート
    と少なくとも基板の一部に書き込みと逆極性の電位差を
    与え、セルのしきい値が所定の値に達すると判定された
    セルのアドレスを検出することを特徴とする不揮発性半
    導体記憶装置。
  2. 【請求項2】前記メモリセルを複数のメモリセルをユニ
    ットとするブロックに分割し、制御ゲートと少なくとも
    基板の一部に書き込みと逆極性の電位差を与え、セルの
    しきい値が所定の値に達すると判定されたセルを含むブ
    ロックのアドレスを検出することを特徴とする請求項1
    記載の不揮発性半導体記憶装置。
  3. 【請求項3】前記制御ゲートと少なくとも基板の一部に
    書き込みと逆極性の電位差を与え、セルのしきい値が所
    定の値に達すると判定されたセルのアドレス又はブロッ
    クのアドレスを外部に出力することを特徴とする請求項
    1又は2記載の不揮発性半導体記憶装置。
JP07013296A 1996-03-26 1996-03-26 不揮発性半導体記憶装置 Expired - Lifetime JP3576686B2 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9391088B2 (en) 2014-09-01 2016-07-12 Samsung Electronics Co., Ltd. Nonvolatile memory device

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* Cited by examiner, † Cited by third party
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US9391088B2 (en) 2014-09-01 2016-07-12 Samsung Electronics Co., Ltd. Nonvolatile memory device

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