TW519652B - Method and system for embedded chip erase verification - Google Patents
Method and system for embedded chip erase verification Download PDFInfo
- Publication number
- TW519652B TW519652B TW090127469A TW90127469A TW519652B TW 519652 B TW519652 B TW 519652B TW 090127469 A TW090127469 A TW 090127469A TW 90127469 A TW90127469 A TW 90127469A TW 519652 B TW519652 B TW 519652B
- Authority
- TW
- Taiwan
- Prior art keywords
- bit
- amnestic
- moderately
- memory cell
- check
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
519652 綠 濟 部 慧 財 產 局 員 工 費 合 作 社 印 製 1 A7 B7 五、發明說明(1 ) [技術領域] 本發明大致係有關記憶體裝置,詳言之,係有關用來 校驗電子記憶體元件中,位元之區段的記憶消除之裝置和 方法。 [技藝背景] 快閃記憶體係一種電子記憶體媒介,不需電力即可重 複寫入並保持其内容。一般快閃記憶體元件的壽命大約介 於100K至300K的寫入週次。與動態隨機存取記憶·體 (DRAM)以及靜態隨機存取記憶體⑺尺入“丨記憶體晶片所不 同的是,動態隨機存取記憶體和靜態隨機存取記憶體能夠 消除單一位元組,而典型的快閃記憶體則是以固定的多位 元區塊或區段,來進行記憶消除和寫入之動作。突破了電 子記憶消除式可程式唯讀記憶體(EEPR〇m)晶片技術,其 只能在位址上記憶消除,快閃記憶體能夠適度地消除記 憶,且其價袼較為低廉,並且密度更高。這種新類型的電 子記憶消除式可程式唯讀記憶體,結合了可記憶消除式可 程式唯讀記憶體(EPROM)的高密度,以及電子記憶消除式 可程式唯讀記憶體的電子記憶消除能力等優點,而逐漸成 為重要的非揮發性記憶體。 習知的快閃記憶體,係由記憶胞結構所構成,並有單 一貝訊位7G儲存於每一記憶胞之中。在這種單一位元記憶 體構造中,每一記憶胞典型上包含金氧半電晶體(MOS)結 構,即是具有源極、汲極、和在基板或P-井之間的通道, 以及覆蓋^通道之上的重疊式閘極結構。重疊式閘極可 本紙張尺度適用中(CNS)A4規格⑽χ 297公爱_7 91897 ---------------------訂--------- (請先閱讀背面之注意事項再填寫本頁) 519652 A7 B7 五、發明說明(2 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 一步包含一層薄的閘極電介質層(有時稱之為隧道氧化 層),該閘極電介質層係在p-井的表面上形成。重疊式閘 極也包含有覆蓋於隧道氧化層之上的多晶矽浮動閘極,以 及覆蓋於浮動閘極之上的共聚物電介質層。此共聚物電介 質層通常是例如氧化物層/氮化物層/氧化物層(ΟΝΟ層)的 多層絕緣體,該0Ν0層係具有兩個氧化物層夾住一氮化 物層。最後,多晶矽控制閘極覆蓋於共聚物電介質層上。 控制閘極係連接,與一列記憶胞相聯繫的字元線,而 形成記憶胞之區段,該記憶胞典型為NOR組態方式。此 外,記憶胞之汲極區域,係與導電位元線相接。記憶胞之 通道,依於由重疊式閘極結構在通道中形成的,電場,而導 通了介於源極和汲極之間的電流。在NOR組態中,在單一 行内之各電晶體的每個汲極端,皆連接到同一位元線。此 外,每一快閃記憶胞,使其重疊式閘極端,和不同的字元 線結合,而陣列中所有的快閃記憶胞,皆使其源極端,與 共通源極端結合。在動作中,個別的快閃記憶胞,係透過 各自的位元線,和使用周圍解碼器的字元線,以及就程式 製作(寫入)、讀取、或記憶消除等功能所用的控制電路裝 置,而完成定址之動作。 這種單一位元重疊式閘極快閃記憶胞,係藉由將相對 較高的電壓加在控制閘極,以及將源極接地,和在源極之 上’與業已決定之電位相接的沒極’而完成程式製作之動 作。跨經隧道氧化層所造成的高電場,導致稱為 Nordheim穿隧的現象發生。在此程序期間,因為浮動問極 (請先閱讀背面之注意事項再填寫本頁) 0 訂---------線—參 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 91897 2 519652· A7 B7 m 濟 部 智' 慧 財 產 局 消 費 合 作 社 印 製 3 五、發明說明(3 係受到共聚物電介質以及隧道氧化層的環繞,所以,在核 心記憶胞通道區域内的電子,穿隧經過閘極氧化層,進入 浮動閘極,而陷入浮動閘極。由於已陷入的電子之緣故, 使得記憶胞之臨界電壓隨之上升。由陷入的電子所創造的 έ己憶胞臨界電壓(及該處的通道導電性)的改變,即是造成 記憶胞可予程式製作的原因。 為了消除典型的單位元重疊式閘極快閃記憶胞,需將 相對較高的電壓加在源極上,並將控制閘極保持在負電 位,而使汲極浮動。在這些條件下,便形成一強力電場, 跨於浮動閘極和源極之間的隧道氧化層。陷入在浮動閘極 上的電子’朝向浮動閘極覆蓋源極的部分游移,並叢聚在 該處,且經由通過隧道氧化層的f〇wler_N〇rdheim穿隨, 而從洋動閘極抽離,進入源極。由於該電子係從浮動閘極 游移而來,故記憶胞已遭拭除。 在I知的單位元快閃記憶體元件中,施行記憶消除校 驗以判定在此等記憶胞的每一區塊或區段之各記憶胞,是 否已適度地予以消除。現今的單位元記憶消除校驗方法, 係提供位元或記憶胞記憶消除之校驗,以及對初次校驗失 敗的個別記憶胞,提供額外補充的記憶消除脈衝之應用。 之後,記憶胞的記憶消除狀態再次接受校驗,且此程序會 持續進行,直到記憶胞或位元已成功地記憶消除,或將4 憶胞標示為不可使用時,此程序才告終止。 ^近來,雙位元快閃記憶胞已正式推行採用,其允許在 單一記憶胞中,能有兩位元i資訊儲存〇習知的,使用 本紙張尺度適用中關家標準(CNS)A4規格·⑵Qx297公髮「 91897 (請先閱讀背面之注意事項再填寫本頁} 519652 A7 B7
五、發明說明(4 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐 4 單位重疊式閘極構造的記憶消除校驗方法,在某些特定 情形,尚可使用在這種雙位元元件之上。然而,仍須有2 式的,改良的記憶消除校驗方法及裝置,來確保在雙位元 記隐體構造中,資料位元的適度記憶消除,並解釋其結槿 上的特性。 ° [發明之揭示] 本發明提供了一種裝置和方法,克服或減少了習知的 "己隐胞s己憶消除校驗方法和裝置所造成的問題及缺點。此 發=包含之方法或裝置,係用來校驗記憶體元件中,—個 或夕個雙位兀記憶胞之記憶消除所用,該記憶體元件係例 如快閃記憶體。本發明提供了有效及徹底的記憶消除校 驗,可減少在雙位元記憶胞構造中,特別容易發生的資料 保留以及過度記憶消除等問題。當使用於有關雙位元記憶 胞中+僅有一位元係就資料儲存所用的情形時,本發明具 有顯著的優點。然而,大體而言必須認清的是,本發明發 現有關雙位元記憶胞構造的效用,而此發明並不受限於任 何特定的雙位元記憶胞之使用方法或組態。 依照本發明之一個觀點,提供—種方法,係就雙位元 記憶胞之記憶消除的校驗所用,該雙位元記憶胞具有第一 位元和第二位元。記憶消除校驗方法包含有以下步驟:執 行在雙位it記憶胞中,狀第-位元是否已適度記憶消 除;在雙位元記憶胞中,若第-位元已適度記憶消除,則 執行第二位元是否已適度記憶消除之第一校驗;以及根據 第一校驗之結果’若第一位元已適度記憶消除,且若第二 91897 •l·——— P-----譽--------訂---------線—· r請先閱讀背面之注音》事項再填寫本頁} 519652,
五、發明說明(5 緙 濟 部 智· 慧 財 產 局 員 工 消 費 合 作 社 印 製 位7G已適度記憶消除,則判定雙位元記憶胞已適度記憶消 除。 〜 根據本發明方法,雙位元記憶胞組態中,兩個位元的 適度記憶消除之校驗,保證了資料保留和/或位元過度記憶 消除之問題,即記憶胞中的其中一個位元,不會對另一位 70之動作(例如,適度記憶消除、讀取或寫入等功能),產 生不良影響。在這種方式中,此發明所提供的顯著成就, 大舉超越習知的方法,該習知方法係指使用在單位元(例 如,重疊式閘極)記憶胞型式中,典型的記憶消除方法。此 法可進步包含,重複此方法就另一雙位元記憶胞所 用’藉此’便可完成就逐個記憶胞之記憶消除校驗,舉例 而吕,例如相關於晶片記憶消除或區段記憶消除的操作。 位元記憶消除的校驗,除了可感測記憶胞中的電流來校驗 之外’也可透過將電壓加在記憶胞上的應用來執行。 除上述之外,若第一位元未適度記憶消除,則此方法 也I S有σ己憶消除第一位元之動作,並可在記憶消除第一 位疋之後,執行第二位元是否適度記憶消除的第二校驗動 作,該記憶消除第一位元之動作,係包含使用電壓加在記 憶胞上之動作。在此方式中,此方法會試圖對先前並未適 度記憶消除(例如,根據此發明,在依序對逐個記憶胞進行 記憶消除校驗之前,透過使用在記憶胞之區塊或區段的初 次消除動作)的個別記憶胞位元,進行再記憶消除之動作。 因此,記憶胞中的位元,可透過試圖對記憶胞進行再記憶 _^除的動作’而再次成為可用位元,即使第一次或先前的 本紙張尺度過用中國國家標準(CNS)A4規^·^ χ撕)-------- --- (請先閱讀背面之注意事項再填寫本頁) 訂: •線- 5 91897 519652 A7 B7 五、發明說明(6 記憶消除動作不符要求。 此方法可包含數個這種選擇性再記憶消除,以及選擇 性記憶消除再校驗。舉例而言’若根據第二校驗,第二位 疋已適度記憶消除,則此方法可對雙位元記憶胞中,第一 位元是否適度記憶消除,重複做出判定,以及在雙位元記 憶胞中,若第一位元已適度記憶消除,則重複執行第二位 疋是否已適度記憶消除之第一校驗,以及根據重複執行第 一校驗之結果,若第一位元已適度記憶消除,且若第二位 元已適度記憶消除,則判定雙位元記憶胞已適度記憶消 除此外,若根據第二記憶消除校驗,第二位元並未適度 記憶消除,則可消除第二位元,隨後,若根據第二記憶^ 除校驗,第二位元已適度記憶消除,則可重複執行,第一 位元是否已適度記憶消除之判定。再者,若第一位元已適 度記憶消除,則可重複執行,第二位元是否已適度記憶消 除第一校驗。此方法從而進入選擇性再記憶消除,以及選 擇性再校驗一個或兩個位元的適度記憶消除,直到兩個位 元皆成功校驗為適度記憶消除,或直到此選擇性再記憶消 除和再校驗等動作,已執行至最大次數乃完全無用的情況 下,此方法才告終止。 根據此發明之另一觀點,係提供一種方法,用來拭除 多數個雙位元快閃記憶胞’包含以下步驟:消除多數個雙 位元快閃記憶胞之記憶;校驗在多數個雙位元快 中的至少其中一個第一位元之適當拭除.;校驗在多數;雙 位元快閃記憶胞中至少一個的第二位元之適度的說椅消 私紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 91897 (請先閱讀背面之注意事項再填寫本頁) f --------^---------線 I* 經濟部智慧財產局員工消費合作社印製 6 519652 耀濟部智慧財產局員工消費合作社印製 A7 五、發明說明(7 , 除;以及若第一和第二位元已適度記憶、消除,則判定記憶 胞已適度記憶消除。此方法可進一步包含,若第一和第二 位元中,有其中一個位元並未適度記憶消除,則選擇性記 憶消除第一和第二位元中之至少一個,以及選擇性再校驗 第一和第二位元中之至少一個之適度記憶消除。 此外,此方法也可包含以下步驟:若第一位元並未適 度記憶消除,則記憶消除第一位元;於記憶消除第一位元 之後,再校驗第二位元之適度記憶消除;若第二位元已適 度記憶消除,並且再校驗第二位元之適度記憶消除之後, 再校驗第一位元之適度記憶消除;和若第一位元已適度記 憶消除,並且再校驗第一位元之適度記憶消除之後,再一 次再校驗第二位元之適度記憶消除,·以及若第一和第二位 元已適度記憶消除,則判定多數個雙位元記憶胞之至少其 中一個,已適度記憶消除。 然而根據本發明之另一觀點,係提供一種用來校驗雙 位元記憶胞之記憶消除之方法,包含··選擇性校驗記憶胞 之第一位元和記憶胞之第二位元其中之一的適度記憶消 除,若記憶胞之第一和第二位元皆已適度記憶消除,則判 定此雙位元記憶胞已適度記憶消除;以及若第一和第二位 元中’有其中一個位元並未適度記憶消除,則此方法可選 擇性5己憶消除S己憶胞之第一和第二位元中之至少一個位、 元。此方法並可進一步包含,在選擇性記憶消除第一或第 二位元之至少其中一個之後,選擇性再校驗第一和第二位 元中之其中一個位元的適度記憶消除。 本紙張尺度過用〒國國冢標準(CNS)A4規格(210 X 297公釐) 91897 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 519652 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明(8 ) 根據本發明之又另一觀點,係提供一種用來校驗雙位 元記憶胞之適度記憶消除之裝置。此裝置包括:選擇性地 权驗記憶胞之第一位元,和記憶胞之第二位元其中之一的 適度記憶消除之機構;若記憶胞之第一和第二位元皆已適 度記憶消除,則可判定雙位元記憶胞係適度記憶消除之機 構,以及若第一和第二位元之其中之一並未適度地記憶消 除貝]可選擇性地記憶消除記憶胞中之第一和第二位元之至 少其中之一之機構。 , 為了完成前述和相關目的,本發明所包含之特點將於 文中詳細描述,並於申請專利範圍中明確指出。下列說明 和附圖,係詳細提出本發明某些例證觀點以及實施方法。 然而,表現於此發明原則中的數種方法,係僅使用了少數 幾種。本發明之其它目的、優點、以及新顆的特徵,可由 此發明於下列的詳細說明,配合圖式一起考慮,而變得很 明白。 [圖式之簡單說明] 第1圖係可能由本發明之久播翻赴 一 1又各種觀點所實施的示範雙位 元5己憶胞’其概要的側面正視斷面圖; 第2圖為^ —流程圖’係佑昭aa七% 货依照此發明之觀點,顯示校驗 記憶胞之記憶消除的示範方法; 第3圖為-流程圖,係根據此發明,來 胞之記憶消除的另一示範方法; € ^隐 第4圖為一流程圖,倍龜 顯不可能由本發明之各種觀點 所實施的示範四階段區段記憶消除動作. ,
^紙張尺度刺+關家料(CNS)A4祕(21G 91897 (請先閱讀背面之注意事項再填寫本頁) --------訂---------線—▲ 8
五、發明說明(9 ) 第5A圖為一流程圖,係依照此發明之另一觀點,來 顯示校驗記憶胞記憶消除之另一示範方法; 第5B圖為一流程圖,係進一步顯示第5A圖之方法; 第5C圖為一流程圖,係進一步顯示第5A圖至第5B ®之方法; 第5D圖為一流程圖,係進一步顯示第5A圖至第5C 圖之方法; 第6圖係示範的雙位元記憶胞,以及校驗其記憶消除 所用之裝置的概要側面正視斷面圖。 [元件符號說明] 2 雙位元記憶胞 3、7、8、204、212、214 二氧化梦層 經濟部·知3慧財產,局員工消費合作社印製 4、206 P型基板 6、210 右接合處 9 閘極 5 > 208 左接合處 200 雙位元記憶胞 216 多晶碎閘極 202 裝置 220、222、A、B 虛線圓圈(圓形區域) 230 直流電壓源 232 - 252 第一電極 234、258 第二電極 236 、 238 、 254 切換設備 240 邏輯元件 242 ^ 244 ^ 256 控制線 250 直流電感測器(電流感測器) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 9 91897 ϋ ϋ ϋ m ϋ n ϋ n βϋ n I · n n n n n m 一<rjI ϋ n «-1— ϋ — - - - 11 I (請先閱讀背面之注意事項再填寫本頁) 519652 A7
10 91897 經濟部智慧財產,局員工消費合作社印製 11 519652 A7 ----------B7____ 五、發明說明(11 ) - 電荷陷入層。 夕日日石夕閑極2 1 6係位於二氧化石夕層7之上。在閘極9 中摻雜Ν型雜質(例如,礙)。記憶胞2能夠儲存兩個資料 位70,以虛線圓圈Α表示左位元,而以虛線圓圈Β表示右 位兀。一般而言,雙位元記憶胞2皆為對稱, 和源極5之位置可對調。故可將左接合處5用作為源= 而右接合處6相對於右位元Β則作為汲極端。依此類推, 可將右接合處6作為源極端,而左接合處5對於左位元a 則作為汲極端。 根據本發明之一個或多個觀點,可驗證雙位元記憶胞 構U之諸夕實行。詳言之,此發明適用於記憶體元件之上, 而該記憶體元件之雙位元記憶胞中的兩個位元(例如,記憶 胞2的位元A和位元B),係就資料或資訊儲存所用,本發 明並可使用在,那些雙位元記憶胞中,僅有一個位元(例 如,記憶胞2的位元A)係就資料或資訊儲存所用的記憶體 元件之上本發明之發明者發現,甚至當記憶胞中有一個 位元不是就資料儲存所用時(例如,記憶胞2的位元B), 對於資料儲存位元(例如,位元A)的程式製作和記憶消除 二者或其一,也可能造成未使用到的位元(例如,位元B) 中,產生數種不同的物理現象。 舉例而言,對於記憶胞2的位元A反覆地程式製作, 可能造成位το B中的資料保留,反之亦然。若反覆將記憶 消除電壓脈衝加在位元八上,則可能會造成位元B的過度 A憶消除。這些在未使用到的位元B中之現象,可能會依 本紙張尺度適用中國國家標準(CNS)A4規格⑵Gx 297公餐) 91897 ^--------^---------線 (請先閱讀背面之注意事項再填寫本頁) Μ9652 A7 · ----— B; ______ 五、發明說明(12 ) 人&成,有關就資料儲存所用的位元,其效能之下降(例
如’有效地讀取、寫入或程式製作、和/或記憶消除位元A 為了進一步保證記憶胞之適度的記憶消除,此發 3藉由選擇性地對此種記憶胞之個別位元進行校驗、記憶 一 /、和再校驗,來處理這些和雙位元記憶胞技術有關的 牛例而&,在快閃記憶體元件中,區塊或區段的記 憶消除動作即是。 曰、"現參第2圖’示範方法22係用以顯示記憶體之記 f肩除,並且可以有利地和一個或多個雙位元快閃記憶胞 起使用(例如,第1圖的記憶胞2),舉例而言,一部份的 =記憶消除動作即是。舉例而言,一旦記憶體之區段的 二料位元已預先接受程式製作之動作而記憶消除(例如, 藉由在該處寫入值!之動作),那麼此方法22將從步驟Μ 展開,隨後雙位元記憶胞的第一或竭位元(例如記憶胞 2之位元A),將於步驟26接受校驗。至於位元A是否已 經適度地記憶消除,則是在決策步驟28時做出判定。依照 下文中,對第6圖之更加詳細的顯示和描述,可知方法^ 包含的26、3G和42等步驟中,所執行的記憶消除校驗動 作’皆可透過將電壓加在記憶胞上的應用,和記憶胞中電 机的感測’來實施。舉例而言,記憶胞中已適度記憶消除 的位疋,其臨界電壓較記憶胞中已程式製作的位元為低, 而介於已程式製作的位元之臨界電壓,和已記憶消除的位 儿之臨界電壓,之間的-個適度電壓,則可應用在三端記 憶體^冓的^^第1圖的雙位元記憶胞2),且: 本紙張尺度適用中_冢標準(CNS)A4規彳^·^ χ 297公餐)--------二 91897 (請先閱讀背面之注意事項再填寫本頁) 訂---------線 經濟部智慧財產局員工消費合作社印製 12 519652 519652 A7
五、發明說明(13 輪出電流可用來感測’進而判定此位元是否已適度地記憶 消除。 (請先閱讀背面之注音?事項再填寫本頁) 若位元A在步驟28時,已適度地記憶消除,則此方 法22會進入步鱗30,該步驟3〇之校驗,係執行雙位元構 造記憶胞中,其第二位元AB®的適度記憶消除之校驗。 在下列的討論當中’雙位元記憶胞中僅有一位元(例如,位 元AA@ ),係就資料儲存所用。然而,必須體認到,此方 法可有利地使用在有關雙位元記憶胞之上,該雙位元記憶 胞的兩個位元,皆就資料儲存所用。此外,必須體認到, 雙位元記憶胞中二個位元的選擇性校驗,可能遭遇到資料 保留,以及某一位元影響另一位元之動作的之過度記憶消 除等情形’因此為了完全排除或減少這種現象的交互作 用’於是對這些位元提供了選擇性校驗,以及再記憶消除 等動作。 綠濟部^-曰慧財產-局員工消費合作社印製 假使在決策步驟3 2時’第二位元b已適度地記憶消 除,則此方法將進入步驟3 4。步驟3 4係判定,是否有更 多的記憶胞(例如,在多記憶胞記憶體區塊或區段之中)待 校驗。舉例而言’此方法能夠選擇性地使用來校驗,特定 數目記憶胞(例如,八或十六個)之記憶消除,該記憶胞係 以NOR組悉的方式來連結,然而根據本發明,任何數目的 記憶胞,皆可由依序校驗的方式來完成校驗。 在決策步驟34時,若有其它記憶胞待校驗,則此方 法進入步驟36,該處係為一記憶胞計數器(未顯示),可在 ifc # & # :欠進入步驟26之前,記錄增量。否則(例如,所 本紙張尺度適用中國國家標準(CNS)A4規格⑵Q x 297公复)1 13 91897 519652 A7 五、發明說明(14 ) 有記憶胞皆已校驗完成),此方法將於步驟38結束。在此 !須注意到’此方法22,係於步驟36進入下個記憶胞之 則’或於步驟38的動作結束之前’藉由對每-記憶胞的兩 個位70 ’校驗其適度的記憶消除,來確保能夠防備在有關 其它位元的雙位元記憶胞中之一個位元,其資料保留和/ 或過度記憶消除之不良交互作用。 再-人參照至步驟28,假使記憶胞中之位元A並沒有適 度,記憶消除(例如,透過於步驟26,對位元A之校驗的 判疋)此方法22則進入步驟4〇,該處的位元A係已記憶 消除(例如,透過將記憶消除脈衝加在記憶胞之兩端的應 用,即下文中更加詳細的顯示和描述)。在此處,可再次校 驗位元A的適度記憶消除。然而,本發明之發明者已發現, 反覆對位元A進行記憶消除和校驗等動作,會導致一些不 良結果。舉例而言,反覆將記憶消除脈衝應用杨元A上, 可能會造成位元B的過度記憶消除。為了確保能夠防備位 元B中這種過度§己憶消除的情形,此方法u在其步驟 之後,即在記憶消除脈衝應用至位元Α上之後,隨即於步 驟42,來校驗位元b之適度的記憶消除。 這種方式,將使位元B不會受到反覆將記憶消除脈衝 加在位元A(及其對位元B的殘餘影響)的限制,也就是不 用在每次對位元A的應用過後,就對位元B本身進行記憶 校驗。至於位元B(例如,雙位元記憶胞中的第二位元)是 否已適度地記憶消除,遂於步驟44中做出判定。若是已託 憶消除,則如前所述,方法22將回到步驟26,來献并普 ^紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公餐) 91897 (請先閱讀背面之注意事項再填寫本頁) --------^---------^ 1^ 經濟部智慧財產局員工消費合作社印製 14 519652^
五、發明說明(15 ) 經 濟 部 智 慧 財 產 員 工 消 費 合 作 社 印 製 15 於位元A的適度記憶消除之至 于'之再杈驗。否則(位元B並未適 度地記憶消除),方法22將進入步驟46,而位元B將在方 法回到步驟26之前,於步驟46再次接受記憶消除(例如, 透過將記憶消除脈衝加在記憶胞上的應用)。就這一點而 ;,必須注意,在步驟46對…執行記憶消除脈衝的 應用之後’隨即在步驟26對位元A進行校驗之動作。於 是這種方法便能夠使位元A,又4 5 ? 、 ^ A不會受到反覆將記憶消除脈 衝加在位元B(及其對位元A的殘餘影響)的限制,也就是 不用在每次對位元B的應用過後,就對位元A本身進行記 憶校驗。此方法22從而能夠減少,在記憶消除校驗期間所 造成的’位元A及位元B過度記憶消除的可能性。 進一步依照此方法22,若位元B於步驟32,被判定 為尚未適度地記憶消除(例如,即是接著步驟28做出位元 A已適度地記憶消除的判定之後,於步㈣所做的校驗動 作)’那麼位元B將好驟46進行記憶消除,隨後,方法 22回到步驟26。因此,方法22,為了確保在步驟%之動 作結束前,或是在步驟36進入另—記憶胞的計數之前,兩 個位7G皆能適度地記憶消除(例如,於步驟32),因而選擇 性地對雙位元記憶胞中的兩個位元(例如,位元AA@和位 元AB@),進行校驗、再校驗、記憶消除、以及再記憔 除等動作。 "/ 就這一點而言,必須體認到,此方法22可能包含有 内部計數器,或是在企圖記憶消除和校驗,二者或其一的 _動作失敗數次之後’用來將記憶胞^為不可使用(例如 本紙張尺度適用中國國家標準(CNS)A4規格(2】0 X 297公釐) 91897 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 519652 五、發明說明(16 無法適度地記憶消除)的其他步驟,此方法 H ^ AL ^ 日此内部计數 胞:: 憶胞(例如’或是-些相關的記憶 =[:組或字元)標示為壞,或將該部分視為, 以的區段記憶消除動作之一部分。進一步就這點… Τ此方法22使用在製程上(例如,使用在封裝前或封裝° 後’而不在裝運給顧客前),冗餘功能可使用來標示一個記 憶胞,或一些記憶胞為壞,並可提供更替或冗餘錯存記憶 ,作為,換所用,此方法藉此冗餘功能,便能達到可接 ^的生產里。此方法22亦可聯合,由終端使用者所啟始之 區段或晶片記憶消除動作一併使用,此處之記憶胞失敗, 會透過以記憶體元件外掛作為結果的方式,來表明給使用 者知道。 現參照第3圖,係依照此發明之另一觀點,所顯示之 另一不範方法50,用來校驗適度的記憶體之記憶消除。校 驗雙位記憶胞,其第一和第二位元的適度記憶消除,係 於步驟52展開。若兩個位元(例如,位元ΑΑ@和位元ΑΒ @)於決策步驟54時,皆已適度地記憶消除,則此方法將 於步驟56結束(例如,有關一個記憶胞之動作)。在此必須 體認到,此方法50可包含,在多重記憶胞記憶消除校驗 程序或方法内,係表示另一記憶胞,可接在透過步驟56 從方法50退出之後,接受校驗。 右雙位元記憶胞之一個或兩個位元,未於步驟54受 到適度地記憶消除,則會於決策步驟58,做出關於第一位 元是否為ϋ地記憶消除之判定。若為適度地記憶消除, 本紙張尺度適用中國國家標準(CNS)A4規格⑵Q χ 297公楚) ~ 一 一 16 線 91897 17 519652' 五、發明說明(17 ) 則此方法進入㈣60,而在此方法5〇回到步驟Μ之前, 第二位元會於步驟60記憶消除(例如,因為第一位元係為 適度記憶消除,故第二位元必定尚未適度記憶消除),步驟 52即是再校驗兩位元之記憶消除的所在。然而,若第一位 元並未於步驟58適度地記憶消除,則第一位元隨後將於步 驟62接受記憶消除,在此動作結束後,此方法5〇將回到 步驟52。此方法50因而提供了在雙位元記憶胞中,一或 兩個位7G的選擇性記憶消除和校驗,並能藉此峰保其適度 的記憶消除。在此方式中,介於雙位元記憶胞中,兩位元 之間的交互作用(例如,過度記憶消除和/或資料保留),可 採用例如,必須在兩位元皆已適度記憶消除之後,才能確 保記憶胞通過記憶消除校驗的方式,來獲得控制並使交互 作用減到最小。 參照至第4圖,係顯示示範四階段區段或區塊記憶消 除動作70,於步驟72展開其動作。於步驟74,第一預先 程式製作階段中,係預先程式製作陣列或記憶體區段的每 一位7C。於步驟76,在第二階段中,係執行第一記憶消除 校驗動作,用以校驗記憶體區段中,每一記憶胞之適度記 憶消除。之後,於步驟78之第三階段中,為了確保能防備 區段内記憶胞的過度記憶消除,故執行軟程式製作動作。 於步驟80之第四階段中,為了確保能防備在步騾78的第 二階段中,軟程式製作脈衝之應用所可能造成的不良影 響,故執行有關記憶體區段令每一記憶胞的第二記憶消除 权驗動作。 本紙張尺度適用令國國家標準(CNS)A4規格(2〗0 X 297公髮 91897 I--------^---------^ (請先閱讀背面之注意事項再填寫本頁) 519652 A7 B7 五、發明說明(18 ) 經濟部智慧財產局員工消費合作社印製 現參照第5A到第5D圖,孫s 一 口係顯不記憶體記憶消除之另 一不範方法100,且此方法可雜 ^ ^ 说為一部份的多階段陣列或 £段記憶消除動作來實施(例如 、J如,第4圖之動作70)。有關 此方法100,其記憶消除階段 ^ ^ 例如,於第4圖中的動作70 於步驟76和步驟80的第2階pi,+ # 脸从 I皆段和/或第4階段)之細節, 將於文中描述,而預先程式制从、 製作以及軟程式製作階段(例 如’動作70之步驟74和步騍w # 伙兔 邳乂騍78)之詳情,將因本文力求 間潔而省略。 此方法100於步驟七 1Λ/| 展開,隨後脈衝計數器於步驟 104重置。脈衝計數器會隨每 _ 思母個記憶湞除的區段重置,並 在此示範方法100中,用來限矣 τ用果限制记憶消除脈衝加在記憶胞 上的次數,在某特定次數之尨f 人數之後(例如,6_次),可將此記 、胞看作不可再制的記憶胞。執行區段旗標⑽町, 於決,步驟1〇6接受測試’若為設定(真),則記憶體元件 的鎖疋區段’將如下文中所詳 夂Y所孑細描逑的一般,接受記憶消 除和校驗。初始時,可鎖定任何待記憶消除的區段,從而 導致設定DOSECT旗標。於步趣! w 7 , 瓦夕驟108測試任何消除旗標 AERS’若有晶片記憶消除或區段記憶消除動作待執行時, 則AERS為真’而若有位元組程式製作動作待執行時,則 AERS為假。若AERS為假’則此方* 1〇〇將於步驟110 終止其動作。 若AERS為真’則步驟112的區段位址計數器之 增加’隨後再將其值,與最大區段位址之值在決策步驟ιΐ4 1作比較。待欲記憶消除的指定區段,已在方法1〇〇的第 ^紙張尺度_屮關束標準(CNS)A4規格⑵Q χ撕公爱)------- 18 91897 (請先閱讀背面之注意事項再填寫本頁) # -------^---------^ 1^ -I ϋ n n n ί n 519652· 五、發明說明(19 :階段中預先程式製作’此部分之詳細論述,將因本文力 求簡潔而省略。預先程式製作之動作,係依照第5A至第 5〇圖中,,所顯示的方法100之各項步驟來進行,在此動作 過後,遂於步驟114達到最大區段位址。從而完成預先程 式製作之動作,方法1〇〇遂進入決策步驟ιΐ6,並在此處 測試第一校驗(first_VERIFY)旗標。在冑先程式製作階段 期間’初始時的first_VERIFY旗標係為假(邏輯〇),而在 其動作完成後,於步驟118接受設定,之後方法⑽再回 到步驟102。若未於步驟114達到最大區段位址,則第二 校驗(second—VERIFY)旗標將於步驟119設定為〇。 一旦進入第二階段卬1^_3^1111^為υ,脈衝計數器 上再次於步驟104重置,且D〇SEC丁旗標於步驟1〇6接受測 試。若為真(至少有一記憶體區段之記憶消除,等待校驗), 經濟部智慧財產局員工消費合作社印製 /j此方法1〇〇進入第5C圖中的步驟12〇,記憶消除校驗脈 衝或屯壓,將於此處加在記憶胞之上。校驗脈衝係透過等 候步驟122,應用一段最短的期間,之後,記憶胞位元之 適度的記憶消除,將於步驟124接受測試。舉例而言,可 藉由於步驟12〇和步驟122中,將電壓加在記憶胞上的應 用,藉由於步驟124中所感測到的電流,來對位元的記憶 消除進行測試,如下文中所詳細描述的一般。 若於步驟126的MATCH為真(記憶胞位元已適度記憶 消除),AERS遂於步驟128接受測試,若AERS之測試判 定為假(例如,正在執行位元組織程式製作動作),則此方 丨Μ於土5A圖中的步驟110終止動作。若AERS之測試 I紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公餐) "一 ----- 19 91897
經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 20 519652 五、發明說明(20 判疋為真(例如’區段記憶消除或晶片記憶消除致能),則 first一VERIFY旗標於步驟13〇接受測試(其在第一記憶消 除校驗階段之判定為真),此方法遂進入第5B圖中的步驟 \32 SIDE—B旗標於步驟132接受測試,其初始值為假(邏 輯〇),藉此表示雙位元記憶胞的AA@邊正接受校驗(例 如第1圖中’記憶胞2的位元A)。在此必須認清,若 first一VERIFY旗標於第5C圖的決策步肆13〇,其判定為假 ⑼如’在預先程式製作期間)’則此方法不會進入步驟 132,更確切地說,位元組位址於步驟133增加,且脈衝計 f器也將於步驟133重置,隨後的決策步驟174,則測試 是否已達到最大行位址,如同下文中所詳細描述的一般。 再-人參知至第5B圖的步驟132,此處的SIDE—B旗標 係為假,而為了改變對於雙位元記憶胞AB@邊的的校驗, 故INCAO動作在此執行(藉由旗標的增加,以指出◎邊 或AB®邊是否正在動作)。此外,脈衝計數器係於步驟134 重置,隨後旗標SIDE—B於步驟136設定為1,旗標 PASS—ONCE也在步驟136設定為!。當記憶胞之AA@邊, 已像適度記憶消除一般的接受校驗,則pASS—〇NCE旗標 設定為1,而每當將記憶消除脈衝,加在記憶胞之aa@或 AB◎其中一邊時,則將PASS—〇NCE旗標重置為〇。 進入到第5C圖的步驟120,如前所述,有關雙位元記 憶胞的AB®邊之部分,此方法1〇〇再次依序進入步驟 120、122、124、以及126。若AB@邊已適度地記憶消除(於 步驟126 ’ MATCH為真),則此方法1〇〇將透過步騾128 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) 91897 (請先閱讀背面之注意事項再填寫本頁) 0 訂 線— · 51%52· Α7 Β7 經濟部智慧財產局員工消費合作社印製 五、發明說明(21 ) 及130,退回到第5B圖的步驟132,此處之SIDE—B旗標 已判定為真(猎由在步驟136預設為邏輯1)。於步驟14〇 測試旗標into 一 SFPGM(用來指出進入第三軟程式製作階段 之入口),並藉由PASS一ONCE旗標於步驟142接受測試, 而發現旗標into—SFPGM其值為假。paSS-ONCE旗標已於 步驟136預先設定完成,故此方法進入步驟144,該處係 執行INCAO動作(指出AA@邊正待執行),以及再次重置 脈衝計數器。 . 因此,雙位元記憶胞的AA⑬和AB◎兩邊的位元,將 接替已適度記憶消除的位元來接受校驗,此方法1〇〇將於 步驟146增加位元組位址計數器之值(INCBA動作),並將 設定SIDE—B旗標為〇。這種方式,將使唯有在記憶胞的 兩個位元皆適度記憶消除的情況下,才會將記憶胞之記憶 消除視為適度的記憶消除,從而能夠防備在雙位元記憶胞 中,有關一個位元的過度記憶消除和/或資料保留,可能會 對記憶胞中其它位元之動作造成不良影響的情形發生,並 可在進入下一位址之前,確保兩個依序位元的適度記憶消 除。於決策步驟142中,唯有在AB@邊已適度校驗為記 憶消除的情況下,PASS一ONCE旗標才會為假(邏輯〇)。隨 後方法100將進入步驟148,SIDE—B旗標在此設定為0, 並在此執行INCAO動作,從而切換回到雙位元記憶胞的 另一邊(例如,AA@ )。 再次參照至第5C圖的步驟126,若雙位元記憶胞的一 邊或—個位元’於步驟126的記憶消除校驗失敗,則為了 本紙張尺&過用中國國家標準(CNS)A4規格(210 X 297公爱) 21 91897 --------------裝--- (請先閱讀背面之注意事項再填寫本頁) ·. •線. 519652
經濟部智慧財產局員工消費合作社印製 判定脈衝計數器是否
Maxpc旗標。舉==最大值’將於步驟-測試 使用,並操作外掛⑽如^步驟152判定記憶胞為不可 記憶胞之所在)之:在二用別的方法來指出不可使用的 情胞戋位元的法1〇0將記憶消除脈衝加在記 π的所在,皆會使用-個脈衝計數哭,來確伴此 方法只能將特定次翁α丨1 ^ T ra采確保此 Β β (例如,6000次)的脈衝,加在校驗失 敗的記憶胞上,該脈衝係指 記憶胞之脈衝。假,未達:圖再次記憶消除校驗失敗的 版°又未達到此一特定最大值,則. PASS—〇職旗標於步驟154設定為〇,且於步驟156判定 first一VERIFY是否為真(方法 I沄100現正在第一校驗階段,象 徵預先程式製作階段已於先前完成)。若為直,則 mSFPGM旗標將於步驟158接受測試。在第一記憶消 除权驗階段中’此旗標係為假(邏輯〇),此方法⑽遂進入 步驟160,並在此設定need—職吨旗標,表示尚有記憶 胞位元待再校驗。 ik後進入第5C圖的步驟164及步驟166,係將一特定 時間長短的記憶消除脈衝,加在與記憶胞邊或位元有關的 記憶胞之上,隨後need—reverify旗標則於步驟168接受測 試。若為假(例如,表示此動作若非在預先程式製作階段 中,便疋在軟程式製作階段),此方法1〇〇便再次回到步驟 120’並將如前所述一般,透過步驟12〇、ι22、124、以及 126,來執行適度的預先程式製作,或軟程式製作校驗。除 此之外(例如,need—reverify為真),則此方法進入第5 A圖 ,的步驟170,need—reverify旗標係於此處重設為〇〇接著 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐)
------------#--------訂---------線丨· C請先閱讀背面之注意事項再填寫本頁) 22 91897 519652. 經濟部智慧財產局員工消費合作社印製 23 A7 B7 五、發明說明(23 ) 進入步驟172,在此脈衝計數器將重置,且將執行㈣ 動作以將焦點放在記憶胞的另一邊。在這種方式中,記 憶消除脈衝(例如,於步驟164及步驟166)會加在,呓憶胞 之記憶消除校驗(例如,於㈣12〇幻26)失敗的一邊僅 後方法100再次回到步縣1〇2,然後此程序將不斷重複, 直,記憶胞之兩邊或兩位元皆已適度地校驗,或是已使用 了最大數目的脈衝,來適度記憶消除一個或兩個位元,以 及此方法外掛在步驟i 52時,該程序才告結束。· 回到第5B圖,若PASS—〇NCE旗標於步驟142時為真 (例如,表示AA@和AB@邊位元皆已連續校驗成功),則 於步驟144(例如,再次指到AA@邊)執行一 mcA〇動作, 並重置脈衝計數器,接著位元組位址將於步驟146中增 加,且將SIDE—B旗標設為〇。隨後,方法1〇〇進入第 圖的步驟174,該步驟係決定是否已達到最大行位址(例 如,字元列的尾端)。若為非,則字元中剩餘的行,將如前 述般地接受校驗。若為真。則第5D圖的決策步驟18〇,將 決定是否已完成最大位元組位址(例如,此區段的最後一位 元組)。若為非,則區段中剩餘的位元組,將如前述般地接 受校驗。 若所有區段位元組在第二階段(例如,第一記憶消除校 驗階段)即已接受校驗,於步驟1 82 (fir st—VERIFY旗標為 真)’且於步驟184的second—VERIFY旗標為假,決策步 驟186測試into一SFPGM旗標。於此處,完成第一記憶消 除階段,此方法進入步驟188設定into—SFPGM旗標,藉 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) 91897 --------^---------線 (請先閱讀背面之注意事項再填寫本頁) 519652 五、發明說明(24 ) (請先閱讀背面之注意事項再填寫本頁) 成f程式製作階段,該細節描述將因本文力求簡潔而 2略。就這點而言’必須注意到軟程式製作階段係有利地 今驗以及選擇性調整記憶胞位元的臨界電壓,以確保能 、防襟過度記憶消除,該過度記憶消除可.能已經在第一記憶 消除校驗階段’由於記憶消除脈衝的應用(例如,於步驟 及/驟166)而造成。此外,必須體認到,在預先程式 製作期間’ first 一 VERIFY旗標係為假’因此第%圖的決 策步驟130從而能使方法1〇〇進入步驟133,而不是進入 第5B圖的步驟132,藉此預先程式製作階段,並不包含介 於兩記憶胞邊或位元邊的交替,㈣記㈣除校驗階段所 做一般。就這點而言,必須更進一步注意到,fim verify 旗標係在軟程式製作期間設定,故能達到介於記憶胞位元 或邊之間的交替。 經濟部智慧財產局員工消費合作社印製 一旦軟程式製作階段已完成,則into SFPGM旗桿將 於決策步驟⑽找為真,⑽nd_v謂γ旗標二: 在步驟190没定為ι(表示第四階段的第二記憶消除校驗動 作待下回執行),且into—SFPGM旗標遂於步驟192重設 定為〇(例如,表示軟程式製作已完成)。隨後,方法i〇q 透過上述步驟,再次校驗指定區段記憶胞的適度記憶消 除。在此必須注意到,第二校驗的通過(例如,其中的 second—VERIF Y旗標為真),可用來確保在軟程式製作期間 所使用的任何軟程式製作脈衝,並沒有不慎造成記憶胞位 疋的記憶消除校驗失敗。實際上,第二記憶消除校驗階段 的進行過程中,僅有少數校驗失敗或完全沒有,而達到需 本紙張尺度適时關家標準(CNS)A4規格(21Gx 297公餐) 24 91897 519652 A7 經-濟部智慧財產-局員工消費合作社印製 25 五、發明說明( 要時,依照校驗步驟12〇至126,選擇性地再記憶消除某 些位元。 參照第6圖,係顯示依照本發明之另一觀點,示範的 雙位兀記憶胞200斷面圖,以及用來校驗其記憶消除之裝 置202。在此必須認清,上述在第2、3、及第5A至5D圖 中,各自示範的方法22、50、和/或100,皆可與此示範裝 置202合併使用。此外,熟悉此記憶者將可體認到,前述 的方法,可與許多除此裝置2〇2之外的裝置合併實施。此 記憶胞200包含有二氧化矽層2〇4,其中具有埋入 ^ 日日 矽孤島(未以數字標出)。於p型基板2〇6上,已埋設有N + 源極208,和N+汲極210區。二氧化矽層2〇4,係夾在二 氧化矽層212,以及二氧化矽層214之間。二氧化矽層2〇4 可以包含氮化矽,或是任何其它形式的電荷陷入層。 多晶矽閘極216係位於二氧化矽層212之上。並在閘 極216中添加N型雜質(例如,磷)。記憶胞2〇〇能夠儲存 兩個資料位元,以虛線圓圈22〇表示右位元,而以虛線圓 圈222表示左位元。一般而言,雙位元記憶胞皆為對 稱,因此汲極210和源極208之位置可對調。故可將左接 合處208用作為源極端,而右接合處21〇相對於右位元 而用作為汲極端。依此類推,可將右接合處21〇用作源極 端,而左接合處208相對於左位元222而用作為汲極端。 裝置202包含直流電壓源230,該直流電壓源具有第 端232以及第一端234,係透過各自連接至第一端232 和第二f 234的切換設備236和238,而使其能夠在源極 本紙張尺度適用中國國家標準(CNS)A4規格(210x 297公楚) ------ 91897 ---------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 519652
五、發明說明(26 經濟部智慧財產局員工消費合作社印製 2 08、汲極2 1 Ο、以及閘極2丨6之間,選擇性地提供電壓給 其中二者。再者,電壓源23 0可選擇地提供正或負電壓至 端23 2和234二者或其一。切換設備236及2列係各自透 過控制線242及244,而受到邏輯元件24〇所控制。此裝 置202進一步包含有直流電感測器25〇,該直流電感測器 250係具有連接至切換設備254的第一端252,該切換設備 2 54係設有端252與源極208、汲極210、以及閘極1(5其 中之一之選擇性的連接。邏輯元件240係透過控制線,256, 而控制切換設備254之位置。電流感測器250進一步包含 有連接至地或共通的第二端258。此電流感測器250也可 包含感測放大|§電路(未顯示),該感測放大器電路係有關 測試中記憶胞之Aon-cliip@。 為了對記憶胞200的位元220和位元222二者或其 一,選擇地進行程式製作、記憶消除、讀取、和/或校驗記 憶消除等動作,邏輯元件或電路240從而透過電壓源230 和切換設備236與238,使其能夠選擇性地提供供應電壓, 給雙位元記憶胞200,並能夠選擇性地測量或感測,流通 於感測器250以及切換設備254之間的電流。邏輯電路240 也可屬於和測試中記憶胞有關的Aon-chip@。再者,記憶 胞200可用N0R組態的方式(例如,藉由聯繫一列記憶胞 的共通字元線,而各自連結的閘極216),來連接其它的記 憶胞(未顯示)。於是,裝置202便可進一步包含電路裝置, 係可就分別加電壓,和/或測量聯繫其間的電流(未顯示)。 在動作中,個別之快閃記憶胞(例如,記憶胞2〇〇), 本紙張尺度適用中國國家標準(CNS)A4規格⑵〇 X 297公爱) " 26 91897 《請先閱讀背面之注意事項再填寫本頁) 參 -n n n n n I n ·1 I ·ϋ n m n I n . 519652
五、發明說明(27 ) 經 濟 部 智 慧 財 產 局 員 X. 消 費 合 作 社 印 製 可透過用來程式製作(寫入)、讀取或記憶消除功能之邏輯 兀件240而各自定址。舉例而言,位元22〇可藉由將程式 製作電壓加到閘極216和汲極210,以及將源極208接地, 而文程式製作。熱電子係充分加速,進而射入鄰近汲極21〇 的陷入介電層204之圓形區域220。可透過將電壓加在閘 極216和源極208上,以及將汲極210接地,來從反方向 讀取記憶胞200的位元22〇。可藉由將程式製作電壓加在 閘極216和源極208的方式,以及將汲極21〇接地,來程 式裝作位元222。熱電子從而射入鄰近源極208的陷入絕 緣層204之圓形區域222。可透過將電壓加在閘極216和 /及極210上’以及將源極2〇8接地,來從反方向讀取位元 222。記憶胞200之位元220和222二者,可藉由將記憶消 除電壓或脈衝加在閘極2 1 6和沒極2 1 0的方式,來記憶消 除位元220 ’而將記憶消除電壓或脈衝加在閘極2丨6和源 極208,來記憶消除位元222,藉此造成電子從氮化層2〇4 的電荷陷入區域中移走。電子從氮化層移走,經過最底的 氧化層214而分別到達用於位元22〇和222之汲極21〇或 源極208。 校驗記憶胞位元220之記憶消除,需將業已決定之電 壓加至閘極216上,同時在源極208和汲極210之間加上 電壓’此一業已決定之電壓必須大於未程式製作或已記憶 消除記憶胞位元的臨界電壓,而小於已程式製作位元之臨 界電壓。若記憶胞位元220導通(例如當由感測器250感測 到時)’則將位元220記憶消除。反之,若記憶胞位元220 G氏張尺度適用中國國家標準(CNS)A4規格⑽x 297公爱)~----- ;裝 (請先閱讀背面之注意事項再填寫本頁) *laj. -丨線· 27 91897 519652 A7 B7 五、發明說明(28 ) (請先閱讀背面之注意事項再填寫本頁) 未導通(或是感測器2 5 0僅測得少量的漏泄電流),那麼位 元2 2 0便尚未適度記憶消除。為了記憶消除位元2 2 0,當 源極2 0 8保持在正電位的時候,在閘極2 1 6加上記憶消除 電壓脈衝,同時讓汲極210浮動。因此,裝置202便能選 擇性地校驗雙位元記憶胞200的位元220和222,其二者 或其一的適度記憶消除,並可在其中一個位元,於記憶消 除校驗失敗的情況下,選擇性地記憶消除位元220和222 二者或其一。舉例而言,邏輯元件250,能藉由對其位元
220和222二者或其一,分別依照第2、3、及第5A至5D 圖中之方法22、50、和/或1〇〇,進行選擇性校驗、再校驗、 和/或再記憶消除,來校驗雙位元記憶胞200的適度記憶消 除。 經濟部智慧財產局員工消費合作社印製 本紙張尺度適財關家標準(CNS〉A4規^^ χ视公爱' 雖然此發明已使用有關一個或多個實施例來表示和 描述,然熟悉此技藝者,可根據對於這份說明及附圖的閱 讀和瞭解,而對其做出同等意義的修改和變型。詳言之, 關於由上述組件(組合件、元件、電路等)所施行的各種功 能,以及以往用來描述上述組件的專業用語(包含提及之 Ameans @),除了用其它方式指定之外,皆是刻意與任何 用來執行前述組件之特定功能的組件所一致(即,功能均 等),即使其構造與文中所公開之構造不相同。該公開之構 造’係就執行此發明之示範實施例於文中所顯示之功能所 用。此外,雖然此發明之特定特徵以數項可實施方式中之 僅以一種相關方式來揭示,然需要時,此特徵可與其他施 行方式之一個或更多個特徵結合,而有利於任何指定或特 28 91897 519652*
五、發明說明《29 _ 定之應帛再者,在專業用語Aincludes◎使用在詳細 或申請專利範圍之中,此專業用語係刻意在某種程度i相 似於專業用語Ac〇mpdsiDg@。 [工業適用性] 此發明之方法,可使用在快閃記憶體元件之領域,測 試校驗雙位元快閃記憶胞之適度記憶消除。 裝--------訂· (請先閱讀背面之注意事項再填寫本頁) -線· 經濟部智慧財產,局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 x 297公釐) 29 91897
Claims (1)
- 519652六、申請專利範圍 1. 一種校驗雙位元記憶胞之記憶消除的方法(22),包含: 執行雙位元記憶胞中,第一位元是否適度記憶消除 之判定(26,28); 若該第一位元係適度記憶消除,則執行雙位元記憶 胞中’第二位元是否適度記憶消除之第一校驗(30,32); 以及 根據該第一校驗,若該第一位元係適度記憶消除, 且若該第二位元係適度記憶消除,則決定該雙位元記憶 胞係已適度記憶消除。 2·如申請專利範圍第1項之方法(22),進一步包含: 若該第一位元並非適度記憶消除,則記憶消除該第 一位元(40);以及 在記憶消除該第一位元之後,執行該第二位元是否 係適度記憶消除之該第一校驗(42,44)。 3·如申請專利範圍第2項之方法(22),其中執行該第二位 元是否係適度記憶消除之該第·一校驗(42,44),包含: 將電壓信號加至記憶胞; 感測該記憶胞中之電流;以及 根據所感測之電流,校驗該第二位元是否係適度記 憶消除。 4.如申請專利範圍第2項之方法(22),進一步包含: 根據該第一校驗(42,44),若該第二位元係適度記 憶消除,則重複執行該雙位元記憶胞中,該第一位元是 否係適度記憶消除之判定(26,28); (請先閲讀背面之注意事項再填寫本頁) 裝 « — — — — — — I — 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) 30 91897 519652 經 濟- 智 慧 財 產 局 I. 工 消 費 合 作 社 印 製A8 B8 C8 D8 ^、申請專利範圍 若該第一位元係適度記憶消除,則重複執行該雙位 元記憶胞中,該第二位元是否係適度記憶消除之第一校 驗(30,32);以及 根據該重複執行的第一校驗,若該第一位元係適度 記憶消除,且若該第二位元係適度記憶消除,則決定該 雙位元記憶胞係已適度記憶消除。 5·如申請專利範圍第2項之方法(22),進一步包含: 根據該第一校驗(42,44) ’若該第二位元並非適度 記憶消除,則記憶消除該第二位元(46); 重複執行該雙位元記憶胞中,該第一位元是否係適 度記憶消除之判定(26,28); 若該第一位元係適度記憶消除,則重複執行雙位元 記憶胞中,該第二位元是否適度記憶消除之第一校驗 (30,32);以及 根據該第一校驗,若該第一位元係適度記憶消除, 且若該第二位元係適度記憶消除,則決定該雙位元記憶 胞係已適度記憶消除。 6.如申請專利範圍第5項之方法(22),進一步包含: 根據該重複執行的第一校驗(3 〇,32),若該第二位 元並非適度記憶消除,則再次記憶消除該第二位元 (46); 再次重複執行該雙位元記憶胞中,該第一位元是否 係適度記憶消除之判定(26,28); 若該第一位元係適度記憶消除,則再次重複執行該 ---- I--I ---I--II-----^«— — ——11 — 1^. (請先閱讀背面之注意事項再填寫本頁) 519652 經濟部智慧財產局員工消費合作社印製 C8 __—__D8六、申請專利範圍 ^ " 雙位元記憶胞中,該第二位元是否適度記憶消除之該第 一校驗(30,32);以及 根據重複執行的該第一校驗,若該第一位元係適度 記憶消除,且若該第二位元係適度記憶消除,則決定該 雙位元記憶胞係已適度記憶消除。 7·如申請專利範圍第1項之方法(22),進一步包含: 根據該第一校驗(30,32),若該第二位元並非適度 記憶消除,則再次記憶消除該第二位元(4〇 ; · 重複執行該雙位元記憶胞中,該第一位元是 度記憶消除之判定(26,28); 、 若該第一位元係適度記憶消除,則重複執行雙位元 記憶胞中,該第二位元是否適度記憶消除之第一校驗 (30,32);以及 根據該重複執行的第一校驗,若該第一位元係適度 記憶消除,且若該第二位元係適度記憶消除,則決定該 雙位元記憶胞係已適度記憶消除。 8·如申請專利範圍第7項之方法(22),進一步包含: 若該第一位元並非適度記憶消除,則記憶消除該第 一位元(40); 在記憶消除該第一位元之後,執行該第二位元是否 係適度記憶消除之該第二校驗(42,44); 根據該第二校驗(42,44),若該第二位元係適度記 憶消除,則重複執行該雙位元記憶胞中,該第一位元是 否係適度記憶消除之判定(26,28);(請先閲讀背面之注意事項再填寫本頁) 裝 • n «1 n II 訂·! ! 519652 A8 B8 C8 D8經免部智慧射產局M-工消費合作社印製 t、申請專利範圍 若該第一位元係適度記憶消除,則重複執行該雙位 元記憶胞中,該第二位元是否係適度記憶消除之第—校 驗(30,32);以及 根據該重複執行的第一校驗,若該第一位元係適声 記憶消除,且若該第二位元係適度記憶消除,則決定該 雙位元記憶胞係已適度記憶消除。 9· 一種記憶消除多數個雙位元快閃記憶胞之方法,包含· 記憶消除多數個雙位元快閃記憶胞; · 於多數個雙位元快閃記憶胞中之至少其中一個,校 驗第一位元(26,28)之適度記憶消除; 於多數個雙位元快閃記憶胞中之至少其中_個,校 驗第二位元(30,32)之適度記憶消除;以及 若該第一位元係適度記憶消除,且若該第二位元係 適度記憶消除,則決定多數個雙位元記憶胞中之至== 中一個係已適度記憶消除。 10·如申請專利範圍第9項之方法(22),進—步包含· 若該第一位元並非適度記憶消除 月κ于、,則汜憶消除該第 一位元(40); 在記憶消除該第一位元之後,再枋 丹仅驗該第二位元 (42,44)之適度記憶消除; 若該第二位元係適度記憶消除, 于此再校驗該第二位 元之適度記憶消除之後,再校驗該第 度記憶消除; 若該第一位元係適度記憶消除,卫 巧际且再校驗該第一位 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)' 位元(26,28)之適 33 91897 丨! !! — ^^ . ! ! ! 1 訂·! i I (請先閲讀背面之注意事項再填寫本頁) 519652 A8 B8 C8 D8 六、申請專利範圍 元之適度記憶消除之後,再校驗該第二位元(30,32)之適 度記憶消除;以及 若該第一位元係適度記憶消除,且若該第二位元係 適度記憶消除,則決定多數個雙位元記憶胞中之至少其 中一個係已適度記憶消除。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 34 91897
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/717,550 US6331951B1 (en) | 2000-11-21 | 2000-11-21 | Method and system for embedded chip erase verification |
Publications (1)
Publication Number | Publication Date |
---|---|
TW519652B true TW519652B (en) | 2003-02-01 |
Family
ID=24882474
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW090127469A TW519652B (en) | 2000-11-21 | 2001-11-06 | Method and system for embedded chip erase verification |
Country Status (9)
Country | Link |
---|---|
US (1) | US6331951B1 (zh) |
EP (1) | EP1350253B1 (zh) |
JP (1) | JP4601250B2 (zh) |
KR (1) | KR100788491B1 (zh) |
CN (1) | CN1322515C (zh) |
AU (1) | AU2001283185A1 (zh) |
DE (1) | DE60143125D1 (zh) |
TW (1) | TW519652B (zh) |
WO (1) | WO2002043073A1 (zh) |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6992938B1 (en) * | 2001-12-06 | 2006-01-31 | Virage Logic Corporation | Methods and apparatuses for test circuitry for a dual-polarity non-volatile memory cell |
US6842375B1 (en) | 2001-12-06 | 2005-01-11 | Virage Logic Corporation | Methods and apparatuses for maintaining information stored in a non-volatile memory cell |
US7130213B1 (en) | 2001-12-06 | 2006-10-31 | Virage Logic Corporation | Methods and apparatuses for a dual-polarity non-volatile memory cell |
US6788574B1 (en) | 2001-12-06 | 2004-09-07 | Virage Logic Corporation | Electrically-alterable non-volatile memory cell |
US7001807B1 (en) | 2001-12-20 | 2006-02-21 | Advanced Micro Devices, Inc. | Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same |
US6639271B1 (en) * | 2001-12-20 | 2003-10-28 | Advanced Micro Devices, Inc. | Fully isolated dielectric memory cell structure for a dual bit nitride storage device and process for making same |
US6532175B1 (en) * | 2002-01-16 | 2003-03-11 | Advanced Micro Devices, In. | Method and apparatus for soft program verification in a memory device |
TWI259952B (en) * | 2002-01-31 | 2006-08-11 | Macronix Int Co Ltd | Data erase method of flash memory |
US6639844B1 (en) * | 2002-03-13 | 2003-10-28 | Advanced Micro Devices, Inc. | Overerase correction method |
US6901010B1 (en) * | 2002-04-08 | 2005-05-31 | Advanced Micro Devices, Inc. | Erase method for a dual bit memory cell |
US6700822B1 (en) * | 2002-05-15 | 2004-03-02 | Taiwan Semiconductor Manufacturing Company | Pre-decoder for glitch free word line addressing in a memory device |
JP2003346484A (ja) * | 2002-05-23 | 2003-12-05 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
EP1381057B1 (en) * | 2002-07-10 | 2008-12-03 | STMicroelectronics S.r.l. | Line selector for a matrix of memory elements |
JP2004079602A (ja) * | 2002-08-12 | 2004-03-11 | Fujitsu Ltd | トラップ層を有する不揮発性メモリ |
US6735114B1 (en) | 2003-02-04 | 2004-05-11 | Advanced Micro Devices, Inc. | Method of improving dynamic reference tracking for flash memory unit |
US6975541B2 (en) * | 2003-03-24 | 2005-12-13 | Saifun Semiconductors Ltd | Alternating application of pulses on two sides of a cell |
US6956768B2 (en) * | 2003-04-15 | 2005-10-18 | Advanced Micro Devices, Inc. | Method of programming dual cell memory device to store multiple data states per cell |
US6822909B1 (en) | 2003-04-24 | 2004-11-23 | Advanced Micro Devices, Inc. | Method of controlling program threshold voltage distribution of a dual cell memory device |
US6768673B1 (en) | 2003-04-24 | 2004-07-27 | Advanced Micro Devices, Inc. | Method of programming and reading a dual cell memory device |
US6775187B1 (en) | 2003-04-24 | 2004-08-10 | Advanced Micro Devices, Inc. | Method of programming a dual cell memory device |
US6778442B1 (en) | 2003-04-24 | 2004-08-17 | Advanced Micro Devices, Inc. | Method of dual cell memory device operation for improved end-of-life read margin |
US7746715B2 (en) * | 2003-08-13 | 2010-06-29 | Nxp B.V. | Erase and read schemes for charge trapping non-volatile memories |
US7206224B1 (en) | 2004-04-16 | 2007-04-17 | Spansion Llc | Methods and systems for high write performance in multi-bit flash memory devices |
US6834012B1 (en) * | 2004-06-08 | 2004-12-21 | Advanced Micro Devices, Inc. | Memory device and methods of using negative gate stress to correct over-erased memory cells |
US6987696B1 (en) * | 2004-07-06 | 2006-01-17 | Advanced Micro Devices, Inc. | Method of improving erase voltage distribution for a flash memory array having dummy wordlines |
US7042766B1 (en) | 2004-07-22 | 2006-05-09 | Spansion, Llc | Method of programming a flash memory device using multilevel charge storage |
US7042767B2 (en) * | 2004-08-02 | 2006-05-09 | Spansion, Llc | Flash memory unit and method of programming a flash memory device |
US7180775B2 (en) * | 2004-08-05 | 2007-02-20 | Msystems Ltd. | Different numbers of bits per cell in non-volatile memory devices |
US7167398B1 (en) * | 2005-02-23 | 2007-01-23 | Spansion L.L.C. | System and method for erasing a memory cell |
US7158416B2 (en) * | 2005-03-15 | 2007-01-02 | Infineon Technologies Flash Gmbh & Co. Kg | Method for operating a flash memory device |
US7113431B1 (en) * | 2005-03-29 | 2006-09-26 | Spansion Llc | Quad bit using hot-hole erase for CBD control |
US8116142B2 (en) | 2005-09-06 | 2012-02-14 | Infineon Technologies Ag | Method and circuit for erasing a non-volatile memory cell |
JP4672024B2 (ja) * | 2005-12-15 | 2011-04-20 | スパンション エルエルシー | 不揮発性記憶装置、および不揮発性記憶装置の制御方法 |
US7319615B1 (en) | 2006-08-02 | 2008-01-15 | Spansion Llc | Ramp gate erase for dual bit flash memory |
US7672159B2 (en) * | 2007-01-05 | 2010-03-02 | Macronix International Co., Ltd. | Method of operating multi-level cell |
US7548462B2 (en) * | 2007-06-29 | 2009-06-16 | Macronix International Co., Ltd. | Double programming methods of a multi-level-cell nonvolatile memory |
CN101923900B (zh) * | 2009-06-09 | 2014-06-11 | 北京兆易创新科技股份有限公司 | 一种非易失存储器的擦除方法及装置 |
KR200458048Y1 (ko) * | 2009-09-14 | 2012-01-18 | 배승관 | 와이어 길이가 조절되는 록킹장치 |
CN102890617B (zh) * | 2011-07-18 | 2015-06-10 | 群联电子股份有限公司 | 存储器控制方法、存储器控制器与存储器储存装置 |
KR102569820B1 (ko) * | 2018-10-25 | 2023-08-24 | 에스케이하이닉스 주식회사 | 메모리 컨트롤러 및 그 동작 방법 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US517338A (en) * | 1894-03-27 | Coupling for cable-conveyers | ||
US5172338B1 (en) | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
US5163021A (en) * | 1989-04-13 | 1992-11-10 | Sundisk Corporation | Multi-state EEprom read and write circuits and techniques |
KR0172401B1 (ko) * | 1995-12-07 | 1999-03-30 | 김광호 | 다수상태 불휘발성 반도체 메모리 장치 |
DE69630320T2 (de) * | 1996-06-14 | 2004-07-29 | Macronix International Co. Ltd., Hsinchu | Seitenmodus-schwebegatterspeicheranordnung mit mehrbitzellen |
US5862074A (en) * | 1996-10-04 | 1999-01-19 | Samsung Electronics Co., Ltd. | Integrated circuit memory devices having reconfigurable nonvolatile multi-bit memory cells therein and methods of operating same |
KR100227638B1 (ko) | 1996-11-22 | 1999-11-01 | 김영환 | 플래쉬 메모리 소자의 소거회로 |
JP3409986B2 (ja) * | 1997-01-31 | 2003-05-26 | 株式会社東芝 | 多値メモリ |
US5928370A (en) | 1997-02-05 | 1999-07-27 | Lexar Media, Inc. | Method and apparatus for verifying erasure of memory blocks within a non-volatile memory structure |
US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
KR100257854B1 (ko) | 1997-12-10 | 2000-06-01 | 김영환 | 플래쉬 메모리의 소거 방법 |
JP3672435B2 (ja) * | 1998-04-22 | 2005-07-20 | 富士通株式会社 | 不揮発性メモリ装置 |
KR20000030974A (ko) | 1998-10-29 | 2000-06-05 | 김영환 | 시리얼 플래쉬 메모리의 소거검증장치 및 방법 |
-
2000
- 2000-11-21 US US09/717,550 patent/US6331951B1/en not_active Expired - Lifetime
-
2001
- 2001-08-07 AU AU2001283185A patent/AU2001283185A1/en not_active Abandoned
- 2001-08-07 EP EP01961964A patent/EP1350253B1/en not_active Expired - Lifetime
- 2001-08-07 WO PCT/US2001/024828 patent/WO2002043073A1/en active Application Filing
- 2001-08-07 CN CNB018192920A patent/CN1322515C/zh not_active Expired - Fee Related
- 2001-08-07 DE DE60143125T patent/DE60143125D1/de not_active Expired - Lifetime
- 2001-08-07 JP JP2002544726A patent/JP4601250B2/ja not_active Expired - Fee Related
- 2001-08-07 KR KR1020037006839A patent/KR100788491B1/ko not_active IP Right Cessation
- 2001-11-06 TW TW090127469A patent/TW519652B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP2004515024A (ja) | 2004-05-20 |
EP1350253B1 (en) | 2010-09-22 |
CN1478281A (zh) | 2004-02-25 |
EP1350253A1 (en) | 2003-10-08 |
JP4601250B2 (ja) | 2010-12-22 |
KR100788491B1 (ko) | 2007-12-24 |
WO2002043073A1 (en) | 2002-05-30 |
DE60143125D1 (de) | 2010-11-04 |
KR20030048159A (ko) | 2003-06-18 |
CN1322515C (zh) | 2007-06-20 |
AU2001283185A1 (en) | 2002-06-03 |
US6331951B1 (en) | 2001-12-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW519652B (en) | Method and system for embedded chip erase verification | |
US10553298B1 (en) | Non-volatile memory with countermeasure for select gate disturb | |
TWI290321B (en) | Flash storage system with write/erase abort detection mechanism | |
TWI321795B (en) | Methods for operating memory integrated circuit and reading data stored as levels of charge in a plurality of reprogrammable non-volatile memory cells, stotage device, and memory system | |
TWI625728B (zh) | 在三維非揮發性記憶體中用於冗餘計算的資料之選擇 | |
TW594759B (en) | Erase method for dual bit virtual ground flash | |
US10541037B2 (en) | Non-volatile memory with countermeasure for program disturb including delayed ramp down during program verify | |
US20200234778A1 (en) | Non-volatile memory with countermeasure for program disturb including purge during precharge | |
TW427000B (en) | Non-volatile semiconductor memory device | |
TWI330848B (en) | System and method for read opeartion for non-volatile storage with compensation for coupling | |
TW200527435A (en) | Nonvolatile semiconductor memory device having protection function for each memory block | |
US20190378581A1 (en) | Non-volatile memory with countermeasure for program disturb including spike during boosting | |
US11049578B1 (en) | Non-volatile memory with program verify skip | |
TWI285373B (en) | Nonvolatile semiconductor memory device which erases data in units of one block including a number of memory cells, and data erasing method of the nonvolatile semiconductor memory device | |
US11081198B2 (en) | Non-volatile memory with countermeasure for over programming | |
KR100921265B1 (ko) | 리프레시 트리거를 갖춘 반도체 메모리 디바이스 | |
US11495311B2 (en) | Non-volatile memory with erase verify skip | |
US10839928B1 (en) | Non-volatile memory with countermeasure for over programming | |
US10978152B1 (en) | Adaptive VPASS for 3D flash memory with pair string structure | |
TW200805371A (en) | Verify operation for non-volatile storage using different voltages | |
TW200818195A (en) | Method and system for reducing the impact of program disturb during read | |
JP4106028B2 (ja) | メモリ装置におけるソフトプログラム検証のための方法および装置 | |
US11538532B2 (en) | Architectures for storing and retrieving system data in a non-volatile memory system | |
TW559810B (en) | Method for operating an MRAM semiconductor memory arrangement | |
TWI334607B (en) | Method and apparatus for reducing the impact of program disturb |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MM4A | Annulment or lapse of patent due to non-payment of fees |