TWI744875B - 具有儲存之索引資訊的非揮發性記憶體裝置 - Google Patents

具有儲存之索引資訊的非揮發性記憶體裝置 Download PDF

Info

Publication number
TWI744875B
TWI744875B TW109113983A TW109113983A TWI744875B TW I744875 B TWI744875 B TW I744875B TW 109113983 A TW109113983 A TW 109113983A TW 109113983 A TW109113983 A TW 109113983A TW I744875 B TWI744875 B TW I744875B
Authority
TW
Taiwan
Prior art keywords
index
memory
memory units
units
state
Prior art date
Application number
TW109113983A
Other languages
English (en)
Other versions
TW202113848A (zh
Inventor
錢曉州
皮小燕
維平 蒂瓦里
Original Assignee
美商超捷公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商超捷公司 filed Critical 美商超捷公司
Publication of TW202113848A publication Critical patent/TW202113848A/zh
Application granted granted Critical
Publication of TWI744875B publication Critical patent/TWI744875B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G11C16/105—Circuits or methods for updating contents of nonvolatile memory, especially with 'security' features to ensure reliable replacement, i.e. preventing that old data is lost before new data is reliably written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G11C16/3495—Circuits or methods to detect or delay wearout of nonvolatile EPROM or EEPROM memory devices, e.g. by counting numbers of erase or reprogram cycles, by using multiple memory areas serially or cyclically
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)

Abstract

本發明提供一種記憶體裝置，該記憶體裝置包括：具有多個非揮發性記憶體單元的記憶體陣列、各自與多個非揮發性記憶體單元中的不同的一個相關聯的多個索引記憶體單元、以及控制器。該控制器被配置為：對多個非揮發性記憶體單元進行抹除；將索引記憶體單元中的每一個索引記憶體單元設置為第一狀態；以及透過以下操作將第一資料程式化至記憶體陣列中：讀取多個索引記憶體單元並且確定索引記憶體單元中的第一個處於該第一狀態；將第一資料程式化至與索引記憶體單元中的第一個相關聯的多個非揮發性記憶體單元中；以及將索引記憶體單元中的第一個設置為不同於第一狀態的第二狀態。

Description

具有儲存之索引資訊的非揮發性記憶體裝置
[相關申請案]本發明主張以下兩件優先權，2019年9月17日提出之中國專利申請案第201910875107.3號，2020年3月9日提出之美國專利申請案第16/813,317號。
本發明係關於非揮發性記憶體裝置。
非揮發性記憶體裝置是習知的。例如，第5,029,130號美國專利(「130專利」)，其以引用方式併入本文，揭示分裂閘非揮發性記憶體單元的陣列，它是一種快閃記憶體單元。每個記憶體單元都可以重複程式化至程式化狀態或抹除至抹除狀態。這兩個記憶體狀態都表示儲存的數位資訊(例如，程式化狀態：「0」；抹除狀態：「1」)。然後可以在讀取操作期間讀取記憶體單元的狀態。還可以利用多於兩個可能的記憶體狀態來操作每個記憶體單元，這通常被稱為MLC(multi-level cell；多級單元)。此記憶體單元被稱為非揮發性是因為即使從裝置移除了電源，也能保持其記憶體狀態。該裝置被稱為快閃記憶體，因為記憶體單元組在單個抹除操作中被一起抹除。
記憶體單元可以按實體字分組。例如，每個實體字都可以包括8或16個記憶體單元。可以將多個實體字組合在一起以形成磁區，並且可以將多個磁區組合在一起以形成平面。記憶體裝置可以包括一個或多個平面。雖然快閃記憶體裝置通常可以對記憶體單元單獨程式化和讀取，但它們通常被配置為諸如逐一磁區抹除較大組中的記憶體單元。這樣做是為了加速抹除操作並且簡化記憶體陣列架構。然而，這意味著如果給定磁區中的一個或多個記憶體單元需要抹除，則必須抹除整個磁區。
通常，逐字執行寫入操作，其中將要儲存的傳入資料分組成字，並且將每個資料字程式化至記憶體單元的實體字中。對於大多數快閃記憶體裝置，在發生程式化之前，記憶體單元必須處於其抹除狀態。因此，大多數快閃記憶體裝置被配置為在用資料程式化之前抹除記憶體單元的實體字。否則，存在程式化錯誤的風險(例如，對先前程式化的單元的過度程式化，或者先前程式化的單元處於抹除狀態，但仍保持其程式化狀態)。透過在程式化之前立即對所有記憶體單元進行抹除，將首先從單元中移除任何先前的程式化。因此，為了對記憶體單元的目標實體字進行程式化，對目標實體字所在的整個磁區進行抹除，然後對目標實體字進行程式化。如果同一磁區中的其他實體字先前用於在磁區抹除之前儲存資料，則必須用該資料對它們重新程式化。這種配置有幾個缺點。首先，程式化操作時間延長，因為每次對實體字進行程式化時，首先對整個磁區進行抹除。其次，每次對同一磁區中的另一個實體字程式化時，抹除記憶體單元的每個實體字並且重新程式化。這限制了記憶體裝置的壽命，因為非揮發性記憶體單元只承受一定數量的抹除/程式化迴圈，就會表現出磨損跡象。最終，過度磨損會使記憶體單元失效。
需要更好的技術來對磁區中的實體字進行程式化，其中磁區是最小的可抹除單元，而不會干擾同一磁區中未被程式化的其他實體字。
上述問題和需求由記憶體裝置解決，該記憶體裝置包括：具有多個非揮發性記憶體單元的記憶體陣列、各自與多個非揮發性記憶體單元中的不同的一個相關聯的多個索引記憶體單元、以及控制器。該控制器被配置為：對多個非揮發性記憶體單元進行抹除；將索引記憶體單元中的每一個設置為第一狀態；以及透過以下操作將第一資料程式化至記憶體陣列中：讀取多個索引記憶體單元並且確定索引記憶體單元中的第一個處於第一狀態；將第一資料程式化至與索引記憶體單元中的第一個相關聯的多個非揮發性記憶體單元中；以及將索引記憶體單元中的第一個設置為不同於第一狀態的第二狀態。
操作記憶體裝置的方法(該記憶體裝置包括具有多個非揮發性記憶體單元的記憶體陣列和各自與多個非揮發性記憶體單元中的不同的一個相關聯的多個索引記憶體單元)，該方法包括：對多個非揮發性記憶體單元進行抹除；將索引記憶體單元中的每一個設置為第一狀態；以及透過以下操作將第一資料程式化至記憶體陣列中：讀取多個索引記憶體單元並且確定索引記憶體單元中的第一個處於第一狀態；將第一資料程式化至與索引記憶體單元中的第一個相關聯的多個非揮發性記憶體單元中；以及將索引記憶體單元中的第一個設置為不同於第一狀態的第二狀態。
透過查看說明書、申請專利範圍和圖式，本發明的其他目的和特徵將變得顯而易見。
本發明為記憶體裝置和技術，其允許快閃記憶體裝置對實體字進行程式化，而不會透過不必要的抹除操作過度干擾同一磁區中的其他實體字。圖1至圖6示出可以受益於本發明的常規非揮發性記憶體單元的類型的示例。例如，如圖1所示，記憶體單元10a包括形成在半導體基板12中的源極區14(其通常形成為連續源極線SL)和汲極區16，在源極區和汲極區之間具有通道區18。浮閘20形成在通道區18的第一部分上方並且與其絕緣(並控制其電導率)，並且形成在源極區14的一部分上方。字線閘22(其通常耦接到字線)具有第一部分和第二部分，該第一部分設置在通道區18的第二部分上方並且與其絕緣(並且控制其電導率)，該第二部分沿著浮閘20向上並且在浮閘上方延伸。浮閘20和字線閘22透過閘極氧化物與基板12絕緣。位元線接點24耦接到汲極區16(用於電連接到位元線)。
透過將高的正電壓置於字線閘22上，導致浮閘20上的電子經由Fowler-Nordheim穿隧從浮閘20透過中間絕緣體穿隧到字線閘22來對記憶體單元10a進行抹除(其中電子從浮閘去除)。透過將正電壓置於字線閘22上以及將正電壓置於源極區14上來程式化記憶體單元10a(其中電子被置於浮閘20上)。電子電流將從源極區14流向汲極區16。當電子到達字線閘22和浮閘20之間的間隙時，電子將加速並且變熱。由於來自浮閘20的靜電引力(即，熱電子注入)，一些加熱的電子將透過閘極氧化物被注入到浮閘20上。透過將正的讀取電壓置於汲極區16和字線閘22上(這接通通道區18的在字線閘22下方的部分)來讀取記憶體單元10a。如果浮閘20帶正電(即，電子被抹除)，則通道區18的在浮閘20下方的部分也被接通，並且電流將流過通道區18，該通道區被感測為抹除狀態或「1」狀態。如果浮閘20帶負電(即，透過電子進行了程式化)，則通道區的在浮閘20下方的部分被大部分或完全關斷，並且電流不會(或者有很少的電流)流過通道區18，該通道區被感測為程式化狀態或「0」狀態。當在MLC操作中使用時，還可以在多個中間狀態下對記憶體單元10a進行程式化。
圖2示出另一記憶體單元10b，其與圖1的記憶體單元10a類似，但其中添加了控制閘(CG)28，該控制閘設置在浮閘20上方並且與浮閘絕緣。控制閘28可以在程式化時被偏置在高電壓、在抹除期間被偏置在低電壓或負電壓以及在讀取期間被偏置在低電壓或中間電壓。
圖3描繪了四閘記憶體單元10c，其與圖1的記憶體單元10b類似，但在源極區14上方添加了抹除閘30，該抹除閘沿著浮閘20向上並且在浮閘上方延伸。當高的正電壓被置於抹除閘30上時，透過從浮閘20到抹除閘30的電子穿隧來執行抹除。
圖4示出記憶體單元10d，其與圖2的記憶體單元10b類似，不同的是字線閘22不沿著浮閘20向上並且在浮閘上方延伸。透過將基板12偏置到高電壓並且將控制閘CG 28偏置到低電壓或負電壓，使得電子將從浮閘20穿隧到基板12來對該記憶體單元進行抹除。
圖5示出記憶體單元10e，其與圖3的記憶體單元10c類似，但在浮閘20上方無單獨的控制閘。
圖6示出記憶體單元10f，其為堆疊閘記憶體單元而非分裂閘記憶體單元。在該堆疊閘配置中，浮閘20在整個通道區18上方延伸(並且控制其電導率)。字線閘22設置在浮閘20上方並且與浮閘絕緣。透過將正電壓置於字線閘22上來對該記憶體單元進行程式化，該字線閘耦接到浮閘以便以與上述類似的方式程式化。透過將零電壓或負電壓置於字線閘22上以及將正電壓置於基板12上以誘導電子從浮閘20穿隧到基板12來對記憶體單元進行抹除。透過將零電壓或負電壓置於字線閘22上以及將正電壓置於汲極區16上來讀取記憶體單元。
圖7示出用於非揮發性記憶體單元10的常規架構(這些非揮發性記憶體單元被示意性地示出為圖6的堆疊閘單元10f，但也可以是包括上述記憶體單元10a至10f中的任一個的任何非揮發性記憶體單元)。記憶體單元10按行和列配置。每個字線WL將一行中的所有記憶體單元10的所有字線閘22連接在一起。每個位元線BL將一列中的所有記憶體單元10的所有汲極區16連接在一起。每個源極線SL將兩個鄰行中的所有記憶體單元10的所有源極區14連接在一起。如果在每個記憶體單元中都存在附加閘極，則可以包括附加線。記憶體單元10被劃分為磁區S，其中每個磁區都包括單元組(例如，輸入/輸出組，即IO組)。每個IO組在兩個或更多個相鄰行的每一個中都包括n個記憶體單元。沿著每個磁區中的行的長度存在p個IO組。記憶體裝置被配置為在單個抹除操作中一起抹除記憶體單元的整個磁區。
作為非限制性示例，n可以等於8，p可以等於8，並且每個IO組中的行數可以是2(頂行和底行)，如圖7所示。在這種情況下，在每個IO組中存在16個記憶體單元10(頂行中的8個記憶體單元10(1)至10(8)和底行中的8個記憶體單元10(9)至10(16))。並且，兩行記憶體單元存在8個IO組(IO1, IO2…IO8)。在這種陣列中分配實體字的有效方式是將來自每個IO組的一個記憶體單元10包括在內以形成實體字。例如，每個IO組的頂行中的第一記憶體單元10(1)將共同形成第一實體字。每個IO組的頂行中的第二記憶體單元10(2)將共同形成第二實體字，依此類推，其中每個IO組的底行中的最後一個記憶體單元10(2n)將形成最後一個實體字。在該示例中，每個實體字都將包括8個記憶體單元(每個IO組一個)，並且在圖7中所示的IO組IO1至IO8中將存在16個實體字。這是有效的，因為由於用於實體字的每個記憶體單元10都位於不同的位元線上，因此可以在位元線BL上同時讀出整個實體字。然而，常規地，當要用資料對第一實體字進行程式化時，首先抹除第一實體字以確保可以準確地對所有記憶體單元進行程式化(即，先前的程式化不會影響這些單元的程式化)。然而，為了抹除第一實體字，抹除磁區中的所有實體字並且根據需要重新程式化。這是耗時的並且過度磨損記憶體單元。
本發明透過為IO組中的所有實體字提供索引位元記憶體單元來改進常規的記憶體單元架構。如圖8所示，記憶體陣列包括用於IO組IO1至IOp的索引單元40，優選地在與IO組IO1至IOp相同行的記憶體單元中。每個索引單元40都包括與實體字中的一個相關聯的索引記憶體單元42。具體地，具有索引記憶體單元42(1)的索引單元40(1)對應於IO組IO1至IOp中的記憶體單元10(1)的第一實體字，具有索引記憶體單元42(2)的索引單元40(2)對應於IO組IO1至IOp中的記憶體單元10(2)的第二實體字，依此類推，其中具有索引記憶體單元42(2n)的最後一個索引單元40(2n)對應於IO1至IOp組中的記憶體單元10(2n)的最後一個實體字。優選的是，每個索引記憶體單元42都位於與其所對應的實體字記憶體單元10相同的單行中，使得它們全部可以在同一操作中被程式化或抹除。因此，索引記憶體單元42(1)至42(n)位於頂行中，並且索引記憶體單元42(n+1)至42(2n)位於底行中。然而，還優選的是，不將兩個索引記憶體單元42定位在同一單列中，這樣可以一起讀出所有索引記憶體單元42。因此，對於不包含索引記憶體單元42的記憶體單元行，每個索引單元40都將包括虛擬單元44。因此，在圖8的示例中，索引單元40(1)至40(n)包括頂行中的索引記憶體單元42(1)至42(n)，以及底行中的虛擬記憶體單元44。類似地，索引單元40(n+1)至40(2n)包括底行中的索引記憶體單元42(n+1)至42(2n)，以及頂行中的虛擬記憶體單元44。虛擬記憶體單元44為不用於儲存資料的記憶體單元。為了防止虛擬單元44干擾其他記憶體單元的操作，每個虛擬單元44都優選地缺少與相應位元線BL的電連接(例如，對於該虛擬記憶體單元，位元線接點24被切斷或者甚至不形成位元線接點)。
索引記憶體單元42儲存由接下來描述的記憶體裝置控制器66使用的索引位元資訊。在圖10中示出示例性記憶體裝置的架構。該記憶體裝置包括先前描述的非揮發性記憶體單元10、40和44的陣列50，該陣列可被分隔成兩個單獨的平面(平面A 52a和平面B 52b)。記憶體單元10、40、44形成在單個晶片上，在半導體基板12中按多行和多列配置。與非揮發性記憶體單元陣列相鄰的是位址解碼器和電源電路(例如，XDEC 54(LV行解碼器)，SLDRV 56、YMUX 58(列解碼器)、HVDEC 60(HV行解碼器)和位元線控制器(BLINHCTL 62))，它們用於在所選擇的記憶體單元的讀取、程式化和抹除操作期間解碼位址並且向各種記憶體單元閘極和區提供各種電壓。列解碼器58包括一個或多個感測放大器，用於在讀取操作期間測量位元線BL上的電流。控制器66(包含控制電路)控制各種裝置元件以實現目標記憶體單元上的每個操作(程式化、抹除、讀取)，包括本文所述的記憶體單元10和索引記憶體單元42的操作和使用。電荷泵CHRGPMP 64提供用於在控制器66的控制下對記憶體單元進行讀取、程式化和抹除的各種電壓。
控制器66被配置為對於本文中如下描述的記憶體單元的IO組，對索引記憶體單元42中的索引位元資訊進行程式化、使用和抹除。當初始配置包含IO組IO1至IOp的磁區時，對該磁區中的所有記憶體單元10和索引記憶體單元42進行抹除(例如，抹除至「1」狀態)。索引記憶體單元42中的「1」狀態指示IO組IO1至IOp中的所有實體字都被抹除並且可用於程式化(無需首先進行任何預抹除)。此後，每次將一個或多個傳入資料字程式化至並且儲存在IO組IO1至IOp中時，控制器66都會首先讀取索引記憶體單元42的狀態。如果該狀態指示有足夠的實體字可用於儲存一個或多個傳入資料字，則控制器將該資料程式化至可用的記憶體單元中而無需首先執行抹除操作。然而，如果該狀態指示沒有足夠的實體字可用於儲存一個或多個傳入資料字，則控制器將首先執行磁區抹除，使得隨後可以將傳入資料程式化至IO組IO1至IOp的記憶體單元10中。
使用圖8(其中n=8，p=8，IO組行=2)作為非限制性示例，在磁區抹除之後，對於IO組IO1至IO8中的所有16個實體字，索引記憶體單元42中的索引位元資訊的初始值將全部為1 (1111111111111111)，這指示在不存在任何中間程式化的情況下所有實體字都已被抹除，並且因此全部可用於程式化而無需進一步抹除。當要將傳入資料字程式化至IO組IO1至IO8中時(參見圖10的步驟1)，控制器66將從索引記憶體單元42(1)至42(16)中讀出索引位元資訊(參見圖10的步驟2)，這將指示所有十六個實體字都被抹除並且可用於程式化(無需首先進行預抹除)。然後，控制器66將資料字程式化為可用實體字中的一個(例如，第一實體字)(參見圖10的步驟3)，並且將其對應的索引記憶體單元42程式化為0狀態(參見圖10的步驟4)。應當指出的是，將由1和/或0的組合構成的資料程式化至一組記憶體單元中(例如，單元的實體字)並不一定意味著該組記憶體單元中的每個記憶體單元都被程式化至其程式化狀態。相反，如本文所使用的將資料程式化至一組記憶體單元中意味著該組中的一些記憶體單元可被程式化為其程式化狀態，而該組中的其他記憶體單元可仍處於其抹除狀態，使得該組記憶體單元的程式化狀態和抹除狀態的組合反映傳入資料0和1正被儲存，反之亦然。因此，這可進一步包括將該組中的所有記憶體單元都程式化為其程式化狀態(「0」)(例如，如果傳入資料全部為0，或者如果控制器將資料1與記憶體單元狀態0相關聯，則全部為1)。類似地，這可進一步包括將該組中的所有記憶體單元程式化為其抹除狀態(「1」)(例如，如果傳入資料全部為1，或者如果控制器將資料0與記憶體單元狀態1相關聯，則全部為0)。此時，對於IO組IO1至IO8中的所有16個實體字，索引記憶體單元42中的索引位元資訊將為(0111111111111111)，這指示IO組IO1至IO8中的所有實體字都被抹除並且可用於程式化(而無需執行預抹除)，第一實體字除外。接下來，如果控制器需要將資料程式化至第一實體字中，則索引位元資訊將向控制器指示自上次抹除操作以來已經對該實體字進行了程式化，並且需要執行另一個抹除操作，然後再對該實體字進行再次程式化。
在任何時間點，控制器66可以使用索引位元資訊來確定哪些實體字仍然可用於程式化而不必執行抹除操作，並且繼續程式化而無需執行任何抹除操作。例如，繼續本示例，當要將下一個資料字程式化至IO組IO1至IO8時，索引位元資訊將向控制器指示第二實體字可用，其中第二實體字以及其索引記憶體單元42被程式化。之後，索引位元資訊隨後將為(0011111111111111)，這指示自上次抹除操作以來已經對前兩個實體字進行了程式化，而其他實體字尚未程式化並且可用於程式化而無需首先執行抹除操作。對IO組IO1至IO8中的實體字的程式化可以繼續，而無需任何抹除操作，只要存在至少一個實體字，其索引記憶體單元指示可以執行程式化(即，「1」)。當索引資訊為(0000000000000000)時，這指示自上次抹除操作以來已經對IO組IO1至IO8中的所有實體字都進行了程式化，並且如果要對這些實體字中的任一個進行程式化，則必須首先執行抹除操作(參見圖10的步驟5)。當對IO組IO1至IO8執行抹除操作時，也對對應的索引記憶體單元42進行抹除以將它們重置為「1」狀態(參見圖10的步驟6)，然後可以在可用實體字中的一個中進行程式化。
因此，儲存在索引單元40的索引記憶體單元42中的索引資訊提供即時狀態指示符(向控制器66，和/或甚至向晶片外的控制器)，其中IO組IO1至IOp中的實體字自上次抹除操作以來已經進行了程式化(由「0」狀態表示)，以及自上次抹除操作以來尚未程式化(由「1」狀態表示)。這允許控制器66將資料安全地程式化至記憶體單元中，而不必首先執行抹除操作。在程式化操作期間避免不必要的抹除操作提供了更快的程式化操作並且減少了對記憶體單元的不必要的磨損。
可也在讀操作期間使用索引記憶體單元42中的索引位元資訊。具體地，當控制器66開始讀取操作時，它可能僅想訪問最新更新的實體字。在那種情況下，控制器66可以首先讀取相關聯的索引記憶體單元42，以確定自其上次相應抹除操作以來最新程式化了該多個實體字中的哪一個。然後，控制器可以透過避免讀取自其上次相應抹除操作以來被廢棄(而不是最新程式化)或未程式化的其他實體字來加速讀取操作。例如，當索引資訊為(0001111111111111)時，這表示實體字3是最新程式化的字(假設實體字按索引資訊按順序程式化)，實體字1和2被廢棄，並且實體字4至16未使用。因此，在讀取操作中，僅讀出實體字3。
雖然圖8示出了組合在一起的索引單元，但它們不必組合在一起。例如，圖11示出另選實施方案，其中每行的一個索引單元40緊鄰IO組中的一個。該配置可透過在索引單元和IO組之間共用源極線拾取來提高陣列效率。與圖7中的配置相比，每個索引位元都需要專用的源極線拾取，否則當同時讀出所有索引記憶體單元42時，可能存在大的IR降。將索引單元40定位在與對應IO組的記憶體單元10相同的行中是優選的，使得可以使用與對應記憶體單元10的程式化和抹除相同的操作來對它們進行程式化和抹除。然而，IO組IO1至IOp的索引單元40可以位於記憶體陣列中的任何位置，或者甚至位於同一晶片上的單獨位置。
應當理解，本發明不限於上述的和在本文中示出的實施方案，而是涵蓋在任何申請專利範圍內的任何和所有變型形式。舉例來說，本文中對本發明的提及並不意在限制任何請求項或請求項術語的範圍，而是僅參考可由這些請求項中的一項或多項請求項涵蓋的一個或多個特徵。此外，雖然附圖示出了僅包括兩行和一組IO組IO1至IOp的磁區，但記憶體單元的磁區可以包括多於兩行並且可以包括多組IO組IO1至IOp。類似地，雖然一組IO組IO1至IOp被示出為包括兩個記憶體單元行，但它們也可以包括僅一個記憶體單元行或多於兩個記憶體單元行。並且，雖然索引單元40被示出為包括與對應的IO組IO1至IOp相同數量的記憶體單元行，但索引單元40中的記憶體單元行的數量也可以與對應的IO組的數量不同。雖然索引單元在上文被描述為具有初始抹除狀態，並且此後在其相關聯的實體字被程式化時被程式化為程式化狀態，但情況也可能正好相反，其中索引單元初始被設置為程式化狀態以指示程式可用性，並且當其相關聯的實體字被程式化時設置為抹除狀態(然而，這將需要對索引記憶體單元進行單獨抹除的能力)。上文所述的材料、工藝和數值的示例僅為示例性的，而不應視為限制申請專利範圍。另外，根據申請專利範圍和說明書顯而易見的是，並非所有方法步驟都需要以所示出或所聲稱的精確循序執行，而是需要以允許本發明的記憶體裝置的適當形成或操作的任意順序來執行。材料的單個層可形成為此類材料或類似材料的多個層，並且反之亦然。最後，如本文所用，術語「形成」和「形成的」應包括材料沉積、材料生長或用於提供所公開或要求保護的材料的任何其他技術。
10:記憶體單元 10a:記憶體單元 10b:記憶體單元 10c:記憶體單元 10d:記憶體單元 10e:記憶體單元 10f:記憶體單元 12:半導體基板 14:源極區 16:汲極區 18:通道區 20:浮閘 22:字線閘 24:位元線接點 28:控制閘 30:抹除閘 40:索引單元 42:索引記憶體單元 44:虛擬記憶體單元 50:陣列 52a:平面A 52b:平面B 54:LV行解碼器(XDEC) 56:列解碼器(SLDRV) 58:列解碼器(YMUX) 60:HV行解碼器(HVDEC) 62:位元線控制器(BLINHCTL) 64:電荷泵(CHRGPMP) 66:控制器 AS:陣列選擇器 BL:位元線 CG:控制閘 EG:抹除閘 FG:浮閘 IO:輸入/輸出組(IO組) SEC:磁區 SL:源極線 WL:字線
圖1為常規非揮發性記憶體單元的側面剖視圖。 圖2為常規非揮發性記憶體單元的側面剖視圖。 圖3為常規非揮發性記憶體單元的側面剖視圖。 圖4為常規非揮發性記憶體單元的側面剖視圖。 圖5為常規非揮發性記憶體單元的側面剖視圖。 圖6為常規非揮發性記憶體單元的側面剖視圖。 圖7為常規記憶體陣列的示意圖和佈局圖。 圖8為本發明的記憶體裝置的示意圖和佈局圖。 圖9為示出本發明的記憶體裝置的架構的圖。 圖10為示出將資料程式化為實體字的步驟的流程圖。 圖11為本發明的記憶體裝置的另選實施方案的示意圖和佈局圖。
40:索引單元
42:索引記憶體單元
44:虛擬記憶體單元
BL:位元線
IO:輸入/輸出組(IO組)
SEC:磁區
SL:源極線
WL:字線

Claims (15)

  1. 一種記憶體裝置，包括：記憶體陣列，該記憶體陣列包括多個非揮發性記憶體單元；多個索引記憶體單元，該多個索引記憶體單元各自與該多個非揮發性記憶體單元中的不同的一個非揮發性記憶體單元相關聯；及控制器，該控制器被配置為：對該多個非揮發性記憶體單元進行抹除，將該等索引記憶體單元中的每一個索引記憶體單元設置為第一狀態，透過以下操作將第一資料程式化至該記憶體陣列中：讀取該多個索引記憶體單元並確定該等索引記憶體單元中的第一個索引記憶體單元處於該第一狀態，將該第一資料程式化至與該等索引記憶體單元中的該第一個索引記憶體單元相關聯的該多個非揮發性記憶體單元中，以及將該等索引記憶體單元中的該第一個索引記憶體單元設置為不同於該第一狀態的第二狀態；其中：該多個記憶體單元按行和列配置，該等行和列進一步包括該多個索引記憶體單元；與該索引記憶體單元中的該第一個索引記憶體單元相關聯的該多個非揮發性記憶體單元中的所有該等非揮發性記憶體單元、以及該等索引記憶體單元中的該第一個索引記憶體單元位於該等行中的單個行中； 該多個記憶體單元配置在IO組中，其中該IO組中的每一個IO組僅包括來自該多個非揮發性記憶體單元中的每一個非揮發性記憶體單元的一個非揮發性記憶體單元；對於該IO組中的每一個IO組，該IO組中的該等非揮發性記憶體單元中的一些位於該等行中的第一行中，並且該IO組中的該等非揮發性記憶體單元中的其他位於該等行中的第二行中；該等索引記憶體單元中的一些位於該第一行中，並且該等索引記憶體單元中的其他位於該第二行中；對於位於該第一行中的每一個該等索引記憶體單元，該記憶體裝置進一步包括虛擬記憶體單元，該虛擬記憶體單元位於該第二行中與包含該索引記憶體單元的同一列中；並且對於位於該第二行中的每一個該等索引記憶體單元，該記憶體裝置進一步包括虛擬記憶體單元，該虛擬記憶體單元位於該第一行中與包含該索引記憶體單元的同一列中。
  2. 如請求項1之記憶體裝置，其中，該等索引記憶體單元為非揮發性記憶體單元，並且其中該第一狀態為抹除狀態並且該第二狀態為程式化狀態。
  3. 如請求項2之記憶體裝置，其中，所述將該等索引記憶體單元中的每個索引記憶體單元設置為第一狀態包括將該等索引記憶體單元中的每個索引記憶體單元抹除至該抹除狀態；並且所述將該等索引記憶體單元中的該第一個索引記憶體單元設置為該 第二狀態包括將該等索引記憶體單元中的該第一個索引記憶體單元程式化至該程式化狀態。
  4. 如請求項1之記憶體裝置，其中，該控制器進一步被配置為：透過以下操作將第二資料程式化至該記憶體陣列中：讀取該多個索引記憶體單元並且確定該等索引記憶體單元中的第二個索引記憶體單元處於該第一狀態，將該第二資料程式化至與該等索引記憶體單元中的該第二個索引記憶體單元相關聯的該多個非揮發性記憶體單元中，以及將該等索引記憶體單元中的該第二個索引記憶體單元設置為該第二狀態。
  5. 如請求項1之記憶體裝置，其中，該控制器進一步被配置為：讀取該多個索引記憶體單元並確定所有該等索引記憶體單元都處於該第二狀態，並且作為回應而：對該多個非揮發性記憶體單元進行抹除，以及將該等索引記憶體單元中的每一個索引記憶體單元設置為該第一狀態。
  6. 如請求項1之記憶體裝置，其中，該控制器進一步被配置為：透過以下操作將第二資料程式化至該記憶體陣列中：讀取該多個索引記憶體單元並且確定所有該等索引記憶體單元都處 於該第二狀態，對該多個非揮發性記憶體單元進行抹除，將該索引記憶體單元中的每一個索引記憶體單元設置為該第一狀態，將該第二資料程式化至與該等索引記憶體單元中的一個索引記憶體單元相關聯的該多個非揮發性記憶體單元中，以及將該索引記憶體單元中的該相關聯的一個索引記憶體單元設置為該第二狀態。
  7. 如請求項1之記憶體裝置，其中，該記憶體陣列、該多個索引記憶體單元和該控制器包含在單個半導體晶片中。
  8. 一種記憶體裝置，包括：記憶體陣列，該記憶體陣列包括多個非揮發性記憶體單元；多個索引記憶體單元，該多個索引記憶體單元各自與該多個非揮發性記憶體單元中的不同的一個非揮發性記憶體單元相關聯；及控制器，該控制器被配置為：對該多個非揮發性記憶體單元進行抹除，將該等索引記憶體單元中的每一個索引記憶體單元設置為第一狀態，透過以下操作將第一資料程式化至該記憶體陣列中：讀取該多個索引記憶體單元並確定該等索引記憶體單元中的第一個索引記憶體單元處於該第一狀態，將該第一資料程式化至與該等索引記憶體單元中的該第一個索引記憶體單元相關聯的該多個非揮發性記憶體單元中，以及 將該等索引記憶體單元中的該第一個索引記憶體單元設置為不同於該第一狀態的第二狀態；其中：該多個記憶體單元按行和列配置，該等行和列進一步包括該多個索引記憶體單元；與該索引記憶體單元中的該第一個索引記憶體單元相關聯的該多個非揮發性記憶體單元中的所有該等非揮發性記憶體單元、以及該等索引記憶體單元中的該第一個索引記憶體單元位於該等行中的單個行中；該多個記憶體單元配置在IO組中，其中該IO組中的每一個IO組僅包括來自該多個非揮發性記憶體單元中的每一個非揮發性記憶體單元的一個非揮發性記憶體單元；對於該IO組中的每一個IO組，該IO組中的該等非揮發性記憶體單元中的一些位於該等行中的第一行中，並且該IO組中的該等非揮發性記憶體單元中的其他位於該等行中的第二行中；該等索引記憶體單元中的一些位於該第一行中，並且該等索引記憶體單元中的其他位於該第二行中；該IO組中的每一個IO組位於該列中的不包含該其他IO組中之任一個的多個列中；並且對於該IO組中的任兩個IO組，該等索引記憶體單元中的至少一個索引記憶體單元位於該列中的在該兩個IO組的該多個列中的該兩個列之間的一個列中。
  9. 一種操作記憶體裝置的方法，該記憶體裝置包括具有多 個非揮發性記憶體單元的記憶體陣列以及各自與該多個非揮發性記憶體單元中的不同的一個非揮發性記憶體單元相關聯的多個索引記憶體單元，該方法包括：對該多個非揮發性記憶體單元進行抹除，將該等索引記憶體單元中的每一個索引記憶體單元設置為第一狀態，透過以下操作將第一資料程式化至該記憶體陣列中：讀取該多個索引記憶體單元並且確定該等索引記憶體單元中的第一個索引記憶體單元處於該第一狀態，將該第一資料程式化至與該等索引記憶體單元中的該第一個相關聯的該多個非揮發性記憶體單元中，以及將該等索引記憶體單元中的該第一個索引記憶體單元設置為不同於該第一狀態的第二狀態；其中：該多個記憶體單元按行和列配置，該等行和列進一步包括該多個索引記憶體單元；與該等索引記憶體單元中的該第一個索引記憶體單元相關聯的該多個非揮發性記憶體單元中的所有該等非揮發性記憶體單元、以及該等索引記憶體單元中的該第一個索引記憶體單元位於該等行中的單個行中；該多個記憶體單元配置在IO組中，其中該IO組中的每一個僅包括來自該多個非揮發性記憶體單元中的每一個非揮發性記憶體單元的一個非揮發性記憶體單元； 對於該IO組中的每一個IO組，該IO組中的該等非揮發性記憶體單元中的一些位於該等行中的第一行中，並且該IO組中的該等非揮發性記憶體單元中的其他非揮發性記憶體單元位於該等行中的第二行中；該等索引記憶體單元中的一些位於該第一行中，並且該等索引記憶體單元中的其他位於該第二行中；對於位於該第一行中的該等索引記憶體單元中的每一個索引記憶體單元，該記憶體裝置進一步包括虛擬記憶體單元，該虛擬記憶體單元位於該第二行中與包含該索引記憶體單元的同一列中；並且對於位於該第二行中的該等索引記憶體單元中的每一個索引記憶體單元，該記憶體裝置進一步包括虛擬記憶體單元，該虛擬記憶體單元位於該第一行中與包含該索引記憶體單元的同一列中。
  10. 如請求項9之操作記憶體裝置的方法，該等索引記憶體單元為非揮發性記憶體單元，並且其中該第一狀態為抹除狀態且該第二狀態為程式化狀態。
  11. 如請求項10之操作記憶體裝置的方法，其中，所述將該等索引記憶體單元中的每一個索引記憶體單元設置為第一狀態包括將該等索引記憶體單元中的每一個索引記憶體單元抹除至該抹除狀態；並且所述將該等索引記憶體單元中的該第一個索引記憶體單元設置為該第二狀態包括將該等索引記憶體單元中的該第一個索引記憶體單元程式化至該程式化狀態。
  12. 如請求項9之操作記憶體裝置的方法，進一步包括： 透過以下操作將第二資料程式化至該記憶體陣列中：讀取該多個索引記憶體單元並且確定該等索引記憶體單元中的第二個索引記憶體單元處於該第一狀態，將該第二資料程式化至與該等索引記憶體單元中的該第二個索引記憶體單元相關聯的該多個非揮發性記憶體單元中，以及將該等索引記憶體單元中的該第二個索引記憶體單元設置為該第二狀態。
  13. 如請求項9之操作記憶體裝置的方法，進一步包括：讀取該多個索引記憶體單元並確定所有該等索引記憶體單元都處於該第二狀態，並且作為回應而：對該多個非揮發性記憶體單元進行抹除，以及將該等索引記憶體單元中的每一個索引記憶體單元設置為該第一狀態。
  14. 如請求項9之操作記憶體裝置的方法，進一步包括：透過以下操作將第二資料程式化至該記憶體陣列中：讀取該多個索引記憶體單元並且確定所有該等索引記憶體單元都處於該第二狀態，對該多個非揮發性記憶體單元進行抹除，將該等索引記憶體單元中的每一個索引記憶體單元設置為該第一狀態，將該第二資料程式化至與該等索引記憶體單元中的一個索引記憶體單元相關聯的該多個非揮發性記憶體單元中，以及 將該等索引記憶體單元中的該相關聯的一個索引記憶體單元設置為該第二狀態。
  15. 一種操作記憶體裝置的方法，該記憶體裝置包括具有多個非揮發性記憶體單元的記憶體陣列以及各自與該多個非揮發性記憶體單元中的不同的一個非揮發性記憶體單元相關聯的多個索引記憶體單元，該方法包括：對該多個非揮發性記憶體單元進行抹除，將該等索引記憶體單元中的每一個索引記憶體單元設置為第一狀態，透過以下操作將第一資料程式化至該記憶體陣列中：讀取該多個索引記憶體單元並且確定該等索引記憶體單元中的第一個索引記憶體單元處於該第一狀態，將該第一資料程式化至與該等索引記憶體單元中的該第一個相關聯的該多個非揮發性記憶體單元中，以及將該等索引記憶體單元中的該第一個索引記憶體單元設置為不同於該第一狀態的第二狀態；其中：該多個記憶體單元按行和列配置，該等行和列進一步包括該多個索引記憶體單元；與該等索引記憶體單元中的該第一個索引記憶體單元相關聯的該多個非揮發性記憶體單元中的所有該等非揮發性記憶體單元、以及該等索引記憶體單元中的該第一個索引記憶體單元位於該等行中的單個行中； 該多個記憶體單元配置在IO組中，其中該IO組中的每一個僅包括來自該多個非揮發性記憶體單元中的每一個非揮發性記憶體單元的一個非揮發性記憶體單元；對於該IO組中的每一個IO組，該IO組中的該等非揮發性記憶體單元中的一些位於該等行中的第一行中，並且該IO組中的該等非揮發性記憶體單元中的其他非揮發性記憶體單元位於該等行中的第二行中；該等索引記憶體單元中的一些位於該第一行中，並且該等索引記憶體單元中的其他位於該第二行中；該IO組中的每一個IO組位於該列中的不包含其他IO組中之任一個IO組的多個列中；並且對於該IO組中的任兩個，該等索引記憶體單元中的至少一個索引記憶體單元位於該列中的在該兩個IO組的該多個列中的該兩個之間的一個列中。
TW109113983A 2019-09-17 2020-04-27 具有儲存之索引資訊的非揮發性記憶體裝置 TWI744875B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
CN201910875107.3 2019-09-17
CN201910875107.3A CN112530494B (zh) 2019-09-17 2019-09-17 具有存储的索引信息的非易失性存储器设备
US16/813,317 2020-03-09
US16/813,317 US11074980B2 (en) 2019-09-17 2020-03-09 Non-volatile memory device with stored index information
PCT/US2020/022192 WO2021055006A1 (en) 2019-09-17 2020-03-11 Non-volatile memory device with stored index information
WOPCT/US20/22192 2020-03-11

Publications (2)

Publication Number Publication Date
TW202113848A TW202113848A (zh) 2021-04-01
TWI744875B true TWI744875B (zh) 2021-11-01

Family

ID=74869695

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109113983A TWI744875B (zh) 2019-09-17 2020-04-27 具有儲存之索引資訊的非揮發性記憶體裝置

Country Status (7)

Country Link
US (1) US11074980B2 (zh)
EP (1) EP4032089B1 (zh)
JP (1) JP7349564B2 (zh)
KR (1) KR20220024935A (zh)
CN (1) CN112530494B (zh)
TW (1) TWI744875B (zh)
WO (1) WO2021055006A1 (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5517453A (en) * 1994-09-15 1996-05-14 National Semiconductor Corporation Memory with multiple erase modes
US9646700B2 (en) * 2011-12-08 2017-05-09 Silicon Storage Technology, Inc. Non-volatile memory device and a method of programming such device
US20180059971A1 (en) * 2016-08-25 2018-03-01 SK Hynix Inc. Memory system and operating method thereof
US20180261285A1 (en) * 2017-03-09 2018-09-13 Winbond Electronics Corp. Semiconductor memory device
US20190103165A1 (en) * 2017-09-29 2019-04-04 SK Hynix Inc. Non-volatile memory device, method for operating the same and data storage device including the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US5838614A (en) * 1995-07-31 1998-11-17 Lexar Microsystems, Inc. Identification and verification of a sector within a block of mass storage flash memory
JPH10302490A (ja) * 1997-04-25 1998-11-13 Mitsubishi Electric Corp 読み出し専用半導体記憶装置
US20050144516A1 (en) * 2003-12-30 2005-06-30 Gonzalez Carlos J. Adaptive deterministic grouping of blocks into multi-block units
US7800945B2 (en) * 2008-06-12 2010-09-21 Sandisk Corporation Method for index programming and reduced verify in nonvolatile memory
US7826271B2 (en) * 2008-06-12 2010-11-02 Sandisk Corporation Nonvolatile memory with index programming and reduced verify
KR20110036884A (ko) * 2008-06-12 2011-04-12 쌘디스크 코포레이션 확인 단계가 감소하고 인덱스 프로그래밍을 이용하는 비휘발성 메모리와 방법
US8004888B2 (en) 2008-09-22 2011-08-23 Spansion Llc Flash mirror bit architecture using single program and erase entity as logical cell
KR101504338B1 (ko) * 2009-03-04 2015-03-23 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법
KR101916192B1 (ko) * 2012-04-19 2018-11-07 삼성전자주식회사 플래그 셀을 포함하는 불휘발성 메모리 장치 및 그것의 사용자 장치
US9286160B2 (en) * 2014-02-07 2016-03-15 Stmicroelectronics S.R.L. System and method for phase change memory with erase flag cells
KR20170026831A (ko) * 2015-08-28 2017-03-09 에스케이하이닉스 주식회사 불휘발성 메모리 장치, 그것을 포함하는 데이터 저장 장치 그리고 데이터 저장 장치의 동작 방법.
JP2018005959A (ja) 2016-06-30 2018-01-11 東芝メモリ株式会社 メモリシステムおよび書き込み方法
KR20180023190A (ko) * 2016-08-25 2018-03-07 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
FR3055992A1 (fr) * 2016-09-09 2018-03-16 Proton World International N.V. Gestion d'index dans une memoire flash

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5517453A (en) * 1994-09-15 1996-05-14 National Semiconductor Corporation Memory with multiple erase modes
US9646700B2 (en) * 2011-12-08 2017-05-09 Silicon Storage Technology, Inc. Non-volatile memory device and a method of programming such device
US20180059971A1 (en) * 2016-08-25 2018-03-01 SK Hynix Inc. Memory system and operating method thereof
US20180261285A1 (en) * 2017-03-09 2018-09-13 Winbond Electronics Corp. Semiconductor memory device
US20190103165A1 (en) * 2017-09-29 2019-04-04 SK Hynix Inc. Non-volatile memory device, method for operating the same and data storage device including the same

Also Published As

Publication number Publication date
US20210082517A1 (en) 2021-03-18
KR20220024935A (ko) 2022-03-03
EP4032089B1 (en) 2023-07-26
CN112530494B (zh) 2024-06-25
JP7349564B2 (ja) 2023-09-22
WO2021055006A1 (en) 2021-03-25
US11074980B2 (en) 2021-07-27
CN112530494A (zh) 2021-03-19
TW202113848A (zh) 2021-04-01
EP4032089A1 (en) 2022-07-27
JP2022548154A (ja) 2022-11-16

Similar Documents

Publication Publication Date Title
JP5090712B2 (ja) フラッシュメモリ素子のプログラム方法
KR100897590B1 (ko) 가상 접지 메모리 어레이의 이중 셀 소프트 프로그래밍
KR100960352B1 (ko) 선 소거 단계를 이용하여 플래시 메모리를 소거하는 방법
TWI699769B (zh) 用於具有共同源極線的記憶胞之系統、方法及設備
US20120063223A1 (en) Most compact flotox-based combo NVM design without sacrificing EEPROM endurance cycles for 1-die data and code storage
US7382651B2 (en) Nonvolatile semiconductor memory device
KR100746292B1 (ko) 비휘발성 메모리 장치
JP7105989B2 (ja) 浮遊ゲートに容量結合されたゲートを有するメモリセルのプログラミング
JP3584494B2 (ja) 半導体不揮発性記憶装置
TWI567741B (zh) 於快閃記憶體單元程式化期間降低干擾之系統及方法
JP3775963B2 (ja) 不揮発性半導体メモリ装置の消去方式
JP2011198437A (ja) 不揮発性半導体記憶装置
JP2001307492A (ja) 不揮発性半導体メモリ装置の消去方法
US10699787B2 (en) System and method for minimizing floating gate to floating gate coupling effects during programming in flash memory
JP2022551851A (ja) バイト消去動作を有する４つのゲートのスプリットゲートフラッシュメモリアレイ
JP3584181B2 (ja) 不揮発性半導体記憶装置
JP4252464B2 (ja) 動的ページプログラムのためのリフレッシュ方法
US10923195B2 (en) Nonvolatile memory device, an operating method thereof, and a storage system including the nonvolatile memory device
KR102431098B1 (ko) 바이트 소거 동작을 갖는 분리형 게이트 플래시 메모리 어레이
TWI744875B (zh) 具有儲存之索引資訊的非揮發性記憶體裝置
TW200302486A (en) Charge injection
US6215698B1 (en) Flash eprom with byte-wide erasure
JP2001015615A (ja) 不揮発性半導体記憶装置