KR20150063616A - 반도체 메모리 장치의 테스트 방법 및 반도체 메모리 시스템 - Google Patents

반도체 메모리 장치의 테스트 방법 및 반도체 메모리 시스템 Download PDF

Info

Publication number
KR20150063616A
KR20150063616A KR1020130147480A KR20130147480A KR20150063616A KR 20150063616 A KR20150063616 A KR 20150063616A KR 1020130147480 A KR1020130147480 A KR 1020130147480A KR 20130147480 A KR20130147480 A KR 20130147480A KR 20150063616 A KR20150063616 A KR 20150063616A
Authority
KR
South Korea
Prior art keywords
fail address
fail
address
cell array
semiconductor memory
Prior art date
Application number
KR1020130147480A
Other languages
English (en)
Other versions
KR102083266B1 (ko
Inventor
김수아
강동수
박철우
유준희
유학수
윤재윤
이성현
정진수
최효진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130147480A priority Critical patent/KR102083266B1/ko
Priority to US14/462,843 priority patent/US9747998B2/en
Publication of KR20150063616A publication Critical patent/KR20150063616A/ko
Application granted granted Critical
Publication of KR102083266B1 publication Critical patent/KR102083266B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/027—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in fuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 메모리 장치의 테스트 방법 및 그러한 테스트를 수행하는 반도체 메모리 시스템에 관한 것이다. 본 발명에 의한 메모리 셀 어레이 및 안티 퓨즈 어레이를 포함하는 반도체 메모리 장치의 테스트 방법은 상기 메모리 셀 어레이에 포함된 페일 셀들을 검출하는 단계, 상기 검출된 페일 셀들에 대응되는 페일 어드레스를 판별하는 단계, 상기 판별된 페일 어드레스를 상기 메모리 셀 어레이에 포함된 페일 어드레스 메모리 영역에 저장하는 단계 및 상기 페일 어드레스 메모리 영역에 저장된 페일 어드레스를 리드하여 상기 안티 퓨즈 어레이에 프로그램하는 단계를 포함한다. 본 발명에 의한 반도체 메모리 장치 테스트 방법 및 반도체 메모리 시스템에 의하면, 테스트 동작이 어드레스를 저장하기 위한 추가적인 메모리 없이 수행될 수 있으므로 반도체 메모리 장치 및 테스트 회로가 작은 면적으로 구현될 수 있다.

Description

반도체 메모리 장치의 테스트 방법 및 반도체 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE TESTING METHOD AND SEMICONDUCTOR MEMORY SYSTEM}
본 발명은 반도체 메모리 장치의 테스트 방법 및 그러한 테스트를 수행하는 반도체 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다.
디램(DRAM: Dynamic Random Access Memory)은 매트릭스 형태로 배열되는 복수개의 메모리 셀(memory cell)들을 포함한다. 반도체 메모리 장치가 고집적화 및 고속화됨에 따라 메모리 셀들 중 올바르게 동작하지 않는 결함 셀의 비율이 높아지고 있다. 반도체 메모리 장치의 수율을 향상시키기 위하여, 결함 셀을 효율적으로 리페어(repair)하기 위한 방법이 요구된다.
본 발명의 목적은 어드레스를 저장하기 위한 추가적인 메모리를 요구하지 않는 반도체 메모리 장치의 테스트 방법 및 반도체 메모리 시스템을 제공하는 것이다.
본 발명에 의한 메모리 셀 어레이 및 안티 퓨즈 어레이를 포함하는 반도체 메모리 장치의 테스트 방법은 상기 메모리 셀 어레이에 포함된 페일 셀들을 검출하는 단계, 상기 검출된 페일 셀들에 대응되는 페일 어드레스를 판별하는 단계, 상기 판별된 페일 어드레스를 상기 메모리 셀 어레이의 제 1 영역에 저장하는 단계 및 상기 제 1 영역에 저장된 페일 어드레스를 리드하여 상기 안티 퓨즈 어레이에 프로그램하는 단계를 포함한다.
실시 예에 있어서, 상기 제 1 영역은 리던던시 셀 어레이에 위치된다.
실시 예에 있어서, 반도체 메모리 장치의 테스트 방법은 상기 제 1 영역에 접근하기 위한 핀 설정 동작을 수행하는 단계를 더 포함한다.
실시 예에 있어서, 반도체 메모리 장치의 테스트 방법은 상기 판별된 페일 어드레스를 부호화하는 단계를 더 포함하고, 상기 판별된 페일 어드레스를 상기 메모리 셀 어레이의 제 1 영역에 저장하는 단계는 상기 부호화된 페일 어드레스를 상기 제 1 영역에 저장하는 단계이다.
실시 예에 있어서, 상기 판별된 페일 어드레스를 부호화하는 단계는 상기 반도체 메모리 장치에 포함된 ECC 엔진을 이용하여 수행된다.
실시 예에 있어서, 상기 제 1 영역에 저장된 페일 어드레스를 리드하여 리페어 어드레스를 제공하는 안티 퓨즈 어레이에 프로그램하는 단계는 상기 제 1 영역에 저장된 페일 어드레스를 리드하는 단계, 상기 리드된 페일 어드레스를 복호화하고, 상기 복호화 동작 동안 상기 페일 어드레스에 오류가 존재하는지 여부를 검증하는 단계 및 상기 복호화된 페일 어드레스를 상기 안티 퓨즈 어레이에 프로그램하는 단계이다.
실시 예에 있어서, 상기 리드된 페일 어드레스를 복호화하는 단계는 상기 반도체 메모리 장치에 포함된 ECC 엔진을 이용하여 수행된다.
실시 예에 있어서, 불휘발성 메모리 장치의 테스트 방법은 상기 안티 퓨즈 어레이에 프로그램된 데이터와 상기 제 1 영역으로부터 리드된 데이터를 비교하여 상기 안티 퓨즈 어레이에 프로그램된 데이터의 오류 여부를 검증하는 단계를 더 포함한다.
실시 예에 있어서, 불휘발성 메모리 장치의 테스트 방법은 상기 프로그램된 안티 퓨즈 어레이를 이용하여 리페어 어드레스를 생성하는 단계 및 상기 리페어 어드레스를 이용하여 상기 메모리 셀 어레이에 포함된 페일 셀들이 리페어되었는지 여부를 재테스트하는 단계를 더 포함한다.
본 발명에 의한 반도체 메모리 시스템은 메모리 셀 어레이 및 안티 퓨즈 어레이를 포함하는 반도체 메모리 장치 및 상기 메모리 셀 어레이 내의 페일 셀들에 대응되는 페일 어드레스를 검출하고, 상기 메모리 셀 어레이에 포함된 리던던시 셀 어레이에 상기 검출된 페일 어드레스가 저장되도록 상기 반도체 메모리 장치를 제어하며, 상기 리던던시 셀 어레이에 저장된 페일 어드레스를 리드하여 상기 안티 퓨즈 어레이에 프로그램하는 테스트 회로를 포함한다.
실시 예에 있어서, 상기 테스트 회로는 상기 검출된 페일 어드레스를 부호화하는 ECC 엔진을 더 포함하며, 상기 리던던시 어레이에 상기 부호화된 페일 어드레스가 저장되도록 상기 반도체 메모리 장치를 제어한다.
실시 예에 있어서, 상기 테스트 회로는 상기 ECC 엔진을 이용하여 상기 리던던시 어레이로부터 리드된 페일 어드레스를 복호화하며, 상기 안티 퓨즈 어레이에 상기 복호화된 페일 어드레스를 프로그램한다.
실시 예에 있어서, 상기 테스트 회로는 상기 리드된 페일 어드레스를 복호화하는 동안 상기 ECC 엔진을 이용하여 상기 리드된 페일 어드레스에 대한 검증 동작을 수행한다.
실시 예에 있어서, 상기 테스트 회로는 상기 안티 퓨즈 어레이에 프로그램된 데이터와 상기 리던던시 어레이로부터 리드된 데이터를 비교하여 상기 안티 퓨즈 어레이에 프로그램된 데이터에 대한 검증 동작을 수행한다.
실시 예에 있어서, 상기 테스트 회로는 상기 페일 어드레스가 프로그램된 상기 안티 퓨즈 어레이를 이용하여 상기 메모리 셀 어레이에 대한 재테스트 동작을 수행한다.
본 발명에 의한 반도체 메모리 장치 테스트 방법 및 반도체 메모리 시스템에 의하면, 테스트 동작이 어드레스를 저장하기 위한 추가적인 메모리 없이 수행될 수 있으므로 반도체 메모리 장치 및 테스트 회로가 작은 면적으로 구현될 수 있다.
도 1은 본 발명의 실시예에 의한 반도체 메모리 시스템을 도시하는 블록도이다.
도 2는 도 1의 반도체 메모리 장치의 일실시예를 도시하는 블록도이다.
도 3은 본 발명의 실시예에 의한 반도체 메모리 장치의 테스트 동작을 도시하는 순서도이다.
도 4는 도 3의 메모리 셀 어레이 테스트 동작의 일실시예를 도시하는 순서도이다.
도 5는 도 3의 메모리 셀 어레이 테스트 동작의 다른 실시예를 도시하는 순서도이다.
도 6은 도 3의 페일 어드레스 리드 동작 및 안티 퓨즈 어레이 프로그램 동작의 일실시예를 도시하는 순서도이다.
도 7은 도 3의 페일 어드레스 리드 동작 및 안티 퓨즈 어레이 프로그램 동작의 다른 실시예를 도시하는 순서도이다.
도 8은 도 3의 페일 어드레스 리드 동작 및 안티 퓨즈 어레이 프로그램 동작의 또 다른 실시예를 도시하는 순서도이다.
도 9는 도 5의 반도체 메모리 장치 테스트 동작을 수행하는 반도체 메모리 장치의 일실시예를 도시하는 블록도이다.
도 10은 도 5의 반도체 메모리 장치 테스트 동작을 수행하는 반도체 메모리 장치의 다른 실시예를 도시하는 블록도이다.
도 11a 및 11b는 본 발명의 다른 실시예에 의한 반도체 메모리 장치의 테스트 방법을 도시하는 순서도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예가 첨부된 도면을 참조하여 설명한다. 또한 이하에서 사용되는 용어들은 오직 본 발명을 설명하기 위하여 사용된 것이며 본 발명의 범위를 한정하기 위해 사용된 것은 아니다. 앞의 일반적인 설명 및 다음의 상세한 설명은 모두 예시적인 것으로 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.
도 1은 본 발명의 실시예에 의한 반도체 메모리 시스템을 도시하는 블록도이다. 도 1을 참조하면, 반도체 메모리 시스템은 반도체 메모리 장치(10) 및 테스트 회로(1)를 포함한다. 반도체 메모리 장치(10)는 반도체 메모리 장치(10)에 대한 테스트 동작을 제어하는 테스트 회로(1)와 연결된다.
본 발명의 반도체 메모리 장치(10)는 페일 셀 테스트 과정에서 검출되는 페일 어드레스를 지속적으로 메모리 셀 어레이(11)에 저장할 수 있으므로, 테스트 과정에서 페일 어드레스를 저장하기 위한 추가적인 메모리를 필요로 하지 않는다.
반도체 메모리 장치(10)는 데이터를 저장하는 장치이다. 본 발명에 있어서, 반도체 메모리 장치(10)는 다양한 형태로 구현될 수 있다. 실시 예에 있어서, 반도체 메모리 장치(10)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)일 수 있다. 반도체 메모리 장치(10)는 메모리 셀 어레이(11) 및 안티 퓨즈 박스(12)를 포함한다.
메모리 셀 어레이(11)는 데이터를 저장하기 위한 복수의 메모리 셀들을 포함한다. 실시 예에 있어서, 메모리 셀들은 휘발성 메모리 셀들일 수 있다. 예를 들어, 각 메모리 셀은 하나의 억세스 트랜지스터와 하나의 스토리지 커패시터를 포함하는 휘발성 메모리 셀일 수 있다. 혹은 각 메모리 셀은 복수의 트랜지스터들을 포함하는 게인 셀일 수 있다. 그러나 본 발명에서 메모리 셀들의 구성은 상술된 예시에 한정되지 않는다.
메모리 셀 어레이(11)는 노멀 셀 어레이와, 노멀 셀 어레이에 포함된 페일 셀들을 대체하기 위한 리던던시 셀 어레이를 포함할 수 있다. 노멀 셀 어레이에 포함된 노멀 셀들 및 리던던시 셀 어레이에 포함된 리던던시 셀들은 동일한 물리적 특성을 가질 수 있다.
또한, 메모리 셀 어레이(11)는 페일 어드레스를 저장하기 위한 페일 어드레스 메모리 영역(11a)을 포함할 수 있다. 메모리 셀 어레이(11) 내에서의 페일 어드레스 메모리 영역(11a)의 상대적인 위치는 테스트 회로(1)에 의하여 제어될 수 있다.
테스트 회로(1)는 메모리 셀 어레이(11)에 포함된 페일 셀들을 검출하기 위한 테스트 동작을 제어한다. 또, 테스트 회로(1)는 검출된 페일 셀들에 대한 리페어 동작을 제어한다. 실시 예에 있어서, 테스트 회로(1)는 메모리 셀 어레이(11)를 테스트하기 위한 빌트 인 셀프 테스트(BIST: Built In Self Test)회로 및 BIST 회로에 의한 테스트 결과를 이용하여 자체적인 리페어를 수행하기 위한 빌트 인 셀프 리페어(BISR: Built In Self Repair) 회로를 포함할 수 있다.
테스트 회로(1)는 다양한 테스트 패턴을 이용하여 메모리 셀 어레이(11)에 대한 테스트 동작을 수행할 수 있다. 테스트 회로(1)가 소정의 테스트 패턴을 제공하면, 테스트 패턴에 응답하여 메모리 셀 어레이(11)로부터 응답 데이터(Response Data)가 리드된다. 테스트 회로(1)는 응답 데이터를 이용하여 페일 셀들을 검출할 수 있다.
테스트 회로(1)는 검출된 페일 셀들의 어드레스(이하 페일 어드레스)를 메모리 셀 어레이(11)에 임시적으로 저장할 수 있다. 즉, 테스트 회로(1)는 메모리 셀 어레이(11)를 테스트 과정에서 검출되는 페일 어드레스를 저장하기 위한 버퍼 메모리로 사용할 수 있다.
한편, 상술된 바와 같이 테스트 회로(1)는 메모리 셀 어레이(11) 내에서 페일 어드레스 메모리 영역(11a)의 위치를 지정할 수 있다. 테스트 회로(1)는 미리 지정된 어드레스를 기초로 페일 어드레스 메모리 영역(11a)을 선택할 수 있다. 혹은 테스트 회로(1)는 메모리 셀 어레이(11)에 제공될 테스트 패턴을 기초로 페일 어드레스 메모리 영역(11a)을 선택할 수 있다. 그러나 이는 예시적인 것으로, 테스트 회로(1)가 페일 어드레스 메모리 영역(11a)을 선택하는 방법은 상술된 예에 한정되지 않는다.
실시 예에 있어서, 테스트 회로(1)는 페일 어드레스 메모리 영역(11a)이 리던던시 셀 영역에 위치되도록 지정할 수 있다. 페일 어드레스 메모리 영역(11a)이 리던던시 셀 영역에 위치되는 경우, 테스트 회로(1)는 리던던시 셀 영역에 접근하기 위한 핀 설정 동작 및 물리 어드레스 매핑(Physical Address mapping) 설정 동작을 수행할 수 있다.
테스트 회로(1)는 페일 어드레스 메모리 영역(11a)에 저장된 페일 어드레스를 리드할 수 있다. 테스트 회로(1)는 리드된 페일 어드레스를 안티 퓨즈 박스(12)에 프로그램할 수 있다.
안티 퓨즈 박스(12)는 불휘발성 메모리를 포함한다. 본 실시예에서 불휘발성 메모리는 안티 퓨즈 어레이(Anti-fuse Array)로 구현된다. 그러나 이는 예시적인 것으로, 안티 퓨즈 박스에 포함된 불휘발성 메모리는 플래시 메모리를 포함한 다양한 형태로 구현될 수 있다. 메모리 셀 어레이(11)의 페일 어드레스 메모리 영역(11a)에 저장된 페일 어드레스는 리드되어, 안티 퓨즈 박스(12)의 불휘발성 메모리에 프로그램될 수 있다.
메모리 셀 어레이(11)에 대한 읽기/쓰기 동작시, 페일 셀들에 대한 어드레스(이하 페일 어드레스) 신호가 입력되면, 안티 퓨즈 박스(12)는 페일 어드레스에 대응되는 리페어 어드레스를 출력한다. 리페어 어드레스는 검출된 페일 셀들을 대체하는 리던던시 셀들의 어드레스이다. 안티 퓨즈 박스(12)에서 제공되는 리페어 어드레스에 응답하여 리던던시 셀들에 대한 읽기/쓰기 동작이 수행된다. 상술된 동작을 통하여 메모리 셀 어레이(11)에 포함된 페일 셀들은 리던던시 셀들로 대체될 수 있다.
상술된 반도체 메모리 장치(10)는, 페일 셀 테스트 과정에서, 검출되는 페일 어드레스를 안티 퓨즈 박스(12)에 프로그램 하기 전 지속적으로 메모리 셀 어레이(11)에 저장할 수 있다. 반도체 메모리 장치(10)는 테스트 과정에서 페일 어드레스를 저장하기 위한 추가적인 메모리를 필요로 하지 않아 작은 면적으로 구현될 수 있다.
도 2는 도 1의 반도체 메모리 장치의 일실시예를 도시하는 블록도이다. 도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 데이터 입출력 회로(130), 제어 로직(140) 및 안티 퓨즈 박스(150)를 포함한다. 반도체 메모리 장치(100)는 테스트 회로(101)와 연결된다.
반도체 메모리 장치(100)는 페일 셀 테스트 과정에서 검출되는 페일 어드레스를 지속적으로 메모리 셀 어레이(110)에 저장할 수 있으므로, 테스트 과정에서 페일 어드레스를 저장하기 위한 추가적인 메모리를 요구하지 않는다.
메모리 셀 어레이(110)는 매트릭스 형태로 구성된 복수의 메모리 셀들로 구성된다. 메모리 셀 어레이(110)는 노멀 셀 어레이(111) 및 리던던시 셀 어레이(112)를 포함한다.
노멀 셀 어레이(111)는 데이터를 저장하기 위한 복수의 노멀 셀들을 포함한다. 노멀 셀 어레이(111)의 노멀 셀들은 노멀 워드 라인(NWL)을 통해 로우 디코더(120)에 연결된다. 리던던시 셀 어레이(112)는 노멀 셀 어레이(111)의 페일 셀들을 대체하기 위한 복수의 리던던시 셀들을 포함한다. 리던던시 셀들은 노멀 셀들과 동일한 구성 및 동작 원리를 가질 수 있다. 리던던시 셀 어레이(112)의 리던던시 셀들은 리던던시 워드 라인(RWL)을 통해 로우 디코더(120)에 연결된다.
예시적으로 노멀 셀 어레이(111)의 페일 셀들을 대체하기 위하여 노멀 워드 라인을 리던던시 워드 라인으로 대체하는 반도체 메모리 장치(100)가 도시되어 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 반도체 메모리 장치(100)는 페일 셀들을 대체하기 위하여 노멀 셀 어레이(111)의 컬럼 라인을 리던던시 셀 어레이(112)의 컬럼 라인으로 대체하도록 구성될 수 있다.
로우 디코더(120)는 어드레스 버퍼를 통하여 제공된 로우 어드레스(LA)를 디코딩하여 메모리 셀 어레이(111)의 워드 라인들 중 일부를 선택한다. 보다 상세히는, 로우 디코더(120)는 디코딩된 로우 어드레스(LA) 및 안티 퓨즈 박스(150)로부터 제공된 리페어 어드레스(RA)를 이용하여, 노멀 워드 라인(NWL) 및 리던던시 워드 라인(RWL) 중 일부를 선택한다.
데이터 입출력 회로(130)는 어드레스 버퍼를 통하여 제공된 컬럼 어드레스(CA)를 디코딩하여 메모리 셀 어레이(320)의 비트 라인을 선택한다. 데이터 입출력 회로(130)는 선택된 비트 라인에 연결된 메모리 셀에 저장된 데이터를 감지 및 증폭한다. 데이터 입출력 회로(130)는 외부에서 인가되는 쓰기 데이터(DQ)를 버퍼링하여 선택된 메모리 셀에 저장되도록 할 수 있다. 또, 데이터 입출력 회로(130)는 메모리 셀로부터 리드된 데이터(DQ)를 버퍼링하여 외부로 출력할 수 있다.
제어 로직(140)은 반도체 메모리 장치(100)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(140)은 반도체 메모리 장치(100)가 쓰기 동작 또는 읽기 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(140)은 테스트 동작 동안 테스트 회로(101)의 제어에 응답하여 동작할 수 있다.
제어 로직(140)은 테스트 회로(101)로부터 커맨드(CMD)를 제공받을 수 있다. 제어 로직(140)은 테스트 회로(101) 혹은 외부로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(141) 및 반도체 메모리 장치(100)의 동작 모드를 설정하기 위한 모드 레지스터(142)를 포함할 수 있다. 제어 로직(140)의 커맨드 디코더(141)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 대응되는 제어 신호들을 생성할 수 있다.
안티 퓨즈 회로(150)는 페일 어드레스를 저장한다. 안티 퓨즈 회로(150)는 저장된 페일 어드레스를 기초로 리페어 동작을 위한 리페어 어드레스를 생성하여 로우 디코더(120)에 제공한다. 안티 퓨즈 회로(150)는 안티 퓨즈 어레이(151) 및 안티 퓨즈 개서 회로(152)를 포함한다.
안티 퓨즈 어레이(151)는 페일 어드레스를 저장하기 위한 불휘발성 메모리이다. 안티 퓨즈 어레이(151)는 저장된 페일 어드레스를 기초로, 제어 로직(140)의 제어에 응답하여 로우 디코더(120)에 리페어 어드레스(RA)를 제공한다. 리페어 어드레스(RA)에 의하여, 쓰기 혹은 읽기 동작시 페일 어드레스가 입력되면, 해당 어드레스에 대응되는 워드 라인 대신 리던던시 셀 어레이(112)에 연결된 워드 라인이 선택된다. 본 실시예에서 안티 퓨즈 어레이(151)는 안티 퓨즈로 구현되었으나, 본 발명의 기술적 특징이 이에 한정되는 것은 아니다. 실시 예에 있어서, 안티 퓨즈 어레이(151)는 플래시 메모리와 같은 불휘발성 메모리로 대체될 수 있다.
안티 퓨즈 개서 회로(152)는 안티 퓨즈 어레이(151)를 프로그램하기 위한 개서 회로이다. 안티 퓨즈 개서 회로(152)는 제어 로직(140)의 제어에 응답하여 안티 퓨즈 어레이(151)에 페일 어드레스를 프로그램한다. 실시 예에 있어서, 안티 퓨즈 개서 회로(152)는 제어 로직(140)의 제어에 응답하여 안티 퓨즈 어레이(151)에 포함된 퓨즈들 중 페일 셀로 판단된 메모리 셀이 연결된 워드 라인에 대응되는 퓨즈를 전기적으로 절단할 수 있다.
테스트 회로(101)는 메모리 셀 어레이(110)에 포함된 페일 셀들을 검출하고, 리페어하기 위한 회로이다. 실시 예에 있어서, 테스트 회로(101)는 메모리 셀 어레이(110)를 테스트하기 위한 빌트 인 셀프 테스트(BIST: Built In Self Test)회로 및 BIST 회로에 의한 테스트 결과를 이용하여 자체적인 리페어를 수행하기 위한 빌트 인 셀프 리페어(BISR: Built In Self Repair) 회로를 포함할 수 있다.
테스트 회로(101)는 다양한 테스트 패턴을 이용하여 메모리 셀 어레이(110)에 대한 테스트 동작을 수행할 수 있다. 테스트 회로(101)가 제공한 테스트 패턴에 응답하여 메모리 셀 어레이(110)로부터 응답 데이터(Response Data)가 리드된다. 테스트 회로(101)는 응답 데이터를 이용하여 페일 어드레스를 검출할 수 있다.
테스트 회로(101)는 검출된 페일 어드레스가 메모리 셀 어레이(110)에 임시적으로 저장되도록 제어 로직(140)을 제어할 수 있다. 즉, 테스트 회로(101)는 메모리 셀 어레이(110)를 테스트 과정에서 검출되는 페일 어드레스를 저장하기 위한 버퍼 메모리로 사용할 수 있다.
테스트 회로(101)는 메모리 셀 어레이(110)에서, 페일 어드레스가 저장될 페일 어드레스 메모리 영역의 위치를 선택할 수 있다. 테스트 회로(101)는 미리 지정된 어드레스를 기초로 페일 어드레스 메모리 영역을 선택할 수 있다. 혹은 테스트 회로(101)는 메모리 셀 어레이(110)에 제공될 테스트 패턴을 기초로 페일 어드레스 메모리 영역을 선택할 수 있다. 그러나 이는 예시적인 것으로, 테스트 회로(101)가 페일 어드레스 메모리 영역을 선택하는 방법은 상술된 예에 한정되지 않는다.
실시 예에 있어서, 테스트 회로(101)는 페일 어드레스 메모리 영역이 리던던시 셀 어레이(112)에 포함되도록 할 수 있다. 테스트 회로(101)는 리던던시 셀 어레이(112) 영역을 버퍼 메모리로 사용하여 보다 효율적으로 테스트 동작을 수행할 수 있다.
도 3은 본 발명의 실시예에 의한 반도체 메모리 장치의 테스트 동작을 도시하는 순서도이다. 도 3을 참조하면, 반도체 메모리 장치는 테스트 과정에서 검출되는 페일 어드레스를 저장하기 위한 버퍼 메모리로서 반도체 메모리 장치의 메모리 셀 어레이를 사용할 수 있다.
S10 단계에서, 반도체 메모리 장치에 포함된 메모리 셀 어레이가 테스트된다. 테스트 과정 동안 메모리 셀 어레이에 포함된 페일 셀들이 판별된다. 또한 판별된 페일 셀들에 대응되는 페일 어드레스가 생성된다. 생성된 페일 어드레스는 메모리 셀 어레이의 소정의 영역에 저장된다. 실시 예에 있어서, 페일 어드레스가 저장되는 소정의 영역은 메모리 셀 어레이의 리던던시 셀 영역에 포함될 수 있다.
S20 단계에서, 메모리 셀 어레이에 저장된 페일 어드레스가 리드된다. 리드된 페일 어드레스는 안티 퓨즈 어레이에 프로그램된다.
S30 단계에서, 안티 퓨즈 어레이에 프로그램된 페일 어드레스를 기초로 메모리 셀 어레이가 리페어된다. 테스트 회로의 제어에 응답하여, 리페어된 메모리 셀 어레이에 대한 재테스트 동작이 수행된다. 재테스트 동작 동안, 메모리 셀 어레이의 페일 셀들이 정상적으로 리페어되었는지 여부가 검증된다.
상술된 반도체 메모리 장치 테스트 동작에 의하면, 반도체 메모리 장치는 테스트 과정에서 검출되는 페일 어드레스를 저장하기 위한 버퍼 메모리로서 반도체 메모리 장치의 메모리 셀 어레이를 사용할 수 있다. 본 발명에 의한 테스트 동작은 테스트 동작을 위한 추가적인 버퍼 메모리 없이 수행될 수 있으므로, 반도체 메모리 장치 및 테스트 회로가 작은 면적으로 구현될 수 있다.
도 4는 도 3의 메모리 셀 어레이 테스트 동작(S10)의 일실시예를 도시하는 순서도이다.
S110 단계에서, 메모리 셀 어레이에서 페일 어드레스가 저장될 페일 어드레스 메모리 영역이 선택된다. 본 발명에서 페일 어드레스 메모리 영역 선택 방법은 한정되지 않는다. 실시 예에 있어서, 페일 어드레스 메모리 영역은 미리 지정된 어드레스를 기초로 선택될 수 있다. 혹은 페일 어드레스 메모리 영역은 테스트 패턴을 기초로 선택될 수 있다.
S120 단계에서, 메모리 셀 어레이에 대한 테스트 동작이 수행된다. 테스트 동작 동안 메모리 셀 어레이에 포함된 페일 셀들이 검출된다. 페일 셀은 리페어가 요구되는 불량 셀을 지칭한다. 테스트 동작 동안 검출된 페일 셀들에 대응되는 페일 어드레스가 생성된다.
S130 단계에서, S120 단계에서 생성된 페일 어드레스가 S110 단계에서 선택된 페일 어드레스 메모리 영역에 저장된다.
상술된 반도체 메모리 장치 테스트 동작에 의하면, 반도체 메모리 장치는 테스트 과정에서 검출되는 페일 어드레스를 저장하기 위한 버퍼 메모리로서 반도체 메모리 장치의 메모리 셀 어레이를 사용할 수 있다. 테스트 동작을 위한 추가적인 버퍼 메모리 없이 테스트 동작이 수행될 수 있으므로, 반도체 메모리 장치 및 테스트 회로는 작은 면적으로 구현될 수 있다.
도 5는 도 3의 메모리 셀 어레이 테스트 동작(S10)의 다른 실시예를 도시하는 순서도이다.
S111 단계에서, 메모리 셀 어레이에서 페일 어드레스가 저장될 페일 어드레스 메모리 영역이 선택된다. 본 발명에서 페일 어드레스 메모리 영역 선택 방법은 한정되지 않는다. 실시 예에 있어서, 페일 어드레스 메모리 영역은 미리 지정된 어드레스를 기초로 선택될 수 있다. 혹은 페일 어드레스 메모리 영역은 테스트 패턴을 기초로 선택될 수 있다.
S121 단계에서, 메모리 셀 어레이에 대한 테스트 동작이 수행된다. 테스트 동작 동안 메모리 셀 어레이에 포함된 페일 셀들이 검출된다. 페일 셀은 리페어가 요구되는 불량 셀을 지칭한다. 테스트 동작 동안 검출된 페일 셀들에 대응되는 페일 어드레스가 생성된다.
S131 단계에서, S121 단계에서 생성된 페일 어드레스가 부호화된다. 페일 어드레스 부호화 동작은 테스트 회로에 포함된 ECC 엔진을 이용하여 수행될 수 있다. 혹은 페일 어드레스 부호화 동작은 반도체 메모리 장치에 포함된 ECC 엔진을 이용하여 수행될 수 있다.
S141 단계에서, 부호화된 페일 어드레스가 S111 단계에서 선택된 페일 어드레스 메모리 영역에 저장된다.
상술된 반도체 메모리 장치 테스트 동작에 의하면, 반도체 메모리 장치는 테스트 과정에서 검출되는 페일 어드레스를 저장하기 위한 버퍼 메모리로서 반도체 메모리 장치의 메모리 셀 어레이를 사용할 수 있다. 더하여, 반도체 메모리 장치는 페일 어드레스에 대한 부호화 동작을 수행하여 저장된 페일 어드레스의 신뢰성을 보장할 수 있다.
도 6은 도 3의 페일 어드레스 리드 동작 및 안티 퓨즈 어레이 프로그램 동작(S20)의 일실시예를 도시하는 순서도이다.
S210 단계에서, 페일 어드레스 메모리 영역에 저장된 페일 어드레스가 리드된다. 실시 예에 있어서, 페일 어드레스 리드 동작은 메모리 셀 어레이의 모든 페일 어드레스가 페일 어드레스 메모리 영역에 저장된 후 수행될 수 있다. 혹은 페일 어드레스 리드 동작은 페일 어드레스 메모리 영역에 소정의 양의 페일 어드레스가 저장될 때 마다 반복적으로 수행될 수 있다. 실시 예에 있어서, 페일 어드레스 리드 동작이 반복적으로 수행되는 경우 페일 어드레스 리드 동작은 파이프라인 형태로 수행될 수 있다.
S220 단계에서, S210 단계에서 리드된 페일 어드레스가 안티 퓨즈 어레이에 프로그램된다. 안티 퓨즈 어레이에 저장된 페일 어드레스는 이후 반도체 메모리 장치에 대한 읽기 혹은 쓰기 동작시 리페어 어드레스로 사용된다.
상술된 반도체 메모리 장치 테스트 동작에 의하면, 반도체 메모리 장치는 페일 어드레스를 안티 퓨즈 어레이에 프로그램 하기 전 메모리 셀 어레이의 페일 어드레스 메모리 영역을 버퍼 메모리로 사용하여 적은 면적으로 구현될 수 있다.
도 7은 도 3의 페일 어드레스 리드 동작 및 안티 퓨즈 어레이 프로그램 동작(S20)의 다른 실시예를 도시하는 순서도이다.
S211 단계에서, 페일 어드레스 메모리 영역에 저장된 페일 어드레스가 리드된다. S211 단계의 페일 어드레스 리드 동작은 도 6의 S210 단계의 페일 어드레스 리드 동작과 동일한 구성을 가질 수 있다.
S221 단계에서, S211 단계에서 리드된 페일 어드레스에 대한 복호화 동작이 수행된다. S211 단계에서 리드된 페일 어드레스는 부호화되어 저장된 페일 어드레스일 수 있다. 복호화 동작이 완료되면, 복호화된 페일 어드레스에 대한 검증 동작이 수행된다. 검증 동작은 다양한 ECC 로직에 기초하여 수행될 수 있다.
페일 어드레스 복호화 동작은 테스트 회로에 포함된 ECC 엔진을 이용하여 수행될 수 있다. 혹은 페일 어드레스 복호화 동작은 반도체 메모리 장치에 포함된 ECC 엔진을 이용하여 수행될 수 있다.
S231 단계에서, 검증된 페일 어드레스가 안티 퓨즈 어레이에 프로그램된다.
상술된 반도체 메모리 장치 테스트 동작에 의하면, 반도체 메모리 장치는 페일 어드레스를 안티 퓨즈 어레이에 프로그램 하기 전 메모리 셀 어레이의 페일 어드레스 메모리 영역을 버퍼 메모리로 사용하여 적은 면적으로 구현될 수 있다. 더하여, 반도체 메모리 장치는 페일 어드레스를 복호화하고 검증하는 동작을 통해 페일 어드레스에 대한 신뢰성을 보장할 수 있다.
도 8은 도 3의 페일 어드레스 리드 동작 및 안티 퓨즈 어레이 프로그램 동작(S20)의 또 다른 실시예를 도시하는 순서도이다.
S212 단계에서, 페일 어드레스 메모리 영역에 저장된 페일 어드레스가 리드된다. S212 단계의 페일 어드레스 리드 동작은 도 6의 S210 단계의 페일 어드레스 리드 동작과 동일한 구성 원리를 가질 수 있다.
S222 단계에서, 212 단계에서 리드된 페일 어드레스에 대한 복호화 및 검증 동작이 수행된다. S222 단계의 페일 어드레스 복호화 및 검증 동작은 도 7의 S211 단계의 동작과 동일한 구성 원리를 가질 수 있다.
S232 단계에서, 검증된 페일 어드레스가 안티 퓨즈 어레이에 프로그램된다.
S242 단계에서, 안티 퓨즈 어레이에 프로그램된 데이터가 리드된다. 안티 퓨즈 어레이로부터 리드된 데이터와 페일 어드레스 메모리 영역에 저장된 데이터가 서로 비교된다. 반도체 메모리 장치는 안티 퓨즈 어레이와 페일 어드레스 메모리 영역에 저장된 데이터가 동일한지 여부를 판단하여 페일 어드레스의 신뢰성을 보장할 수 있다.
상술된 반도체 메모리 장치 테스트 동작에 의하면, 반도체 메모리 장치는 페일 어드레스 부호화 및 복호화 동작을 이용한 1차 검증 동작 및 안티 퓨스 어레이와 페일 어드레스 메모리 영역에 저장된 데이터를 비교하는 2차 검증 동작을 수행한다. 반도체 메모리 장치는 2 단계의 검증 동작을 이용하여 페일 어드레스의 신뢰성을 보장할 수 있다.
도 9는 도 5의 반도체 메모리 장치 테스트 동작을 수행하는 반도체 메모리 장치의 일실시예를 도시하는 블록도이다. 도 9의 반도체 메모리 장치(20)는 테스트 회로(2)와 연결된다. 테스트 회로(2)는 ECC 엔진(2a)을 포함한다.
테스트 회로(2)는 메모리 셀 어레이(21)에 포함된 페일 셀들을 검출하기 위한 테스트 동작을 제어한다. 또, 테스트 회로(2)는 검출된 페일 셀들에 대한 리페어 동작을 제어한다.
테스트 회로(2)는 다양한 테스트 패턴을 이용하여 메모리 셀 어레이(21)에 대한 테스트 동작을 수행할 수 있다. 테스트 회로(2)가 소정의 테스트 패턴을 제공하면, 테스트 패턴에 응답하여 메모리 셀 어레이(21)로부터 응답 데이터(Response Data)가 리드된다. 테스트 회로(2)는 응답 데이터를 이용하여 페일 셀들을 검출할 수 있다.
테스트 회로(2)는 검출된 페일 셀들의 어드레스(이하 페일 어드레스)를 ECC 엔진(2a)을 이용하여 부호화한다. 테스트 회로(2)는 부호화된 페일 어드레스를 메모리 셀 어레이(21)에 임시적으로 저장할 수 있다. 즉, 테스트 회로(2)는 메모리 셀 어레이(21)를 테스트 과정에서 검출되는 페일 어드레스를 저장하기 위한 버퍼 메모리로 사용할 수 있다. 실시 예에 있어서, 테스트 회로(2)는 부호화된 페일 어드레스를 메모리 셀 어레이(21)의 소정의 페일 어드레스 메모리 영역(21a)에 저장할 수 있다.
테스트 회로(2)는 페일 어드레스 메모리 영역(21a)에 저장된 페일 어드레스를 리드할 수 있다. 테스트 회로(2)는 ECC 엔진(2a)을 이용하여 리드된 페일 어드레스에 대한 복호화 동작을 수행할 수 있다. 테스트 회로(2)는 복호화 과정에서 페일 어드레스에 대한 검증 동작을 수행할 수 있다. 테스트 회로(2)는 복호화된 페일 어드레스를 안티 퓨즈 박스(22)에 프로그램할 수 있다.
상술된 테스트 회로(2) 및 반도체 메모리 장치(20)는 페일 셀 테스트 과정에서, 검출되는 페일 어드레스를 안티 퓨즈 박스(22)에 프로그램 하기 전 지속적으로 메모리 셀 어레이(21)에 저장할 수 있다. 또한 테스트 회로(2) 및 반도체 메모리 장치(20)는 페일 어드레스에 대한 부호화 동작을 이용하여 페일 어드레스의 신뢰성을 보장할 수 있다.
도 10은 도 5의 반도체 메모리 장치 테스트 동작을 수행하는 반도체 메모리 장치의 다른 실시예를 도시하는 블록도이다. 도 10을 참조하면, 반도체 메모리 장치(30)는 도 1의 반도체 메모리 장치(10)에 비하여 ECC 엔진(33)을 더 포함한다.
반도체 메모리 장치(30)는 페일 셀 테스트 과정에서 검출되는 페일 어드레스를 부호화하여 지속적으로 메모리 셀 어레이(31)에 저장할 수 있으므로, 저장된 페일 어드레스의 신뢰성을 보장할 수 있다.
테스트 회로(3)는 다양한 테스트 패턴을 이용하여 메모리 셀 어레이(31)에 대한 테스트 동작을 수행할 수 있다. 테스트 회로(3)가 소정의 테스트 패턴을 제공하면, 테스트 패턴에 응답하여 메모리 셀 어레이(31)로부터 응답 데이터(Response Data)가 리드된다. 테스트 회로(3)는 응답 데이터를 이용하여 페일 셀들을 검출할 수 있다.
테스트 회로(3)는 페일 셀들의 어드레스(이하 페일 어드레스)가 메모리 셀 어레이(31)에 저장되도록 반도체 메모리 장치(30)를 제어할 수 있다. 실시 예에 있어서, 테스트 회로(3)의 제어에 응답하여, 반도체 메모리 장치(30)는 페일 어드레스를 ECC 엔진(33)을 이용하여 부호화한 뒤 메모리 셀 어레이(31)의 페일 어드레스 메모리 영역(31a)에 저장할 수 있다.
테스트 회로(3)는 페일 어드레스 메모리 영역(31a)에 저장된 페일 어드레스를 리드할 수 있다. 테스트 회로(3)의 제어에 응답하여, 반도체 메모리 장치(30)는 리드된 페일 어드레스를 복호화할 수 있다. 반도체 메모리 장치(30)는 복호화 과정에서 페일 어드레스에 대한 검증 동작을 수행할 수 있다.
테스트 회로(3)는 복호화된 페일 어드레스가 안티 퓨즈 박스(32)에 프로그램 되도록 반도체 메모리 장치(30)를 제어할 수 있다. 메모리 셀 어레이(31)에 대한 읽기/쓰기 동작시, 페일 어드레스 신호가 입력되면, 안티 퓨즈 박스(32)는 페일 어드레스에 대응되는 리페어 어드레스를 출력할 수 있다.
상술된 테스트 회로(3) 및 반도체 메모리 장치(30)는 페일 셀 테스트 과정에서, 검출되는 페일 어드레스를 안티 퓨즈 박스(32)에 프로그램 하기 전 지속적으로 메모리 셀 어레이(31)에 저장할 수 있다. 또한 테스트 회로(3) 및 반도체 메모리 장치(30)는 페일 어드레스에 대한 부호화 및 복호화 동작을 이용하여 페일 어드레스의 신뢰성을 보장할 수 있다.
도 11a 및 11b는 본 발명의 다른 실시예에 의한 반도체 메모리 장치의 테스트 방법을 도시하는 순서도이다. 도 11을 참조하면, 테스트 회로 및 반도체 메모리 장치는 테스트 과정에서 검출되는 페일 어드레스를 저장하기 위한 버퍼 메모리로서 반도체 메모리 장치의 메모리 셀 어레이를 사용할 수 있다. 더하여, 테스트 회로 및 반도체 메모리 장치는 3 단계의 검증 동작을 이용하여 페일 어드레스의 신뢰성을 보장할 수 있다.
S1010 단계에서, 반도체 메모리 장치의 안티 퓨즈 어레이와 메모리 셀 어레이의 리던던시 셀 어레이가 검증된다.
S1020 단계에서, 페일 어드레스가 저장될 페일 어드레스 메모리 영역이 설정된다. 페일 어드레스 메모리 영역은 반도체 메모리 장치의 메모리 셀 어레이에 위치된다. 실시 예에 있어서, 페일 어드레스 메모리 영역은 리던던시 셀 어레이에 위치될 수 있다.
S1030 단계에서, 메모리 셀 어레이의 메모리 셀에 대한 테스트 동작이 수행된다. 테스트 동작을 통해 메모리 셀의 정상 동작 여부가 판별된다.
메모리 셀이 페일 셀로 판별되면, S1031 단계에서 페일 셀로 판별된 메모리 셀에 대응되는 페일 어드레스가 판별된다.
S1032 단계에서, 판별된 페일 어드레스가 부호화된다. 페일 어드레스 부호화 동작을 통해 페일 어드레스에 대한 신뢰성을 보장할 수 있다. 실시 예에 있어서, 페일 어드레스 부호화 동작은 반도체 메모리 장치에 포함된 ECC 엔진에 의하여 수행될 수 있다. 혹은 페일 어드레스 부호화 동작은 테스트 회로에 포함된 ECC 엔진에 의하여 수행될 수 있다.
S1033 단계에서, 부호화된 페일 어드레스가 S1020 단계에서 설정된 페일 어드레스 메모리 영역에 저장된다.
S1040 단계에서, 메모리 셀 어레이에 대한 테스트 동작이 완료되었는지 여부가 판별된다. 테스트되어야 할 메모리 셀이 존재하면, S1041 단계에서 다음 메모리 셀이 선택되어 테스트 동작이 재수행된다.
S1050 단계에서, 테스트 회로의 제어에 응답하여 페일 어드레스 메모리 영역으로부터 부호화된 페일 어드레스가 리드된다.
S1060 단계에서, 부호화된 페일 어드레스에 대한 복호화 동작이 수행된다. 페일 어드레스 복호화 동작은 반도체 메모리 장치에 포함된 ECC 엔진에 의하여 수행될 수 있다. 혹은 페일 어드레스 복호화 동작은 테스트 회로에 포함된 ECC 엔진에 의하여 수행될 수 있다.
S1070 단계에서, 1차 검증 동작이 수행된다. 1차 검증 동작은 ECC 엔진을 이용하여 리드된 페일 어드레스에 오류가 존재하는지 여부를 판별하여 페일 어드레스를 검증하는 동작이다.
오류가 존재하는 경우, S1081 단계에서, 오류가 정정 가능한 오류인지 여부가 판별된다. 정정 불가능한 오류인 경우 S1030 단계의 메모리 테스트 동작부터 다시 수행된다.
정정이 가능한 오류인 경우, S1082 단계에서 페일 어드레스에 대한 정정 동작이 수행된다.
S1090 단계에서, 페일 어드레스 메모리 영역으로부터 리드된 페일 어드레스가 안티 퓨즈 어레이에 프로그램된다.
S1100 단계에서, 2차 검증 동작이 수행된다. 2차 검증 동작은 안티 퓨즈 어레이에 프로그램된 데이터와 페일 어드레스 메모리 영역으로부터 리드되어 복호화된 데이터가 동일한지 여부를 판별하여 페일 어드레스를 검증하는 동작이다.
데이터가 동일하지 않은 경우, S1081 단계에서, 정정 가능한 오류인지 여부가 판별된다. 정정 불가능한 오류인 경우 S1030 단계의 메모리 테스트 동작부터 다시 수행된다. 정정이 가능한 오류인 경우, S1082 단계에서 페일 어드레스에 대한 정정 동작이 수행된다.
S1110 단계에서, 3차 검증 동작이 수행된다. 3차 검증 동작은 안티 퓨즈 어레이를 이용하여 리페어된 메모리 셀 어레이를 다시 테스트하여 페일 어드레스를 검증하는 동작이다.
S1120 단계에서, 메모리 재테스트가 패스되었는지 여부가 판별된다. 테스트 도중 오류가 발생한 경우, S1081 단계에서, 정정 가능한 오류인지 여부가 판별된다. 정정 불가능한 오류인 경우 S1030 단계의 메모리 테스트 동작부터 다시 수행된다. 정정이 가능한 오류인 경우, S1082 단계에서 페일 어드레스에 대한 정정 동작이 수행된다. 재테스트가 패스되면 반도체 메모리 장치에 대한 테스트 동작이 완료된다.
상술된 반도체 메모리 장치는 페일 셀 테스트 과정에서 검출되는 페일 어드레스를 부호화하여 지속적으로 메모리 셀 어레이에 저장할 수 있으므로, 저장된 페일 어드레스의 신뢰성을 보장할 수 있다. 더하여, 테스트 회로 및 반도체 메모리 장치는 3 단계의 검증 동작을 이용하여 페일 어드레스의 신뢰성을 보장할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형될 수 있다. 예를 들어, 메모리 셀 어레이, 테스트 회로 혹은 안티 퓨즈 박스의 세부적 구성은 사용 환경이나 용도에 따라 다양하게 변화 또는 변경될 수 있을 것이다. 본 발명에서 사용된 특정한 용어들은 본 발명을 설명하기 위한 목적에서 사용된 것이며 그 의미를 한정하거나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어서는 안되며 후술하는 특허 청구범위 뿐만 아니라 이 발명의 특허 청구범위와 균등한 범위에 대하여도 적용되어야 한다.
100: 반도체 메모리 장치
110: 메모리 셀 어레이
111: 노멀 셀 어레이
112: 리던던시 셀 어레이
120: 로우 디코더
130: 데이터 입출력 회로
140: 제어 로직
150: 안티 퓨즈 박스
151: 안티 퓨즈 어레이
152: 안티 퓨즈 개서 회로
160: 테스트 회로

Claims (10)

  1. 메모리 셀 어레이 및 안티 퓨즈 어레이를 포함하는 반도체 메모리 장치의 테스트 방법에 있어서:
    상기 메모리 셀 어레이에 포함된 페일 셀들을 검출하는 단계;
    상기 검출된 페일 셀들에 대응되는 페일 어드레스를 판별하는 단계;
    상기 판별된 페일 어드레스를 상기 메모리 셀 어레이의 제 1 영역에 저장하는 단계; 및
    상기 제 1 영역에 저장된 페일 어드레스를 리드하여 상기 안티 퓨즈 어레이에 프로그램하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
  2. 제 1항에 있어서,
    상기 제 1 영역은 리던던시 셀 어레이에 위치되는 반도체 메모리 장치의 테스트 방법.
  3. 제 2항에 있어서,
    상기 제 1 영역에 접근하기 위한 핀 설정 동작을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 테스트 방법.
  4. 제 1항에 있어서,
    상기 판별된 페일 어드레스를 부호화하는 단계를 더 포함하고,
    상기 판별된 페일 어드레스를 상기 메모리 셀 어레이의 제 1 영역에 저장하는 단계는 상기 부호화된 페일 어드레스를 상기 제 1 영역에 저장하는 단계인 반도체 메모리 장치의 테스트 방법.
  5. 제 4항에 있어서,
    상기 판별된 페일 어드레스를 부호화하는 단계는 상기 반도체 메모리 장치에 포함된 ECC 엔진을 이용하여 수행되는 반도체 메모리 장치의 테스트 방법.
  6. 제 4항에 있어서,
    상기 제 1 영역에 저장된 페일 어드레스를 리드하여 리페어 어드레스를 제공하는 안티 퓨즈 어레이에 프로그램하는 단계는 상기 제 1 영역에 저장된 페일 어드레스를 리드하는 단계;
    상기 리드된 페일 어드레스를 복호화하고, 상기 복호화 동작 동안 상기 페일 어드레스에 오류가 존재하는지 여부를 검증하는 단계; 및
    상기 복호화된 페일 어드레스를 상기 안티 퓨즈 어레이에 프로그램하는 단계인 반도체 메모리 장치의 테스트 방법.
  7. 제 6항에 있어서,
    상기 리드된 페일 어드레스를 복호화하는 단계는 상기 반도체 메모리 장치에 포함된 ECC 엔진을 이용하여 수행되는 반도체 메모리 장치의 테스트 방법.
  8. 제 1항에 있어서,
    상기 안티 퓨즈 어레이에 프로그램된 데이터와 상기 제 1 영역으로부터 리드된 데이터를 비교하여 상기 안티 퓨즈 어레이에 프로그램된 데이터의 오류 여부를 검증하는 단계를 더 포함하는 반도체 메모리 장치의 테스트 방법.
  9. 제 1항에 있어서,
    상기 프로그램된 안티 퓨즈 어레이를 이용하여 리페어 어드레스를 생성하는 단계; 및
    상기 리페어 어드레스를 이용하여 상기 메모리 셀 어레이에 포함된 페일 셀들이 리페어되었는지 여부를 재테스트하는 단계를 더 포함하는 반도체 메모리 장치의 테스트 방법.
  10. 메모리 셀 어레이 및 안티 퓨즈 어레이를 포함하는 반도체 메모리 장치; 및
    상기 메모리 셀 어레이 내의 페일 셀들에 대응되는 페일 어드레스를 검출하고, 상기 메모리 셀 어레이에 포함된 리던던시 셀 어레이에 상기 검출된 페일 어드레스가 저장되도록 상기 반도체 메모리 장치를 제어하며, 상기 리던던시 셀 어레이에 저장된 페일 어드레스를 리드하여 상기 안티 퓨즈 어레이에 프로그램하는 테스트 회로를 포함하는 반도체 메모리 시스템.

KR1020130147480A 2013-11-29 2013-11-29 반도체 메모리 장치의 테스트 방법 및 반도체 메모리 시스템 KR102083266B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130147480A KR102083266B1 (ko) 2013-11-29 2013-11-29 반도체 메모리 장치의 테스트 방법 및 반도체 메모리 시스템
US14/462,843 US9747998B2 (en) 2013-11-29 2014-08-19 Test method of semiconductor memory device and semiconductor memory system transferring fail address data from a volatile to a non-volatile memory array using an error-correction code engine

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130147480A KR102083266B1 (ko) 2013-11-29 2013-11-29 반도체 메모리 장치의 테스트 방법 및 반도체 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20150063616A true KR20150063616A (ko) 2015-06-10
KR102083266B1 KR102083266B1 (ko) 2020-03-03

Family

ID=53265878

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130147480A KR102083266B1 (ko) 2013-11-29 2013-11-29 반도체 메모리 장치의 테스트 방법 및 반도체 메모리 시스템

Country Status (2)

Country Link
US (1) US9747998B2 (ko)
KR (1) KR102083266B1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170137326A (ko) * 2016-06-03 2017-12-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 구동 방법
KR20190065805A (ko) * 2017-12-04 2019-06-12 에스케이하이닉스 주식회사 메모리의 신뢰성을 향상시킬 수 있는 메모리 시스템 및 그 메모리 관리 방법
KR20190093358A (ko) * 2018-02-01 2019-08-09 삼성전자주식회사 반도체 메모리 장치 및 그것의 리페어 방법
KR20190121585A (ko) * 2018-04-18 2019-10-28 에스케이하이닉스 주식회사 메모리에 대한 테스트 회로 및 이를 포함하는 메모리 모듈
CN110890125A (zh) * 2018-09-07 2020-03-17 爱思开海力士有限公司 存储器装置及其操作方法
US20220027066A1 (en) * 2019-07-25 2022-01-27 Micron Technology, Inc. Memory authentication
KR20240010961A (ko) 2022-07-18 2024-01-25 와이아이케이 주식회사 리던던시 분석 장치

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170134989A (ko) * 2016-05-30 2017-12-08 삼성전자주식회사 반도체 메모리 장치 및 이의 동작 방법
US9953725B2 (en) * 2012-02-29 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of operating the same
US10468118B2 (en) * 2014-03-03 2019-11-05 Hewlett Packard Enterprise Development Lp DRAM row sparing
KR102224843B1 (ko) * 2014-10-02 2021-03-08 삼성전자주식회사 메모리 장치 및 이를 포함하는 테스트 시스템
KR102487553B1 (ko) * 2016-12-07 2023-01-11 삼성전자주식회사 리페어 가능한 휘발성 메모리를 포함하는 스토리지 장치 및 상기 스토리지 장치의 동작 방법
KR20180104455A (ko) 2017-03-13 2018-09-21 에스케이하이닉스 주식회사 리페어 장치 및 이를 포함하는 반도체 장치
KR102406868B1 (ko) * 2017-11-23 2022-06-10 삼성전자주식회사 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
US10515689B2 (en) * 2018-03-20 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit configuration and method
KR102474307B1 (ko) * 2018-04-10 2022-12-06 에스케이하이닉스 주식회사 퓨즈럽처방법 및 이를 이용한 반도체장치
JP2020004070A (ja) * 2018-06-28 2020-01-09 ルネサスエレクトロニクス株式会社 半導体製品品質管理サーバ、半導体装置、および半導体製品品質管理システム
US10872678B1 (en) * 2019-06-19 2020-12-22 Micron Technology, Inc. Speculative section selection within a memory device
EP4036917B1 (en) * 2020-09-15 2023-05-24 Changxin Memory Technologies, Inc. Memory device, testing method therefor and usage method therefor, and memory system
US11984180B2 (en) * 2022-06-01 2024-05-14 Micron Technology, Inc. Enabling or disabling on-die error-correcting code for a memory built-in self-test

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080282107A1 (en) * 2007-05-07 2008-11-13 Macronix International Co., Ltd. Method and Apparatus for Repairing Memory
KR20100015943A (ko) * 2007-04-26 2010-02-12 에이저 시스템즈 인크 퓨즈 번 상태 머신 및 퓨즈 다운로드 상태 머신에 기초한 내장 메모리 복구
KR20100105697A (ko) * 2007-12-17 2010-09-29 마이크론 테크놀로지, 인크. 자동 작동 에러 정정 코드 평가 시스템 및 방법
KR20110121184A (ko) * 2010-04-30 2011-11-07 주식회사 하이닉스반도체 반도체 메모리 장치의 리페어 회로 및 리페어 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0498342A (ja) 1990-08-09 1992-03-31 Mitsubishi Electric Corp 半導体記憶装置
JP3547064B2 (ja) 1996-10-23 2004-07-28 株式会社アドバンテスト メモリ試験装置
US6199177B1 (en) * 1998-08-28 2001-03-06 Micron Technology, Inc. Device and method for repairing a semiconductor memory
JP3447638B2 (ja) 1999-12-24 2003-09-16 日本電気株式会社 半導体装置のテスト方法及びシステム並びに記録媒体
DE19963689A1 (de) 1999-12-29 2001-07-12 Infineon Technologies Ag Schaltungsanordnung eines integrierten Halbleiterspeichers zum Speichern von Adressen fehlerhafter Speicherzellen
KR20020017771A (ko) 2000-08-31 2002-03-07 박종섭 Ｄｒａｍ의 ｂｉｓｔ 회로
JP2002319298A (ja) 2001-02-14 2002-10-31 Mitsubishi Electric Corp 半導体集積回路装置
KR20030002430A (ko) 2001-06-29 2003-01-09 주식회사 하이닉스반도체 반도체 메모리 소자의 리페어 시스템 및 방법
US7509543B2 (en) 2003-06-17 2009-03-24 Micron Technology, Inc. Circuit and method for error test, recordation, and repair
JP4308637B2 (ja) 2003-12-17 2009-08-05 株式会社日立製作所 半導体試験装置
KR100587076B1 (ko) 2004-04-28 2006-06-08 주식회사 하이닉스반도체 메모리 장치
JP2006085769A (ja) 2004-09-14 2006-03-30 Toshiba Corp 半導体装置及びその自己テスト方法
JP2006209884A (ja) 2005-01-28 2006-08-10 Renesas Technology Corp 半導体装置および半導体装置の不良情報蓄積方法
US7401270B2 (en) * 2005-10-20 2008-07-15 Infineon Technologies Ag Repair of semiconductor memory device via external command
KR100933839B1 (ko) 2008-03-10 2009-12-24 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 동작 방법
US7773438B2 (en) 2008-06-06 2010-08-10 Qimonda North America Corp. Integrated circuit that stores first and second defective memory cell addresses
US9268632B2 (en) * 2010-09-24 2016-02-23 Rambus Inc. Memory device with ECC history table
JP2012221512A (ja) 2011-04-04 2012-11-12 Advantest Corp 試験装置
US8638596B2 (en) * 2011-07-25 2014-01-28 Qualcomm Incorporated Non-volatile memory saving cell information in a non-volatile memory array
US9087613B2 (en) * 2012-02-29 2015-07-21 Samsung Electronics Co., Ltd. Device and method for repairing memory cell and memory system including the device
US20140258780A1 (en) * 2013-03-05 2014-09-11 Micron Technology, Inc. Memory controllers including test mode engines and methods for repair of memory over busses used during normal operation of the memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100015943A (ko) * 2007-04-26 2010-02-12 에이저 시스템즈 인크 퓨즈 번 상태 머신 및 퓨즈 다운로드 상태 머신에 기초한 내장 메모리 복구
US20080282107A1 (en) * 2007-05-07 2008-11-13 Macronix International Co., Ltd. Method and Apparatus for Repairing Memory
KR20100105697A (ko) * 2007-12-17 2010-09-29 마이크론 테크놀로지, 인크. 자동 작동 에러 정정 코드 평가 시스템 및 방법
KR20110121184A (ko) * 2010-04-30 2011-11-07 주식회사 하이닉스반도체 반도체 메모리 장치의 리페어 회로 및 리페어 방법

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170137326A (ko) * 2016-06-03 2017-12-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 구동 방법
KR20190065805A (ko) * 2017-12-04 2019-06-12 에스케이하이닉스 주식회사 메모리의 신뢰성을 향상시킬 수 있는 메모리 시스템 및 그 메모리 관리 방법
KR20190093358A (ko) * 2018-02-01 2019-08-09 삼성전자주식회사 반도체 메모리 장치 및 그것의 리페어 방법
KR20190121585A (ko) * 2018-04-18 2019-10-28 에스케이하이닉스 주식회사 메모리에 대한 테스트 회로 및 이를 포함하는 메모리 모듈
CN110890125A (zh) * 2018-09-07 2020-03-17 爱思开海力士有限公司 存储器装置及其操作方法
US10726935B2 (en) 2018-09-07 2020-07-28 SK Hynix Inc. Memory device and operating method thereof
CN110890125B (zh) * 2018-09-07 2023-05-02 爱思开海力士有限公司 存储器装置及其操作方法
US20220027066A1 (en) * 2019-07-25 2022-01-27 Micron Technology, Inc. Memory authentication
US11880574B2 (en) * 2019-07-25 2024-01-23 Micron Technology, Inc. Memory authentication
KR20240010961A (ko) 2022-07-18 2024-01-25 와이아이케이 주식회사 리던던시 분석 장치

Also Published As

Publication number Publication date
US20150155055A1 (en) 2015-06-04
KR102083266B1 (ko) 2020-03-03
US9747998B2 (en) 2017-08-29

Similar Documents

Publication Publication Date Title
KR102083266B1 (ko) 반도체 메모리 장치의 테스트 방법 및 반도체 메모리 시스템
US7861138B2 (en) Error correction in memory devices
US6590816B2 (en) Integrated memory and method for testing and repairing the integrated memory
KR102060835B1 (ko) 메모리 시스템 및 그것의 쓰기 방법
US9858981B2 (en) Semiconductor memory devices including redundancy memory cells
KR102384733B1 (ko) 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법 및 메모리 시스템
US10541045B2 (en) Semiconductor apparatus related to the repairing of a redundancy region
KR102471608B1 (ko) 반도체 메모리 장치 및 그의 구동 방법
CN108182962B (zh) 包括虚拟故障产生器的存储器装置及其存储单元修复方法
US8913451B2 (en) Memory device and test method thereof
US10928449B2 (en) Apparatus for memory built-in self-test with error detection and correction code awareness
US9786390B2 (en) Memory device repairable by soft and hard repair operations and memory system including the same
KR20170004322A (ko) 반도체 장치 및 그 동작 방법
US8867288B2 (en) Memory device and test method thereof
US20160254043A1 (en) Semiconductor memory device and method of operating the same
US11804281B2 (en) Apparatuses systems and methods for automatic soft post package repair
US9607718B2 (en) Semiconductor memory device and test operation method thereof
KR20150006167A (ko) 반도체 시스템 및 그 리페어 방법
US11915775B2 (en) Apparatuses and methods for bad row mode
TWI838866B (zh) 用於損壞列模式之設備及方法
KR20190114701A (ko) 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법
KR20150130608A (ko) 메모리 장치
KR20210124718A (ko) 불량 워드라인을 스스로 검출하고 리페어할 수 있는 메모리 장치 및 이를 포함하는 메모리 시스템
KR20190114736A (ko) 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant