KR20240010961A - 리던던시 분석 장치 - Google Patents

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조효상
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Abstract

장치가 제공된다. 본 개시의 일 실시예에 따른 장치는, 데이터 송수신의 말단(end-point)인 컴퓨팅 장치, 하나 이상의 브릿지 유닛 및 데이터 송수신의 다른 말단인 말단 유닛을 포함할 수 있다. 이 때, 상기 브릿지 유닛은 제1 통신 인터페이스 및 제2 통신 인터페이스를 구비할 수 있다. 또한, 상기 브릿지 유닛은 상기 제1 통신 인터페이스를 통하여 수신된 데이터가 상기 제2 통신 인터페이스를 통하여 송신되도록 하거나, 상기 제2 통신 인터페이스를 통하여 수신된 데이터가 상기 제1 통신 인터페이스를 통하여 송신되도록 하는 크로스 버스(cross bus) 및 상기 제1 통신 인터페이스 및 상기 제2 통신 인터페이스를 제어하는 경로 제어 로직 실행부를 포함할 수 있다.

Description

리던던시 분석 장치 {APPARATUS FOR REDUNDANCY ANALYSIS}
본 개시는 리던던시 분석 장치에 관한 것이다. 보다 자세하게는, 메모리의 불량 셀의 대체와 관련된 분석을 수행하는 장치에 관한 것이다.
메모리 테스트의 결과로 발생된 페일 데이터(fail data)를 분석함으로써, 테스트 대상 메모리의 불량 셀(cell)을 대체하는 리던던시 분석(Redundancy Analysis; RA)이 수행된다. 상기 리던던시 분석은, 메모리 테스트 장치에 의하여 수행될 수 있다. 상기 메모리 테스트 장치는 복수의 리던던시 분석 프로세서를 구비하며, 상기 복수의 리던던시 분석 프로세서는 병렬적으로 리던던시 분석 알고리즘을 실행하게 된다.
따라서, 상기 메모리 테스트 장치는 상기 복수의 리던던시 분석 프로세서에 리던던시 분석 알고리즘의 데이터를 배포(deploy)하게 되며, 이러한 배포가 1:1 방식으로 수행되는 관계로, 상기 메모리 테스트 장치 내부의 데이터 입출력 트래픽이 과도하게 발생되게 된다.
공개특허 제10-2015-0063616호 (2015년 6월 10일 공개)
본 개시가 해결하고자 하는 기술적 과제는, 사용 빈도가 높은 공용 데이터를 접근이 용이한 위치에 보관함으로써 공용 데이터를 효율적으로 처리할 수 있는 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 다른 기술적 과제는, 공용 데이터를 인터페이스 유닛 내의 공유 메모리부에 저장하고, 필요에 따라 각각의 유닛이 용이하게 접근할 수 있도록 함으로써 데이터의 병목 현상을 방지할 수 있는 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 또 다른 기술적 과제는, 컴퓨팅 장치와 복수의 리던던시 유닛 간의 데이터 송수신 프로세스가 공용 데이터의 송수신 프로세스인지 여부를 자동으로 판단하고, 공용 데이터의 송수신 프로세스로 판단된 경우에는 공유 메모리부를 통해 공용 데이터가 처리될 수 있도록 함으로써 공용 데이터를 효율적으로 처리할 수 있는 장치를 제공하는 것이다.
본 개시의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 개시의 기술분야에서의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한, 본 개시의 일 실시예에 따른 반도체 테스트 장치는, 테스트 대상 디바이스에 대한 테스트를 실행하기 위한 신호를 생성하기 위해 테스트 프로그램을 실행하는 컴퓨팅 장치, 복수의 리던던시 유닛(ReDundancy Unit; RDU) 및 상기 복수의 리던던시 유닛과 상기 컴퓨팅 장치 사이의 신호를 중개하는 인터페이스 유닛을 포함할 수 있다. 이 때, 상기 각각의 리던던시 유닛은 결함 셀(defect cell)의 리던던시 셀(redundancy cell)로의 대체 로직을 도출하는 복수의 리던던시 프로세서를 포함할 수 있다. 또한, 상기 인터페이스 유닛은 상기 컴퓨팅 장치로부터 수신한 공용 데이터를 저장하는 공유 메모리(shared memory)부를 포함할 수 있고, 상기 공용 데이터는 상기 복수의 리던던시 프로세서 각각이 상기 대체 로직의 도출에 공통적으로 참조하는 데이터일 수 있다.
일 실시예에서, 상기 복수의 리던던시 유닛 각각은 상기 공용 데이터의 갱신을 요청하는 요청 신호를 송신할 수 있고, 상기 요청 신호에 응답하여, 상기 공유 메모리부에서 송신된 상기 공용 데이터를 수신할 수 있다.
일 실시예에서, 상기 컴퓨팅 장치는 상기 공용 데이터를 수반하는 저장 요청 신호를 송신할 수 있고, 상기 저장 요청 신호에 포함된 상기 공용 데이터는 상기 공유 메모리부의 저장 수단에 저장될 수 있다.
일 실시예에서, 상기 저장 요청 신호에 수반된 공용 데이터는, 상기 저장 요청 신호의 송신에 대한 응답으로서 상기 리던던시 유닛에 송신되지는 않는 것을 특징으로 할 수 있다.
일 실시예에서, 상기 인터페이스 유닛은 상기 컴퓨팅 장치와 연결되는 제1 소켓과, 상기 복수의 리던던시 유닛 각각과 연결되는 제2 소켓 그룹을 연결하는 데이터 입출력 인터페이스 스위치를 포함할 수 있고, 상기 공유 메모리부는 상기 데이터 입출력 인터페이스 스위치에 연결된 것일 수 있다.
일 실시예에서, 상기 인터페이스 유닛은 상기 데이터 입출력 인터페이스 스위치에 연결되는 후킹 프로세서를 더 포함할 수 있고, 상기 후킹 프로세서는 기 복수의 리던던시 유닛 중 어느 하나에서 송신된 제1 신호를 후킹(hooking)할 수 있으며, 상기 후킹된 제1 신호에 공용 데이터의 요청을 가리키는 사전 정의된 제1 패턴이 포함된 경우, 상기 후킹된 제1 신호에 대한 회신으로서, 상기 요청 신호를 송신한 리던던시 유닛에 상기 공용 데이터를 송신할 수 있다.
일 실시예에서, 상기 후킹 프로세서는 상기 후킹된 제1 신호에 상기 제1 패턴이 포함된 경우, 상기 제1 신호를 폐기(discard)할 수 있고, 상기 후킹된 제1 신호에 상기 제1 패턴이 포함되지 않은 경우, 상기 제1 신호를 상기 데이터 입출력 인터페이스 스위치를 통하여 상기 제1 신호의 원래 목적지에 송신할 수 있다.
일 실시예에서, 상기 인터페이스 유닛은 상기 데이터 입출력 인터페이스 스위치에 연결되는 후킹 프로세서를 더 포함할 수 있고, 상기 후킹 프로세서는 상기 컴퓨팅 장치에서 송신된 제2 신호를 후킹(hooking)할 수 있으며, 상기 후킹된 제2 신호에 공용 데이터의 갱신을 가리키는 사전 정의된 제2 패턴이 포함된 경우, 상기 제2 신호에 포함된 상기 공용 데이터를, 상기 공유 메모리부의 저장 수단에 저장할 수 있다.
일 실시예에서, 상기 후킹 프로세서는 상기 후킹된 제2 신호에 상기 제2 패턴이 포함된 경우, 상기 제2 신호를 폐기(discard)할 수 있고, 상기 후킹된 제2 신호에 상기 제2 패턴이 포함되지 않은 경우, 상기 제2 신호를 상기 데이터 입출력 인터페이스 스위치를 통하여 상기 제2 신호의 원래 목적지에 송신할 수 있다.
일 실시예에서, 상기 복수의 리던던시 유닛은 제1 리던던시 유닛 그룹 및 제2 리던던시 유닛 그룹을 포함할 수 있고, 상기 제1 리던던시 유닛 그룹 및 상기 제2 리던던시 유닛 그룹 각각은 하나 이상의 리던던시 유닛을 포함하는 것일 수 있으며, 상기 공유 메모리부는 상기 제1 리던던시 유닛 그룹 전용의 제1 저장 수단 및 상기 제2 리던던시 유닛 그룹 전용의 제2 저장 수단을 포함할 수 있다.
일 실시예에서, 상기 제1 리던던시 유닛 그룹은 제1 설정에 따라 대체 로직을 도출할 수 있고, 상기 제2 리던던시 유닛 그룹은 제2 설정에 따라 대체 로직을 도출할 수 있으며, 상기 제2 설정은, 리던던시 분석 알고리즘 및 참조 데이터 중 적어도 하나가, 상기 제1 설정의 리던던시 분석 알고리즘 및 참조 데이터와 상이한 것일 수 있다.
상기의 기술적 과제를 해결하기 위한 본 개시의 다른 실시예에 따른 반도체 테스트 장치용 인터페이스 장치는 테스트 대상 디바이스에 대한 테스트를 실행하기 위한 신호를 생성하기 위해 테스트 프로그램을 실행하는 컴퓨팅 장치에 연결되는 제1 소켓, 복수의 리던던시 유닛(Redundancy Unit; RDU)에 연결되는 제2 소켓 그룹, 상기 컴퓨팅 장치로부터 상기 제1 소켓을 통해 수신한 공용 데이터를 저장하는 공유 메모리(shared memory)부 및 상기 컴퓨팅 장치와 연결되는 제1 소켓과, 상기 복수의 리던던시 유닛 각각과 연결되는 제2 소켓 그룹을 연결하는 데이터 입출력 인터페이스 스위치를 포함할 수 있다. 이 때, 상기 공용 데이터는 상기 복수의 리던던시 프로세서 각각이 상기 대체 로직의 도출에 공통적으로 참조하는 데이터일 수 있다.
일 실시예에서, 상기 복수의 리던던시 유닛 각각은 결함 셀(defect cell)의 리던던시 셀(redundancy cell)로의 대체 로직을 도출하는 복수의 리던던시 프로세서를 포함할 수 있다.
일 실시예에서, 상기 공유 메모리부는 상기 데이터 입출력 인터페이스 스위치에 연결된 것일 수 있다.
일 실시예에서, 상기 데이터 입출력 인터페이스 스위치는 상기 제2 소켓 그룹을 통하여 상기 공용 데이터의 갱신을 요청하는 요청 신호가 수신되는 것을 감지할 수 있고, 상기 감지하는 것에 응답하여 상기 공유 메모리부에서 송신된 상기 공용 데이터를 송신할 수 있다.
일 실시예에서, 상기 데이터 입출력 인터페이스 스위치는 상기 제1 소켓을 통하여 상기 공용 데이터의 갱신을 요청하는 요청 신호가 수신되는 것을 감지할 수 있고, 상기 감지하는 것에 응답하여 상기 요청 신호에 수반되어 수신되는 상기 공용 데이터를 상기 공유 메모리부의 저장 수단에 저장할 수 있다.
도 1은 종래의 반도체 테스트 장치에서 수행되는 공용 데이터의 전송 프로세스를 예시한 도면이다.
도 2는 본 개시의 일 실시예에 따른 공유 메모리부를 포함하는 반도체 테스트 장치를 예시한 도면이다.
도 3은 본 개시의 일 실시예에 따른 반도체 테스트 장치에 포함된 인터페이스 유닛을 예시한 도면이다.
도 4는 본 개시의 일 실시예에 따른 공유 메모리부 및 후킹 프로세서를 포함하는 반도체 테스트 장치를 예시한 도면이다.
도 5는 본 개시의 일 실시예에 따른 반도체 테스트 장치에 포함된 인터페이스 유닛을 예시한 도면이다.
도 6은 도 3 및 도 4를 참조하여 설명한 일부 동작의 상세 순서도이다.
도 7은 도 3 및 도 4를 참조하여 설명한 일부 동작의 상세 순서도이다.
이하, 첨부된 도면을 참조하여 본 개시의 바람직한 실시예들을 상세히 설명한다. 본 개시의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 개시의 기술적 사상은 이하의 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 이하의 실시예들은 본 개시의 기술적 사상을 완전하도록 하고, 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 본 개시의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 개시의 기술적 사상은 청구항의 범주에 의해 정의될 뿐이다.
본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다.
이하, 첨부된 도면들을 참조하여 본 개시의 몇몇 실시예들을 설명한다.
도 1은 종래의 반도체 테스트 장치에서 수행되는 공용 데이터의 전송 프로세스를 예시한 도면이다.
도 1에 도시된 바와 같이, 반도체 테스트 장치는 테스트 대상 디바이스에 대한 테스트를 실행하기 위한 신호를 생성하기 위해 테스트 프로그램을 실행하는 컴퓨팅 장치(100), 복수의 리던던시 유닛(ReDundancy Unit; RDU)(300a, 300b), 복수의 리던던시 유닛(300a, 300b)과 컴퓨팅 장치(100) 사이의 신호를 중개하는 인터페이스 유닛(200)을 포함할 수 있다. 이 때, 컴퓨팅 장치(100)는 테스트 장비의 제어를 위한 컴퓨터(TMP, Tester Management Processor)일 수 있고, 인터페이스 유닛(200)은 컴퓨팅 장치와 연결되는 제1 소켓과 복수의 리던던시 유닛(300a, 300b) 각각과 연결되는 제2 소켓 그룹을 연결하는 데이터 입출력 스위치(210)를 포함할 수 있다. 또한, 데이터 입출력 스위치(210)은 PCI-E 스위치일 수 있다.
복수의 리던던시 유닛(300a, 300b) 각각은 결함 셀(defect cell)의 리던던시 셀(redundancy cell)로의 대체 로직을 도출하는 복수의 리던던시 프로세서를 포함할 수 있다. 이 때, 상기 복수의 리던던시 프로세스 각각이 상기 대체 로직을 도출하는 과정에서 공통적으로 참조하는 데이터가 있을 수 있고, 이하에서는 상기 데이터를 공용 데이터로 지칭하기로 한다.
또한, 복수의 리던던시 유닛(300a, 300b)는 복수의 데이터 입출력 스위치 및 복수의 RDC(ReDundancy unit Cpu)를 포함할 수 있다. 이하에서는, 복수의 리던던시 유닛 각각은 모두 동일한 구성을 포함하므로, 이하에서는 리던던시 유닛(300a)의 구성에 대하여만 설명하도록 한다.
리던던시 유닛(300a)은 복수의 RDC(321a, 322a, 323a, 324a, 325a, 326a, 327a, 328a) 및 인터페이스 유닛(200)의 데이터 입출력 스위치(210)과 복수의 RDC(321a, 322a, 323a, 324a, 325a, 326a, 327a, 328a)를 연결하는 복수의 스위치(311a, 312a, 313a ,314a)를 포함할 수 있다. 보다 구체적으로, 스위치(311a)는 2개의 RDC(321a, 322a)와 PCI-E 스위치(210)를 연결하는 것일 수 있고, 스위치(312a)는 2개의 RDC(323a, 324a)와 PCI-E 스위치(210)를 연결하는 것일 수 있다.
RDC는 반도체 테스트에 있어서 결함 셀의 정보가 포함된 페일 데이터(fail data)를 처리하는 동작을 수행할 수 있고, 상기 RDC가 반도체 테스트 장치에 복수 개 장착됨으로써 연산 처리가 보다 빠르게 수행될 수 있다. 이 때, 상기 RDC의 동작을 위해서는 동일한 알고리즘 프로그램과 데이터가 전달되고 설정되어야 하기 때문에 N개의 RDC가 존재하는 경우, N번의 데이터 전송이 발생하게 된다. 이 때, 공용 데이터의 빈번한 변경은 컴퓨팅 장치와 리던던시 유닛을 연결하는 시스템 버스의 병목 현상을 유발할 수 있다. 이에, 사용 빈도가 높은 공용 데이터를 특정 위치에 보관하고, 필요 시에 접근할 수 있도록 하는 기술이 요구된다.
도 2는 본 개시의 일 실시예에 따른 공유 메모리부를 포함하는 반도체 테스트 장치를 예시한 도면이다.
도 2에 도시된 반도체 테스트 장치는, 도 1을 참조하여 설명한 반도체 테스트 장치의 인터페이스 유닛에 공유 메모리부를 더 포함하는 것을 특징으로 한다. 이에, 이하에서는 도 1을 참조하여 설명한 내용과 중복되는 내용은 생략하도록 하고, 공유 메모리부에 대하여 자세히 설명하도록 한다.
도 2에 도시된 바와 같이, 인터페이스 유닛(200)은 컴퓨팅 장치(100)로부터 수신한 공용 데이터를 저장하는 공유 메모리(shared memory)부(220)를 포함할 수 있다. 이 때, 상기 공용 데이터는 복수의 리던던시 프로세서 각각이 대체 로직의 도출에 공통적으로 참조하는 데이터일 수 있다. 예를 들면, 상기 공용 데이터는 결함 셀을 판단하는 알고리즘 또는 검사 대상 반도체 디바이스의 스펙일 수 있다.
복수의 리던던시 유닛(300a, 300b) 각각은 상기 공용 데이터의 갱신을 요청하는 요청 신호를 송신할 수 있고, 상기 요청 신호에 응답하여, 공유 메모리부(220)에서 송신된 상기 공용 데이터를 수신할 수 있다.
예를 들면, 리던던시 유닛(300a)에 포함된 RDC(321a)는 공용 데이터의 갱신을 요청하는 요청 신호를 인터페이스 유닛(200)에 송신할 수 있다. 상기 요청 신호에 응답하여, 공유 메모리부(220)에 저장되어 있던 상기 공용 데이터가 인터페이스 유닛(200)의 PCI-E 스위치(210) 및 리던던시 유닛의 스위치(311a)를 통해 리던던시 유닛(300a)으로 전달됨으로써 RDC(321a)는 상기 공용 데이터를 수신할 수 있다.
컴퓨팅 장치(100)는 상기 공용 데이터를 수반하는 저장 요청 신호를 송신할 수 있고, 상기 저장 요청 신호에 포함된 상기 공용 데이터는 공유 메모리부(220)의 저장 수단에 저장될 수 있다. 이 때, 상기 저장 요청 신호에 수반된 공용 데이터는 상기 저장 요청 신호의 송신에 대한 응답으로서 복수의 리던던시 유닛(300a, 300b)에 송신되지 않는 것을 특징으로 한다.
예를 들면, 컴퓨팅 장치(100)는 공용 데이터를 수반하는 저장 요청 신호를 신호를 인터페이스 유닛(200)에 송신할 수 있다. 상기 저장 요청 신호에 포함된 상기 공용 데이터는 공유 메모리부(220)의 저장 수단에 저장될 수 있다. 즉, 상기 저장 요청 신호에 수반된 상기 공용 데이터는 상기 저장 요청 신호의 송신에 대한 응답으로서 리던던시 유닛(300a 또는 300b)에는 송신되지 않는다.
정리하면, 본 개시의 일 실시예에 따른 리던던시 분석 장치는 컴퓨팅 장치 및 복수의 리던던시 유닛이 필요에 따라 공용 데이터에 용이하게 접근할 수 있도록 공용 데이터를 인터페이스 유닛 내의 공유 메모리부에 저장함으로써 데이터의 병목 현상을 방지할 수 있다.
도 3은 본 개시의 일 실시예에 따른 반도체 테스트 장치에 포함된 인터페이스 유닛을 예시한 도면이다.
도 3의 상단에 도시된 바와 같이, 본 개시의 일 실시예에 따른 반도체 테스트 장치의 인터페이스 유닛(200)은 컴퓨팅 장치(100)와 연결되는 제1 소켓(211)과, 리던던시 유닛(300)과 연결되는 제2 소켓 그룹(212)을 연결하는 데이터 입출력 인터페이스 스위치(210) 및 컴퓨팅 장치(100)로부터 수신한 공용 데이터를 저장하는 공유 메모리부(220)를 포함할 수 있다. 이 때, 리던던시 유닛(300)은 복수의 리던던시 유닛(300a, 300b)일 수 있고, 공유 메모리부(220)는 데이터 입출력 인터페이스 스위치(210)에 연결된 것일 수 있으며, 데이터 입출력 인터페이스 스위치(210)는 PCI-E 스위치일 수 있다.
이하에서는, 복수의 리던던시 유닛(300a, 300b) 및 컴퓨팅 장치(100)측에서는 구현사항의 변경 없이 그대로 사용하면서도, 인터페이스 유닛(200)만 업데이트함으로써 데이터 전송 흐름에 있어서 시스템 버스의 병목 현상을 예방할 수 있는 실시예에 대하여 설명하도록 한다.
도 3의 하단에 도시된 바와 같이, 인터페이스 유닛(200)은 데이터 입출력 인터페이스 스위치(210)에 연결되는 후킹 프로세서(hooking processor)(230)를 더 포함할 수 있다. 먼저, 리던던시 유닛(300)에서 데이터 요청 신호가 송신되는 경우의 프로세스에 대하여 설명하도록 한다.
후킹 프로세서(230)는 복수의 리던던시 유닛(300a, 300b) 중 어느 하나에서 송신된 제1 신호를 후킹(hooking)하고, 상기 후킹된 제1 신호에 공용 데이터의 요청을 가리키는 사전 정의된 제1 패턴이 포함된 경우, 상기 후킹된 제1 신호에 대한 회신으로서, 상기 요청 신호를 송신한 리던던시 유닛에 상기 공용데이터를 송신할 수 있다.
또한, 후킹 프로세서(230)는 상기 후킹된 제1 신호에 상기 제1 패턴이 포함된 경우, 상기 제1 신호를 폐기(discard)할 수 있고, 상기 후킹된 제1 신호에 상기 제1 패턴이 포함되지 않은 경우, 상기 제1 신호를 상기 제1 신호의 원래 목적지에 송신할 수 있다. 이는, 상기 요청 신호를 송신한 리던던시 유닛(300)에 상기 공용 데이터를 송신해주는 것으로 그 목적을 다하였기 때문에 원래의 데이터 요청 신호(제1 신호)를 폐기하는 것으로 이해될 수 있을 것이다.
정리하면, 후킹 프로세서(230)는 리던던시 유닛(300)에 포함된 어느 하나의 RDC가 발송하는 데이터 요청 신호를 가로채서, 상기 요청 신호가 공용 데이터 요청으로 판단되면 상기 데이터 요청 신호를 컴퓨팅 장치(100)로 보내지 않고, 그 대신 공유 메모리부(220)에 저장된 공용 데이터를 상기 RDC로 송신할 수 있다. 또한, 공용 데이터를 요청하는 것으로 판단된 상기 요청 신호는 폐기될 수 있다.
다음으로, 컴퓨팅 장치(100)에서 데이터 요청 신호가 송신되는 경우의 프로세스에 대하여 설명하도록 한다.
후킹 프로세서(230)는 컴퓨팅 장치(100)에서 송신된 제2 신호를 후킹(hooking)하고, 상기 후킹된 제2 신호에 공용 데이터의 갱신을 가리키는 사전 정의된 제2 패턴이 포함된 경우, 상기 후킹된 제2 신호에 포함된 상기 공용 데이터를 공유 메모리부(220)의 저장 수단에 저장할 수 있다.
또한, 후킹 프로세서(230)는 상기 후킹된 제2 신호에 상기 제2 패턴이 포함된 경우, 상기 제2 신호를 폐기(discard)할 수 있고, 상기 후킹된 제2 신호에 상기 제2 패턴이 포함되지 않은 경우, 상기 제2 신호를 데이터 입출력 인터페이스 스위치(210)를 통하여 상기 제2 신호의 원래 목적지에 송신할 수 있다. 이는, 상기 공용 데이터를 인터페이스 유닛(200)의 공유 메모리부(220)에 저장하는 것으로 그 목적을 다하였기 때문에 원래의 데이터 요청 신호(제2 신호)를 폐기하는 것으로 이해될 수 있을 것이다.
정리하면, 후킹 프로세서(230)는 컴퓨팅 장치(100)가 발송하는 데이터 요청 신호를 가로채서, 상기 요청 신호가 공용 데이터 갱신 요청으로 판단되면 상기 데이터 요청 신호를 리던던시 유닛(300)으로 보내지 않고, 그 대신 공유 메모리부(220)에 공용 데이터를 저장할 수 있다. 또한, 공용 데이터의 갱신을 요청하는 것으로 판단된 상기 요청 신호는 폐기될 수 있다.
도 4는 본 개시의 일 실시예에 따른 공유 메모리부 및 후킹 프로세서를 포함하는 반도체 테스트 장치를 예시한 도면이다.
먼저, 리던던시 유닛(300)에 포함된 어느 하나의 RDC에서 송신된 신호에 대한 후킹 프로세스에 대하여 설명하도록 한다.
도 4를 참조하면, 리던던시 유닛(300a)에 포함된 RDC(323a)는 특정 데이터를 요청하는 제1 신호를 컴퓨팅 장치(100)에 송신할 수 있다. 후킹 프로세서(230)는 상기 제1 신호가 컴퓨팅 장치(100)로 송신되기 이전에 상기 제1 신호를 가로채서 상기 제1 신호가 공용 데이터의 요청인지 여부를 판단할 수 있다. 상기 제1 신호가 공용 데이터의 요청인 것으로 판단된 경우, 후킹 프로세서(230)는 상기 제1 신호를 컴퓨팅 장치(100)에 송신하지 않고, 공유 메모리부(220)에 저장되어 있는 공용 데이터를 인터페이스 유닛(200)의 PCI-E 스위치(210) 및 리던던시 유닛의 스위치(311a)를 통해 리던던시 유닛(300a)으로 송신할 수 있다. 이 때, 후킹 프로세서(230)는 상기 제1 신호가 공용 데이터의 요청인 것으로 판단된 경우에는 상기 제1 신호를 폐기할 수 있다. 또한, 상기 제1 신호가 공용 데이터의 요청인 것으로 판단되지 않은 경우에는 상기 제1 신호를 상기 제1 신호의 원래 목적지인 컴퓨팅 장치(100)에 송신할 수 있다.
다음으로, 컴퓨팅 장치(100)에서 송신된 신호에 대한 후킹 프로세스에 대하여 설명하도록 한다.
도 4를 참조하면, 컴퓨팅 장치(100)는 특정 데이터의 갱신을 요청하는 제2 신호를 리던던시 유닛(300b)에 포함된 복수의 RDC 중 어느 하나의 RDC(321b)에 송신할 수 있다. 후킹 프로세서(230)는 상기 제2 신호가 RDC(321b)로 송신되기 이전에 상기 제2 신호를 가로채서 상기 제2 신호가 공용 데이터의 갱신 요청인지 여부를 판단할 수 있다. 상기 제2 신호가 공용 데이터의 갱신 요청인 것으로 판단된 경우, 후킹 프로세서(230)는 상기 제2 신호를 RDC(321b)에 송신하지 않고, 상기 제2 신호에 포함된 공용 데이터를 공유 메모리부(220)의 저장 수단에 저장할 수 있다. 이 때, 후킹 프로세서(230)는 상기 제2 신호가 공용 데이터의 갱신 요청인 것으로 판단된 경우에는 상기 제2 신호를 폐기할 수 있다. 또한, 상기 제2 신호가 공용 데이터의 갱신 요청이 아닌 것으로 판단된 경우에는 상기 제2 신호를 PCI-E 스위치(210) 및 리던던시 유닛(300b)의 스위치(312a)를 통하여 상기 제2 신호의 원래 목적지인 RDC(321b)에 송신할 수 있다.
정리하면, 본 개시의 다른 실시예에 따른 리던던시 분석 장치는 후킹 프로세서를 이용하여 컴퓨팅 장치와 복수의 리던던시 유닛 간의 데이터 송수신 프로세스가 공용 데이터의 송수신 프로세스인지 여부를 자동으로 판단하고, 공용 데이터의 송수신 프로세스인 경우에는 공유 메모리부를 통해 공용 데이터가 처리될 수 있도록 함으로써 공용 데이터를 효율적으로 처리할 수 있다.
도 5는 본 개시의 일 실시예에 따른 반도체 테스트 장치에 포함된 인터페이스 유닛을 예시한 도면이다. 도 5 도시된 반도체 테스트 장치의 구성요소 및 상기 반도체 테스트 장치에서 수행되는 동작 중에서 도 3을 참조하여 설명한 내용과 중복되는 내용은 생략하도록 한다.
반도체 테스트 장치에 포함된 복수의 리던던시 유닛은 결합 셀의 리던던시 셀로의 대체 로직을 도출하는 복수의 리던던시 프로세서를 포함할 수 있다. 이 때, 상기 복수의 리던던시 유닛에서 도출되는 대체 로직에 있어서, 리던던시 분석 알고리즘 또는 리던던시 분석 시 참조하는 데이터는 각각의 리던던시 유닛마다 일부 상이할 수 있다. 이에, 상기 복수의 리던던시 유닛은 리던던시 분석 알고리즘 및 리던던시 분석 시 참조 데이터 중 적어도 어느 하나를 기준으로 그룹핑될 수 있다.
예를 들어, 도 5에 도시된 바와 같이, 리던던시 유닛(300)은 제1 리던던시 유닛 그룹(300c) 및 제2 리던던시 유닛 그룹(300d)을 포함할 수 있다. 제1 리던던시 유닛 그룹(300c) 및 제2 리던던시 그룹(300d)는 각각 하나 이상의 리던던시 유닛을 포함하는 것일 수 있다. 또한, 제1 리던던시 그룹(300c)은 제1 설정에 따라 대체 로직을 도출하는 것일 수 있고, 제2 리던던시 그룹(300d)은 제2 설정에 따라 대체 로직을 도출할 수 있다. 이 때, 제2 설정은 리던던시 분석 알고리즘 및 리던던시 분석 시 참조 데이터 중 적어도 하나가 상기 제1 설정의 리던던시 분석 알고리즘 및 리던던시 분석 시 참조 데이터와 상이한 것일 수 있다.
한편, 인터페이스 유닛(200)의 공유 메모리부(220)는 제1 리던던시 그룹(300c) 전용의 제1 저장 수단(220c) 및 제2 리던던시 그룹(300d) 전용의 제2 저장 수단(220d)을 포함할 수 있다. 즉, 각각의 리던던시 유닛 그룹을 위한 전용 메모리 모듈이 공유 메모리부에 포함될 수 있다.
이하에서는, 본 개시의 또 다른 실시예에 따른 리던던시 분석 방법을 도 6 내지 도 7을 참조하여 설명한다. 도 6 내지 도 7은 도 3 및 도 4를 참조하여 설명한 일부 동작의 상세 순서도이다. 본 실시예에 따른 리던던시 분석 방법은 인터페이스 유닛에 의하여 수행될 수 있다. 상기 인터페이스 유닛은 리던던시 분석에 필요한 리던던시 분석 알고리즘 또는 리던던시 분석 시 참조하는 데이터를 제공하는 컴퓨팅 장치와, 리던던시 분석을 실행하는 복수의 리던던시 프로세서 사이의 데이터 송수신을 중개하는 장치일 수 있다. 예를 들어, 상기 인터페이스 유닛은 도 1 내지 도 5를 참조하여 설명한 인터페이스 유닛(200)일 수 있다. 또한, 도 1 내지 도 5를 참조하여 상술한 실시예들의 기술 사상은 별도의 기재가 없더라도 본 실시예에 적용될 수 있음은 물론이다.
먼저, 리던던시 유닛이 데이터 요청 신호를 송신하는 경우의 프로세스에 대하여 설명하도록 한다.
도 6에 도시된 바와 같이, 후킹 프로세스는 복수의 리던던시 유닛 중 어느 하나에서 컴퓨팅 장치로 송신된 제1 신호를 후킹하는 단계 S10에서 시작된다. 이 때, 상기 제1 신호는 특정 데이터를 요청하는 신호일 수 있다. 단계 S20에서 상기 제1 신호에 제1 패턴이 포함되어 있는지 여부가 판단될 수 있다. 상기 제1 패턴은 상기 공용 데이터의 요청에 대응되는, 사전 정의된 다양한 형태의 패턴일 수 있다.
상기 제1 신호에 상기 제1 패턴이 포함된 경우에는 상기 제1 신호를 송신한 리던던시 유닛에 상기 공용 데이터를 송신하는 단계 S30이 수행될 수 있고, 단계 S40에서 상기 제1 신호가 폐기될 수 있다. 즉, 상기 리던던시 유닛에서 송신된 상기 제1 신호에 대한 회신으로서, 상기 공용 데이터를 상기 리던던시 유닛에 송신해줄 수 있고, 상기 리던던시 유닛이 상기 공용 데이터를 수신함으로써 그 목적을 달성하였으므로 상기 제1 신호는 폐기될 수 있다. 한편, 상기 제1 신호에 상기 제1 패턴이 포함되지 않은 경우에는 상기 제1 신호를 원래 목적지인 컴퓨팅 장치에 송신하는 단계 S50이 수행될 수 있다.
정리하면, 도 6에 도시된 프로세스를 이용하여, 후킹 프로세서는 복수의 리던던시 유닛에 포함된 어느 하나의 RDC가 송신하는 데이터 요청 신호가 컴퓨팅 장치에 도달하기 이전에 후킹할 수 있고, 상기 데이터 요청 신호에 사전 정의된 패턴이 포함되어 있는지 여부를 살펴 상기 데이터 요청 신호가 공용 데이터를 요청하는 신호인지 판단할 수 있다. 만약 상기 데이터 요청 신호가 공용 데이터를 요청하는 신호인 경우에는 상기 데이터 요청 신호를 컴퓨팅 장치로 송신하는 대신에 공유 메모리부에 저장된 공용 데이터를 상기 RDC에 송신할 수 있고, 상기 데이터 요청 신호가 공용 데이터를 요청하는 신호가 아닌 경우에는 상기 데이터 요청 신호를 컴퓨팅 장치로 송신할 수 있다.
다음으로, 컴퓨팅 장치(100)가 데이터 요청 신호를 송신하는 경우의 프로세스에 대하여 설명하도록 한다.
도 7에 도시된 바와 같이, 후킹 프로세스는 컴퓨팅 장치에서 복수의 리던던시 유닛 중 어느 하나의 RDC로 송신된 제2 신호를 후킹하는 단계 S100에서 시작된다. 이 때, 상기 제2 신호는 특정 데이터의 갱신을 요청하는 신호일 수 있다. 단계 S200에서 상기 제2 신호에 제2 패턴이 포함되어 있는지 여부가 판단될 수 있다. 상기 제2 패턴은 상기 공용 데이터의 갱신 요청에 대응되는, 사전 정의된 다양한 형태의 패턴일 수 있다.
상기 제2 신호에 상기 제2 패턴이 포함된 경우에는 상기 제2 신호에 포함된 공용 데이터를 공유 메모리부의 저장 수단에 저장하는 단계 S300이 수행될 수 있고, 단계 S400에서 상기 제2 신호가 폐기될 수 있다. 즉, 상기 컴퓨팅 장치에서 송신된 상기 제2 신호에 대한 회신으로서, 상기 공용 데이터를 상기 공유 메모리부에 저장할 수 있고, 상기 공용 데이터가 공유 메모리부에 저장됨으로써 그 목적을 달성하였으므로 상기 제2 신호는 폐기될 수 있다. 한편, 상기 제2 신호에 상기 제2 패턴이 포함되지 않은 경우에는 상기 제2 신호를 원래 목적지인 복수의 리던던시 유닛 중 어느 하나의 RDC에 송신하는 단계 S500이 수행될 수 있다.
정리하면, 도 7에 도시된 프로세스를 이용하여, 후킹 프로세서는 컴퓨팅 장치가 송신하는 데이터 요청 신호가 리던던시 유닛에 도달하기 이전에 후킹할 수 있고, 상기 데이터 요청 신호에 사전 정의된 패턴이 포함되어 있는지 여부를 살펴 상기 데이터 요청 신호가 공용 데이터의 갱신을 요청하는 신호인지 판단할 수 있다. 만약 상기 데이터 요청 신호가 공용 데이터의 갱신을 요청하는 신호인 경우에는 상기 데이터 요청 갱신 신호를 리던던시 유닛으로 송신하는 대신에 공유 메모리부에 공용 데이터를 저장할 수 있고, 상기 데이터 요청 신호가 공용 데이터의 갱신을 요청하는 신호가 아닌 경우에는 상기 데이터 요청 신호를 복수의 리던던시 유닛 중 어느 하나의 RDC로 송신할 수 있다.
지금까지 도 1 내지 도 7을 참조하여 본 개시의 다양한 실시예들 및 그 실시예들에 따른 효과들을 언급하였다. 본 발명의 기술적 사상에 따른 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 개시의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 본 발명이 다른 구체적인 형태로도 실시될 수 있다는 것을 이해할 수 있다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명에 의해 정의되는 기술적 사상의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (16)

  1. 테스트 대상 디바이스에 대한 테스트를 실행하기 위한 신호를 생성하기 위해 테스트 프로그램을 실행하는 컴퓨팅 장치;
    복수의 리던던시 유닛(ReDundancy Unit; RDU) -각각의 리던던시 유닛은 결함 셀(defect cell)의 리던던시 셀(redundancy cell)로의 대체 로직을 도출하는 복수의 리던던시 프로세서를 포함함-; 및
    상기 복수의 리던던시 유닛과 상기 컴퓨팅 장치 사이의 신호를 중개하는 인터페이스 유닛을 포함하되,
    상기 인터페이스 유닛은,
    상기 컴퓨팅 장치로부터 수신한 공용 데이터를 저장하는 공유 메모리(shared memory)부를 포함하고,
    상기 공용 데이터는,
    상기 복수의 리던던시 프로세서 각각이 상기 대체 로직의 도출에 공통적으로 참조하는 데이터인,
    반도체 테스트 장치.
  2. 제1 항에 있어서,
    상기 복수의 리던던시 유닛 각각은 상기 공용 데이터의 갱신을 요청하는 요청 신호를 송신하고, 상기 요청 신호에 응답하여, 상기 공유 메모리부에서 송신된 상기 공용 데이터를 수신하는,
    반도체 테스트 장치.
  3. 제1 항에 있어서,
    상기 컴퓨팅 장치는 상기 공용 데이터를 수반하는 저장 요청 신호를 송신하고,
    상기 저장 요청 신호에 포함된 상기 공용 데이터는 상기 공유 메모리부의 저장 수단에 저장되는,
    반도체 테스트 장치.
  4. 제3 항에 있어서,
    상기 저장 요청 신호에 수반된 공용 데이터는, 상기 저장 요청 신호의 송신에 대한 응답으로서 상기 리던던시 유닛에 송신되지는 않는 것을 특징으로 하는,
    반도체 테스트 장치.
  5. 제1 항에 있어서,
    상기 인터페이스 유닛은,
    상기 컴퓨팅 장치와 연결되는 제1 소켓과, 상기 복수의 리던던시 유닛 각각과 연결되는 제2 소켓 그룹을 연결하는 데이터 입출력 인터페이스 스위치를 포함하고,
    상기 공유 메모리부는 상기 데이터 입출력 인터페이스 스위치에 연결된 것인,
    반도체 테스트 장치.
  6. 제5 항에 있어서,
    상기 인터페이스 유닛은,
    상기 데이터 입출력 인터페이스 스위치에 연결되는 후킹 프로세서를 더 포함하고,
    상기 후킹 프로세서는,
    상기 복수의 리던던시 유닛 중 어느 하나에서 송신된 제1 신호를 후킹(hooking)하고, 상기 후킹된 제1 신호에 공용 데이터의 요청을 가리키는 사전 정의된 제1 패턴이 포함된 경우, 상기 후킹된 제1 신호에 대한 회신으로서, 상기 요청 신호를 송신한 리던던시 유닛에 상기 공용 데이터를 송신하는,
    반도체 테스트 장치.
  7. 제6 항에 있어서,
    상기 후킹 프로세서는,
    상기 후킹된 제1 신호에 상기 제1 패턴이 포함된 경우, 상기 제1 신호를 폐기(discard)하고, 상기 후킹된 제1 신호에 상기 제1 패턴이 포함되지 않은 경우, 상기 제1 신호를 상기 데이터 입출력 인터페이스 스위치를 통하여 상기 제1 신호의 원래 목적지에 송신하는,
    반도체 테스트 장치.
  8. 제5 항에 있어서,
    상기 인터페이스 유닛은,
    상기 데이터 입출력 인터페이스 스위치에 연결되는 후킹 프로세서를 더 포함하고,
    상기 후킹 프로세서는,
    상기 컴퓨팅 장치에서 송신된 제2 신호를 후킹(hooking)하고, 상기 후킹된 제2 신호에 공용 데이터의 갱신을 가리키는 사전 정의된 제2 패턴이 포함된 경우, 상기 제2 신호에 포함된 상기 공용 데이터를, 상기 공유 메모리부의 저장 수단에 저장하는,
    반도체 테스트 장치.
  9. 제8 항에 있어서,
    상기 후킹 프로세서는,
    상기 후킹된 제2 신호에 상기 제2 패턴이 포함된 경우, 상기 제2 신호를 폐기(discard)하고, 상기 후킹된 제2 신호에 상기 제2 패턴이 포함되지 않은 경우, 상기 제2 신호를 상기 데이터 입출력 인터페이스 스위치를 통하여 상기 제2 신호의 원래 목적지에 송신하는,
    반도체 테스트 장치.
  10. 제1 항에 있어서,
    상기 복수의 리던던시 유닛은,
    제1 리던던시 유닛 그룹 및 제2 리던던시 유닛 그룹을 포함하고,
    상기 제1 리던던시 유닛 그룹 및 상기 제2 리던던시 유닛 그룹 각각은 하나 이상의 리던던시 유닛을 포함하는 것이며,
    상기 공유 메모리부는,
    상기 제1 리던던시 유닛 그룹 전용의 제1 저장 수단 및 상기 제2 리던던시 유닛 그룹 전용의 제2 저장 수단을 포함하는,
    반도체 테스트 장치.
  11. 제10 항에 있어서,
    상기 제1 리던던시 유닛 그룹은 제1 설정에 따라 대체 로직을 도출하고,
    상기 제2 리던던시 유닛 그룹은 제2 설정에 따라 대체 로직을 도출하며,
    상기 제2 설정은, 리던던시 분석 알고리즘 및 참조 데이터 중 적어도 하나가, 상기 제1 설정의 리던던시 분석 알고리즘 및 참조 데이터와 상이한 것인,
    반도체 테스트 장치.
  12. 테스트 대상 디바이스에 대한 테스트를 실행하기 위한 신호를 생성하기 위해 테스트 프로그램을 실행하는 컴퓨팅 장치에 연결되는 제1 소켓;
    복수의 리던던시 유닛(ReDundancy Unit; RDU)에 연결되는 제2 소켓 그룹;
    상기 컴퓨팅 장치로부터 상기 제1 소켓을 통해 수신한 공용 데이터를 저장하는 공유 메모리(shared memory)부; 및
    상기 컴퓨팅 장치와 연결되는 제1 소켓과, 상기 복수의 리던던시 유닛 각각과 연결되는 제2 소켓 그룹을 연결하는 데이터 입출력 인터페이스 스위치를 포함하되,
    상기 공용 데이터는,
    상기 복수의 리던던시 프로세서 각각이 상기 대체 로직의 도출에 공통적으로 참조하는 데이터인,
    반도체 테스트 장치용 인터페이스 장치.
  13. 제12 항에 있어서,
    상기 복수의 리던던시 유닛 각각은, 결함 셀(defect cell)의 리던던시 셀(redundancy cell)로의 대체 로직을 도출하는 복수의 리던던시 프로세서를 포함하는,
    반도체 테스트 장치용 인터페이스 장치.
  14. 제12 항에 있어서,
    상기 공유 메모리부는 상기 데이터 입출력 인터페이스 스위치에 연결된 것인,
    반도체 테스트 장치용 인터페이스 장치.
  15. 제12 항에 있어서,
    상기 데이터 입출력 인터페이스 스위치는,
    상기 제2 소켓 그룹을 통하여 상기 공용 데이터의 갱신을 요청하는 요청 신호가 수신되는 것을 감지하고, 상기 감지하는 것에 응답하여 상기 공유 메모리부에서 송신된 상기 공용 데이터를 송신하는,
    반도체 테스트 장치용 인터페이스 장치.
  16. 제12 항에 있어서,
    상기 데이터 입출력 인터페이스 스위치는,
    상기 제1 소켓을 통하여 상기 공용 데이터의 갱신을 요청하는 요청 신호가 수신되는 것을 감지하고, 상기 감지하는 것에 응답하여 상기 요청 신호에 수반되어 수신되는 상기 공용 데이터를 상기 공유 메모리부의 저장 수단에 저장하는,
    반도체 테스트 장치용 인터페이스 장치.
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* Cited by examiner, † Cited by third party
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