TWI838866B - 用於損壞列模式之設備及方法 - Google Patents

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史考特 史密斯
克里斯蒂安 默爾
蓋瑞 霍韋
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Abstract

本發明之實施例係關於用於損壞列模式之設備及方法。作為一損壞列模式之部分，記憶體可防止對該記憶體之一選定損壞列執行適當存取操作(例如，讀取操作)。例如，該記憶體可儲存一損壞列位址，且當一存取位址與該損壞列位址相匹配時，可抑制一或多個信號，改變自該位址讀取之資料，或其等之組合。該損壞列模式可用於提供對於對該記憶體之封裝後修復(PPR)操作的一積極控制。一控制器可使該記憶體進入損壞列模式，且接著測試該記憶體以判定是否可經由PPR定位及修復該選定損壞列。

Description

用於損壞列模式之設備及方法
本發明大體上係關於半導體裝置，且更明確言之係關於半導體記憶體裝置。特定言之，本發明係關於記憶體，諸如動態隨機存取記憶體(DRAM)。資訊可儲存於記憶體胞元中，該等記憶體胞元可組織成列(字線)及行(位元線)。在一記憶體裝置之製造及使用之各個點，一或多個記憶體胞元可能失效(例如，變得無法儲存資訊、無法由記憶體裝置存取等)且可需要修復。
記憶體裝置可在逐列基礎上執行修復操作。可識別含有一失效記憶體胞元之一列(其可被稱為一缺陷列、一損壞列或一故障列)。記憶體裝置可含有可用於修復操作中之額外記憶體列(其亦可被稱為冗餘列)。在一修復操作期間，與缺陷列相關聯之一位址可經重定向，使得該位址代替性地指向一冗餘列。可期望在不依靠包含一實際失效列之記憶體的情況下測試記憶體偵測及修復缺陷列之能力。
100:半導體裝置/記憶體裝置/記憶體
102:命令/位址輸入電路
104:位址解碼器
106:命令解碼器
108:列解碼器
110:行解碼器
112:輸入電路
114:內部時脈產生器
116:停用邏輯電路/停用邏輯/停用控制電路
118:記憶體陣列
119:列鎖存器
120:讀取/寫入放大器
122:輸入/輸出電路
124:內部電壓產生器電路
125:熔絲陣列
126:修復邏輯電路/修復邏輯
128:熔絲匯流排
200:系統
202:修復控制電路/冗餘控制電路/冗餘控制
204:停用控制電路
206:列解碼器
210:記憶體陣列
220:控制器
222:修復邏輯
224:損壞列識別電路
226:修復測試電路
230:記憶體
300:方法
310:方框
320:方框
330:方框
340:方框
400:停用控制電路
402:邏輯閘
404:邏輯閘
406:軟封裝後修復(sPPR)位址匹配電路
408:軟封裝後修復(sPPR)啟用鎖存器
500:方法
505:方塊/步驟/方框
510:方塊/步驟/方框
515:方塊/步驟/方框
520:方塊/步驟/方框
525:方框/步驟/方塊
530:方塊
535:方塊
540:方塊
545:方塊
550:方塊
600:停用控制電路
602:冗餘解碼器/列解碼器
604:列解碼器/冗餘列解碼器
606:邏輯閘
608:熔絲陣列
700:方法
705:方框
710:方框
715:方框
720:方框/步驟
725:方框/步驟
730:方框/步驟
735:方框/步驟
740:方框/步驟
BADD:記憶庫位址
BadRowEN:損壞列啟用信號/損壞列模式啟用信號
BANK0至BANK7:記憶體庫
BL:位元線
CK:時脈/外部時脈
/CK:時脈/外部時脈
DisADD:停用位址/經停用列位址/經停用位址
DQ:資料端子
fuseKillEn:熔絲斷路啟用信號
ICLK:內部時脈
Kill:斷路信號
LCLK:內部時脈/內部資料時脈
LIOT/B:互補局部資料線
Match:匹配信號
MatchF:信號
MC:記憶體胞元
MIOT/B:互補主資料線
NVMatch:信號
RADD:資訊/經重映射位址
Red Row Dec 0至Red Row Dec 127:冗餘列解碼器
RepADD:修復位址
RWL0至RWLM:冗餘字線
SAMP:感測放大器
sPPRMatch:信號
sPPREn:軟封裝後修復(sPPR)啟用信號
TG:傳送閘
VCCP:內部電位
VDD:電源供應電位
VDDQ:電源供應電位
VPP:電源供應電位
VSS:電源供應電位
VSSQ:電源供應電位
WL:字線
WL0至WLN:字線
XADD:列位址/存取位址
YADD:行位址
圖1係根據本發明之一些實施例的一半導體裝置之一方塊圖。
圖2係根據本發明之一些實施例的一系統之一方塊圖。
圖3係根據本發明之一些實施例的一方法之一流程圖。
圖4係根據本發明之一些實例的一例示性停用控制電路之一示意圖。
圖5係根據本發明之一些實施例的一方法之一流程圖。
圖6係根據本發明之一些實施例的一停用控制電路之一方塊圖。
圖7係根據本發明之一些實施例的一方法之一流程圖。
特定實施例之以下描述本質上僅為例示性的且決不意欲限制本發明之範疇或其應用或用途。在本系統及方法之實施例之以下詳細描述中，參考形成本文之一部分且以繪示方式展示可在其中實踐所描述系統及方法之特定實施例的隨附圖式。充分詳細地描述此等實施例以使熟習此項技術者能夠實踐目前所揭示之系統及方法，且應理解，在不背離本發明之精神及範疇之情況下，可利用其他實施例且可進行結構及邏輯改變。此外，出於清楚之目的，當某些特徵對於熟習此項技術者而言將顯而易見時，將不再論述該等特徵之詳細描述以免使本發明之實施例之描述不清楚。因此，以下[實施方式]不應被理解為限制意義，且本發明之範疇僅由隨附發明申請專利範圍定義。
半導體記憶體裝置可將資訊儲存於複數個記憶體胞元中。資訊可儲存為二進位碼，且各記憶體胞元可將一單一資訊位元儲存為一邏輯高(例如，一「1」)抑或一邏輯低(例如，一「0」)。記憶體胞元可組織於字線(列)與位元線(行)之相交點處。記憶體可進一步組織成一或多個記 憶體庫，該一或多個記憶體庫之各者可包含複數個列及行。在操作期間，記憶體裝置可接收一命令及指定一或多個列及一或多個行之一位址，且接著對經指定列及行之相交點處(及/或沿著一整個列/行)之記憶體胞元執行命令。
某些記憶體胞元可能有缺陷，且含有缺陷記憶體胞元之列可大體上被稱為缺陷列(或損壞列或故障列)。缺陷列可能無法儲存資訊及/或可能變得以其他方式無法被記憶體裝置存取。在一些情況下，記憶體可能在記憶體裝置被封裝(例如，密封於一晶片封裝中)之後變得有缺陷(及/或可被識別為有缺陷)。記憶體裝置可實行一或多種類型之封裝後修復(PPR)操作以解決缺陷列。例如，在一「硬」PPR操作(hPPR)中，可熔斷熔絲以永久地重新程式化邏輯列位址，使得其與一新的實體位址(例如，一冗餘列而非原始缺陷列)相關聯。能夠測試控制器偵測及修復缺陷列之能力(及/或若使用內部測試電路則為記憶體之能力)可為有用的。然而，等待記憶體出現一錯誤可為低效的。
本發明大體上係關於用於損壞列模式之設備、系統及方法。記憶體包含一損壞列模式，該損壞列模式在被啟動時引起一列失效。接著，控制器及/或記憶體可偵測經停用列並對其進行修復(例如，使用一hPPR操作)。可測試記憶體以判定是否適當地進行修復。例如，一控制器可使一記憶體裝置進入一損壞列模式且提供一停用位址(及/或記憶體可產生停用位址)。當記憶體接收與停用位址相匹配之一存取位址(例如，作為一讀取操作之部分)時，記憶體之一停用控制電路可引起對與停用位址相關聯之字線的讀取操作失敗(只要停用位址尚未被修復)。例如，記憶體可抑制諸如ACT或COL之信號，可改變讀取位元之一或多者(例如，藉由反 轉位元，藉由替換位元，藉由隨機化位元等)或其等之組合。
圖1係根據本發明之至少一些實施例的一半導體裝置之一方塊圖。半導體裝置100可為一半導體記憶體裝置，諸如整合於一單一半導體晶片上之一DRAM裝置。
半導體裝置100包含一記憶體陣列118。記憶體陣列118被展示為包含複數個記憶體庫。在圖1之實施例中，記憶體陣列118被展示為包含八個記憶體庫BANK0至BANK7。其他實施例之記憶體陣列118中可包含更多或更少個記憶庫。各記憶體庫包含複數個字線WL、複數個位元線BL及/BL，以及配置於複數個字線WL與複數個位元線BL及/BL之相交點處的複數個記憶體胞元MC。字線WL之選擇係由一列解碼器108執行，且位元線BL及/BL之選擇係由一行解碼器110執行。在圖1之實施例中，列解碼器108包含用於各記憶體庫之一各自列解碼器，且行解碼器110包含用於各記憶體庫之一各自行解碼器。位元線BL及/BL耦合至一各自感測放大器(SAMP)。來自位元線BL或/BL之讀取資料由感測放大器SAMP放大且經由互補局部資料線(LIOT/B)、傳送閘(TG)及互補主資料線(MIOT/B)傳送至讀取/寫入放大器120。相反地，自讀取/寫入放大器120輸出之寫入資料經由互補主資料線MIOT/B、傳送閘TG及互補局部資料線LIOT/B傳送至感測放大器SAMP，且寫入於耦合至位元線BL或/BL之記憶體胞元MC中。
裝置亦包含一熔絲陣列125，熔絲陣列125含有可儲存關於記憶體陣列118中之位址之資訊的複數個非揮發性儲存元件(熔絲)。熔絲陣列可包含多種非揮發性元件，諸如熔絲及反熔絲，其等在本文中統稱為熔絲。各熔絲可以一第一狀態起始(例如，一反熔絲可為絕緣的)，且可經 「熔斷」以永久地改變熔絲之狀態(例如，一經熔斷反熔絲可為導電的)。各熔絲可被認為是一位元，其在被熔斷之前處於一種狀態，且在被熔斷之後永久地處於一第二狀態。例如，一熔絲可在其被熔斷之前表示一邏輯低，且在其被熔斷之後表示一邏輯高。
特定熔絲群組可由一熔絲組位址FBA表示，該熔絲組位址FBA可指定群組中之熔絲之各者在熔絲陣列125內之實體位置。與一特定FBA相關聯之熔絲群組可充當一列修復元件(RRE)。RRE可經編碼具有一待修復列位址(例如，藉由熔斷燒熔以編碼列位址之一二進位串)。RRE可與記憶體陣列118之一特定冗餘列相關聯。熔絲陣列125中之位址資訊可沿著一熔絲匯流排「掃描」輸出至列鎖存器119。各列鎖存器119可與記憶體陣列118之一特定字線相關聯。儲存於一給定RRE中之位址可沿著熔絲匯流排128自熔絲陣列125掃描輸出，且可由一特定列鎖存器119鎖存。各列鎖存器119可充當一冗餘列解碼器，且可比較列位址XADD與來自熔絲匯流排之經儲存位址。當存在一匹配時，可存取冗餘列。以此方式，儲存為熔絲陣列125之一RRE之一位址可與記憶體陣列118之一特定列相關聯。接著，儲存於列鎖存器119中之位址可將存取命令引導至與列鎖存器119相關聯之字線。
熔絲陣列125可分成不同區段。例如，記憶體陣列118之各記憶庫可與熔絲陣列125之一熔絲組相關聯，該熔絲組可儲存與該記憶體庫相關之資訊。各熔絲組可具有基於與該記憶體庫相關聯之若干修復操作(例如，若干冗餘列)之若干RRE。
記憶體裝置100包含一修復邏輯電路126。修復邏輯電路126可包含可用於對熔絲陣列125進行改變之封裝後修復(PPR)電路(例 如，硬PPR或hPPR電路)。例如，hPPR電路可執行一硬修復，其中熔絲陣列125之一RRE中之熔絲經熔斷以藉由將經修復列位址永久地編碼成RRE而「修復」一列。修復邏輯電路126亦可包含軟PPR電路(sPPR電路)及可用於進行非永久性修復之揮發性記憶體元件。修復邏輯電路126可沿著熔絲匯流排128監測資料且可基於儲存於揮發性儲存元件中之資料選擇性地更改資料。例如，sPPR電路可掃描熔絲陣列125以定位一開放RRE，且接著當熔絲資訊串流至列鎖存器119時，sPPR電路可沿著熔絲匯流排更改資料，使得儲存於sPPR電路之揮發性鎖存器中之位址沿著熔絲匯流排提供至列鎖存器119。
記憶體裝置100包含一停用邏輯電路116。停用邏輯電路116可用作一測試操作之部分。停用邏輯電路116可停用記憶體陣列118之一選定列位址(例如，一損壞列位址或停用位址)以防止對該列位址執行適當存取操作(例如，讀取操作)，直至該列位址被修復。停用邏輯電路116可僅在記憶體100之一損壞列模式中在作用中。可使用各種方法使記憶體100進入損壞列模式。例如，一熔絲設定、來自一控制器之一命令(例如，一多用途命令)、一模式暫存器設定或其等之組合。
當損壞列模式在作用中時，停用邏輯116可比較位址XADD與選定損壞列位址。損壞列位址可由一控制器提供，或可在記憶體100上產生。例如，記憶體100可預設損壞列位址，可隨機地產生損壞列位址，或其等之組合。當位址XADD與經儲存損壞列位址相匹配(且損壞列模式在作用中，及列位址XADD先前未被修復)時，停用邏輯116以一作用位準提供一信號Kill。回應於信號Kill在作用中，列解碼器108及/或行解碼器110可防止自記憶體陣列118適當地讀取資料。例如，回應於信號 Kill在作用中，可抑制一適當讀取操作所必需之一命令(諸如ACT或COL)，可更改自記憶體陣列讀取之位元(例如，設定為一單一值、隨機化、反轉等)，或其等之組合。若修復邏輯126指示選定損壞列位址已被修復，則可抑制信號Kill以容許適當地存取現在與位址XADD相關聯之冗餘字線。
在一些實施例中，停用邏輯116可與修復邏輯126共用組件及/或邏輯。例如，停用位址可儲存於與sPPR邏輯相關聯之揮發性鎖存器中或可儲存於熔絲陣列中，且可使用hPPR邏輯。
半導體裝置100可採用複數個外部端子，該複數個外部端子包含耦合至一命令及位址匯流排以接收命令及位址的命令及位址(C/A)端子、用於接收時脈CK及/CK之時脈端子、用於提供資料之資料端子DQ，以及用於接收電源供應電位VDD、VPP、VSS、VDDQ及VSSQ之電源供應端子。
向時脈端子供應提供至一輸入電路112之外部時脈CK及/CK。該等外部時脈可為互補的。輸入電路112基於CK及/CK時脈產生一內部時脈ICLK。ICLK時脈被提供至命令解碼器106及一內部時脈產生器114。內部時脈產生器114基於ICLK時脈提供各種內部時脈LCLK。LCLK時脈可用於各種內部電路之時序操作。內部資料時脈LCLK經提供至輸入/輸出電路122以對包含於輸入/輸出電路122中之電路之操作進行計時，例如經提供至資料接收器以對寫入資料之接收進行計時。
可向C/A端子供應記憶體位址。供應至C/A端子之記憶體位址經由一命令/位址輸入電路102傳送至一位址解碼器104。位址解碼器104接收該位址且將一經解碼列位址XADD供應至列解碼器108及將一經 解碼行位址YADD供應至行解碼器110。位址解碼器104亦可供應一經解碼記憶庫位址BADD，該經解碼記憶庫位址BADD可指示含有經解碼列位址XADD及行位址YADD之記憶體陣列118之記憶庫。可向C/A端子供應命令。命令之實例包含用於控制各種操作之時序之時序命令、用於存取記憶體之存取命令，諸如用於執行讀取操作之讀取命令及用於執行寫入操作之寫入命令，以及其他命令及操作。存取命令可與一或多個列位址XADD、行位址YADD及記憶庫位址BADD相關聯以指示(若干)待存取記憶體胞元。
命令可經由命令/位址輸入電路102作為內部命令信號提供至一命令解碼器106。命令解碼器106包含用於對內部命令信號進行解碼以產生用於執行操作之各種內部信號及命令的電路。例如，命令解碼器106可提供一列命令信號以選擇一字線及提供一行命令信號以選擇一位元線。
裝置100可接收作為一列啟動命令ACT之一存取命令。當接收到列啟動命令ACT時，向一記憶庫位址BADD及一列位址XADD及時地供應列啟動命令ACT。
裝置100可接收作為一讀取命令之一存取命令。當接收到一讀取命令時，向一記憶庫位址BADD及一行位址YADD及時地供應讀取命令，自記憶體陣列118中對應於列位址XADD及行位址YADD之記憶體胞元讀取讀取資料。例如，列解碼器可存取與列鎖存器119相關聯之具有與XADD項匹配之一位址的字線。讀取命令係由命令解碼器106接收，命令解碼器106提供內部命令使得將來自記憶體陣列118之讀取資料提供至讀取/寫入放大器120。列解碼器108可匹配位址XADD與儲存於一列鎖存 器119中之一位址，且接著可存取與該列鎖存器119相關聯之實體列。讀取資料經由輸入/輸出電路122自資料端子DQ輸出至外部。
裝置100可接收作為一寫入命令之一存取命令。當接收到寫入命令時，向一記憶庫位址BADD及一行位址YADD及時地供應寫入命令，將供應至資料端子DQ之寫入資料寫入至記憶體陣列118中對應於列位址及行位址之記憶體胞元。寫入命令係由命令解碼器106接收，命令解碼器106提供內部命令使得由輸入/輸出電路122中之資料接收器接收寫入資料。列解碼器108可匹配位址XADD與儲存於一列鎖存器119中之一位址，且接著存取與該列鎖存器119相關聯之實體列。亦可將寫入時脈提供至外部時脈端子以用於對輸入/輸出電路122之資料接收器接收寫入資料進行計時。寫入資料係經由輸入/輸出電路122供應至讀取/寫入放大器120，且由讀取/寫入放大器120供應至記憶體陣列118以寫入至記憶體胞元MC中。
向電源供應端子供應電源供應電位VDD、VPP及VSS。電源供應電位VDD、VPP及VSS被供應至一內部電壓產生器電路124。內部電壓產生器電路124產生各種內部電位，諸如VCCP。
亦向電源供應端子供應電源供應電位VDDQ及VSSQ。電源供應電位VDDQ及VSSQ被供應至輸入/輸出電路122。在本發明之一實施例中，供應至電源供應端子之電源供應電位VDDQ及VSSQ可為相同於供應至電源供應端子之電源供應電位VDD及VSS的電位。在本發明之另一實施例中，供應至電源供應端子之電源供應電位VDDQ及VSSQ可為不同於供應至電源供應端子之電源供應電位VDD及VSS的電位。供應至電源供應端子之電源供應電位VDDQ及VSSQ用於輸入/輸出電路122，使得 由輸入/輸出電路122產生之電源供應雜訊不會傳播至其他電路區塊。
圖2係根據本發明之一些實施例的一系統之一方塊圖。系統200包含一記憶體230及一控制器220。在一些實施例中，圖2之記憶體230可包含於圖1之記憶體裝置100中。圖2中僅展示與描述一損壞列模式相關之特定例示性組件，其他組件可存在且亦可與損壞列模式操作(例如，行解碼器、PPR電路、熔絲陣列等)相互作用。
控制器220可操作記憶體230。例如，該控制器可提供存取命令及位址，諸如列位址XADD。控制器亦可將資料發送至記憶體陣列210及自記憶體陣列210接收資料。例如，一寫入操作可涉及連同一寫入命令及各種位址一起提供資料，而一讀取命令可涉及提供命令及位址及接著接收自記憶體陣列讀取之資料。
控制器包含修復邏輯222，修復邏輯222用於例如作為一封裝後修復(PPR)操作之部分，識別記憶體陣列210之缺陷列使得其等可被記憶體230之一修復控制電路202修復。修復邏輯222亦包含一修復測試電路226，修復測試電路226用於測試修復邏輯222之操作。修復測試電路226可啟動一損壞列模式(且視情況提供一停用位址DisADD)，此繼而可引起記憶體停用記憶體陣列210之一字線。接著，控制器220可將測試資料寫入至記憶體陣列210且讀取資料以判定經讀取資料是否與經寫入資料相匹配。一損壞列識別電路224可比較經寫入及經讀取資料以定位一缺陷(或在測試情況下，經停用)列。一經定位，修復邏輯便可將缺陷/經停用列之一位址提供至修復控制電路202，且進行測試以確保經修復列現在適當地運作。
記憶體包含一記憶體陣列210(例如，圖1之記憶體陣列 118)，記憶體陣列210包含若干字線(在此被標記為WL0至WLN)及至少一個冗餘字線RWL0至RWLM。字線WL0至RWLM之標記可表示該等字線之實體位址。在操作期間，記憶體230可自控制器220接收列位址XADD(例如，邏輯位址)，該等列位址XADD可經映射至實體位址空間，使得列位址之各值與一字線之一給定實體位址相關聯。一列解碼器206可接收列位址XADD且接著提供啟動與該位址相關聯之實體字線的信號。
記憶體230包含一修復控制電路202(例如，圖1之126)，修復控制電路202接收列位址XADD且比較該列位址與經儲存修復位址RepADD，以判定列位址XADD是否已被修復。修復涉及重映射記憶體中之邏輯列位址XADD與字線之實體位址的關係。例如，若列位址XADD先前與字線WL0相關聯，則在一修復操作之後，其可代替性地與一不同字線(諸如冗餘字線RWL1)相關聯。
修復位址RepADD可以非揮發性方式程式化至記憶體中。例如，一熔絲陣列可經程式化具有修復位址。各修復位址可程式化至與冗餘字線之一者相關聯之一熔絲群組中。例如，可在工廠測試期間對熔絲進行程式化。在將記憶體封裝至一晶片上之後，可執行封裝後修復(PPR)操作以進行進一步修復。例如，硬封裝後修復(hPPR)操作可涉及將資訊進一步程式化至熔絲陣列中。軟封裝後修復(sPPR)可涉及將修復位址儲存於揮發性儲存元件(例如，鎖存電路)上。控制器220之損壞列識別電路224可識別用於修復之列(例如，基於將測試型樣寫入及讀取至記憶體230)且將修復位址RepADD提供至記憶體，用於在一hPPR抑或sPPR操作中進行儲存。
在存取操作期間，當由控制器220提供一列位址時，冗餘 控制電路202比較列位址XADD與經儲存修復位址RepADD，且若列位址與任一經修復位址之間存在一匹配，則以一作用位準提供一匹配信號Match。冗餘控制電路202亦可供應指示列位址XADD現在與哪一實體位址相關聯的資訊RADD。列解碼器206可接收經重映射位址RADD及信號Match，且若其處於一作用位準，則可存取與RADD相關聯之字線而非通常將與XADD相關聯之字線。
作為一測試操作之部分，控制器220可使記憶體230進入一損壞列模式。損壞列模式在作用中引起一停用控制電路204(例如，圖1之116)停用與一位址DisADD相關聯之一字線(只要位址DisADD尚未被修復)。控制器220可使記憶體230進入損壞列模式，例如藉由提供一命令，改變一模式暫存器設定，改變一熔絲，或其等之組合。損壞列模式可由一內部信號BadRowEN表示，其在記憶體230處於損壞列模式時在作用中。雖然為繪示起見，控制器220被展示為直接提供信號BadRowEN，但應理解，控制器220可以任何數目種方式使記憶體230進入損壞列模式，且信號BadRowEN可為在記憶體230內部之一信號。經停用列可充當對控制器之修復邏輯222之一積極控制，以判定修復邏輯222是否可成功地定位及修復經停用列。
在一些實施例中，可使用記憶體230之一測試電路而非一控制器來執行測試操作。例如，一內建自測試(BIST)電路可執行關於修復邏輯222所描述之功能。
停用控制電路204儲存一停用位址DisADD。停用位址DisADD可由控制器220(例如，由修復測試電路226)提供，可預設於記憶體230上(例如，記憶體陣列210之各記憶庫上可存在用於停用之一經指定 列)，可由記憶體230產生(例如，隨機地)，或其等之組合。若作為一損壞列模式之部分，停用控制電路204被啟用(例如，一損壞列啟用BadRowEN信號在作用中)，則當列位址XADD與停用位址DisADD相匹配時，停用控制電路以一作用位準提供一斷路信號(kill signal)Kill。回應於斷路信號Kill在作用中，列解碼器206可引起對由XADD指示之字線之存取操作失敗。例如，回應於斷路信號Kill在作用中，列解碼器可強制進行一非法讀取操作，可抑制諸如一啟動ACT或行信號COL之一信號，可反轉或以其他方式竄改自字線讀取之資料，或其等之組合。當控制器220運用與停用位址DisADD相匹配之一列位址執行一存取操作且信號Kill在作用中時，自字線讀取之資料將不會與寫入至字線之資料相匹配。此將引起損壞列識別電路224判定經停用列有缺陷，且作為一PPR操作之部分，指示修復控制電路修復該列，例如藉由提供經識別的經停用列位址DisADD作為一修復位址RepADD以進行修復。
儘管被展示為單獨組件，但停用控制電路204可使用冗餘控制202之部分。例如，經停用位址DisADD可儲存於一儲存結構中，該儲存結構通常將用於儲存一修復位址RepADD，但當一損壞列模式在作用中時(例如，當BadRowEN在作用中時)，其用於儲存停用位址DisADD。在一些實施例中，經停用字線可暫時地停用。例如，若停用控制電路204利用揮發性鎖存器(諸如sPPR操作中所使用之揮發性鎖存器)，則可藉由重設裝置(例如，對其進行電力循環)而清除位址DisADD，此可復原經停用字線之功能性。在一些實施例中，經停用字線可永久地停用。例如，若停用控制電路204利用非揮發性儲存器(諸如hPPR中所使用之非揮發性儲存器)，則可永久地停用與DisADD相關聯之字線(例如，在存取操作時未能 提供適當資料)，直至列DisADD被修復(例如，位址DisADD被識別且儲存為一修復位址RepADD)。
停用控制電路204亦可自修復控制電路接收信號Match。當信號Match在作用中時(其指示列位址XADD已被修復)，停用控制電路204可保持信號Kill非作用。此可防止停用控制電路204在已執行一修復之後停用經修復字線。
圖3係根據本發明之一些實施例的一方法之一流程圖。方法300可由本文中所描述之系統或設備之任何者實施。
方法300包含方框310，其描述使一記憶體裝置(例如，圖1之100)進入一損壞列模式。損壞列模式係記憶體之一模式，其中作為對列修復操作(諸如PPR操作)之一積極控制而停用一選定列。進入損壞列模式可涉及將一命令發出至一記憶體(例如，自一控制器)，設定記憶體之一模式暫存器值，改變記憶體之熔絲之狀態，或其等之組合。然而，在已進入損壞列模式之情況下，方法300可包含在損壞列模式在作用中之同時以一作用位準提供一損壞列模式啟用信號。
方法300包含方框320，其描述停用記憶體之一選定列。方法300可包含指定選定列。例如，可隨機地選擇列或可自一控制器接收選定列。在一些實施例中，選定列可預設於記憶體上。方法300可包含儲存一選定列位址。選定列位址可儲存於一sPPR鎖存器中。選定列位址可儲存於一熔絲陣列中(例如，使用一hPPR操作時程式化於其中)。控制器之一修復測試電路(例如，圖2之226)可提供引起記憶體將選定位址儲存於一停用控制電路(例如，圖1之116及/或圖2之204)中的命令(以及選用的選定損壞位址)。
方框320中所描述之停用包含：比較一存取位址與選定列位址，及回應於存取位址與選定位址之間的一匹配而以一作用位準提供一斷路信號(例如，運用一停用控制電路，諸如圖2之204)。存取位址與選定位址之間的比較僅可在損壞列模式在作用中之情況下(例如，在一損壞列模式啟用信號在作用中之情況下)被啟用。
回應於斷路信號在作用中，記憶體可引起對與存取位址(及選定位址)相關聯之字線的存取操作(例如，一讀取操作)失敗。例如，回應於斷路信號處於一作用位準，可屏蔽一或多個信號(例如，啟動信號ACT及/或行信號COL)以防止存取操作期間之適當操作，及/或可改變資料之一或多個位元(例如，反轉、隨機化、改變為一設定值等)。
在一些實施例中，方法300可包含比較存取位址與複數個經修復位址，且若存在一匹配，則將存取操作重定向至一冗餘字線(而非原本將與存取位址相關聯之字線)。例如，一修復控制電路(例如，圖2之202)可比較存取位址與經修復位址，且若存在一匹配，則以一作用位準提供一信號Match。在一些實施例中，若列已被修復，則存取操作可適當地繼續。例如，若信號Match在作用中，則可抑制信號Kill。方法300可包含判定選定列先前是否已被修復，且若選定列先前已被修復則不停用選定列。
方法300包含方框330，其描述對選定列執行一封裝後修復(PPR)操作。例如，方法300可包含識別選定列(例如，運用一損壞列識別電路，諸如圖2之224)。識別可包含將測試資料寫入至記憶體陣列且讀取資料以判定經讀取資料是否與測試資料相匹配。若否，則產生不匹配資料之讀取操作之列位址可被識別為有缺陷。PPR操作包含將一位址(諸如經 識別選定列之位址)連同PPR命令一起提供至記憶體之一PPR電路。PPR電路藉由改變一或多個熔絲之狀態(熔斷一或多個熔絲)以將經識別/選定位址程式化為一經修復位址而執行一PPR操作。當經修復位址被存取時，一修復控制電路可代替性地將存取引導至記憶體之一冗餘列。
方法300包含方框340，其描述測試選定列。例如，一控制器可將測試資料寫入至記憶體陣列且讀取資料以比較經讀取資料與經寫入資料。在一些實施例中，作為測試操作之部分，既然選定列被修復，控制器(例如，運用修復邏輯222)可檢查以判定是否所有列皆適當地儲存測試資料。
圖4及圖5繪示其中選定位址以一揮發性方式儲存之一實例實施例。例如，選定位址一經停用，其便可僅保持停用直至對裝置進行電力循環，在此之後，選定位址可不再儲存於停用控制電路中，且與選定位址相關聯之字線將不再停用(即使其原本尚未被修復)，直至再次進入損壞列模式且使用該相同選定位址。在圖4及圖5之實例中，用於sPPR操作之電路系統可用於儲存選定位址。
圖4係根據本發明之一些實例的一例示性停用控制電路之一示意圖。在一些實施例中，停用控制電路400可為圖1之停用控制電路116及/或圖2之204之一實施方案。停用控制電路400使用與sPPR邏輯共用之位址儲存器，諸如鎖存器。可必需在進入損壞列模式之前停用sPPR以免致使sPPR與損壞列模式操作之間之衝突。
停用控制電路400展示一sPPR位址匹配電路406。sPPR位址匹配電路406包含儲存一位址之一鎖存器，該位址可為經由sPPR修復之一位址或停用位址DisADD。在圖4中所展示之組態中，sPPR位址匹配電 路406儲存一停用位址DisADD。作為一存取操作之部分，sPPR位址匹配電路406接收一列位址XADD，且接著若列位址XADD與經儲存位址(DisADD或一sPPR位址)匹配，則以一作用位準提供一信號NVMatch。
若信號NVMatch及一sPPR啟用信號sPPREn兩者在作用中，則一邏輯閘404(例如，一AND閘)提供信號sPPRMatch。信號sPPREn可儲存於一sPPR啟用鎖存器408中。若記憶體之sPPR特徵在作用中(例如，若使用sPPR修復至少一個位址)，則信號sPPREn可在作用中。信號sPPREn在一損壞列模式期間可能未在作用中。
一邏輯閘402接收來自修復邏輯(例如，圖2之修復控制電路202)之一信號MatchF、一損壞列模式啟用信號BadRowEN及信號NVMatch。當所有三個信號皆在作用中時，閘402(其可為一AND閘)以一作用位準提供信號Kill。回應於信號Kill處於一作用位準，可防止對與XADD相關聯之字線進行一適當存取操作。例如，可抑制諸如ACT或COL之一信號，可更改讀取資料(例如，用諸如全1、隨機化、反轉等之一經設定型樣替換)，或其等之組合。當一損壞列模式被啟用時，信號BadRowEN可在作用中。當列位址XADD與任何先前修復之位址(例如，儲存於熔絲陣列/修復控制電路中之任何位址RepADD)不匹配時，信號MatchF可在作用中。當sPPR位址匹配電路偵測到位址XADD與經儲存之選定位址DisADD相匹配時，信號NVMatch在作用中。
圖5係根據本發明之一些實施例的一方法之一流程圖。在一些實施例中，方法500可為圖3之方法300之一實施方案，且在一些實施例中，可使用圖4之停用控制電路400來實施。方法500可表示其中揮發性儲存器(諸如sPPR鎖存器)用於儲存停用位址之一實施例。方法500可表示 使用一損壞列模式之一特定測試協定。在其他實施例中，其他測試協定係可能的。
方法500包含描述將測試資料寫入至一記憶體(例如，圖2之230)之方塊505。例如，作為一測試操作之部分，一控制器(例如，圖2之220)可寫入測試資料。方法500包含方塊510，其描述讀取測試資料。可比較經讀取測試資料與經寫入測試資料以檢查錯誤。在方塊510，可預期經讀取資料及經寫入資料將匹配。
方法500包含方塊515，其描述進入一損壞列模式且停用一選定損壞列。可經由來自控制器之一命令進入損壞列模式，諸如一多用途命令(MPC)、將一值寫入至一模式暫存器或其等之組合。在一些實施例中，控制器亦可提供一停用位址(例如，來自一修復測試電路226)。在一些實施例中，停用位址可由記憶體判定。停用位址可儲存於揮發性記憶體(諸如sPPR鎖存器(例如，圖4之406))中。方塊515可包含停用記憶體之各記憶庫中之一損壞列。
方法500可包含測試記憶體以定位損壞列。例如，一損壞列識別電路(例如，圖2之224)可寫入及讀取測試資料(例如，類似於方塊505及510)且檢查差異。可基於其中經讀取資料與經寫入測試資料不匹配之列位址來識別損壞列。
方法500包含方框525，其描述對記憶體進行電力循環。由於停用位址儲存於揮發性記憶體中，故此可重設經停用位址(容許其再次適當地運作)且使記憶體從損壞列模式退出。方法500可視情況包含重複步驟505至525，以例如確保方框505至525之操作係可重複的。
方法500可繼續至方塊530，其描述執行一hPPR操作以修 復損壞列。控制器可提供經識別損壞列以及用於執行一hPPR操作之指令。記憶體可將損壞列位址程式化至一熔絲陣列中以將損壞列位址重映射至一冗餘字線。
方法繼續至方塊535，類似於方塊505，方塊535描述將測試資料寫入至記憶體。方法繼續至方塊540，其描述再次進入損壞列模式，類似於方塊515。作為方塊540之部分，可再次程式化一選定損壞列(因為其應已在方塊525之電力循環期間丟失)。假定記憶體如預期般操作，則現在與選定位址相關聯之冗餘字線將不被停用，因為其已被修復。方法500繼續至方塊545，其涉及自記憶體讀取資料及比較該資料與測試型樣。假定記憶體如預期般操作，則記憶體之列將全部通過，此係因為損壞列已被修復。方法500包含方塊550，其描述對記憶體進行電力循環以退出損壞列模式，類似於方塊525。
圖6及圖7表示其中使用非揮發性記憶體來記錄停用位址之一實施例。例如，可將停用位址程式化至熔絲陣列中(例如，使用hPPR電路)。因此，與經停用位址相關聯之字線可持久失效，即使透過裝置電力循環亦係如此，直至其被修復且該位址被重映射至一冗餘列(例如，作為一hPPR操作之部分)。
圖6係根據本發明之一些實施例的一停用控制電路之一方塊圖。在一些實施例中，停用控制電路600可為圖1之停用控制電路116及/或圖2之204之一實施方案。停用控制電路600使用與記憶體之hPPR邏輯共用之組件。
一熔絲陣列608儲存若干修復位址RepADD及一停用位址DisADD。可藉由改變一或多個熔絲之狀態(例如，熔斷一或多個熔絲)而 將位址程式化至熔絲陣列中。經儲存位址自熔絲陣列串流輸出且儲存於冗餘解碼器602中。各修復位址RepADD及停用位址DisADD可儲存於一不同冗餘解碼器602中。可留出一特定冗餘解碼器以用於停用位址之儲存。在圖6之實例實施例中，存在128個解碼器，且最後一個解碼器Red Row Dec127 604經指派用於停用位址DisADD之儲存。熔絲陣列608接收一損壞列啟用信號BadRowEn(例如，自圖2之控制器220)。當信號BadRowEn在作用中時，熔絲陣列608(及/或熔絲邏輯)可容許最後一個列解碼器Red Row Dec 127 604用於停用一選定停用位址。例如，當信號BadRowEn在作用中時，可將一選定位址(例如，經由hPPR操作)寫入至列解碼器604。信號BadRowEn可指示應將(例如，自控制器接收之)一位址寫入至最後一個列解碼器604而非其他列解碼器602之一者。
若存取位址XADD與儲存於該鎖存器中之位址相匹配，則冗餘解碼器602各自接收存取位址XADD且以一作用位準提供一各自信號Match。匹配信號之各者可與記憶體之一冗餘列相關聯，且一Match信號在作用中指示應回應於位址XADD而存取記憶體之該冗餘列。
當針對停用位址指定之列解碼器604之匹配信號Match在作用中時，其指示存取位址XADD與停用位址DisADD相匹配。當來自經指定解碼器604之信號Match在作用中且當一熔絲斷路啟用信號在作用中時，一邏輯閘606以一作用位準提供信號Kill。熔絲斷路啟用信號fuseKillEn可為一狀態信號(例如，基於熔絲陣列608中之熔絲之狀態)。fuseKillEn信號可指示記憶體是否被容許使用一損壞列模式。若信號fuseKillEn未在作用中，則信號Kill決不會在作用中，且列解碼器604可用作正常修復操作之部分。若信號fuseKillEn在作用中，則可停用儲存於冗 餘列解碼器604中之位址(例如，藉由當信號BadRowEn在作用中時將一位址程式化至解碼器604中)。回應於信號Kill在作用中，對與XADD相關聯之字線之存取操作可能失敗。
儲存於熔絲陣列中之位址RepADD及DisADD係以一持久、非揮發性方式儲存。換言之，甚至在裝置電力關閉時，位址仍保持被儲存。作為記憶體之一電力開啟之部分，位址RepADD及DisADD可串流輸出至冗餘解碼器602。因此，程式化於熔絲陣列中之停用位址可為持久的，且與停用位址DisADD相關聯之字線可繼續失效直至該字線被修復。當一控制器將停用位址DisADD識別為有缺陷時，hPPR操作可包含藉由改變儲存停用位址DisADD之熔絲以指示應不再使用「修復」，且重新程式化位址使得其與一新冗餘列解碼器602及因此記憶體之一新冗餘列相關聯而停用先前修復。
圖7係根據本發明之一些實施例的一方法之一流程圖。方法700可為圖3之方法300之一實施方案。在一些實施例中，方法700可使用圖6之停用控制電路600來實施。方法700之數個步驟可大體上類似於圖5之方法500之步驟，惟在方法700中，停用位址程式化至記憶體之非揮發性儲存器中且因此透過電力循環係持久的除外。
方法700包含方框705，其描述例如藉由使一控制器(例如，圖2之220)發出一MPC或寫入一模式暫存器位元而使記憶體進入一損壞列模式。當記憶體處於損壞列模式時，一損壞列模式啟用(BadRowEN)信號可在作用中。方法700包含方框710，其描述發出一hPPR命令以程式化一選定損壞列。控制器(例如，圖2之修復測試電路226)可發出一hPPR命令以及一停用位址(或替代地，停用位址可由記憶體指定)。記憶體(例 如，修復控制電路202)可執行一hPPR操作以將停用位址寫入至熔絲陣列中。經程式化具有停用位址之熔絲與一冗餘列解碼器(例如，圖6之604)相關聯，該冗餘列解碼器與損壞列停用操作相關聯。當損壞列模式在作用中時，連同hPPR操作一起提供之位址可寫入至與損壞列停用操作相關聯之冗餘列解碼器。在一些實施例中，方框710可包含選擇一冗餘列元件以用作損壞列停用操作之部分。方法700可包含方框715之一選用步驟：對記憶體裝置進行電力循環。停用位址將保持保存至記憶體，因為其係持久的。
方法700包含描述將測試資料寫入至記憶體陣列之方框720，及描述自記憶體陣列讀取測試資料之方框725。控制器之一損壞列識別電路(例如，圖2之224)可基於比較經讀取資料與經寫入資料而識別損壞列。在一讀取操作期間，停用控制電路可比較經存取列位址與經儲存之選定損壞列位址(例如，在圖6之選定冗餘列解碼器604中)，且當存在一匹配(及啟用損壞列模式)時引起讀取操作失敗。因此，當控制器匹配經讀取及經寫入資料時，來自選定損壞列之經讀取資料將不匹配，且控制器將識別失效列。
方法700包含方框730，其執行一hPPR操作以修復損壞列。在一些實施例中，在執行方框730之步驟之前，可撤銷啟動損壞列模式。此可容許第二hPPR正常地運作(例如，以使用與一損壞列停用操作無關聯之一冗餘列解碼器)。控制器可發出hPPR命令以及經識別選定位址。記憶體可停用先前「修復」(當在方框710中載入停用位址時)使得位址不再用於選定損壞列解碼器(例如，圖6之604)，且程式化該位址使得其重映射至記憶體之一冗餘列。例如，若為選定損壞列留出一個冗餘列解碼器 (例如，圖6之Red Row Dec 127)，則可將位址程式化至一不同冗餘列解碼器(例如，圖6之Red Row Dec 0至Red Row Dec 126)中以將位址重映射至記憶體之冗餘列。
方法700包含描述將測試資料寫入至記憶盒及自記憶體裝置讀取測試資料之方框735及740。此類似於步驟720及725，惟此時，記憶體應通過除外。
在一些實施例中，可使用損壞列模式測試，而非由一外部控制器測試記憶體之一測試電路。例如，一記憶體(例如，圖1之100及/或圖2之230)可包含一內建自測試電路(BIST)。BIST電路可執行類似於關於圖2所描述之修復邏輯222之功能，然而，BIST可定位於記憶體230而非控制器220中。本文中所描述之實施例之任何者可經調適用於與一BIST電路一起使用，該BIST電路可寫入及讀取測試資料以定位缺陷列。例如，在方法700中，步驟720至740可由定位於記憶體中之一BIST電路而非由記憶體之一控制器執行。
當然，應明白，本文中所描述之實例、實施例或程序之任一者可與一或多個其他實例、實施例及/或程序組合，或可在根據本系統、裝置及方法之單獨裝置或裝置部分當中分開及/或執行。
最後，以上論述意欲僅僅繪示本系統且不應被解釋為將隨附發明申請專利範圍限於任何特定實施例或實施例群組。因此，雖然已參考例示性實施例特別詳細地描述本系統，但亦應明白，一般技術者可設計許多修改及替代實施例，而不背離如以下發明申請專利範圍中所闡述之本系統之更廣泛及預期精神及範疇。因此，說明書及圖式被認為繪示性方式且並不意欲限制隨附發明申請專利範圍之範疇。
300:方法
310:方框
320:方框
330:方框
340:方框

Claims (20)

  1. 一種操作一記憶體之方法，該方法包括：使該記憶體進入一損壞列模式(bad row mode)；停用該記憶體之一選定列；對該選定列執行一封裝後修復(PPR)操作；測試該選定列；及使該記憶體從該損壞列模式退出，其中該選定列僅在該記憶體處於該損壞列模式時被停用。
  2. 如請求項1之方法，其中停用該選定列包含：阻止一啟動命令、一行命令，改變自該選定列讀取之資料，或其等之組合。
  3. 如請求項1之方法，其進一步包括判定該選定列先前是否已被修復，且若該選定列先前已被修復則不停用該選定列。
  4. 如請求項1之方法，其進一步包括將與該選定列相關聯之一位址儲存於該記憶體之一熔絲陣列(fuse array)中。
  5. 如請求項1之方法，其進一步包括將與該選定列相關聯之一位址儲存於該記憶體之一軟PPR(sPPR)鎖存器中。
  6. 如請求項1之方法，其中該PPR操作包含改變一或多個熔絲之一狀態 以將與該選定列相關聯之一位址重映射(remap)至該記憶體之一冗餘列(redundant row)。
  7. 如請求項1之方法，其進一步包括：將測試資料寫入至該記憶體；自該記憶體讀取經讀取資料；比較該經讀取資料與該測試資料以識別該選定列；及對該經識別選定列執行該PPR操作。
  8. 一種記憶體設備，其包括：一記憶體陣列，其包括複數個字線，該複數個字線各自與複數個列位址之一者相關聯；一停用控制電路，其經組態以接收一列位址，比較該經接收列位址與一選定列位址，且以一作用位準(active level)提供一斷路信號(kill signal)，其中回應於該斷路信號處於該作用位準，對與該選定位址相關聯之該複數個字線之一選定者的存取操作失敗。
  9. 如請求項8之記憶體設備，其進一步包括經組態以將複數個經修復位址重映射至複數個冗餘字線之一各自者的修復電路。
  10. 如請求項9之記憶體設備，其中若該選定列位址與該複數個經修復位址之一者相匹配，則不以一作用位準提供該斷路信號。
  11. 如請求項8之記憶體設備，其中該停用控制電路將該選定位址儲存於一軟PPR鎖存器中。
  12. 如請求項8之記憶體設備，其中該選定列位址儲存於一熔絲陣列及一冗餘列解碼器中。
  13. 如請求項8之記憶體設備，其中僅當該經接收列位址與該選定列位址相匹配且一損壞列模式啟用信號在作用中時才以該作用位準提供該斷路信號。
  14. 一種半導體系統，其包括：一記憶體，其包括：一停用控制電路，其經組態以在該記憶體處於一損壞列模式時防止對與一選定位址相關聯之一字線的讀取操作；及一控制器，其包括：一修復測試電路，其經組態以使該記憶體進入該損壞列模式；及一損壞列識別電路，其經組態以測試該記憶體以識別該選定位址且對該選定位址執行一封裝後修復(PPR)操作。
  15. 如請求項14之半導體系統，其中該記憶體進一步包括經組態以將複數個經修復位址重映射至複數個冗餘字線之一各自者之一修復電路，其中在該PPR操作之後，該選定位址係該複數個經修復位址之一者。
  16. 如請求項15之半導體系統，其中該停用控制電路經組態以在該選定位址係該複數個經修復位址之一者之情況下，不防止對與該選定位址相關聯之該字線之讀取操作。
  17. 如請求項14之半導體系統，其中該修復測試電路經組態以提供該選定位址。
  18. 如請求項14之半導體系統，其中該修復測試電路經組態以藉由提供一多用途命令，將一值寫入至該記憶體之一模式暫存器，改變該記憶體之一熔絲設定或其等之組合而使該記憶體進入該損壞列模式。
  19. 如請求項14之半導體系統，其中該記憶體經組態以將該選定位址儲存於一軟PPR鎖存器中。
  20. 如請求項14之半導體系統，其中該記憶體經組態以將該選定位址儲存於一熔絲陣列中。
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