KR20070099888A - 반도체 메모리 장치의 차동 증폭 회로 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치의 차동 증폭 회로는, 기준 전압과 데이터 입력 신호를 비교하여 제 1 데이터 출력 신호를 공통 노드에 출력하는 제 1 차동 증폭 수단; 및 상기 기준 전압과 상기 데이터 입력 신호를 비교하여 제 2 데이터 출력 신호를 상기 공통 노드에 출력하는 제 2 차동 증폭 수단;을 포함한다.
차동 증폭 회로, 제 1 데이터 출력 신호, 제 2 데이터 출력 신호

Description

반도체 메모리 장치의 차동 증폭 회로{Differential Amplifier Circuit of Semiconductor Memory Apparatus}
도 1은 일반적인 반도체 메모리 장치의 차동 증폭 회로를 나타내는 회로도,
도 2는 도 1에 도시된 차동 증폭 회로의 동작을 나타내는 타이밍도,
도 3은 본 발명에 따른 반도체 메모리 장치의 차동 증폭 회로를 나타내는 블록도,
도 4는 도 3에 도시된 차동 증폭 회로를 나타내는 회로도,
도 5는 도 4에 도시된 차동 증폭 회로의 동작을 나타내는 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 차동 증폭부 200 : 제 1 차동 증폭부
300 : 제 2 차동 증폭부 210 : 제 1 스위칭부
230 : 제 1 신호 입력부 250 : 제 1 전류 미러부
310 : 제 2 스위칭부 330 : 제 2 신호 입력부
350 : 제 2 전류 미러부
본 발명은 반도체 메모리 장치의 차동 증폭 회로에 관한 것으로, 보다 상세하게는 반도체 메모리 소자의 공정, 전압 및 온도 변동에 따른 차동 증폭 회로의 출력 신호의 스큐(skew)를 줄일 수 있는 반도체 메모리 장치의 차동 증폭 회로에 관한 것이다.
이하, 일반적인 반도체 메모리 장치의 차동 증폭 회로를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 일반적인 반도체 메모리 장치의 차동 증폭 회로를 나타내는 회로도이다.
일반적인 반도체 메모리 장치의 차동 증폭 회로는 입력되는 구동 신호(AMP_EN)에 응답하여 차동 증폭부(100)의 활성화를 결정하는 스위칭부(110), 기준 전압(VREF)과 데이터 입력 신호(DATA_IN)를 입력 받는 신호 입력부(130) 및 외부 공급 전원(VDD)에 연결되어, 상기 신호 입력부(130)에 상기 외부 공급 전원(VDD)을 공급하는 전류 미러부(150)로 구성된다.
상기 스위칭부(110)는 소스 단이 접지 전원(VSS)과 연결되고 상기 구동 신호(AMP_EN)를 게이트 단에서 입력 받는 제 1 엔모스(NMOS) 트랜지스터(N1), 상기 구동 신호(AMP_EN)를 게이트 단에서 입력 받고 소스 단이 상기 외부 공급 전원(VDD)에 연결되며 드레인 단이 제 1 공통 노드(nodeA)에 연결되는 제 1 피모스(PMOS) 트랜지스터(P1) 및 상기 구동 신호(AMP_EN)를 게이트 단에서 입력 받고 소스 단이 상기 외부 공급 전원(VDD)에 연결되며 드레인 단이 제 2 공통 노드(nodeB)에 연결되는 제 2 피모스 트랜지스터(P2)로 구성된다.
상기 신호 입력부(130)는 상기 기준 전압(VREF)을 게이트 단에서 입력 받고, 소스 단이 상기 제 1 엔모스 트랜지스터(N1)의 드레인 단과 연결되며 드레인 단이 상기 제 1 공통 노드(nodeA)에 연결되는 제 2 엔모스 트랜지스터(N2) 및 상기 데이터 입력 신호(DATA_IN)를 게이트 단에서 입력 받고 소스 단이 상기 제 2 엔모스 트랜지스터(N2)의 소스 단과 연결되며 드레인 단이 상기 제 2 공통 노드(nodeB)에 연결되는 제 3 엔모스 트랜지스터(N3)로 구성된다.
상기 전류 미러부(150)는 소스 단이 상기 외부 공급 전원(VDD)과 연결되며 드레인 단 및 게이트 단이 상기 제 1 공통 노드(nodeA)에 연결되는 제 3 피모스 트랜지스터(P3) 및 소스 단이 상기 외부 공급 전원(VDD)과 연결되고 드레인 단이 상기 제 2 공통 노드(nodeB)에 연결되며 게이트 단이 상기 제 3 피모스 트랜지스터(P3)의 게이트 단과 연결되는 제 4 피모스 트랜지스터(P4)로 구성된다.
상기 제 2 공통 노드(nodeB)에서 데이터 출력 신호(DATA_OUT)가 출력되고, 상기 데이터 출력 신호(DATA_OUT)는 상기 기준 전압(VREF) 및 상기 데이터 입력 신호(DATA_IN)를 비교하여 증폭된 신호이다.
일반적인 반도체 메모리 장치의 차동 증폭 회로의 동작을 설명하면 다음과 같다.
상기 구동 신호(AMP_EN)가 디스에이블(disable)인 경우에 상기 제 1 엔모스 트랜지스터(N1)는 턴-오프(turn-off) 되어 상기 차동 증폭부(100)가 동작되지 않고, 상기 제 1 피모스 트랜지스터(P1) 및 상기 제 2 피모스 트랜지스터(P2)는 턴-온(turn-on) 되어 상기 제 2 공통 노드(nodeB)를 통해 출력되는 신호를 하이 레벨 로 디스에이블(disable) 시킨다.
상기 구동 신호(AMP_EN)가 인에이블(enable) 되면 상기 차동 증폭부(100)가 활성화 되고, 상기 기준 전압(VREF) 보다 높은 레벨의 상기 데이터 입력 신호(DATA_IN)가 입력되면 상기 제 3 엔모스 트랜지스터(N3)의 드레인 단에서 소스 단으로 흐르는 전류가 상기 제 2 엔모스 트랜지스터(N2)의 드레인 단에서 소스 단으로 흐르는 전류보다 많기 때문에, 상기 제 2 공통 노드(nodeB)의 레벨은 상기 제 1 공통 노드(nodeA)의 레벨보다 낮아지고 상기 제 1 공통 노드(nodeA)의 전압 레벨을 게이트 단에서 입력으로 하는 상기 제 3 피모스 트랜지스터(P3)와 상기 제 4 피모스 트랜지스터(P4)는 턴-오프(turn-off) 되어 상기 제 2 공통 노드(nodeB)에서 로우 레벨의 상기 데이터 출력 신호(DATA_OUT)가 출력된다.
한편, 상기 기준 전압(VREF) 보다 낮은 레벨의 상기 데이터 입력 신호(DATA_IN)가 입력되면 상기 제 2 엔모스 트랜지스터(N2)의 드레인 단에서 소스 단으로 흐르는 전류가 상기 제 3 엔모스 트랜지스터(N3)의 드레인 단에서 소스 단으로 흐르는 전류보다 많기 때문에 상기 제 1 공통 노드(nodeA)의 전압 레벨은 상기 제 2 공통 노드(nodeB)의 전압 레벨보다 낮아지고 상기 제 1 공통 노드(nodeA)의 전압 레벨을 게이트 단에서 입력으로 하는 상기 제 3 피모스 트랜지스터(P3)와 상기 제 4 피모스 트랜지스터(P4)는 턴-온(turn-on) 되어, 상기 외부 공급 전원(VDD)이 상기 제 2 공통 노드(nodeB)에 공급되므로 상기 제 2 공통 노드(nodeB)에서 하이 레벨의 상기 데이터 출력 신호(DATA_OUT)가 출력된다.
즉, 상기 신호 입력부(130)에 의해 상기 데이터 출력 신호(DATA_OUT)가 출력 되거나, 상기 전류 미러부(150)에 의해 상기 데이터 출력 신호(DATA_OUT)가 출력되게 된다.
도 2는 도 1에 도시된 차동 증폭 회로의 동작을 나타내는 타이밍도이다.
일반적인 반도체 메모리 장치의 차동 증폭 회로는 데이터 입력 신호(DATA_IN)가 입력되고 소정의 시간 후에 데이터 출력 신호(DATA_OUT)가 출력되도록 구성되지만, 상기 제 3 엔모스 트랜지스터(N3)의 공정, 전압, 온도에 따른 환경에 의해, 도 2에 도시된 바와 같이, 상기 데이터 출력 신호(DATA_OUT)의 출력 시간이 정상적인 출력 시간의 tSKEW1 만큼의 스큐(skew)가 발생하게 된다. 시스템이 상기 스큐 시간(tSKEW1)을 보상할 여유를 가지지 않을 경우 시스템 내부 동작에 문제가 발생하게 된다.
예를 들어, 상기 제 3 엔모스 트랜지스터(N3)의 채널 랭쓰(channel length)가 정상 타겟보다 작은 경우에 상기 제 3 엔모스 트랜지스터(N3)를 통해 더 많은 전류가 흐르게 되고, 상기 제 3 엔모스 트랜지스터(N3)의 채널 랭쓰(channel length)가 정상 타겟보다 큰 경우에 상기 제 3 엔모스 트랜지스터(N3)를 통해 적은 전류가 흐르게 되므로, 상기 데이터 출력 신호(DATA_OUT)가 상기 데이터 입력 신호(DATA_IN)와 같은 외부에서 입력되는 신호의 영향을 많이 받게 되어, 도 2에 도시된 바와 같이 스큐(skew)가 발생하게 되는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 엔모스 트랜지스터를 이용하여 기준 전압과 데이터 입력 신호를 입력 받는 제 1 차동 증폭 수단 에 피모스 트랜지스터를 이용하여 상기 기준 전압과 상기 데이터 입력 신호를 입력 받는 제 2 차동 증폭 수단을 추가하여, 서로 상호 보완하게 함으로써 스큐(skew)를 줄일 수 있는 반도체 메모리 장치의 차동 증폭 회로를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 차동 증폭 회로는, 기준 전압과 데이터 입력 신호를 비교하여 제 1 데이터 출력 신호를 공통 노드에 출력하는 제 1 차동 증폭 수단; 및 상기 기준 전압과 상기 데이터 입력 신호를 비교하여 제 2 데이터 출력 신호를 상기 공통 노드에 출력하는 제 2 차동 증폭 수단;을 포함한다.
바람직하게는 상기 구동 신호에 응답하여 상기 제 1 차동 증폭 수단 및 상기 제 2 차동 증폭 수단이 동시에 활성화 되고, 같은 타이밍에 상기 제 1 차동 증폭 수단 및 상기 제 2 차동 증폭 수단에서 출력된 신호가 상기 공통 노드에 출력되어 상기 공통 노드에서 상기 데이터 출력 신호로 출력된다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치의 차동 증폭 회로를 나타내는 블록도이다.
본 발명에 따른 반도체 메모리 장치의 차동 증폭 회로는 구동 신호(AMP_EN)에 응답하여 활성화 되고, 기준 전압(VREF)과 데이터 입력 신호(DATA_IN)를 비교하 여 제 1 데이터 출력 신호(DATA1_OUT)를 공통 노드에 출력하는 제 1 차동 증폭부(200) 및 상기 구동 신호(AMP_EN)에 응답하여 활성화 되고, 상기 기준 전압(VREF)과 상기 데이터 입력 신호(DATA_IN)를 비교하여 제 2 데이터 출력 신호(DATA2_OUT)를 상기 공통 노드에 출력하는 제 2 차동 증폭부(300)로 구성된다.
도 4는 도 3에 도시된 차동 증폭 회로를 나타내는 회로도이다.
상기 제 1 차동 증폭부(200)는 상기 구동 신호(AMP_EN)를 입력으로 하여 상기 제 1 차동 증폭부(200)의 활성화를 결정하는 제 1 스위칭부(210), 상기 기준 전압(VREF) 및 상기 데이터 입력 신호(DATA_IN)를 입력 받는 제 1 신호 입력부(230) 및 외부 공급 전원(VDD)에 연결되어, 상기 제 1 신호 입력부(230)에 전류를 공급하는 제 1 전류 미러부(250)로 구성된다.
상기 제 2 차동 증폭부(300)는 상기 구동 신호(AMP_EN)를 입력으로 하여 상기 제 2 차동 증폭부(300)의 활성화를 결정하는 제 2 스위칭부(310), 상기 기준 전압(VREF) 및 상기 데이터 입력 신호(DATA_IN)를 입력 받는 제 2 신호 입력부(330) 및 접지 전원(VSS)에 연결되어, 상기 제 2 신호 입력부(330)에 전류를 공급하는 제 2 전류 미러부(350)로 구성된다.
상기 제 1 스위칭부(210) 및 상기 제 2 스위칭부(310)는 같은 타이밍에 인에이블 된다.
상기 제 1 스위칭부(210)는 상기 구동 신호(AMP_EN)를 게이트 단에서 입력 받고 소스 단이 상기 접지 전원(VSS)과 연결되는 제 1 엔모스(NMOS) 트랜지스터(N41), 상기 구동 신호(AMP_EN)를 게이트 단에 입력 받고 소스 단이 상기 외부 공급 전원(VDD)과 연결되며 드레인 단이 제 1 공통 노드(node4A)에 연결되는 제 1 피모스(PMOS) 트랜지스터(P41) 및 상기 구동 신호(AMP_EN)를 게이트 단에서 입력 받고 소스 단이 상기 외부 공급 전원(VDD)과 연결되며 드레인 단이 제 2 공통 노드(node4B)에 연결되는 제 2 피모스 트랜지스터(P42)로 구성된다.
상기 제 1 신호 입력부(230)는 상기 기준 전압(VREF)을 게이트 단에서 입력 받고 소스 단이 상기 제 1 엔모스 트랜지스터(N41)의 드레인 단과 연결되며 드레인 단이 상기 제 1 공통 노드(node4A)에 연결되는 제 2 엔모스 트랜지스터(N42) 및 상기 데이터 입력 신호(DATA_IN)를 게이트 단에서 입력 받고 소스 단이 상기 제 2 엔모스 트랜지스터(N42)의 소스 단과 연결되며 드레인 단이 상기 제 2 공통 노드(node4B)에 연결되는 제 3 엔모스 트랜지스터(N43)로 구성된다.
상기 제 1 전류 미러부(250)는 소스 단이 상기 외부 공급 전원(VDD)에 연결되며 드레인 단 및 게이트 단이 상기 제 1 공통 노드(node4A)에 공통 연결되는 제 3 피모스 트랜지스터(P43) 및 소스 단이 상기 외부 공급 전원(VDD)에 연결되고 드레인 단이 상기 제 2 공통 노드(node4B)에 연결되며 게이트 단이 상기 제 3 피모스 트랜지스터(P43)의 게이트 단과 연결되는 제 4 피모스 트랜지스터(P44)로 구성된다.
상기 제 2 스위칭부(310)는 상기 구동 신호(AMP_EN)를 반전시키는 반전 수단(IV1) 및 상기 반전 수단(IV1)에서 출력된 신호(AMP_ENb)를 게이트 단에서 입력 받고 소스 단이 상기 외부 공급 전원(VDD)과 연결되는 제 5 피모스 트랜지스터(P45)로 구성된다.
상기 제 2 신호 입력부(330)는 상기 기준 전압(VREF)을 게이트 단에서 입력 받고 소스 단이 상기 제 5 피모스 트랜지스터(P45)의 드레인 단과 연결되며 드레인 단이 제 3 공통 노드(node4C)에 연결되는 제 6 피모스 트랜지스터(P46) 및 상기 데이터 입력 신호(DATA_IN)를 게이트 단에서 입력 받고 소스 단이 상기 제 6 피모스 트랜지스터(P46)의 소스 단과 연결되며 드레인 단이 제 4 공통 노드(node4D)에 연결되는 제 7 피모스 트랜지스터(P47)로 구성된다.
상기 제 2 전류 미러부(350)는 소스 단이 상기 접지 전원(VSS)과 연결되며 드레인 단 및 게이트 단이 상기 제 3 공통 노드(node4C)에 연결되는 제 4 엔모스 트랜지스터(N44) 및 소스 단이 상기 접지 전원(VSS)과 연결되고 드레인 단이 상기 제 4 공통 노드(node4D)에 연결되며 게이트 단이 상기 제 4 엔모스 트랜지스터(N44)의 게이트 단과 연결되는 제 5 엔모스 트랜지스터(N45)로 구성된다.
도 4에 도시된 바와 같이, 상기 제 1 신호 입력부(230)에 구비되는 제 1 모스 트랜지스터(N42,N43) 및 상기 제 1 전류 미러부(250)에 구비되는 제 2 모스 트랜지스터(P43,P44)는 서로 다른 타입의 모스 트랜지스터이며, 상기 제 2 신호 입력부(330)에 구비되는 제 3 모스 트랜지스터(P46,P47) 및 상기 제 2 전류 미러부(350)에 구비되는 제 4 모스 트랜지스터(N44,N45)는 서로 다른 타입의 모스 트랜지스터이다.
또한, 상기 제 1 신호 입력부(230)에 구비되는 상기 제 1 모스 트랜지스터(N42,N43) 및 상기 제 2 신호 입력부(330)에 구비되는 상기 제 3 모스 트랜지스터(P46,P47)는 서로 다른 타입의 모스 트랜지스터이며, 상기 제 1 전류 미러 부(250)에 구비되는 상기 제 2 모스 트랜지스터(P43,P44) 및 상기 제 2 전류 미러부(350)에 구비되는 상기 제 4 모스 트랜지스터(N44,N45)는 서로 다른 타입의 모스 트랜지스터이다.
즉, 본 발명에 따른 반도체 메모리의 차동 증폭 회로는 상기 제 1 신호 입력부(230) 및 상기 제 2 신호 입력부(330)가 서로 다른 타입의 모스 트랜지스터로 상기 데이터 입력 신호(DATA_IN)를 입력 받게 되고, 상기 제 1 전류 미러부(250) 및 상기 제 2 전류 미러부(350)도 서로 다른 타입의 모스 트랜지스터를 구비하여 대칭되게 구성함으로써, 상기 제 1 데이터 출력 신호(DATA1_OUT) 및 상기 제 2 데이터 출력 신호(DATA2_OUT)가 서로 보상하게 하여 상기 데이터 출력 신호(DATA_OUT)를 출력하게 된다.
이하, 도 4에 도시된 차동 증폭 회로의 동작을 설명하면 다음과 같다.
상기 구동 신호(AMP_EN)가 활성화 되면 상기 제 1 차동 증폭부(200)와 상기 제 2 차동 증폭부(300)가 구동된다.
상기 데이터 입력 신호(DATA_IN)가 상기 기준 전압(VREF) 보다 높은 레벨일 때, 즉 상기 데이터 입력 신호(DATA_IN)가 하이 레벨일 경우, 상기 제 1 차동 증폭부(200)에서 상기 제 3 엔모스 트랜지스터(N43)를 통해 흐르는 전류가 상기 제 2 엔모스 트랜지스터(N42)를 통해 흐르는 전류보다 많기 때문에, 상기 제 2 공통 노드(node4B)는 로우 레벨이 되어 상기 제 2 공통 노드(node4B)에서 로우 레벨의 상기 제 1 데이터 출력 신호(DATA1_OUT)가 출력된다.
상기 제 2 차동 증폭부(300)는 상기 제 6 피모스 트랜지스터(P46)를 통해 흐 르는 전류가 상기 제 7 피모스 트랜지스터(P47)를 통해 흐르는 전류보다 많기 때문에 상기 외부 공급 전원(VDD)에 의해 상기 제 3 공통 노드(node4C)의 레벨이 높아지고, 상기 제 4 엔모스 트랜지스터(N44)와 상기 제 5 엔모스 트랜지스터(N45)가 턴-온(turn-on) 되어 상기 제 4 공통 노드(node4D)의 레벨은 낮아지게 된다. 즉 상기 제 4 공통 노드(node4D)에서 로우 레벨의 상기 제 2 데이터 출력 신호(DATA2_OUT)가 출력된다.
상기 제 1 데이터 출력 신호(DATA1_OUT)와 상기 제 2 데이터 출력 신호(DATA2_OUT)가 제 5 공통 노드(node4E)에 동시에 출력되어, 상기 제 5 공통 노드(node4E)에서 상호 보완된 로우 레벨의 데이터 출력 신호(DATA_OUT)가 출력된다.
상기 설명에서, 상기 제 1 데이터 출력 신호(DATA1_OUT)의 레벨이 상기 제 1 신호 입력부(230)에 구비되는 상기 제 3 엔모스 트랜지스터(N43)에 의해 형성되므로, 상기 제 1 데이터 출력 신호(DATA1_OUT)는 게이트 단에 상기 데이터 입력 신호(DATA_IN)를 입력 받아 직접 턴-온(turn-on) 및 턴-오프(turn-off) 되는 상기 제 3 엔모스 트랜지스터(N43)의 공정 변동에 따라 큰 스큐 시간이 발생하게 된다.
한편, 상기 제 2 데이터 출력 신호(DATA2_OUT)의 레벨이 상기 제 2 전류 미러부(350)에 구비되는 제 5 엔모스 트랜지스터(N45)에 의해 형성되므로, 상기 제 2 데이터 출력 신호(DATA2_OUT)는 상기 데이터 입력 신호(DATA_IN)에 의해 직접적으로 출력되지 않고, 일정한 전류를 공급하는 상기 제 2 전류 미러부(350)에 의해 간접적으로 출력되어 상기 제 1 데이터 출력 신호(DATA1_OUT)를 보상할 수 있다.
상기 제 2 데이터 출력 신호(DATA2_OUT)가 상기 제 1 데이터 출력 신 호(DATA1_OUT)를 보상함으로써 상기 데이터 출력 신호(DATA_OUT)의 스큐(skew) 시간이 줄어 들게 된다.
또한, 상기 데이터 입력 신호(DATA_IN)가 상기 기준 전압(VREF) 보다 낮은 레벨일 때, 즉 상기 데이터 입력 신호(DATA_IN)가 로우 레벨일 경우, 상기 제 1 차동 증폭부(200)에서 상기 제 2 엔모스 트랜지스터(N42)를 통해 흐르는 전류가 상기 제 3 엔모스 트랜지스터(N42)를 통해 흐르는 전류 보다 많기 때문에 상기 제 1 공통 노드(node4A)의 레벨은 낮아져서 상기 제 3 피모스 트랜지스터(P43)와 상기 제 4 피모스 트랜지스터(P44)를 턴-온(turn-on) 시키므로 상기 외부 공급 전원(VDD)에 의해 상기 제 2 공통 노드(node4B)는 하이 레벨이 된다. 즉 상기 제 2 공통 노드(node4B)에서 하이 레벨의 상기 제 1 데이터 출력 신호(DATA1_OUT)가 출력된다.
상기 제 2 차동 증폭부(300)는 상기 제 7 피모스 트랜지스터(P47)를 통해 흐르는 전류가 상기 제 6 피모스 트랜지스터(P46)를 통해 흐르는 전류보다 많기 때문에 상기 외부 공급 전원(VDD)에 의해 상기 제 4 공통 노드(node4D)는 하이 레벨이 되어 상기 제 4 공통 노드(node4D)에서 하이 레벨의 상기 제 2 데이터 출력 신호(DATA2_OUT)가 출력된다.
상기 제 1 데이터 출력 신호(DATA1_OUT)와 상기 제 2 데이터 출력 신호(DATA2_OUT)가 상기 제 5 공통 노드(node4E)에 동시에 출력되어, 상기 제 5 공통 노드(node4E)에서 상호 보완된 하이 레벨의 데이터 출력 신호(DATA_OUT)가 출력된다.
상기 설명에서, 상기 제 2 데이터 출력 신호(DATA2_OUT)의 레벨이 상기 제 2 신호 입력부(330)에 구비되는 상기 제 7 피모스 트랜지스터(P47)에 의해 형성되므로, 상기 제 2 데이터 출력 신호(DATA2_OUT)는 게이트 단에 상기 데이터 입력 신호(DATA_IN)를 입력 받아 직접 턴-온(turn-on) 및 턴-오프(turn-off) 되는 상기 제 7 피모스 트랜지스터(P47)의 공정 변동에 따라 큰 스큐(skew) 시간이 발생하게 된다.
한편, 상기 제 1 데이터 출력 신호(DATA1_OUT)의 레벨이 상기 제 1 전류 미러부(250)에 구비되는 제 4 피모스 트랜지스터(P44)에 의해 형성되므로, 상기 제 1 데이터 출력 신호(DATA1_OUT)는 상기 데이터 입력 신호(DATA_IN)에 의해 직접적으로 출력되지 않고, 일정한 전류를 공급하는 상기 제 1 전류 미러부(250)에 의해 간접적으로 출력되어 상기 제 2 데이터 출력 신호(DATA2_OUT)를 보상할 수 있다.
상기 제 1 데이터 출력 신호(DATA1_OUT)가 상기 제 2 데이터 출력 신호(DATA2_OUT)를 보상함으로써 상기 데이터 출력 신호(DATA_OUT)의 스큐(skew) 시간이 줄어 들게 된다.
상기 설명한 바와 같이, 상기 데이터 입력 신호(DATA_IN)에 어떤 값이 입력 되더라도 상기 데이터 입력 신호(DATA_IN)에 의해 직접 턴-온(turn-on) 되는 모스(MOS) 트랜지스터에 의한 출력 신호와 간접 턴-온(turn-on) 되는 모스(MOS) 트랜지스터에 의한 출력 신호가 상호 보상을 해줌으로써 스큐(skew) 시간을 줄일 수 있다.
예를 들면, 상기 제 3 엔모스 트랜지스터(N43)의 채널 랭쓰(channel length)가 정상적일 때보다 길거나 짧은 경우에도, 상기 제 1 차동 증폭부(200)에서 출력 되는 제 1 데이터 출력 신호(DATA1_OUT) 및 상기 제 2 차동 증폭부(300)에서 출력되는 제 2 데이터 출력 신호(DATA2_OUT)가 상호 보상을 해줌으로써 스큐(skew)를 줄일 수 있게 된다.
도 5는 도 4에 도시된 차동 증폭 회로의 동작을 나타내는 타이밍도이다.
도 5에 도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치의 차동 증폭 회로에서 출력되는 데이터 출력 신호(DATA_OUT)의 스큐 시간(tSKEW2)이 종래의 차동 증폭 회로에서 출력되는 상기 데이터 출력 신호(DATA_OUT)의 스큐 시간(tSKEW1)보다 작은 간격을 가지는 것을 확인할 수 있다.
본 발명에 따른 반도체 메모리 장치의 차동 증폭 회로는 반도체 메모리 소자의 공정, 전압 및 온도 변동에 따른 차동 증폭 회로의 스큐를 줄여 시스템의 내부 동작의 안정성을 향상 시킬 수 있는 효과를 수반한다.

Claims (24)

  1. 기준 전압과 데이터 입력 신호를 비교하여 제 1 데이터 출력 신호를 공통 노드에 출력하는 제 1 차동 증폭 수단; 및
    상기 기준 전압과 상기 데이터 입력 신호를 비교하여 제 2 데이터 출력 신호를 상기 공통 노드에 출력하는 제 2 차동 증폭 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  2. 제 1 항에 있어서,
    상기 제 1 차동 증폭 수단은,
    상기 기준 전압 및 상기 데이터 입력 신호를 입력 받는 제 1 신호 입력부 및 외부 공급 전원에 연결되어, 상기 제 1 신호 입력부에 전류를 공급하는 제 1 전류 미러부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  3. 제 2 항에 있어서,
    상기 제 1 차동 증폭 수단은,
    구동 신호에 응답하여 상기 제 1 차동 증폭 수단의 활성화를 결정하는 제 1 스위칭부를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  4. 제 2 항에 있어서,
    상기 제 2 차동 증폭 수단은,
    상기 기준 전압 및 상기 데이터 입력 신호를 입력 받는 제 2 신호 입력부 및 접지 전원에 연결되어, 상기 제 2 신호 입력부에 전류를 공급하는 제 2 전류 미러부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  5. 제 4 항에 있어서,
    상기 제 2 차동 증폭 수단은,
    구동 신호에 응답하여 상기 제 2 차동 증폭 수단의 활성화를 결정하는 제 2 스위칭부를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  6. 제 4 항에 있어서,
    상기 제 1 데이터 출력 신호의 레벨이 상기 제 1 신호 입력부를 통해 형성 될 때, 상기 제 2 데이터 출력 신호의 레벨이 상기 제 2 전류 미러부를 통해 형성되는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  7. 제 4 항에 있어서,
    상기 제 1 데이터 출력 신호의 레벨이 상기 제 1 전류 미러부를 통해 형성 될 때, 상기 제 2 데이터 출력 신호의 레벨이 상기 제 2 신호 입력부를 통해 형성 되는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제 1 데이터 출력 신호 및 상기 제 2 데이터 출력 신호를 동일 타이밍에 상기 공통 노드에 출력시켜, 상기 공통 노드에서 데이터 출력 신호를 출력 하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  9. 제 2 항에 있어서,
    상기 제 1 신호 입력부는,
    상기 기준 전압을 게이트 단에 입력 받고 소스 단이 접지 전원과 연결되며 드레인 단이 제 1 공통 노드에 연결되는 제 1 엔모스 트랜지스터 및 상기 데이터 입력 신호를 게이트 단에서 입력 받고 소스 단이 상기 제 1 엔모스 트랜지스터의 소스 단과 연결되며 드레인 단이 제 2 공통 노드에 연결되는 제 2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  10. 제 9 항에 있어서,
    상기 제 1 전류 미러부는,
    소스 단이 상기 외부 공급 전원과 연결되며 드레인 단 및 게이트 단이 상기 제 1 공통 노드에 연결되는 제 1 피모스 트랜지스터 및 소스 단이 상기 외부 공급 전원과 연결되고 드레인 단이 상기 제 2 공통 노드에 연결되며 게이트 단이 상기 제 1 피모스 트랜지스터의 게이트 단과 연결되는 제 2 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  11. 제 10 항에 있어서,
    상기 제 2 공통 노드에서 상기 제 1 데이터 출력 신호를 상기 공통 노드로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  12. 제 4 항에 있어서,
    상기 제 2 신호 입력부는,
    상기 기준 전압을 게이트 단에서 입력 받고 소스 단이 상기 외부 공급 전원과 연결되며 드레인 단이 제 1 공통 노드에 연결되는 제 1 피모스 트랜지스터 및 상기 데이터 입력 신호를 게이트 단에서 입력 받고 소스 단이 상기 제 1 피모스 트랜지스터의 소스 단과 연결되며 드레인 단이 제 2 공통 노드에 연결되는 제 2 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  13. 제 12 항에 있어서,
    상기 제 2 전류 미러부는,
    소스 단이 상기 접지 전원과 연결되며 드레인 단 및 게이트 단이 상기 제 1 공통 노드에 연결되는 제 1 엔모스 트랜지스터 및 소스 단이 상기 접지 전원과 연 결되고 드레인 단이 상기 제 2 공통 노드에 연결되며 게이트 단이 상기 제 1 엔모스 트랜지스터의 게이트 단과 연결되는 제 2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  14. 제 13 항에 있어서,
    상기 제 2 공통 노드에서 상기 제 2 데이터 출력 신호를 상기 공통 노드로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  15. 제 11 항 또는 제 14 항에 있어서,
    상기 공통 노드에서 데이터 출력 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  16. 제 3 항에 있어서,
    상기 제 1 스위칭부는,
    상기 구동 신호를 게이트 단에서 입력 받고 소스 단이 접지 전원과 연결되는 엔모스 트랜지스터, 상기 구동 신호를 게이트 단에서 입력 받고 소스 단이 상기 외부 공급 전원과 연결되는 제 1 피모스 트랜지스터 및 상기 구동 신호를 게이트 단에서 입력 받고 소스 단이 상기 외부 공급 전원과 연결되는 제 2 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  17. 제 5 항에 있어서,
    상기 제 2 스위칭부는,
    상기 구동 신호를 반전시키는 반전 수단 및 상기 반전 수단에서 출력된 신호를 게이트 단에서 입력 받고 소스 단이 상기 외부 공급 전원과 연결되는 피모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  18. 제 8 항에 있어서,
    상기 제 1 신호 입력부는 복수개의 제 1 모스 트랜지스터를 구비하고, 상기 제 2 신호 입력부는 복수개의 제 2 모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  19. 제 18 항에 있어서,
    상기 제 1 모스 트랜지스터 및 상기 제 2 모스 트랜지스터는 서로 다른 타입의 모스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  20. 제 19 항에 있어서,
    상기 제 1 전류 미러부는 복수개의 제 3 모스 트랜지스터를 구비하고, 상기 제 2 전류 미러부는 복수개의 제 4 모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  21. 제 20 항에 있어서,
    상기 제 3 모스 트랜지스터 및 상기 제 4 모스 트랜지스터는 서로 다른 타입의 모스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  22. 제 21 항에 있어서,
    상기 제 1 모스 트랜지스터 및 상기 제 4 모스 트랜지스터는 같은 타입의 모스 트랜지스터이고, 상기 제 2 모스 트랜지스터 및 상기 제 3 모스 트랜지스터는 같은 타입의 모스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  23. 제 22 항에 있어서,
    상기 제 1 모스 트랜지스터 및 상기 제 4 모스 트랜지스터는 엔모스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
  24. 제 23 항에 있어서,
    상기 제 2 모스 트랜지스터 및 상기 제 3 모스 트랜지스터는 피모스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 차동 증폭 회로.
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KR20190130833A (ko) * 2018-05-15 2019-11-25 에스케이하이닉스 주식회사 증폭기, 이를 이용하는 수신 회로, 반도체 장치 및 시스템

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