KR20000001716A - 파워 온 리셋 회로 - Google Patents

Abstract

여기에 개시된 파워 온 리셋 회로는 기준 전압을 발생하는 기준 전압 발생 회로, 외부로부터 인가되는 전원 전압의 레벨을 검출하여 검출 신호를 발생하는 전원 전압 검출 회로, 상기 검출 신호와 기준 전압의 레벨을 비교하여 리셋 신호를 발생하기 위한 리셋 회로를 포함한다.

Description

파워 온 리셋 회로(A POWER ON RESET CIRCUIT)

본 발명은 일반적인 파워 온 리셋 회로(power on reset circuit)에 관한 것으로서, 더 구체적으로는 파워 업 초기에 로우 활성화 상태에서 정해진 전압레벨을 초과할 때까지 리셋 신호를 유지하는 회로와, 정해진 전압레벨을 초과한 후 자동으로 턴오프되는 회로를 포함하는 보다 개선된 파워 온 리셋 회로에 관한 것이다.

플립플롭(flip flop), 래치(latch), 카운터(counter), 그리고 메모리 상태 레지스터(memory state resister)등을 포함하는 집적 디지탈 회로들(digital intergrated circuit)은 두 개 또는 그 이상의 안정된 상태를 갖는 출력들을 구비한다. 이들은 정상적인 경우 전원이 처음 인가될 때 초기화되는 것이 바람직하다. 잘알려진 바와 같이 일반적으로 초기화 과정은 파워 인가되는 잠시 동안의 리셋 신호에 의해 이루어지져 집적 디지탈 회로의 구성들의 출력들을 초기화시킨다. 그러므로 본래 초기화는 집적 디지탈 회로의 구성인 다양한 논리 요소들의 동작 상태를 보장하며, 또한 간단한 테스트 과정을 실행할 수 있다. 일반적으로 리셋 신호는 다양한 구성 요소들의 초기화가 요구되는 짧은 시간안에 초기화시키고, 일정한 파워 소모(power consumption)를 유지하기 위하여 리셋 신호의 보존후에 턴오Q프되는 파워 온 리셋 회로를 구비하는 것이 바람직한다. 또 면적을 줄이기 위해 논리 및 메모리 회로들을 갖는 집적 회로 칩과 동일한 모놀리딕 반도체 집적 회로 칩의 한 부분으로 파워 온 리셋 회로를 포함해야 한다.

도 1은 파워 온 리셋 회로를 포함하는 모놀리딕 반도체 집적 회로칩의 구성을 보여주는 블록도이다.

파워 온 리셋 회로는 제 1 출력 단자 12를 통해 리셋 신호 VCCOK를 제공하며, 이는 14라인을 거쳐 상태 레지스터(state register)(SR1, SR2,‥‥, SRn)를 포함하는 논리 및 메모리 회로들에 연결된다. 논리 및 메모리 회로 소자는 동일한 모놀리딕 반도체 집적 회로칩의 한 부분으로 형성된다. 리셋 신호 VCCOK는 논리 신호이며, 상기 신호가 논리 0일 때 상태 레지스터들의 입력(SR1, SR2,‥‥, SRn)을 초기화시키며, 상기 신호 VCCOK가 논리 1일 때, 상태 레지스터들을 비활성화(inactive)시키거나 턴오프(turn off)시킨다. 각 상태 레지스터의 실제 출력들(Q1∼Qn)은 51a∼51n 라인들을 통해 노어 게이트(NR1)의 입력단과 연결된다. 상기 논리 게이트(NR1)의 출력은 52라인을 통해 인버터 게이트(I1)에 연결되고, 그것의 출력은 파워 온 리셋 회로의 제 1 입력단인 20에 연결되는 상태 모니터 신호 SMON을 18라인을 통해 공급한다. 파워 온 리셋 회로는 제 2 출력단인 22로 논리 컨트롤 신호 VON을 공급하며, 상기 논리 컨트롤 신호(VON)는 기준 전압 발생 회로의 입력단 24으로 23라인을 통해 공급된다. 기준 전압 발생 회로(30)는 동일한 모놀리딕 반도체 집적 회로 칩내에 형성된다. 기준 전압 발생 회로(30)는 제 1 출력단 26으로 안정된 기준 전압을 출력하고, 이는 33라인을 통해 파워 온 리셋 회로의 제 2 입력단인 34로 전달된다. 또한 기준 전압 발생 회로(30)는 제 2 출력단자 26으로 스타트 업 신호(start up signal) VCCDC를 공급하며, 이는 27 라인으로 통해 파워 온 리셋 회로의 제 3 입력단 28으로 전달된다.

본 발명의 신규성을 갖는 파워 온 리셋 회로는 단지 상태 레지스터들의 출력들 중 하나가 하이레벨로 천이되면, 파워 업 동안에 활성화된다. 이와 반대로 상태 레지스터들의 출력들의 모두 로우 레벨로 천이되면, 파워 온 리셋 회로는 논리 컨트롤 신호가 로우레벨로 천이되므로 활성화되지 않는다. 상태 레지스터들이 비 리셋(non reset) 상태에서 파워 업될 때, 리셋 신호 VCCOK는 전원전압이 미리 결정된 레벨까지 도달할 때까지 상태 레지스터들이 입력단 리셋으로 계속적으로 인가되며, 그에 따라 논리 및 메모리 회로의 정상적인 동작을 가능하도록 한다. 그후에 파워 온 리셋 회로는 전원 전압의 레벨이 감소됨에 따라 스스로 셧오프(shut_ off)된다.

도 1을 참조하면, 전원전압이 공급되는 초기에 상태 레지스터들의 출력들 중 적어도 하나가 H가 될 때 모니터 신호는 H로 출력된다. 이는 논리 제어 신호를 H가 되도록 하여 파워 온 리셋 회로를 턴온시킨다. 그리고 스타트 업 신호(VCCDC)가 2v가 될 때 기준 전압은 1.25V까지 상승하게 되며, 리셋 신호가 0.75V정도가 되면 리셋 신호의 전압레벨은 낮아진다. 그러므로 상태 레지스터들이 모두 리셋 될 때, 그들의 출력은 로우레벨이 된다.

그러나, 상기 리셋 신호(VCCOK)는 스타트 업 신호(VCCDC)가 기준 전압을 초과할 때까지 로우레벨을 유지하게 된다. 전원전압이 정해진 레벨이하일 때, 리셋 신호(VCCOK)는 로우레벨을 유지하여 상태 레지스터는 리셋시킬 것이다. 리셋 신호(VCCOK)가 로우가 됨에 따라 논리 컨트롤 신호(VON)는 하이가 되어 활성화 모드에서 리셋 신호(VCCOK)는 자동적으로 잠금 상태(lock)가 된다. 그 후 전 원전압이 상승하게 되면 리셋 신호(VCCOK)는 하이가 되고, 또한 리셋 신호(VCCOK)가 하이레벨로 요구될 때, 로직 컨트롤 신호(VON)는 로우레벨이 된다. 그러므로 자동적으로 파워 온 리셋 회로(10)는 턴오프되어 파워 소모는 그대로 유지된다. 여기서, 로우 레벨의 상기 논리 컨트롤 신호(VON)로 인해 기준 전압 발생 회로(30) 또한 턴오프되지만 클램프 트랜지스터는 턴온되어 전원전압레벨의 리셋 신호(VCCOK)를 발생한다.

상기와 같은 구성을 갖는 파워 리셋 회로를 포함하는 모놀리딕 반도체 집적 회로에서 미리 결정된 레벨을 넘어서는 전원 전압이 인가되면, 상태 레지스터들은 모두 리셋됨에 따라 그들의 출력들을 조합하여 이를 파워 온 리셋 회로로 피드백하여 파워 온 리셋 회로가 턴오프된다. 그러나 상술한 바와 같이 n개의 상태 레지스터들이 모두 리셋 되어야만 지정된 전원 전압 레벨 초과시 파워 온 리셋 회로를 턴오프 시킬 수 있으므로, 상태 레지스터의 개수가 증가하면 할수록 이들의 출력들은 조합하기 위한 논리 게이트들이 필요하게된다. 그러므로 칩면적의 증가를 초래할 뿐만 아니라 많은 논리 게이트들을 구현해야 하는 문제점이 발생하게 된다.

따라서, 본 발명의 목적은 회로 구성을 보다 간단히 구현할 수 있는 파워 온 리셋 회로를 제공하기 위함이다.

도 1은 종래 기술에 따른 파워 온 리셋 회로를 포함하는 모놀리딕 반도체 집적 회로의 블록도:

도 2는 본 발명의 실시예에 따른 파워 온 리셋 회로의 구성을 보여주는 회로도이다.

*도면의 주요부분에 대한 부호 설명

10 : 차동 증폭 회로 30 : 기준 전압 발생 회로

50 : 전원 전압 검출 회로 70 : 지연 회로

(구성)

상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 파워 온 리셋 회로는 전원 전압을 받아들이기 위한 전원 단자와; 상기 전원 단자로부터 전원 전압을 인가받고, 상기 리셋 신호에 응답하여 기준 전압을 발생하기 위한 기준 전압 발생 수단과; 상기 전원 단자로부터 전원 전압을 인가받고, 리셋 신호에 응답하여 전원 전압의 레벨을 검출하기 위한 전원 전압 검출 수단과; 상기 리셋 신호에 응답하여 상기 검출 신호와 기준 전압의 레벨을 비교하여 리셋 신호를 발생하기 위한 리셋 수단과; 상기 리셋 신호를 지연시켜 상기 기준 전압 발생 수단, 전원 전압 검출 수단, 리셋 수단을 제어하기 위한 지연 수단을 포함한다.

바람직한 실시예에 있어서, 상기 리셋 수단은 상기 전원 노드에 연결되어 제 1 입력단으로 상기 스타트 업 신호를 인가받고, 제 2 입력단으로 상기 기준 전압을 인가받아 상기 리셋 신호를 발생하는 미분 비교기를 포함하고; 상기 모니터 신호와 상기 리셋 신호에 응답하여 하이 상태 초기에 로직 컨트롤 신호를 발생하기위한 컨트롤 로직 수단과; 상기 제 1 미분 비교기의 제 1 입력단에 연결되어 상기 스타트 업 신호를 발생하기 위한 전압 분배 수단과: 상기 모니터 신호가 하이 상태로 요구되는 미분 비교기의 출력은 로우 상태에 도달하고, 상기 스타트 업 신호는 기준 전압을 초과하며, 상기 리셋 신호에 응답하여 알려진 상태로 출력을 셋팅하고, 상기 모니터 신호를 발생하기 위한 로직 수단을 포함한다.

바람직한 실시예에 있어서, 상기 로우 상태의 지연 리셋 신호에 응답하여 기준 전압을 발생하기 위한 기준 전압 발생 수단을 포함한다.

바람직한 실시예에 있어서, 상기 지연 리셋 신호가 하이 상태일 때, 상기 전원 전압 검출 수단과 기준 전압 발생 수단을 자동으로 비활성화시킨다.

바람직한 실시예에 있어서, 상기 기준 전압 발생 수단은 전원 전압이 인가되는 제 1 단자와; 접지 전압이 인가되는 제 2 단자와; 기준 전압이 출력되는 제 3 단자와; 제 1 전압이 전달되는 제 1 노드와; 제 2 전압이 인가되는 제 2 노드와; 제 3 노드와; 상기 제 1 단자와 제 3 단자 사이에 직렬로 접속되는 제 1 저항 및 제 2 저항과; 상기 제 3 단자와 제 2 노드사이에 접속되고, 상기 제 1 노드의 전압 레벨에 따라 상기 기준 전압의 레벨을 제어하는 제 1 전압 레벨 제어 수단;

제 1 노드와 제 3 노드 사이에 접속되고, 상기 제 2 노드의 전압레벨에 따라 상기 제 1 노드의 전압레벨을 제어하는 제 2 전압 레벨 제어 수단을 포함한다.

바람직한 실시예에 있어서, 상기 제 1 전압 레벨 제어 수단은 상기 제 1 노드에 접속되는 게이트와, 제 2 노드와 제 2 단자에 각각 대응되는 드레인과 소오스를 갖는 NMOS 트랜지스터를 포함한다.

바람직한 실시예에 있어서, 상기 제 2 전압 레벨 제어 수단은 상기 제 2 노드에 접속되는 게이트와, 제 1 노드와 제 3 노드에 각각 접속되는 드레인과 소오스를 갖는 NMOS 트랜지스터를 포함한다.

바람직한 실시예에 있어서, 상기 전원 전압 검출 수단은 전원 전압이 인가되는 제 1 단자와; 접지 전압이 인가되는 제 2 단자와; 상기 검출 신호가 출력되는 제 4 노드와; 제 1 단자부터 직렬로 접속되는 제 3 및 제 4 저항과; 상기 지연 리셋 신호가 인가되는 게이트와 사기 제 4 저항의 타단에 접속되는 드레인과 상기 제 2 단자에 접속되는 소오스를 갖는 NMOS 트랜지스터를 포함한다.

바람직한 실시예에 있어서, 상기 지연 수단은 직렬로 접속되는 인버터들과; 일단이 상기 인버터들의 입력단과 출력단 사이에 접속되고 타단이 접지된 커패시터를 포함한다.

바람직한 실시예에 있어서, 상기 리셋 수단은 미분 비교기의 제 1 입력단의 전압레벨이 제 2 입력단의 전압레벨보다 낮은 파워 업 초기에 로우 상태의 리셋 신호를 발생하여 상기 기준 전압 발생 수단 및 전원 전압 검출 수단을 활성화시키고, 상기 미분 비교기의 제 1 입력단의 전압레벨이 제 2 입력단의 전압레벨보다 높은 파워업 초과시에 하이 상태의 리셋 신호를 발생하여 상기 기준 전압 발생 수단 및 전원 전압 검출 수단을 리셋 시킨다.

바람직한 실시예에 있어서, 전원 전압 검출 수단은 미리 결정된 전원전압의 레벨을 넘을 경우, 상기 기준 전압보다 높은 전압레벨을 갖는 검출 신호를 출력한다.

(실시예)

이하 본 발명의 바람직한 실시예에 따른 참조도면 도 2에 의거하여 설명하면 다음과 같다.

도 2는 본 발명의 실시예에 따른 파워 온 리셋 회로의 구성을 보여주는 회로도이다.

도 2를 참조하면, 반도체 장치는 리셋 신호를 발생하는 파워 온 리셋 회로, 기준 전압을 발생하기 위한 기준 전압 발생 회로(130), 전원 전압의 레벨을 검출하기 위한 전원 전압 검출 회로(150), 그리고 리셋 신호(VON)를 지연시키기 위한 지연 회로(170)를 구비하고 있다. 그리고 파워 온 리셋 회로(20)는 제 1 입력단(28)의 기준 전압을 인가받고, 제 2 입력단(34)으로 검출 신호(VCCDC)를 인가받고 이들의 전압레벨을 비교하여 리셋 신호(VON)를 발생하는 미분 비교기를 포함하고 있다. 상기 미분 비교기(100)는 MOS 트랜지스터들(PM1,PM2, NM1, NM2, NM3)로 구성된 차동 증폭기와 클램프 회로(PM3)로 구성된다.

상기 기준 전압 발생 회로는 저항들과 NMOS 트랜지스터들로 구성되며, 이들에 대한 동작은 국내 특허 출원 번호 96-39902에 상세하게 기재되어 있으므로 이하 생략한다. 그리고 전원 전압 검출 회로(50)는 상호 직렬로 연결되는 저항들(R3, R4)과 상기 저항들(R3, R4)에 분배된 전압이 출력될 수 있도록 이를 제어하는 트랜지스터(NM7)가 상기 저항과 접지 사이에 연결된다. 상기 전원 전압 검출 회로(50)는 제 3 저항(R3)과 제 4 저항(R4)의 저항비에 따라 전원 전압이 분배되며, 이중 제 4 저항(R4)의 비만큼 전원전압의 레벨이 강하된 갖는 검출 신호(VCCDC)가 발생된다. 이때 NMOS 트랜지스터(NM7)는 지연된 리셋 신호(VON)에 의해 턴온되어 검출 신호(VCCDC)가 출력되도록 이는 조절한다. 그리고 상기 지연 회로(70)는 입출력이 직렬로 연결되는 인버터들(I2, I3, I4)을 포함하며, 마지막 인버터(I4)의 입력단과 접지사이에 커패시터(C)가 접속되어 있다.

이하 파워 온 리셋 회로의 동작을 도 2를 참조하여 설명하면 다음과 같다.

파워 온 리셋 회로(10)와 지연 회로(70)를 통해 발생되는 리셋 신호(VON)가 로우 레벨인 경우, 기준 전압 발생 회로(30), 전원 전압 검출 회로(50), 파워 온 리셋 회로(10)의 NMOS 트랜지스터(NM3, NM6, NM7)를 턴오프시킴에 따라 모든 회로들(10, 30, 50)을 턴오프시킨다. 이와 반대로 리셋 신호(VON)가 하이레벨이면, 상기 기준 전압 발생 회로(30), 전원 전압 검출 회로(50), 파워 온 리셋 회로(10)를 활성화시킨다. 먼저 외부로부터 전원전압(VCC)을 계속적으로 공급받으면, 기준 전압 발생 회로(130)는 각 저항비에 따라 일정한 전압 레벨을 갖는 기준 전압(VREF)을 발생한다. 이는 미분 비교기(100)의 제 1 입력단으로 입력된다. 그리고 전원 전압 검출 회로는 미리 결정된 전압레벨보다 높은 전원전압이 인가될 경우에 상기 기준 전압(VREF)보다 높은 전압 레벨을 갖는 검출 신호(VCCDC)를 발생하며, 이는 미분 비교기의 제 2 입력단으로 전달된다. 파워 업 초기에 검출 신호(VCCDC)는 상기 기준 전압(VREF)보다 낮은 전압레벨을 갖게 됨에 따라 로우 레벨의 리셋 신호(VON)가 출력되고, 이는 지연 회로(170)를 통해 다시 기준 전압 발생 회로(130)와 전원 전압 검출 회로(150) 및 파워 온 리셋 회로에 인가되므로 파워 업 초기에 리셋 신호(VON)를 유지할 수 있다. 그러나 상기와 같이 전원전압(VCC)이 미리 결정된 레벨을 초과하여 인가되면, 리셋 신호(VON)는 로우레벨에서 하이레벨로 바뀌게 된다. 상기 하이레벨의 리셋 신호(VON)는 지연 회로(170)를 통해 로우 레벨의 리셋 신호(VON)로 바뀌어 파워 온 리셋 회로를 자동으로 턴오프 시킨다. 상기 지연 회로(170)는 전원전압이 레벨이 미리 결정된 레벨을 초과하여 일정 시간이 지날때 까지 리셋 신호(VON)를 비활성화시켜 나머지 회로들이 정상적인 동작을 할 수 있도록 시간을 보장하는 역할을 수행한다.

예를 들어 파워 온후에 전원전압(VCC)이 3V정도의 준비 상태 레벨을 향해 상승할 때, 기준 전압은 약 1.2V의 레벨을 유지하게 된다. 이때 전원 전압 검출 회로의 출력 VCCDC는 VCC*R4/(R3+R4)가 되며, 상기 저항비 R4/(R3+R4)를 0.53으로 조절하면 VCC*0.53=1.2V가 됨에 따라 전원 전압은 2.26V로 결정된다. 그러므로 전원전압이 2.26V를 초과하게 되면 미분 비교기(100)의 출력인 리셋 신호(VON)가 로우 레벨에서 하이레벨로 천이하게 된다. 상기 리셋 신호(VON)는 지연 회로(170)를 통해 10㎲동안 지연된 후 로우 레벨로 천이된 리셋 신호(VON)가 출력된다. 그러므로 상기 로우 레벨의 리셋 신호로 인해 파워 온 리셋 회로(10), 기준 전압 발생 회로(30), 전원 전압 검출 회로(50)를 비활성화시킨다. 이때 미분 비교기(100)의 출력단은 클램프 트랜지스터(PM3)에 의해 하이레벨을 유지하게 된다. 상기와 같이 플립플롭, 래치, 카운터, 레지스터등과 같은 디지탈 회로들은 종래에 그것들의 출력을 체크한 결과를 가지고 파워 온 리셋 신호를 제어하던 것에 비해, 본 발명에서는 지연 회로만으로 파워 온 리셋 회로를 제어하므로 간단하게 회로를 구현할 수 있다.

따라서, 파워 온 리셋 회로의 구성을 보다 간단하게 구현할 수 있다.

Claims (11)

1. 전원 전압이 정해진 레벨 이상으로 인가될 때까지의 파워 업 동안 리셋 신호를 발생하고, 상기 전원 전압이 정해진 레벨을 초과할 때 상기 리셋 신호를 디세이블시키는 파워 온 리셋 회로에 있어서,

   상기 전원 전압을 받아들이기 위한 전원 단자와;

   상기 전원 단자로부터 전원 전압을 인가받고, 상기 리셋 신호에 응답하여 기준 전압을 발생하기 위한 기준 전압 발생 수단과;

   상기 전원 단자로부터 전원 전압을 인가받고, 리셋 신호에 응답하여 전원 전압의 레벨을 검출하기 위한 전원 전압 검출 수단과;

   상기 리셋 신호에 응답하여 상기 검출 신호와 기준 전압의 레벨을 비교하여 리셋 신호를 발생하기 위한 리셋 수단과;

   상기 리셋 신호를 지연시켜 상기 기준 전압 발생 수단, 전원 전압 검출 수단, 리셋 수단을 제어하기 위한 지연 수단을 포함하는 반도체 메모리 장치의 파워 온 리셋 회로.
2. 제 1 항에 있어서,

   상기 리셋 수단은

   상기 전원 노드에 연결되어 제 1 입력단으로 상기 스타트 업 신호를 인가받고, 제 2 입력단으로 상기 기준 전압을 인가받아 상기 리셋 신호를 발생하는 미분 비교기를 포함하고;

   상기 모니터 신호와 상기 리셋 신호에 응답하여 하이 상태 초기에 로직 컨트롤 신호를 발생하기위한 컨트롤 로직 수단과;

   상기 제 1 미분 비교기의 제 1 입력단에 연결되어 상기 스타트 업 신호를 발생하기 위한 전압 분배 수단과:

   상기 모니터 신호가 하이 상태로 요구되는 미분 비교기의 출력은 로우 상태에 도달하고, 상기 스타트 업 신호는 기준 전압을 초과하며,

   상기 리셋 신호에 응답하여 알려진 상태로 출력을 셋팅하고, 상기 모니터 신호를 발생하기 위한 로직 수단을 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
3. 제 1 항에 있어서,

   상기 로우 상태의 지연 리셋 신호에 응답하여 기준 전압을 발생하기 위한 기준 기준 전압 발생 수단을 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
4. 제 3 항에 있어서,

   상기 지연 리셋 신호가 하이 상태일 때, 상기 전원 전압 검출 수단과 기준 전압 발생 수단을 자동으로 비활성화시키는 것을 특징으로 하는 파워 온 리셋 회로.
5. 제 1 항에 있어서,

   상기 기준 전압 발생 수단은

   전원 전압이 인가되는 제 1 단자와;

   접지 전압이 인가되는 제 2 단자와;

   기준 전압이 출력되는 제 3 단자와;

   제 1 전압이 전달되는 제 1 노드와;

   제 2 전압이 인가되는 제 2 노드와;

   제 3 노드와;

   상기 제 1 단자와 제 3 단자 사이에 직렬로 접속되는 제 1 저항 및 제 2 저항과;

   상기 제 3 단자와 제 2 노드사이에 접속되고, 상기 제 1 노드의 전압 레벨에 따라 상기 기준 전압의 레벨을 제어하는 제 1 전압 레벨 제어 수단과;

   제 1 노드와 제 3 노드 사이에 접속되고, 상기 제 2 노드의 전압레벨에 따라 상기 제 1 노드의 전압레벨을 제어하는 제 2 전압 레벨 제어 수단을 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
6. 제 5 항에 있어서,

   상기 제 1 전압 레벨 제어 수단은

   상기 제 1 노드에 접속되는 게이트와, 제 2 노드와 제 2 단자에 각각 대응되는 드레인과 소오스를 갖는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
7. 제 5 항에 있어서,

   상기 제 2 전압 레벨 제어 수단은

   상기 제 2 노드에 접속되는 게이트와, 제 1 노드와 제 3 노드에 각각 접속되는 드레인과 소오스를 갖는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
8. 제 1 항에 있어서,

   상기 전원 전압 검출 수단은

   전원 전압이 인가되는 제 1 단자와;

   접지 전압이 인가되는 제 2 단자와;

   상기 검출 신호가 출력되는 제 4 노드와;

   제 1 단자부터 직렬로 접속되는 제 3 및 제 4 저항과;

   상기 지연 리셋 신호가 인가되는 게이트와 사기 제 4 저항의 타단에 접속되는 드레인과 상기 제 2 단자에 접속되는 소오스를 갖는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 파워 온 리셋 회로.
9. 제 1 항에 있어서,

   상기 지연 수단은

   직렬로 접속되는 인버터들과;

   일단이 상기 인버터들의 입력단과 출력단 사이에 접속되고 타단이 접지된 커패시터를 포함하는 파워 온 리셋 회로.
10. 제 1 항에 있어서,

    상기 리셋 수단은 미분 비교기의 제 1 입력단의 전압레벨이 제 2 입력단의 전압레벨보다 낮은 파워 업 초기에 로우 상태의 리셋 신호를 발생하여 상기 기준 전압 발생 수단 및 전원 전압 검출 수단을 활성화시키고,

    상기 미분 비교기의 제 1 입력단의 전압레벨이 제 2 입력단의 전압레벨보다 높은 파워업 초과시에 하이 상태의 리셋 신호를 발생하여 상기 기준 전압 발생 수단 및 전원 전압 검출 수단을 리셋 시키는 것을 특징으로 하는 파워 온 리셋 회로.
11. 제 10 항에 있어서,

    전원 전압 검출 수단은

    미리 결정된 전원전압의 레벨을 넘을 경우, 상기 기준 전압보다 높은 전압레벨을 갖는 검출 신호를 출력하는 것을 특징으로 하는 파워 온 리셋 회로.