KR20070098487A - 반도체기억장치 및 데이터 송수신시스템 - Google Patents

반도체기억장치 및 데이터 송수신시스템 Download PDF

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KR20070098487A
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다다시 니타
가즈요 니시카와
마사히로 우에미나미
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명의 반도체기억장치는, 데이터 판독 시 사용되는 전원전압을 출력하는 전원회로와, 전원회로의 동작상태가 데이터의 정상적인 판독이 가능한 상태인지 여부를 판정하는 전원회로상태 판정회로를 구비한다. 전원회로상태 판정회로에 의해, 동작상태가 데이터의 정상적인 판독이 가능한 상태가 아닌 것으로 판정된 기간은 판독데이터의 출력이 억제된다.
반도체기억장치, 전원회로상태 판정회로, 어드레스·데이터 유지회로, 명령판정회로

Description

반도체기억장치 및 데이터 송수신시스템{SEMICONDUCTOR MEMORY DEVICE AND DATA TRANSMITTING/RECEIVING SYSTEM}
도 1은 제 1 실시예에 관한 반도체기억장치(100)의 구성을 나타낸 블록도.
도 2는 제 1 실시예에 관한 반도체기억장치(100)의 동작을 나타낸 타이밍도.
도 3은 제 2 실시예에 관한 반도체기억장치(200)의 구성을 나타낸 블록도.
도 4는 제 2 실시예에 관한 반도체기억장치(200)의 동작을 나타낸 타이밍도.
도 5는 제 3 실시예에 관한 반도체기억장치(300)의 구성을 나타낸 블록도.
도 6은 제 3 실시예에 관한 반도체기억장치(300)의 동작을 나타낸 타이밍도.
도 7은 제 4 실시예에 관한 반도체기억장치(400)의 구성을 나타낸 블록도.
도 8은 제 4 실시예에 관한 반도체기억장치(400)의 동작을 나타낸 타이밍도.
[도면의 주요 부분에 대한 부호의 설명]
100, 200, 300, 400 : 반도체기억장치
101, 201, 301, 401 : 인터페이스회로
102 : 메모리배열 103 : 전원회로
104 : 전원회로상태 판정회로
105, 205, 305, 405 : 메모리배열 제어회로
106 : 데이터출력회로
107, 207, 307, 407 : 어드레스·데이터 유지회로
108, 208 : 마이크로컴퓨터 202 : 명령판정회로
203 : 클록계수회로 302 : 어드레스·데이터 제어회로
본 발명은 반도체기억장치에 관하며, 예를 들어 승압회로를 갖는 전원회로에 의해 출력된 전압이 기억데이터의 판독에 이용되는 반도체기억장치에 관한 것이다.
종래 특허문헌(일특개 2003-132691호 공보 도 3)에 나타낸 비휘발성 반도체메모리가 알려져 있다. 이 비휘발성 반도체메모리는, 전원전압 기동 후에 판독용 충전펌프의 승압이 완료됐음을 나타내는 신호와 전원전압 기동부터 일정시간 경과했음을 나타내는 신호의 논리곱인 판독가능신호를 출력한다. 그리고 이 비휘발성 반도체메모리에 접속된 데이터처리장치에 이 판독가능을 나타내는 신호가 입력됨으로써 데이터처리장치의 폭주가 방지된다.
그러나 상기 특허문헌에 나타난 종래의 비휘발성 반도체메모리에는, 판독가능신호를 출력하기 위한 전용 단자(pin)를 형성할 필요가 있어 단자의 수가 많아진다.
본 발명은 상기 문제에 감안하여 반도체기억장치의 단자 수를 줄이는 것을 목적으로 한다.
상기 과제를 해결하기 위해 본 발명 실시예의 제 1 반도체기억장치는, 데이터 판독에 사용되는 전원전압을 출력하는 전원회로와, 상기 전원회로의 동작상태가 데이터의 정상적 판독이 가능한 상태인지 여부를 판정하는 전원회로상태 판정회로를 구비한 반도체기억장치에 있어서, 상기 전원회로상태 판정회로에 의해 상기 동작상태가 데이터의 정상적 판독이 가능한 상태가 아닌 것으로 판정된 기간에는, 판독데이터의 출력이 억제되도록 구성되는 것을 특징으로 한다.
또 본 발명 실시예의 제 2 반도체기억장치는 제 1 반도체기억장치에 있어서, 상기 전원회로는 승압회로를 포함하는 것을 특징으로 한다.
또한 본 발명 실시예의 제 3 반도체기억장치는 제 1 반도체기억장치에 있어서, 상기 전원회로상태 판정회로에 의해 상기 동작상태가 데이터의 정상적 판독이 가능한 상태가 아닌 것으로 판정된 기간에는, 상기 판독데이터 대신 특정 데이터를 출력하도록 구성되는 것을 특징으로 한다.
또 본 발명 실시예의 제 4 반도체기억장치는 제 1 반도체기억장치에 있어서, 판독어드레스의 수신과 판독데이터의 출력을 공통 단자로 실행하도록 구성됨과 더불어, 상기 전원회로상태 판정회로에 의해 상기 동작상태가 데이터의 정상적 판독이 가능한 상태가 아닌 것으로 판정된 기간에는, 상기 단자를 판독어드레스 수신상태로 하도록 구성되는 것을 특징으로 한다.
또한 본 발명 실시예의 제 5 반도체기억장치는 제 1 반도체기억장치에 있어서, 상기 전원회로상태 판정회로는, 상기 전원전압의 레벨에 기초하여 상기 동작상 태가 데이터의 정상적 판독이 가능한 상태인지 여부를 판정하도록 구성되는 것을 특징으로 한다.
또 본 발명 실시예의 제 6 반도체기억장치는 제 5 반도체기억장치에 있어서, 상기 전원회로상태 판정회로는, 상기 전원전압의 레벨이 소정 이상일 경우에, 상기 동작상태가 데이터의 정상적 판독이 가능한 상태인 것으로 판정하고, 상기 전원전압의 레벨이 소정 미만일 경우에, 상기 동작상태가 데이터의 정상적 판독이 가능한 상태가 아닌 것으로 판정하도록 구성되는 것을 특징으로 한다.
제 1 내지 제 6 반도체기억장치에 의해, 전원회로의 동작상태가 데이터의 정상적인 판독이 가능한 상태인지를 나타내는 신호를 출력하기 위한 전용 단자를 반도체기억장치에 배치하지 않고, 오류 판독데이터가 판독되는 것을 방지할 수 있다. 따라서 반도체기억장치의 단자 수를 줄일 수 있다.
또한 본 발명 실시예의 제 7 반도체기억장치는 제 6 반도체기억장치에 있어서 추가로, 상기 전원회로가 기동된 후 상기 전원회로상태 판정회로에 의해 상기 동작상태가 데이터의 정상적 판독이 가능한 상태인 것으로 판정되기 전에 입력되는 어드레스를 유지하는 어드레스유지회로를 구비하며, 상기 전원회로상태 판정회로에 의해, 상기 동작상태가 데이터 판독에 적합한 상태인 것으로 판정되고, 또 판독어드레스의 입력이 완료된 후에, 상기 판독동작이 개시될 때는, 상기 어드레스유지회로에 의해 유지된 어드레스가 데이터 판독에 이용되도록 구성되는 것을 특징으로 한다.
또 본 발명 실시예의 제 8 반도체기억장치는 제 7 반도체기억장치에 있어서, 상기 전원회로는, 반도체기억장치의 외부로부터 입력되는 전원회로 온오프 전환신호에 따라, 기동 및 정지하도록 구성되는 것을 특징으로 한다.
또한 본 발명 실시예의 제 9 반도체기억장치는 제 7 반도체기억장치에 있어서 추가로, 반도체기억장치의 외부로부터, 소정의 어드레스 또는 소정의 데이터가 입력됐는지 여부를 판정하는 명령판정회로를 구비하며, 상기 전원회로는, 상기 소정의 어드레스 또는 소정의 데이터가 입력된 것으로 판정된 경우에 기동 또는 정지하도록 구성되는 것을 특징으로 한다.
또한 본 발명 실시예의 제 10 반도체기억장치는 제 9 반도체기억장치에 있어서 상기 명령판정회로는, 소정 어드레스와 소정 데이터의 조합이 소정 회 입력됐는지 여부를 판정하며, 상기 전원회로는, 상기 조합이 소정 회 입력된 것으로 판정된 경우에 기동 또는 정지하도록 구성되는 것을 특징으로 한다.
또 본 발명 실시예의 제 11 반도체기억장치는 제 10 반도체기억장치에 있어서 순차데이터로서 입력되는 어드레스 및 데이터를, 일정주기의 클록신호에 동기하여 수신하도록 구성되는 것을 특징으로 한다.
또한 본 발명 실시예의 제 12 반도체기억장치는 제 11 반도체기억장치에 있어서 어드레스 및 데이터의 수신과, 판독데이터의 출력을 공통 단자로 실행하는 것을 특징으로 한다.
제 7 내지 제 12 반도체기억장치에 의하면, 전원회로의 동작상태가 데이터의 정상적인 판독이 가능한 상태인 것으로 판정된 후, 즉시 판독동작을 개시할 수 있으므로 판독에 걸리는 시간을 단축할 수 있다.
또 본 발명 실시예의 데이터 송수신시스템은, 제 7 반도체기억장치와, 상기 반도체기억장치에 입력되는 어드레스, 데이터 및 상기 반도체기억장치의 동작을 제어하기 위한 제어신호를 출력하며, 상기 반도체기억장치로부터 출력되는 판독데이터를 수신하는 정보처리장치를 구비한다.
이 데이터 송수신시스템에 의하면, 반도체기억장치와 정보처리장치 사이에, 전원회로 동작상태가 데이터의 정상적인 판독이 가능한 상태인지를 나타내는 신호를 전송하기 위한 신호선을 배치하지 않고, 잘못된 판독데이터를 판독함에 따른 정보처리장치의 폭주를 방지할 수 있다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
[실시예]
이하, 본 발명의 실시예에 대해, 도면을 참조하면서 설명하기로 한다. 여기서 이하의 각 실시예에 있어서 다른 실시예와 마찬가지 기능을 갖는 구성요소에 대해서는 동일 부호를 부여하고 설명을 생략한다.
[제 1 실시예]
반도체기억장치(100)는 도 1에 나타낸 바와 같이, 인터페이스회로(101), 메모리배열(102), 승압 기능을 갖는 전원회로(103), 전원회로상태 판정회로(104), 메모리배열 제어회로(105), 및 데이터출력회로(106)를 구비한다.
반도체기억장치(100)는, 마이크로컴퓨터(108)로부터, 반도체기억장치(100)를 제어하는 복수의 제어신호, 어드레스·데이터 확정신호, 입력어드레스, 및 입력데 이터가 입력되도록 구성된다. 이 복수의 제어신호에는, 칩 선택신호 및 전원회로 온오프 전환신호가 포함된다. 또 마이크로컴퓨터(108)로 출력데이터를 출력하도록 구성된다. 반도체기억장치(100) 및 마이크로컴퓨터(108)에 의한 이들 신호의 송수신은 도 1에 나타낸 바와 같이 병렬로 이루어진다.
여기서 칩 선택신호는, 반도체기억장치(100)의 READ동작 또는 WRITE동작 등의 유효/무효를 제어하는 신호이다. 칩 선택신호가 저 레벨일 경우, 어드레스, 데이터, 및 그 밖의 제어신호가 유효가 된다. 한편 칩 선택신호가 고 레벨일 경우, 어드레스, 데이터, 및 그 밖의 제어신호가 입력되어도, 반도체기억장치(100)는 동작하지 않도록 구성된다.
또 어드레스·데이터 확정신호는, 입력되는 입력어드레스의 신호레벨이 안정됨을 나타내는 신호이다.
인터페이스회로(101)는 어드레스·데이터 유지회로(107)를 구비한다. 그리고 마이크로컴퓨터(108)로부터, 입력어드레스와 명령 등을 나타내는 입력데이터를 수신하고 출력하도록 구성된다.
메모리배열(102)은, 행 복호기, 열 복호기, 및 1개 이상의 비휘발성 메모리셀을 구비하며, 인터페이스회로(101)에 의해 입력어드레스와 명령 등을 나타내는 입력데이터가 입력되도록 구성된다. 그 구조는, NOR형, NAND형, 또는 AND형에 한정됨 없이, 메모리셀에 저장된 "0" 또는 "1"의 데이터를 판독할 수 있는 구조이면 된다.
전원회로(103)는 승압기능을 가지며, 메모리배열(102)에 저장된 데이터를 판 독하는데 필요한 전원전압을 생성시켜 출력하도록 구성된다. 보다 상세하게는 예를 들어, 반도체기억장치(100) 외부로부터 입력되는 전압을 승압하여 안정화시킨 후 출력하도록 구성된다. 전원회로(103)는, 전원회로 온오프 전환신호에 따라 기동 및 정지하도록 구성된다. 구체적으로는 전원회로 온오프 전환신호가 고 레벨일 때는 동작하고, 저 레벨일 때는 정지하도록 구성된다.
전원회로상태 판정회로(104)는, 전원회로(103)의 상태를 모니터링하여 전원회로(103)의 동작상태가 데이터의 정상적인 판독이 가능한 상태인지 여부를 판정하고, 판정결과를 나타내는 전원회로상태 판정신호를 출력하도록 구성된다. 판정은, 구체적으로 예를 들어, 전원회로(103)에 의해 출력된 전원전압의 레벨을 검지하여, 소정의 전압레벨과 비교함으로써 실행된다. 그리고 검지한 전원전압의 레벨이 소정 이상일 경우에는, 전원회로(103)의 동작상태가 데이터의 정상적인 판독이 가능한 상태인 것으로 판정하여, 고 레벨의 전원회로상태 판정신호를 출력하도록 구성된다. 한편, 검지한 전원전압의 레벨이 소정 미만일 경우에는, 전원회로(103)의 동작상태가 데이터의 정상적인 판독이 가능한 상태가 아닌 것으로 판정하여, 저 레벨의 전원회로상태 판정신호를 출력하도록 구성된다.
데이터출력회로(106)는, 메모리배열(102)의 메모리셀에 저장된 데이터가 "0"과 "1" 중 어느 쪽인지를 판정하여, 판독데이터를 출력하도록 구성된다.
메모리배열 제어회로(105)는 복수의 제어신호, 및 전원회로상태 판정신호에 따라, 전원회로(103), 전원회로상태 판정회로(104), 및 데이터출력회로(106)를 제어하도록 구성된다. 또 어드레스·데이터 유지회로(107)로부터 출력되는 입력어드 레스에 따라, 메모리배열(102)을 갖는 행 복호기와 열 복호기를 제어하여 메모리셀을 선택한다. 전원회로상태 판정신호가 고 레벨일 경우, 복수의 제어신호 및 어드레스·데이터 유지회로(107)로부터 출력되는 입력어드레스에 따라, 메모리배열(102)로부터 데이터가 판독되도록 상기 각 회로를 제어한다. 또 한편, 전원회로상태 판정회로가 저 레벨일 경우, 복수의 제어신호 및 어드레스·데이터 유지회로(107)로부터 출력되는 입력어드레스에 관계없이, 데이터판독이 정지되도록 각 회로를 제어한다.
어드레스·데이터 유지회로(107)는, 마이크로컴퓨터(108)로부터 입력어드레스와 입력데이터를 수신하도록 구성된다. 그리고 어드레스·데이터 확정신호가 저 레벨이 되면, 입력어드레스 및 입력데이터를 출력하도록 구성된다.
또 데이터출력회로(106)로부터 출력된 판독데이터를 수취하여, 출력데이터로서 출력하도록 구성된다. 이 출력데이터는 마이크로컴퓨터(108)로 입력된다.
그리고 어드레스·데이터 유지회로(107)는, 판독동작 중에 전원회로상태 판정회로(104)에 의해 출력된 전원회로상태 판정신호가 저 레벨로 될 경우, 판독에러를 나타내는 판독에러 데이터를, 판독데이터 대신 출력데이터로서 출력하도록 구성된다. 여기서 이 판독에러 데이터는, 예를 들어 모든 비트가 "0"인 데이터, 혹은 모든 비트가 "1"인 데이터이다. 또 그밖에 미리 에러데이터로 정의된 데이터라도 된다. 또한 에러데이터로 정의된 데이터를 출력하는 것에 한정됨 없이, 정해진 주기로 반전데이터를 출력하는 등, 판독에러를 나타내는 미리 정해진 소정의 출력형식으로 데이터를 출력하도록 해도 된다.
도 2는, 본 실시예의 반도체기억장치(100) 동작을 나타낸 타이밍도이다. 여기서는 일례로, 입력어드레스는 20비트, 출력데이터는 8비트로 한다.
시각(T10)에서는, 전원회로 온오프 전환신호가 고 레벨이므로, 전원회로(103)가 동작하여 전원회로상태 판정회로(104)로부터의 전원회로상태 판정신호는 고 레벨이다. 마이크로컴퓨터(108)는, 시각(T11)에서 칩 선택신호를 저 레벨로 한 후, 시각(T12)에서 판독어드레스인 입력어드레스를 출력한다. 입력어드레스는 반도체기억장치(100)로 입력되어 어드레스·데이터 유지회로(107)에 유지된다. 시각(T13)에서 어드레스·데이터 확정신호가 저 레벨이 되면, 어드레스·데이터 유지회로(107)에 유지되었던 입력어드레스는, 메모리배열 제어회로(105)로 전송되어 판독동작이 개시된다.
여기서 반도체기억장치(100)에 의한 판독동작 실시 중에 전원회로(103)가 정지 혹은 불완전 동작하여, 판독동작을 행하는데 충분한 전압레벨의 전원전압을 출력하지 않게 됐을 경우, 전원회로상태 판정신호는 저 레벨로 된다(시각(T14)). 메모리배열 제어회로(105)는, 이 저 레벨의 전원회로상태 판정신호를 수신하면, 판독동작이 정지되도록 각 회로의 제어를 실행한다. 또 어드레스·데이터 유지회로(107)는 출력데이터로서, 판독데이터 대신 판독에러 데이터를 출력한다. 판독에러 데이터가 출력되어 판독기간이 종료하면(시각(T15)), 마이크로컴퓨터(108)는 시각(T16)에서 어드레스·데이터 확정신호를 고 레벨로 하고, 칩 선택신호를 고 레벨로 한다. 이로써 판독시퀀스가 완료된다.
상기와 같이 본 실시예의 반도체기억장치(100)는, 판독동작 중에 전원회로가 판독동작을 행하는데 충분한 전압레벨의 전원전압을 출력하지 않게 됐을 경우에, 판독데이터 대신 판독에러 데이터를 출력한다. 따라서 마이크로컴퓨터(108)에, 이 에러데이터를 통상의 판독데이터로서 취급하지 않는 기능 등을 설정함으로써, 전원회로의 불완전 동작에 의해 오류데이터가 판독됨에 따른 마이크로컴퓨터(108)의 폭주를 용이하게 방지할 수 있다.
또 에러데이터는 판독데이터용 단자로 출력되므로, 반도체기억장치(100)에, 전원회로가 데이터의 정상적 판독이 가능한 상태가 아님을 나타내는 신호를 출력하기 위한 전용단자를 형성할 필요가 없다.
[제 2 실시예]
제 2 실시예의 반도체기억장치(200)는 도 3에 나타낸 바와 같이, 인터페이스회로(201), 명령판정회로(202), 메모리배열(102), 승압기능을 갖는 전원회로(103), 전원회로상태 판정회로(104), 메모리배열 제어회로(205), 및 데이터출력회로(106)를 구비한다. 또 인터페이스회로(201)는, 클록계수회로(203)와 어드레스·데이터 유지회로(207)를 구비한다.
그리고 반도체기억장치(200)는, 마이크로컴퓨터(208)로부터, 반도체기억장치(200)를 제어하는 복수의 제어신호, 클록신호, 입력어드레스, 및 입력데이터가 입력되도록 구성된다. 이 복수의 제어신호에는 칩 선택신호가 포함된다. 또 마이크로컴퓨터(208)로 출력데이터를 출력하도록 구성된다. 본 실시예에서는, 반도체기억장치(200)와 마이크로컴퓨터(208)에 의한, 입력어드레스, 입력데이터, 및 출력데이터의 송수신은 도 3에 나타낸 바와 같이 순차 실행된다. 반도체기억장치(200)는, 입력어드레스 및 입력데이터의 수신과, 출력데이터의 출력을 공통 단자로 실행하도록 구성된다.
여기서 칩 선택신호는, 반도체기억장치(200)의 READ동작, 또는 WRITE동작 등의 유효/무효를 제어하는 신호이다. 칩 선택신호가 저 레벨일 경우, 어드레스, 데이터, 및 그 밖의 제어신호가 유효가 된다. 한편, 칩 선택신호가 고 레벨일 경우, 어드레스, 데이터, 및 그 밖의 제어신호가 입력되어도 반도체기억장치(200)는 동작하지 않도록 구성된다.
명령판정회로(202)는, 어드레스·데이터 유지회로(207)로부터 출력되는 입력어드레스 및 입력데이터를 판별함으로써, 메모리배열 제어회로(205)를 제어하기 위한 명령신호를 발생시키도록 구성된다. 또 소정 어드레스와 소정 기입데이터의 조합이 소정 회 입력됐는지 여부를 판정하여, 입력된 것으로 판정되면 고 레벨의 전원회로 온오프 전환신호를 출력하고, 입력되지 않은 것으로 판정되면 저 레벨의 전원회로 온오프 전환신호를 출력하도록 구성된다.
인터페이스회로(201)는, 마이크로컴퓨터(208)로부터 수취한 데이터 및 명령을 출력하도록 구성된다. 출력된 데이터 및 명령은, 명령판정회로(202)로 입력된다.
클록계수회로(203)는, 마이크로컴퓨터(208)로부터의 클록신호 클록회수를 계수하고, 계수한 클록회수가 소정 클록회수가 되면, 어드레스·데이터 확정신호를 출력하도록 구성된다. 계수는, 판독을 위해 칩 선택신호가 저 레벨로 되었을 때(메모리배열(102)이 선택되었을 때) 개시된다. 또 클록계수회로(203)의 계수 값은, 칩 선택신호가 고 레벨로 되었을 때(메모리배열(102)이 비선택 상태로 되었을 때) 리셋된다. 여기서 어드레스·데이터 확정신호는, 입력되는 입력어드레스의 신호레벨이 안정됨을 나타내는 신호이다.
메모리배열 제어회로(205)는 복수의 제어신호, 및 명령판정회로(202)에 의해 출력된 명령신호에 따라, 전원회로(103), 전원회로상태 판정회로(104), 및 데이터출력회로(106)를 제어하고, 또 메모리배열(102)이 갖는 행 복호기와 열 복호기를 제어하여, 메모리셀을 선택하도록 구성된다. 전원회로상태 판정신호가 고 레벨일 경우, 복수의 제어신호, 및 어드레스·데이터 유지회로(207)로부터 출력되는 입력어드레스에 따라 메모리배열(102)로부터 데이터가 판독되도록 상기 각 회로를 제어한다. 한편 전원회로상태 판정신호가 저 레벨일 경우, 복수의 제어신호, 및 어드레스·데이터 유지회로(207)로부터 출력되는 입력어드레스에 관계없이, 판독동작이 정지되도록 회로를 제어한다.
어드레스·데이터 유지회로(207)는, 마이크로컴퓨터(208)로부터 순차데이터로서 입력되는 입력어드레스 및 입력데이터를 일정 주기의 클록신호에 동기시켜 수취하며, 클록계수회로(203)에 의해 어드레스·데이터 확정신호가 출력됨에 따라 출력하도록 구성된다. 또 데이터출력회로(106)에 의해 출력된 판독데이터를 수취하여 마이크로컴퓨터(208)로 출력하도록 구성된다. 또한 판독동작 중에, 전원회로상태 판정회로(104)에 의해 출력된 전원회로상태 판정신호가 저 레벨로 됐을 경우, 판독에러를 나타내는 판독에러데이터를 판독데이터 대신 출력하도록 구성된다. 여기서 이 판독에러데이터는, 예를 들어 모든 비트가 "0"인 데이터, 혹은 모든 비트가 "1" 인 데이터이다. 또 그 밖의, 에러데이터로 미리 정의된 데이터라도 된다. 또한 에러데이터로 정의된 데이터를 출력하는 것에 한정됨 없이, 정해진 주기로 반전데이터를 출력하는 등, 판독에러를 나타내는 미리 정해진 소정의 출력형식으로 데이터를 출력하도록 해도 된다.
그리고 어드레스·데이터 유지회로(207)는, 어드레스·데이터 유지회로(207) 내부의 입출력 전환신호에 의해, 입력어드레스 및 입력데이터를 수신하는 상태와 출력데이터를 출력하는 상태로 전환되도록 구성된다. 어드레스·데이터 유지회로(207)는, 입출력 전환신호가 저 레벨일 때 입력어드레스 및 입력데이터를 수신하는 상태가 되며, 입출력 전환신호가 고 레벨일 때 출력데이터를 출력하는 상태로 된다.
도 4는, 본 실시예의 반도체기억장치(200) 동작을 나타낸 타이밍도이다. 여기서는 예로서, 입력어드레스, 입력데이터, 및 출력데이터의 송수신은 4비트의 버스로 실행되며, 입력어드레스는 20비트, 출력데이터는 8비트로 한다. 또 래치어드레스 LA[19:0]는 어드레스·데이터 유지회로(207)에 유지된 어드레스이다.
시간(T20)에서는, 전원회로 온오프 전환신호가 고 레벨이므로, 전원회로(103)가 동작하여 전원회로상태 판정회로(104)로부터의 전원회로상태 판정신호는 고 레벨로 된다.
마이크로컴퓨터(208)가 시각(T21)에서 칩 선택신호를 저 레벨로 한 후, 판독어드레스인 입력어드레스가 클록신호에 동기하여 4비트씩 마이크로컴퓨터(208)로부터 반도체기억장치(200)로 입력된다. 입력된 입력어드레스는, 어드레스·데이터 유 지회로(207) 내에 래치어드레스 LA[19:0]의 상위 쪽 비트에 상당하는 저장위치부터 차례로 저장된다. 시각(T22)에서, 어드레스·데이터 유지회로(207) 내 래치어드레스 LA[19:0]의 모든 비트에 대응하는 저장위치에 판독어드레스가 저장되면, 어드레스·데이터 확정신호가 저 레벨로 되고, 상기 래치어드레스 LA[19:0]는 명령판정회로(202)로 전송되어 판독동작이 개시된다. 어드레스·데이터 확정신호가 저 레벨로 됨에 따라 시각(T23)에서 입출력 전환신호가 고 레벨로 되어, 어드레스·데이터 유지회로(207)는 출력데이터를 출력하는 상태가 된다.
여기서 반도체기억장치(200)에 의한 판독동작의 실행 중에 전원회로(103)가 정지 혹은 불완전 동작하여, 판독동작을 행하는데 충분한 전압레벨의 전원전압을 출력하지 못하게 됐을 경우 전원회로상태 판정신호는 저 레벨로 된다(시각(T24)).
메모리배열 제어회로(205)는, 이 저 레벨의 전원회로상태 판정신호를 수신하면, 판독동작이 정지되도록 각 회로를 제어한다. 또 어드레스·데이터 유지회로(207)는 판독데이터 대신, 출력데이터로서 판독에러데이터를 출력한다.
판독에러데이터가 출력되어 판독기간이 종료되면(시각(T25)), 시각(T25)에서 어드레스·데이터 확정신호가 고 레벨이 된다. 또 마이크로컴퓨터(208)가 칩 선택신호를 고 레벨로 함으로써, 판독시퀀스가 완료된다. 어드레스·데이터 확정신호가 고 레벨이 됨에 따라, 시각(T26)에서 입출력 전환신호가 저 레벨로 되면, 어드레스·데이터 유지회로(207)는 입력어드레스 및 입력데이터를 수신하는 상태로 된다.
상기와 같이 본 실시예의 반도체기억장치(200)는, 판독동작 중에 전원회로(103)가 판독동작을 행하기에 충분한 전압레벨의 전원전압을 출력하지 않게 됐을 경우, 판독데이터 대신 에러데이터를 출력한다. 따라서 마이크로컴퓨터(208)에, 이 에러데이터를 인식하면 데이터가 정상적으로 판독될 때까지 기다리게 하는 기능 등을 설정함으로써, 전원회로(103)의 불완전동작에 의한 오류데이터가 판독됨에 따른 마이크로컴퓨터(208)의 폭주를 용이하게 방지할 수 있다.
또 에러데이터는 판독데이터용 단자로 출력되므로, 반도체기억장치(200)로, 전원회로가 데이터의 정상적인 판독이 가능한 상태가 아님을 나타내는 신호를 출력하기 위한 전용 단자를 형성할 필요가 없다.
[제 3 실시예]
제 3 실시예의 반도체기억장치(300)는 도 5에 나타낸 바와 같이, 인터페이스회로(301), 메모리배열(102), 승압기능을 갖는 전원회로(103), 전원회로상태 판정회로(104), 메모리배열 제어회로(305), 및 데이터출력회로(106)를 구비한다. 또 인터페이스회로(301)는, 어드레스·데이터 제어회로(302)와 어드레스·데이터 유지회로(307)를 구비한다.
반도체기억장치(300)는, 마이크로컴퓨터(108)로부터, 반도체기억장치(300)를 제어하는 복수의 제어신호, 어드레스·데이터 확정신호, 입력어드레스, 및 입력데이터가 입력되도록 구성된다. 이 복수의 제어신호에는 칩 선택신호 및 전원회로 온오프 전환신호가 포함된다. 또 마이크로컴퓨터(108)로 출력데이터를 출력하도록 구성된다. 반도체기억장치(300) 및 마이크로컴퓨터(208)에 의한 이들 신호의 송수신은 도 5에 나타낸 바와 같이 병렬로 실행된다.
여기서 칩 선택신호는, 반도체기억장치(300)의 READ동작, 또는 WRITE동작 등 의 유효/무효를 제어하는 신호이다. 칩 선택신호가 저 레벨일 경우 어드레스, 데이터 및 그 밖의 제어신호가 유효가 된다. 한편 칩 선택신호가 고 레벨일 경우 어드레스, 데이터 및 그 밖의 제어신호가 입력되어도 반도체기억장치(300)는 동작하지 않도록 구성된다.
또 어드레스·데이터 확정신호는 입력되는 입력어드레스의 신호레벨이 안정됨을 나타내는 신호이다.
어드레스·데이터 제어회로(302)는, 전원회로상태 판정신호 및 어드레스·데이터 확정신호를 수취하여, 어드레스·데이터 제어신호를 출력하도록 구성된다. 여기서 어드레스·데이터 제어신호는, 어드레스·데이터 유지회로(307)에 유지된 어드레스 및 데이터를 메모리배열 제어회로(305)로 전송하는 타이밍을 제어하는 신호이다. 어드레스·데이터 제어회로(302)는, 전원회로(103)가 정지 중 혹은 기동 중일 때, 어드레스·데이터 확정신호를 유지하고 출력하지 않는다. 따라서 어드레스·데이터 확정신호는 어드레스·데이터 유지회로(307)로 전송되지 않는다. 한편 전원회로(103)가 완전히 동작할 때 어드레스·데이터 제어회로(302)는, 어드레스·데이터 확정신호를 어드레스·데이터 제어신호로서 출력한다. 즉 어드레스·데이터 확정신호는 어드레스·데이터 유지회로(307)로 전송된다.
어드레스·데이터 유지회로(307)는 마이크로컴퓨터(108)로부터, 입력어드레스와 입력데이터를 수취하도록 구성된다. 그리고 어드레스·데이터 제어신호가 고 레벨인 동안은 수취한 입력어드레스와 입력데이터를 유지하고, 어드레스·데이터 제어신호가 저 레벨로 되면 입력어드레스와 입력데이터를 출력하도록 구성된다. 또 데이터출력회로(106)로부터 출력된 판독데이터를 수취하여 출력데이터로서 출력하도록 구성된다. 이 출력데이터는 마이크로컴퓨터(108)로 입력된다. 그리고 어드레스·데이터 유지회로(307)는, 전원회로(103)가 기동하기 시작해 어드레스·데이터 제어신호가 저 레벨로 될 때까지, 출력데이터는 모든 비트가 0의 데이터로 된다. 즉 전원회로상태 판정신호가 고 레벨로 될 때까지는 판독데이터의 출력이 억제되도록 구성된다.
메모리배열 제어회로(305)는 복수의 제어신호에 따라, 전원회로(103), 전원회로상태 판정회로(104), 및 데이터출력회로(106)를 제어하도록 구성된다. 또 어드레스·데이터 유지회로(307)로부터 출력되는 입력어드레스에 따라, 메모리배열(102)이 갖는 행 복호기와 열 복호기를 제어하여 메모리셀을 선택하도록 구성된다.
도 6은 본 실시예의 반도체기억장치(300) 동작을 나타낸 타이밍도이다. 여기서는 예로서, 입력어드레스는 20비트, 출력데이터는 8비트로 한다.
처음에, 전원회로 온오프 전환신호가 저 레벨이므로, 전원회로(103)가 동작하지 않아, 전원회로상태 판정회로(104)로부터의 전원회로상태 판정신호는 저 레벨이다. 시각(T30)에서 전원회로 온오프 전환신호가 고 레벨로 되어 전원회로(103)가 기동을 개시한다. 전원회로(103)의 기동 중(전원회로 복귀기간)에 마이크로컴퓨터(108)는, 칩 선택신호를 저 레벨로 한다(시각(T31)). 그리고 칩 선택신호를 저 레벨로 한 후, 판독어드레스인 입력어드레스를 출력한다. 출력된 입력어드레스는, 어드레스·데이터 유지회로(307)에 유지된다. 또한 마이크로컴퓨터(108)는 상기 전 원회로 복귀기간에, 어드레스·데이터 확정신호를 저 레벨로 한다(시각(T33)). 이 때 전원회로(103)가 동작하지 않아 전원회로상태 판정신호가 저 레벨이므로, 어드레스·데이터 확정신호는 어드레스·데이터 유지회로(307)로 전송되지 않고, 어드레스·데이터 제어신호는 고 레벨로 유지된다. 또 출력데이터는 모든 비트가 0의 데이터로 된다.
그 후 전원회로(103)의 기동이 완료되어, 전원회로상태 판정신호가 고 레벨로 되면, 어드레스·데이터 제어신호가 저 레벨로 되고 어드레스·데이터 유지회로(307)에 유지된 입력어드레스가 메모리배열 제어회로(305)로 전송되어 판독동작이 개시된다.
반도체기억장치(300)에 의한 판독동작이 완료되면, 데이터출력회로(106)로부터 출력된 판독데이터는 어드레스·데이터 유지회로(307)로 전송된다. 그리고 시각(T35)에서 판독데이터가 출력데이터로서 반도체기억장치(300)로부터 출력된다.
시각(T36)에서 어드레스·데이터 확정신호가 고 레벨로 되면, 어드레스·데이터 제어신호도 고 레벨로 된다. 또 칩 선택신호가 고 레벨로 됨으로써 판독시퀀스가 완료된다.
여기서 어드레스·데이터 제어회로(302)는, 전원회로(103)의 기동이 완료된 경우는 어드레스·데이터 확정신호를 일단 유지하는 일없이 어드레스·데이터 제어신호로서 어드레스·데이터 유지회로(307)로 전송하도록 구성된다. 이로써 마이크로컴퓨터(108)는 전원회로(103)를 정지상태로부터 복귀시켜 데이터를 반도체기억장치(300)로부터 판독할 때, 상기 전원회로 복귀기간을 고려하는 일없이, 칩 선택신 호, 어드레스·데이터 확정신호, 및 판독어드레스인 입력어드레스를 출력할 수 있다.
상기와 같이 본 실시예의 반도체기억장치(300)에서는, 전원회로(103)의 기동이 개시된 후 전원회로상태 판정신호가 고 레벨로 되는 동안에 입력되는 입력어드레스는, 어드레스·데이터 유지회로(307)에 의해 유지된다. 따라서 전원회로(103)의 기동완료 후에 반도체기억장치(300)의 외부로부터 입력어드레스를 수신하는데 시간을 들이지 않고 바로 판독동작을 개시할 수 있다. 그러므로 전원회로(103) 기동완료 후 반도체기억장치(300)의 외부로부터 입력어드레스를 수신하기 시작하는 경우보다 판독에 걸리는 시간이 짧아진다.
또 마이크로컴퓨터 주변에 데이터를 정상적으로 판독하기 위한 타이머회로 등을 구비할 필요가 없으므로, 마이크로컴퓨터 주변회로의 면적이 작아진다.
또한 반도체기억장치(300)에서는, 전원회로가 기동하기 시작한 후 전원회로상태 판정신호가 고 레벨로 되기까지, 출력데이터의 단자로 저 레벨의 신호가 출력됨으로써 판독데이터의 출력이 억제된다. 따라서 반도체기억장치(300)에 의해 전 비트가 저 레벨인 출력데이터가 입력되는 동안은, 마이크로컴퓨터(108)가 데이터의 판독동작을 개시하지 않도록 구성되어 있으면, 오류데이터를 판독함에 따라 폭주하는 일은 없다. 또 전원회로상태 판정신호 등의, 전원회로가 데이터의 정상적인 판독이 가능한 상태가 아님을 나타내는 신호를 출력하기 위한 전용 단자를 반도체기억장치(300)에 형성할 필요가 없다. 따라서 반도체기억장치의 단자 수를 줄일 수 있다.
[제 4 실시예]
제 4 실시예의 반도체기억장치(400)는 도 7에 나타낸 바와 같이, 인터페이스회로(401), 명령판정회로(202), 메모리배열(102), 승압기능을 갖는 전원회로(103), 전원회로상태 판정회로(104), 메모리배열 제어회로(405), 및 데이터출력회로(106)를 구비한다. 또 인터페이스회로(401)는, 클록계수회로(203), 어드레스·데이터 제어회로(302), 및 어드레스·데이터 유지회로(407)를 구비한다.
또 반도체기억장치(400)는, 마이크로컴퓨터(208)로부터, 반도체기억장치(400)를 제어하는 복수의 제어신호, 클록신호, 입력어드레스, 및 입력데이터가 입력되도록 구성된다. 이 복수의 제어신호에는 칩 선택신호가 포함된다. 또 마이크로컴퓨터(208)로 출력데이터를 출력하도록 구성된다. 본 실시예에서는, 반도체기억장치(400)와 마이크로컴퓨터(208)에 의한 입력어드레스, 입력데이터, 및 출력데이터의 송수신은 도 7에 나타낸 바와 같이 순차 실행된다. 반도체기억장치(400)는, 입력어드레스 및 입력데이터의 수신과, 출력데이터의 출력을 공통 단자로 실행하도록 구성된다.
여기서 칩 선택신호는, 반도체기억장치(400)의 READ동작, 또는 WRITE동작 등의 유효/무효를 제어하는 신호이다. 칩 선택신호가 저 레벨일 경우 어드레스, 데이터 및 그 밖의 제어신호가 유효가 된다. 한편 칩 선택신호가 고 레벨일 경우 어드레스, 데이터 및 그 밖의 제어신호가 입력되어도 반도체기억장치(400)는 동작하지 않도록 구성된다.
메모리배열 제어회로(405)는, 복수의 제어신호, 및 명령판정회로(202)에 의 해 출력된 명령신호에 따라, 전원회로(103), 전원회로상태 판정회로(104), 및 데이터출력회로(106)를 제어하며, 또 메모리배열(102)을 갖는 행 복호기와 열 복호기를 제어하여 메모리셀을 선택하도록 구성된다.
어드레스·데이터 유지회로(407)는, 마이크로컴퓨터(208)로부터 순차데이터로서 입력되는 입력어드레스 및 입력데이터를 일정 주기의 클록신호에 동기시켜 수취하도록 구성된다. 그리고 어드레스·데이터 제어신호가 고 레벨인 동안은 수취한 입력어드레스와 입력데이터를 유지하고, 어드레스·데이터 제어신호가 저 레벨로 되면 입력어드레스 및 입력데이터를 출력하도록 구성된다. 전원회로(103)가 정지 중 혹은 기동 중일 때, 어드레스·데이터 확정신호는 어드레스·데이터 유지회로(407)로 전송되지 않으나, 전원회로(103)가 완전히 동작할 때는 어드레스·데이터 확정신호가 어드레스·데이터 제어신호로서 어드레스·데이터 유지회로(407)로 전송된다.
또 어드레스·데이터 유지회로(407)는, 어드레스·데이터 유지회로(407) 내부의 입출력 전환신호에 의해 입력어드레스 및 입력데이터를 수신하는 상태와 출력데이터를 출력하는 상태로 전환되도록 구성된다. 어드레스·데이터 유지회로(407)는, 입출력 전환신호가 저 레벨일 때 입력어드레스 및 입력데이터를 수신하는 상태로 되고, 입출력 전환신호가 고 레벨일 때 출력데이터를 출력하는 상태로 된다. 입출력 전환신호는, 어드레스·데이터 제어신호가 고 레벨인 동안, 저 레벨오 유지된다.
도 8은 본 실시예의 반도체기억장치(400) 동작을 나타낸 타이밍도이다. 여기 서는 예로서 입력어드레스, 입력데이터 및 출력데이터의 송수신은 4비트의 버스로 실행되며, 입력어드레스는 20비트, 출력데이터는 8비트로 한다. 또 래치어드레스 LA[19:0]는 어드레스·데이터 유지회로(407)에 유지되는 어드레스다.
처음에 전원회로 온오프 전환신호가 저 레벨이므로 전원회로(103)가 동작하지 않아 전원회로상태 판정회로(104)로부터의 전원회로상태 판정신호는 저 레벨이다.
시각(T40)에서, 전원회로 온오프 전환신호가 고 레벨로 되어 전원회로(103)가 동작을 개시한다.
전원회로(103)의 기동 중(전원회로 복귀기간)에 마이크로컴퓨터(208)는, 칩 선택신호를 저 레벨로 하여(시각(T41)) 칩 선택신호를 저 레벨로 한 후, 판독어드레스인 입력어드레스가 클록신호 상승할 때마다(클록신호에 동기하여) 4비트씩 마이크로컴퓨터(208)로부터 반도체기억장치(400)로 입력된다. 입력된 입력어드레스는, 어드레스·데이터 유지회로(407) 내에, 래치어드레스 LA[19:0]의 상위 쪽 비트에 상당하는 저장위치부터 순차 저장된다.
시각(T42)에서 어드레스·데이터 유지회로(407) 내의 래치어드레스 LA[19:0] 의 모든 비트에 대응하는 저장위치에 판독어드레스가 저장되면, 어드레스·데이터 확정신호가 저 레벨로 된다. 이 때 전원회로(103)가 동작하지 않아 전원회로상태 판정신호가 저 레벨이므로, 어드레스·데이터 확정신호는 어드레스·데이터 유지회로(407)로 전송되지 않고, 어드레스·데이터 제어신호는 고 레벨로 유지된다.
그 후 전원회로(103)의 기동이 완료되어, 전원회로상태 판정신호가 고 레벨 로 되면, 어드레스·데이터 제어신호가 저 레벨로 되고 어드레스·데이터 유지회로(407)에 유지된 래치어드레스 LA[19:0]는 명령판정회로(202)로 전송되어 판독동작이 개시된다. 또 어드레스·데이터 제어신호가 저 레벨로 됨에 따라 입출력 전환신호가 고 레벨이 되어, 어드레스·데이터 유지회로(407)는 출력데이터를 출력하는 상태로 된다(T43). 그 후 반도체기억장치(400)의 판독동작이 완료되면, 데이터출력회로(106)로부터 출력된 판독데이터는 어드레스·데이터 유지회로(407)로 전송된다. 시각(T44)에서 판독데이터가 출력데이터로서 클록신호에 동기하여 순차 출력된다. 또 마이크로컴퓨터(208)가 시각(T45)에서 칩 선택신호를 고 레벨로 함으로써 판독시퀀스가 완료된다. 그리고 시각(T46)에서 입출력 전환신호가 저 레벨로 되면 어드레스·데이터 유지회로(407)는 입력어드레스 및 입력데이터를 수신하는 상태가 된다.
여기서 어드레스·데이터 제어회로(302)는, 전원회로(103)의 기동이 완료된 경우는 어드레스·데이터 확정신호를 일단 유지하는 일없이 어드레스·데이터 제어신호로서 어드레스·데이터 유지회로(407)로 전송한다. 이로써 마이크로컴퓨터(208)는 전원회로(103)를 정지상태로부터 복귀시켜 데이터를 반도체기억장치(400)로부터 판독할 때, 상기 전원회로 복귀기간을 고려하는 일없이, 칩 선택신호, 어드레스·데이터 확정신호, 및 판독어드레스인 입력어드레스를 출력할 수 있다.
상기와 같이 본 실시예의 반도체기억장치(400)에서는, 전원회로(103)의 기동이 개시된 후 전원회로상태 판정신호가 고 레벨로 되는 동안 입력되는 입력어드레 스는, 어드레스·데이터 유지회로(407)로 유지된다. 따라서 전원회로(103)의 기동완료 후에 반도체기억장치(400)의 외부로부터 입력어드레스를 수신하는데 시간을 들이지 않고 바로 판독동작을 개시할 수 있다. 그러므로 전원회로(103) 기동완료 후 반도체기억장치(400)의 외부로부터 입력어드레스를 수신하기 시작하는 경우보다 판독에 걸리는 시간이 짧아진다.
또 마이크로컴퓨터 주변에 데이터를 정상적으로 판독하기 위한 타이머회로 등을 구비할 필요가 없으므로, 마이크로컴퓨터 주변회로의 면적이 작아진다.
또한 어드레스·데이터 유지회로(407)는, 전원회로(103)의 기동이 개시된 후 전원회로상태 판정신호가 고 레벨로 되기까지 출력상태로 되지 않는다. 이로써 전원회로(103)가 충분한 전압레벨의 전원전압을 출력하지 않는 동안에, 오류 판독데이터가 마이크로컴퓨터(208)에 의해 판독되는 것이 방지된다. 또 전원회로상태 판정신호 등의, 전원회로가 데이터의 정상적인 판독이 가능한 상태가 아님을 나타내는 신호를 출력하기 위한 전용 단자를 반도체기억장치(400)에 형성할 필요가 없다. 따라서 반도체기억장치의 단자 수를 줄일 수 있다.
[그 밖의 실시예]
제 1, 제 3 실시예에 있어서, 전원회로(103)의 기동 타이밍이 반도체기억장치 외부로부터 입력되는 전원회로 온오프 전환신호에 의해 제어되도록 구성된다. 그러나 정지 타이밍이 전원회로 온오프 전환신호에 의해 제어되도록 구성해도 된다.
제 2, 제 4 실시예에 있어서, 명령판정회로(202)는 소정 어드레스와 소정 기 입데이터의 조합이 소정 회 입력되었는지 여부를 판정하도록 구성된다. 그러나 단순히 소정 어드레스 또는 소정 기입데이터가 입력되었는지 여부를 판정하도록 해도 된다. 또 이들 실시예에서는 전원회로(103)의 기동 타이밍이 명령판정회로(202)에 의한 판정결과에 의해 제어되도록 구성된다. 그러나 정지 타이밍이 판정결과에 의해 제어되도록 구성해도 된다.
본 발명에 관한 반도체기억장치는, 반도체기억장치의 단자 수를 저감한다는 효과를 가지며, 예를 들어 승압회로를 갖고 승압회로에서 승압된 전압을 이용하여 기억된 데이터를 판독하는 반도체기억장치 등, 여러 종류나 구조의 반도체기억소자를 이용한 반도체기억장치로서 유용하다.

Claims (13)

  1. 데이터 판독에 사용되는 전원전압을 출력하는 전원회로와,
    상기 전원회로의 동작상태가 데이터의 정상적 판독이 가능한 상태인지 여부를 판정하는 전원회로상태 판정회로를 구비한 반도체기억장치에 있어서,
    상기 전원회로상태 판정회로에 의해, 상기 동작상태가 데이터의 정상적 판독이 가능한 상태가 아닌 것으로 판정된 기간에는, 판독데이터의 출력이 억제되도록 구성되는 것을 특징으로 하는 반도체기억장치.
  2. 청구항 1에 있어서,
    상기 전원회로는 승압회로를 포함하는 것을 특징으로 하는 반도체기억장치.
  3. 청구항 1에 있어서,
    상기 전원회로상태 판정회로에 의해, 상기 동작상태가 데이터의 정상적 판독이 가능한 상태가 아닌 것으로 판정된 기간에는, 상기 판독데이터 대신 특정 데이터를 출력하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  4. 청구항 1에 있어서,
    판독어드레스의 수신과 판독데이터의 출력을 공통 단자로 실행하도록 구성됨과 더불어,
    상기 전원회로상태 판정회로에 의해, 상기 동작상태가 데이터의 정상적 판독이 가능한 상태가 아닌 것으로 판정된 기간에는, 상기 단자를 판독어드레스 수신상태로 하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  5. 청구항 1에 있어서,
    상기 전원회로상태 판정회로는, 상기 전원전압의 레벨에 기초하여, 상기 동작상태가 데이터의 정상적 판독이 가능한 상태인지 여부를 판정하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  6. 청구항 5에 있어서,
    상기 전원회로상태 판정회로는, 상기 전원전압의 레벨이 소정 이상일 경우에, 상기 동작상태가 데이터의 정상적 판독이 가능한 상태인 것으로 판정하고, 상기 전원전압의 레벨이 소정 미만일 경우에, 상기 동작상태가 데이터의 정상적 판독이 가능한 상태가 아닌 것으로 판정하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  7. 청구항 6에 있어서,
    추가로,
    상기 전원회로가 기동한 후 상기 전원회로상태 판정회로에 의해 상기 동작상태가 데이터의 정상적 판독이 가능한 상태인 것으로 판정되기 전에 입력되는 어드 레스를 유지하는 어드레스유지회로를 구비하며,
    상기 전원회로상태 판정회로에 의해, 상기 동작상태가 데이터 판독에 적합한 상태인 것으로 판정되고, 또 판독어드레스의 입력이 완료된 후에, 상기 어드레스유지회로에 의해 유지된 어드레스가 데이터 판독에 이용되도록 구성되는 것을 특징으로 하는 반도체기억장치.
  8. 청구항 7에 있어서,
    상기 전원회로는, 반도체기억장치의 외부로부터 입력되는 전원회로 온오프 전환신호에 따라, 기동 및 정지하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  9. 청구항 7에 있어서,
    추가로,
    반도체기억장치의 외부로부터, 소정의 어드레스 또는 소정의 데이터가 입력됐는지 여부를 판정하는 명령판정회로를 구비하며,
    상기 전원회로는, 상기 소정의 어드레스 또는 소정의 데이터가 입력된 것으로 판정된 경우에 기동 또는 정지하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  10. 청구항 9에 있어서,
    상기 명령판정회로는, 소정의 어드레스와 소정의 데이터의 조합이 소정 회 입력됐는지 여부를 판정하며,
    상기 전원회로는, 상기 조합이 소정 회 입력된 것으로 판정된 경우에 기동 또는 정지하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  11. 청구항 10에 있어서,
    순차데이터로서 입력되는 어드레스 및 데이터를, 일정주기의 클록신호에 동기하여 수신하도록 구성되는 것을 특징으로 하는 반도체기억장치.
  12. 청구항 11에 있어서,
    어드레스 및 데이터의 수신과, 판독데이터의 출력을 공통 단자로 실행하는 것을 특징으로 하는 반도체기억장치.
  13. 청구항 7의 반도체기억장치와,
    상기 반도체기억장치에 입력되는 어드레스, 데이터 및 상기 반도체기억장치의 동작을 제어하기 위한 제어신호를 출력하며, 상기 반도체기억장치로부터 출력되는 판독데이터를 수신하는 정보처리장치를 구비하는 데이터 송수신시스템.
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