KR100490283B1 - 링 오실레이터_ - Google Patents
링 오실레이터_ Download PDFInfo
- Publication number
- KR100490283B1 KR100490283B1 KR10-1998-0057710A KR19980057710A KR100490283B1 KR 100490283 B1 KR100490283 B1 KR 100490283B1 KR 19980057710 A KR19980057710 A KR 19980057710A KR 100490283 B1 KR100490283 B1 KR 100490283B1
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- control
- output
- circuit
- control voltage
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
Landscapes
- Dram (AREA)
- Control Of Electrical Variables (AREA)
Abstract
본 발명은 바이어스 전압 발생회로에 기준전압 발생 회로를 사용하여 인버터 체인 회로를 구동하기 위한 제어전압을 일정하게 공급할 수 있도록 한 링 오실레이터에 관한 것이다.
본 발명은 외부로부터 입력되는 다수의 제어신호를 조합하여 제어전압을 출력하기 위한 논리소자, 상기 논리소자의 출력을 반전시켜 제1 제어전압을 생성하기 위한 제 1 인버터, 상기 제 1 제어전압을 반전시켜 제 2 제어전압을 생성하기 위한 제 2 인버터, 상기 제 2 제어전압에 따라 제 3 제어전압을 생성하기 위한 제 1 전압 조정 수단, 상기 제 1 및 제 3 제어전압에 따라 제 4 제어전압을 생성하기 위한 제 2 전압 조정 수단으로 구성된 바이어스 전압 발생회로와, 상기 바이어스 전압 발생회로로부터 생성되는 제 1 내지 제 4 제어전압에 따라 일정한 펄스신호를 출력하기 위한 인버터 체인 회로로 구성되되, 상기 바이어스 전압 발생회로의 제 1 전압 조정 수단은 상기 바이어스 전압 발생회로의 제 2 제어전압에 따라 상기 제 3 제어전압인 기준전압을 발생하기 위한 기준전압 발생회로와, 상기 바이어스 전압 발생회로의 제 2 제어전압에 따라 상기 기준전압 발생회로의 출력을 제어하기 위한 제어부를 포함하여 구성된 링 오실레이터를 제공한다.
Description
본 발명은 링 오실레이터(Ring oscillator)에 관한 것으로, 특히 웨이퍼 공정상의 변화에 관계없이 안정된 주기를 갖는 클럭신호를 생성할 수 있는 링 오실레이터에 관한 것이다.
일반적으로, 링 오실레이터는 도 1에 도시된 바와 같이 바이어스 전압 발생회로(1)와 인버터 체인(Inverter chain) 회로(2)로 구성된다. 이러한 링 오실레이터는 바이어스 전압 발생회로(1)에서 출력되는 다수의 제어전압(V<1:4>)에 의해 인버터 체인 회로(2)에서 일정한 주기를 갖는 클럭신호를 생성하게 된다.
도 2는 종래의 바이어스 전압 발생 회로의 상세한 회로도이다.
외부로부터 입력되는 제 1 내지 제 3 제어신호(S1 내지 S3)는 노아(NOR)게이트(11)로 공급된다. 상기 노아(NOR)게이트(11)의 출력은 제 1 및 제 2 인버터(I1 및 I2)를 통해 제 1 전압 조정 수단(12)으로 공급된다. 이때, 상기 제 1 인버터(I1)를 통해 제 1 제어전압(V1)이 출력되며, 상기 제 2 인버터(I2)를 통해 제 2 제어전압(V2)이 출력된다. 또한, 상기 제 1 인버터(I1)의 출력인 제 1 제어전압(V1) 및 상기 제 1 전압 조정 수단(12)의 출력인 제 3 제어전압(V3)은 제 2 전압 조정 수단(13)으로 공급되며, 상기 제 2 전압 조정 수단(13)에 의해 제 4 제어전압(V4)이 출력된다. 상기 제 1 전압 조정 수단(12)은 전원단자(Vcc) 및 접지단자(Vss)간에 직렬로 접속되는 제 1 PMOS 트랜지스터(P1), 제 1 내지 제 3 저항(R1 내지 R3) 및 제 1 NMOS 트랜지스터(N1)로 구성된다. 상기 제 2 전압 조정 수단(13)은 전원단자(Vcc) 및 접지단자(Vss)간에 직렬로 접속되는 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)와, 상기 전원단자(Vcc) 및 출력단자 간에 접속되는 제 3 PMOS 트랜지스터(P3)로 구성된다. 또한, 상기 제 2 전압 조정 수단(13)의 출력 및 접지단자(Vss)간에는 제 3 및 제 4 NMOS 트랜지스터(N3 및 N4)가 병렬로 접속된다.
도 3은 인버터 체인 회로의 상세한 회로도이다. 제 1 내지 제 5 인버터 수단(14 내지 18)이 직렬 접속되며, 상기 제 5 인버터 수단(18)의 출력인 제 5 노드(K5)의 전압은 제 3 및 제 4 인버터(I3 및 I4)를 통해 출력단자(Dout)로 출력된다. 상기 제 1 인버터 수단(14)은 전원단자(Vcc) 및 접지단자(Vss)간에 직렬로 접속되는 제 5 및 제 6 PMOS 트랜지스터(P5 및 P6)와 제 5 및 제 6 NMOS 트랜지스터(N5 및 N6)로 구성된다. 상기 제 1 인버터 수단(14)의 제 5 PMOS 트랜지스터(P5)의 게이트 전극에는 상기 도 2의 바이어스 전압 발생 회로로부터 출력되는 제 4 제어전압(V4)이 공급된다. 상기 제 6 NMOS 트랜지스터(N6)의 게이트 전극에는 상기 도 2의 바이어스 전압 발생 회로로부터 출력되는 제 3 제어전압(V3)이 공급된다. 상기 제 6 PMOS 및 제 5 NMOS 트랜지스터(P6 및 N5)의 게이트 전극에는 상기 제 5 인버터 수단(18)의 출력인 제 5 노드(K5)의 전압이 공급된다. 또한, 상기 전원단자(Vcc) 및 상기 제 1 인버터(14)의 출력인 제 1 노드(K1)간에는 패스 트랜지스터인 제 7 PMOS 트랜지스터(P7)가 접속되며, 상기 제 7 PMOS 트랜지스터(P7)의 게이트 전극에는 상기 도 2의 바이어스 전압 발생 회로로부터 출력되는 제 1 제어전압(V1)이 공급된다.
상기 제 2 인버터 수단(15)은 전원단자(Vcc) 및 접지단자(Vss)간에 직렬로 접속되는 제 8 및 제 9 PMOS 트랜지스터(P8 및 P9)와 제 7 및 제 8 NMOS 트랜지스터(N7 및 N8)로 구성된다. 상기 제 2 인버터 수단(15)의 제 8 PMOS 트랜지스터(P8)의 게이트 전극에는 상기 도 2의 바이어스 전압 발생 회로로부터 출력되는 제 4 제어전압(V4)이 공급된다. 상기 제 8 NMOS 트랜지스터(N8)의 게이트 전극에는 상기 도 2의 바이어스 전압 발생 회로로부터 출력되는 제 3 제어전압(V3)이 공급된다. 상기 제 9 PMOS 및 제 7 NMOS 트랜지스터(P9 및 N7)의 게이트 전극에는 상기 제 1 인버터(14)의 출력인 제 1 노드(K1)의 전압이 공급된다. 또한, 상기 제 2 인버터(15)의 출력인 제 2 노드(K2) 및 접지단자(Vss)간에는 패스 트랜지스터인 제 9 NMOS 트랜지스터(N9)가 접속되며, 상기 제 9 NMOS 트랜지스터(N9)의 게이트 전극에는 상기 도 2의 바이어스 전압 발생 회로로부터 출력되는 제 2 제어전압(V2)이 공급된다.
상기 제 3 인버터 수단(16)은 전원단자(Vcc) 및 접지단자(Vss)간에 직렬로 접속되는 제 10 및 제 11 PMOS 트랜지스터(P10 및 P11)와 제 10 및 제 11 NMOS 트랜지스터(N10 및 N11)로 구성된다. 상기 제 3 인버터 수단(16)의 제 10 PMOS 트랜지스터(P10)의 게이트 전극에는 상기 도 2의 바이어스 전압 발생 회로로부터 출력되는 제 4 제어전압(V4)이 공급된다. 상기 제 11 NMOS 트랜지스터(N11)의 게이트 전극에는 상기 도 2의 바이어스 전압 발생 회로로부터 출력되는 제 3 제어전압(V3)이 공급된다. 상기 제 11 PMOS 및 제 10 NMOS 트랜지스터(P11 및 N10)의 게이트 전극에는 상기 제 2 인버터 수단(15)의 출력인 제 2 노드(K2)의 전압이 공급된다. 또한, 상기 전원단자(Vcc) 및 상기 제 3 인버터(16)의 출력인 제 3 노드(K1)간에는 패스 트랜지스터인 제 12 PMOS 트랜지스터(P12)가 접속되며, 상기 제 12 PMOS 트랜지스터(P12)의 게이트 전극에는 상기 도 2의 바이어스 전압 발생 회로로부터 출력되는 제 1 제어전압(V1)이 공급된다.
상기 제 4 인버터 수단(17)은 전원단자(Vcc) 및 접지단자(Vss)간에 직렬로 접속되는 제 13 및 제 14 PMOS 트랜지스터(P13 및 P14)와 제 12 및 제 13 NMOS 트랜지스터(N12 및 N13)로 구성된다. 상기 제 4 인버터 수단(17)의 제 13 PMOS 트랜지스터(P13)의 게이트 전극에는 상기 도 2의 바이어스 전압 발생 회로로부터 출력되는 제 4 제어전압(V4)이 공급된다. 상기 제 13 NMOS 트랜지스터(N13)의 게이트 전극에는 상기 도 2의 바이어스 전압 발생 회로로부터 출력되는 제 3 제어전압(V3)이 공급된다. 상기 제 14 PMOS 및 제 12 NMOS 트랜지스터(P14 및 N12)의 게이트 전극에는 상기 제 3 인버터(16)의 출력인 제 3 노드(K3)의 전압이 공급된다. 또한, 상기 제 4 인버터(17)의 출력인 제 4 노드(K4) 및 접지단자(Vss)간에는 패스 트랜지스터인 제 14 NMOS 트랜지스터(N14)가 접속되며, 상기 제 14 NMOS 트랜지스터(N14)의 게이트 전극에는 상기 도 2의 바이어스 전압 발생 회로로부터 출력되는 제 2 제어전압(V2)이 공급된다.
상기 제 5 인버터 수단(16)은 전원단자(Vcc) 및 접지단자(Vss)간에 직렬로 접속되는 제 15 및 제 16 PMOS 트랜지스터(P15 및 P16)와 제 15 및 제 16 NMOS 트랜지스터(N15 및 N16)로 구성된다. 상기 제 5 인버터 수단(18)의 제 15 PMOS 트랜지스터(P15)의 게이트 전극에는 상기 도 2의 바이어스 전압 발생 회로로부터 출력되는 제 4 제어전압(V4)이 공급된다. 상기 제 16 NMOS 트랜지스터(N16)의 게이트 전극에는 상기 도 2의 바이어스 전압 발생 회로로부터 출력되는 제 3 제어전압(V3)이 공급된다. 상기 제 16 PMOS 및 제 15 NMOS 트랜지스터(P16 및 N15)의 게이트 전극에는 상기 제 4 인버터 수단(17)의 출력인 제 4 노드(K2)의 전압이 공급된다. 또한, 상기 전원단자(Vcc) 및 상기 제 5 인버터(18)의 출력인 제 5 노드(K5)간에는 패스 트랜지스터인 제 17 PMOS 트랜지스터(P17)가 접속되며, 상기 제 17 PMOS 트랜지스터(P17)의 게이트 전극에는 상기 도 2의 바이어스 전압 발생 회로로부터 출력되는 제 1 제어전압(V1)이 공급된다.
상술한 바와 같이 도 2와 도 3으로 구성된 종래의 링 오실레이터의 동작을 설명하면 다음과 같다.
먼저, 도 2의 바이어스 전압 발생 회로에서, 외부로부터 입력되는 제 1 내지 제 3 제어신호(S1 내지 S3)중 어느 한 입력이라도 하이(High) 상태로 되면, 상기 노아게이트(11)의 출력은 로우(Low) 상태로 된다. 상기 노아게이트(11)의 출력은 제 1 인버터(I1)로 공급되며, 상기 제 1 인버터(I1)를 통해 제 1 제어전압(V1)이 출력된다. 상기 제 1 인버터(I1)의 출력은 제 2 인버터(I2)로 공급되며, 상기 제 2 인버터(I2)를 통해 제 2 제어전압(V2)이 출력된다. 또한, 제 2 인버터(I2)의 출력인 상기 제 2 제어전압(V2)은 제 1 전압 조정 수단(12)으로 공급된다. 상기 제 2 제어전압(V2)을 입력으로 하는 제 1 전압 조정 수단(12)의 제 1 PMOS 트랜지스터(P1)는 턴온(Turn on) 되고, 제 1 NMOS 트랜지스터(N1)는 턴오프(Turn off) 된다. 그러므로, 제 1 내지 제 3 저항(R1 내지 R3)을 통해 일정한 전압으로 드롭(Drop)된 제 3 제어전압(V3)이 출력되게 된다. 또한, 상기 제 1 전압 조정 수단(12)의 출력인 제 3 제어전압(V3)을 입력으로 하는 제 2 전압 조정 수단(13)의 제 2 NMOS 트랜지스터(N2)는 약하게(Weak) 턴온 된다. 또한, 상기 제 1 인버터(I1)의 출력인 제 1 제어전압(V1)을 입력으로 하는 상기 제 2 전압 조정 수단(13)의 제 2 PMOS 트랜지스터(P2)는 턴오프 된다. 그러므로, 상기 제 2 전압 조정 수단(13)의 제 3 PMOS 트랜지스터(P3)는 약하게(Week) 턴온 되고, 이때, 상기 제 3 PMOS 트랜지스터(P3)를 통해 제 4 제어전압(V4)이 출력된다.
상술한 바와 같은 도 2의 바이어스 전압 발생 회로로부터 출력되는 제 1 내지 제 4 제어전압(V1 내지 V4)은 도 3의 인버터 체인 회로의 제 1 내지 제 4 입력단자(V1 내지 V4)로 각각 공급된다. 상기 인버터 체인 회로의 제 1 내지 제 5 인버터 수단(14 내지 18)은 상기 제 3 및 제 4 제어전압(V3 및 V4)따라 구동된다. 상기 전원단자(Vcc)에 대응하여 각 노드(K1, K3 및 K5)에 접속되는 PMOS 트랜지스터(P7, P12 및 P17)는 상기 제 1 제어전압(V1)에 따라 구동된다. 또한, 상기 각 노드(K2 및 K4) 및 접지단자(Vss)간에 접속되는 NMOS 트랜지스터(N9 및 N14)는 상기 제 2 제어전압(V2)에 따라 구동된다.
이때, 상기 전원전압(Vcc) 또는 접지전압(Vss)을 공급하는 상기 제 1 내지 제 5 인버터 수단(14 내지 18)을 구동하기 위한 상기 제 3 및 제 4 제어전압(V3 및 V4)의 전압 레벨(Voltage level)이 매우 중요하다. 그러나, 도 2에서 보는바와 같이 전원단자(Vcc)로부터 상기 제 1 PMOS 트랜지스터(P1)를 통해 공급된 전압은 저항(R1 내지 R3)에 의해 드롭(Drop)되며, 상기 드롭된 전압에 의해 상기 제 3 제어전압(V3)이 생성된다. 웨이퍼의 공정상에서 저항(Resister) 값의 변화는 곧바로 상기 제 3 제어전압(V3)을 변화시키게 된다. 이때, 상기 제 3 제어전압(V3)을 입력으로 하는 인버터 체인 회로의 NMOS 트랜지스터(N9 및 N14)가 구동되어 접지전압(Vss)이 인버터 체인 회로로 공급되게 되어 인버터 체인 회로로부터 출력되는 주기에 영향을 주게 된다.
실제로 상기 저항(R1 내지 R3) 값이 증가하면, 전원단자(Vcc)로부터 공급된 전압은 상기 증가된 저항(R1 내지 R3)에 의해 전압 레벨이 더 떨어지게 된다. 이로 인해 상기 제 3 제어전압(V3)은 더 떨어지게 된다. 이때, 상기 제 3 제어전압(V3)을 입력으로 하는 상기 제 2 전압 조정 수단(13)의 제 2 NMOS 트랜지스터(N2)를 더욱 약하게(Weak) 턴온 시키게 된다. 이로 인해, 상기 제 4 제어전압(V4)은 더욱 상승되게 된다. 따라서, 상기 인버터 체인 회로에서 전원단자(Vcc)로부터 공급되는 전압이 작아지게 되어 인버터 수단의 풀업과 풀다운 동작이 느리게 동작됨으로써, 전체 오실레이터(Oscillator)의 주기가 길어지게 된다.
반대로, 상기 저항(R1 내지 R3) 값이 감소하면, 인버터 수단의 풀업과 풀다운 동작을 빠르게 수행함으로써, 전체 오실레이터의 주기가 짧아지게 된다. 이와 같이 종래의 링 오실레이터는 상기 저항(R1 내지 R3) 값에 따라 오실레이터의 주기가 많은 차이를 갖는 단점이 있다.
따라서, 본 발명은 바이어스 전압 발생회로에 기준전압 발생 회로를 사용하여 인버터 체인 회로를 구동하기 위한 제어전압을 일정하게 공급할 수 있도록 함으로써, 상기한 단점을 해소할 수 있는 링 오실레이터를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 링 오실레이터는 외부로부터 입력되는 다수의 제어신호를 조합하여 제어전압을 출력하기 위한 논리소자, 상기 논리소자의 출력을 반전시켜 제1 제어전압을 생성하기 위한 제 1 인버터, 상기 제 1 제어전압을 반전시켜 제 2 제어전압을 생성하기 위한 제 2 인버터, 상기 제 2 제어전압에 따라 제 3 제어전압을 생성하기 위한 제 1 전압 조정 수단, 상기 제 1 및 제 3 제어전압에 따라 제 4 제어전압을 생성하기 위한 제 2 전압 조정 수단으로 구성된 바이어스 전압 발생회로와, 상기 바이어스 전압 발생회로로부터 생성되는 제 1 내지 제 4 제어전압에 따라 일정한 펄스신호를 출력하기 위한 인버터 체인 회로로 구성되되, 상기 바이어스 전압 발생회로의 제 1 전압 조정 수단은 상기 바이어스 전압 발생회로의 제 2 제어전압에 따라 상기 제 3 제어전압인 기준전압을 발생하기 위한 기준전압 발생회로와, 상기 바이어스 전압 발생회로의 제 2 제어전압에 따라 상기 기준전압 발생회로의 출력을 제어하기 위한 제어부를 포함하여 구성된 것을 특징으로 한다.
본 발명의 링 오실레이터는 웨이퍼 공정상에서의 변화에 관계없이 안정된 주기를 갖는 클럭신호를 생성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 4는 본 발명에 따른 바이어스 전압 발생 회로의 상세한 회로도이다.
외부로부터 입력되는 제 1 내지 제 3 제어신호(S1 내지 S3)는 노아(NOR)게이트(21)로 공급된다. 상기 노아게이트(21)의 출력은 제 1 및 제 2 인버터(I11 및 I12)를 통해 제 1 전압 조정 수단(22)으로 공급된다. 이때, 상기 제 1 인버터(I11)를 통해 제 1 제어전압(V1)이 출력되며, 상기 제 2 인버터(I12)를 통해 제 2 제어전압(V2)이 출력된다. 또한, 상기 제 1 인버터(I11)의 출력인 제 1 제어전압(V1) 및 상기 제 1 전압 조정 수단(22)의 출력인 제 3 제어전압(13)은 제 2 전압 조정 수단(23)으로 공급되며, 상기 제 2 전압 조정 수단(23)에 의해 제 4 제어전압(V4)이 출력된다.
상기 제 1 전압 조정 수단(22)은 전원단자(Vcc) 및 접지단자(Vss)간에 직렬로 접속되며 상기 제 1 제어전압(V1)에 따라 기준전압을 발생하는 기준전압 발생회로(24) 및 상기 제 2 제어전압(V2)에 따라 상기 기준전압 발생회로(24)의 출력을 제어하기 위한 제어부(25)로 구성된다. 상기 제어부(25)는 NMOS 트랜지스터(N11)로 구성된다. 상기 제 2 전압 조정 수단(23)은 전원단자(Vcc) 및 접지단자(Vss)간에 직렬로 접속되는 제 2 PMOS 트랜지스터(P12) 및 제 2 NMOS 트랜지스터(N12)와, 상기 전원단자(Vcc) 및 출력단자 간에 접속되는 제 3 PMOS 트랜지스터(P13)로 구성된다. 또한, 상기 제 1 전압 조정 수단(22)의 출력 및 접지단자(Vss)간에는 제 3 및 제 4 NMOS 트랜지스터(N13 및 N14)가 병렬로 접속된다.
그러면, 도 4와 도 3으로 구성된 본 발명에 따른 링 오실레이터의 동작을 설명하면 다음과 같다.
도 4의 바이어스 전압 발생 회로에서, 외부로부터 입력되는 제 1 내지 제 3 제어신호(S1 내지 S3)중 어느 한 입력이라도 하이 상태로 되면, 상기 노아게이트(21)의 출력은 로우(Low) 상태로 된다. 상기 노아게이트(21)의 출력은 제 1 인버터(I11)로 공급되며, 상기 제 1 인버터(I11)를 통해 제 1 제어전압(V1)이 출력된다. 상기 제 1 인버터(I11)의 출력은 제 2 인버터(I12)로 공급되며, 상기 제 2 인버터(I12)를 통해 제 2 제어전압(V2)이 출력된다. 또한, 상기 제 2 인버터(I12)의 출력인 제 2 제어전압(V2)은 제 1 전압 조정 수단(22)의 기준전압 발생회로(24) 및 제어부(25)인 제 1 NMOS 트랜지스터(N11)로 공급된다. 이때, 상기 제 1 NMOS 트랜지스터(N11)는 턴오프 되고, 상기 기준전압 발생회로(24)에서는 일정한 기준전압이 출력되어 안정된 제 3 제어전압(V3)이 출력된다. 또한, 상기 제 1 전압 조정 수단(22)의 출력인 제 3 제어전압(V3) 및 상기 제 1 인버터(I11)의 출력인 제 1 제어전압(V1)은 제 2 전압 조정 수단(23)으로 공급된다. 그러므로, 상기 제 3 제어전압(V3)을 입력으로 하는 상기 제 2 전압 조정 수단(23)의 제 2 NMOS 트랜지스터(N12)는 약하게(Weak) 턴온 된다. 또한, 상기 제 1 제어전압(V1)을 입력으로 하는 상기 제 2 전압 조정 수단(23)의 제 2 PMOS 트랜지스터(P12)는 턴오프 된다. 그러므로, 상기 제 2 전압 조정 수단(23)의 제 3 PMOS 트랜지스터(P13)가 약하게(Week) 턴온 되어 제 4 제어전압(V4)이 출력된다.
상술한 바와 같은 바이어스 전압 발생 회로로부터 출력되는 제 1 내지 제 4 제어전압(V1 내지 V4)은 도 3의 인버터 체인 회로의 제 1 내지 제 4 입력단자(V1 내지 V4)로 각각 공급된다. 이하, 인버터 체인 회로의 동작은 앞서 설명한 바와 동일함으로 생략하기로 한다. 즉, 본 발명은 기준전압 발생회로를 사용하여 인버터 체인 회로를 구동하기 위한 제어전압을 생성하도록 함으로써, 웨이퍼 공정에서의 저항 값의 변화에 따른 오실레이터의 주기 변화를 막을 수 있다.
도 5는 도 4의 기준전압 발생회로의 상세 회로도이다. 먼저, 전압 디바이더 회로(26)는 입력단자(In)를 통해 공급되는 전압에 따라 제어전압을 출력하게 된다. 출력전압 구동회로(27)는 상기 전압 디바이더 회로(26)의 출력에 따라 출력단자(Dout)로 일정한 기준전압을 출력하게 된다.
상기 전압 디바이더 회로(26)는, 입력단자(In) 및 제 1 노드(K21)간에 제 1 및 제 2 인버터(I21 및 I22)가 직렬로 접속된다. 또한, 전원단자(Vcc) 및 제 2 노드(K22) 간에 제 1 및 제 2 PMOS 트랜지스터(P21 및 P22)가 직렬로 접속된다. 상기 제 1 PMOS 트랜지스터(P21)의 게이트입력으로는 상기 제 1 노드(K21)의 전압이 공급되며, 상기 제 2 PMOS 트랜지스터(P22)의 게이트입력으로는 상기 제 2 노드(K22)의 전압이 공급된다. 상기 제 2 노드(K22) 및 접지단자(Vss)간에는 제 1 NMOS 트랜지스터(N21)가 접속되며, 상기 제 1 NMOS 트랜지스터(N21)의 게이트입력으로는 상기 제 1 노드(K21)의 전압이 공급된다. 상기 제 2 노드(K22) 및 제 3 노드(K23)간에는 제 2 내지 제 4 NMOS 트랜지스터(N22 내지 N24)가 직렬로 접속되며, 상기 제 2 NMOS 트랜지스터(N22)의 게이트입력으로는 상기 제 2 노드(K22)의 전압이 공급된다. 그리고, 상기 제 3 및 제 4 NMOS 트랜지스터(N23 및 N24)의 각 게이트입력으로는 자신의 드레인 전압이 각각 공급된다. 상기 제 3 노드(K23) 및 접지단자(Vss)간에는 제 5 NMOS 트랜지스터(N25)가 접속되며, 상기 제 5 NMOS 트랜지스터(N25)의 게이트입력으로는 상기 제 3 노드(K23)의 전압이 공급된다. 또한, 상기 제 2 노드(K22) 및 접지단자(Vss)간에는 제 6 NMOS 트랜지스터(N26)가 접속되며, 상기 제 6 NMOS 트랜지스터(N26)의 게이트입력으로는 상기 제 3 노드(K23)의 전압이 공급된다. 상기 출력전압 구동회로(27)는, 상기 전원단자(Vcc) 및 접지단자(Vss)간에 제 3 PMOS 및 제 7 NMOS 트랜지스터(P23 및 N27)가 직렬로 접속된다. 상기 제 3 PMOS 및 제 7 NMOS 트랜지스터(P23 및 N27)의 게이트입력으로는 상기 전압 디바이더 회로(26)의 출력인 제 2 노드(K22)의 전압이 공급된다. 상술한 바와 같이 구성된 기준전압 발생회로의 동작을 상세히 설명하면 다음과 같다.
예를 들어, 입력단자(In)를 통해 공급되는 제어전압이 로우 상태일 경우, 상기 전압 디바이더 회로(26)에서 상기 제 1 및 제 2 인버터(I21 및 I22)를 경유한 제 1 노드(K21)의 전압은 로우 상태로 된다. 상기 제 1 노드(K21)의 전압을 입력으로 하는 제 1 PMOS 트랜지스터(P21)는 턴온 되고, 상기 제 1 NMOS 트랜지스터(P21)는 턴오프 된다. 이때, 상기 제 2 PMOS 트랜지스터(P22)가 턴온 되어 상기 전원단자(Vcc)로부터 상기 제 2 노드(K22)로 전류 패스(Pass)가 형성된다. 또한, 상기 제 2 노드(K22)로부터 상기 제 2 내지 제 5 NMOS 트랜지스터(N22 내지 N25)를 통해 접지단자(Vss)로 전류 패스가 형성된다. 그러므로, 상기 제 2 노드(K22)의 전위는 상기 제 2 내지 제 5 NMOS 트랜지스터(N22 내지 N25)에 의해 일정한 전압으로 드롭(Drop)되어 안정된 전압을 유지하게 된다. 상기 제 3 노드(K23)는 상기 제 5 NMOS 트랜지스터(N25)의 문턱전압 만큼 드롭된 낮은 전압을 유지하게 된다. 그러므로, 상기 제 3 노드(K23)의 전압을 입력으로 하는 제 6 NMOS 트랜지스터(N26)는 약하게 턴온 된다. 따라서, 상기 제 2 노드(K22)는 낮은 전압을 유지하게 된다. 이때, 상기 제 2 노드(K22)의 전압을 입력으로 하는 상기 출력전압 구동회로(27)의 제 3 PMOS 트랜지스터(P23)는 약하게 턴온 되고, 상기 제 7 NMOS 트랜지스터(N27)는 턴오프 된다. 따라서, 상기 전원단자(Vcc)로부터 상기 제 3 PMOS 트랜지스터(P23)를 통해 출력단자(Dout)로 전류 패스가 형성되어 상기 출력단자(Dout)를 통해 일정한 기준전압이 출력된다.
상술한 바와 같이 본 발명에 의하면 바이어스 전압 발생회로에 기준전압 발생 회로를 사용하여 인버터 체인 회로를 구동하기 위한 제어전압을 일정하게 공급할 수 있도록 함으로써, 웨이퍼 공정에서의 저항값 변화에 따른 오실레이터의 주기 변화를 방지할 수 있는 탁월한 효과가 있다.
도 1은 링 오실레이터의 블록도.
도 2는 종래의 바이어스 전압 발생 회로의 상세한 회로도.
도 3은 도 1의 인버터 체인 회로의 상세한 회로도.
도 4는 본 발명에 따른 바이어스 전압 발생 회로의 상세한 회로도.
도 5는 도 4의 기준전압 발생 회로의 상세한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1: 바이어스 전압 발생 회로 2: 인버터 체인 회로
11, 21: 노아게이트 12, 22: 제 1 전압조정 수단
13, 23: 제 2 전압조정 수단 14 내지 18: 인버터 수단
24: 기준전압 발생회로 25: 전압 디바이더 회로
26: 출력전압 구동회로
Claims (5)
- 외부로부터 입력되는 다수의 제어신호를 조합하여 제어전압을 출력하기 위한 논리소자, 상기 논리소자의 출력을 반전시켜 제1 제어전압을 생성하기 위한 제 1 인버터, 상기 제 1 제어전압을 반전시켜 제 2 제어전압을 생성하기 위한 제 2 인버터, 상기 제 2 제어전압에 따라 제 3 제어전압을 생성하기 위한 제 1 전압 조정 수단, 상기 제 1 및 제 3 제어전압에 따라 제 4 제어전압을 생성하기 위한 제 2 전압 조정 수단으로 구성된 바이어스 전압 발생회로와,상기 바이어스 전압 발생회로로부터 생성되는 제 1 내지 제 4 제어전압에 따라 일정한 펄스신호를 출력하기 위한 인버터 체인 회로로 구성되되,상기 바이어스 전압 발생회로의 제 1 전압 조정 수단은 상기 바이어스 전압 발생회로의 제 2 제어전압에 따라 상기 제 3 제어전압인 기준전압을 발생하기 위한 기준전압 발생회로와,상기 바이어스 전압 발생회로의 제 2 제어전압에 따라 상기 기준전압 발생회로의 출력을 제어하기 위한 제어부를 포함하여 구성된 것을 특징으로 하는 링 오실레이터.
- 제 1 항에 있어서,상기 기준전압 발생회로는 입력단자를 통해 공급되는 제어신호에 따라 일정한 제어전압을 출력하기 위한 전압 디바이더 회로와,상기 전압 디바이더 회로의 출력에 따라 기준전압을 출력하기 위한 출력전압 구동회로를 포함하여 구성된 것을 특징으로 하는 링 오실레이터.
- 제 2 항에 있어서,상기 전압 디바이더 회로는 제 1 및 제 2 인버터를 통해 공급되는 제어전압에 따라 전원전압을 스위칭하기 위한 제 1 PMOS 트랜지스터와,상기 제 1 PMOS 트랜지스터를 통해 공급되는 전압을 출력노드로 전달하기 위한 제 2 PMOS 트랜지스터와,상기 출력노드 및 접지단자 간에 접속되며 상기 제 1 및 제 2 인버터를 통해 공급되는 제어전압에 따라 구동되는 제 1 NMOS 트랜지스터와,상기 출력노드의 전압을 일정한 전압으로 드롭시키기 위한 제 2 내지 제 5 NMOS 트랜지스터와,상기 출력노드 및 접지단자 간에 접속되며 제 2 내지 제 4 NMOS 트랜지스터에 의해 드롭된 전압을 입력으로 하는 제 6 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 링 오실레이터.
- 제 2 항에 있어서,상기 출력전압 구동회로는 전원단자 및 접지단자간에 직렬 접속되며 상기 전압 디바이더 회로의 출력을 각각 입력으로 하는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 링 오실레이터.
- 제 1 항에 있어서,상기 제어부는 NMOS 트랜지스터로 구성된 것을 특징으로 하는 링 오실레이터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0057710A KR100490283B1 (ko) | 1998-12-23 | 1998-12-23 | 링 오실레이터_ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1998-0057710A KR100490283B1 (ko) | 1998-12-23 | 1998-12-23 | 링 오실레이터_ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000041742A KR20000041742A (ko) | 2000-07-15 |
| KR100490283B1 true KR100490283B1 (ko) | 2005-08-01 |
Family
ID=19564984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1998-0057710A KR100490283B1 (ko) | 1998-12-23 | 1998-12-23 | 링 오실레이터_ |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100490283B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5394026A (en) * | 1993-02-02 | 1995-02-28 | Motorola Inc. | Substrate bias generating circuit |
| KR950022035A (ko) * | 1993-12-23 | 1995-07-26 | 김주용 | 기준전압을 이용한 링 발진기 |
| JPH08162911A (ja) * | 1994-11-30 | 1996-06-21 | Rohm Co Ltd | 電圧制御発振器 |
| JPH09223950A (ja) * | 1996-02-14 | 1997-08-26 | Oki Electric Ind Co Ltd | Ｖｃｏ回路の駆動方法及びｖｃｏ回路 |
| JPH10327018A (ja) * | 1997-05-23 | 1998-12-08 | Nec Corp | 電圧制御型発振器 |
-
1998
- 1998-12-23 KR KR10-1998-0057710A patent/KR100490283B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5394026A (en) * | 1993-02-02 | 1995-02-28 | Motorola Inc. | Substrate bias generating circuit |
| KR950022035A (ko) * | 1993-12-23 | 1995-07-26 | 김주용 | 기준전압을 이용한 링 발진기 |
| JPH08162911A (ja) * | 1994-11-30 | 1996-06-21 | Rohm Co Ltd | 電圧制御発振器 |
| JPH09223950A (ja) * | 1996-02-14 | 1997-08-26 | Oki Electric Ind Co Ltd | Ｖｃｏ回路の駆動方法及びｖｃｏ回路 |
| JPH10327018A (ja) * | 1997-05-23 | 1998-12-08 | Nec Corp | 電圧制御型発振器 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000041742A (ko) | 2000-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5729155A (en) | High voltage CMOS circuit which protects the gate oxides from excessive voltages | |
| JP5008367B2 (ja) | 電圧発生装置 | |
| JPH10270992A (ja) | 定電流駆動回路 | |
| KR100490283B1 (ko) | 링 오실레이터_ | |
| US6400208B1 (en) | On-chip trim link sensing and latching circuit for fuse links | |
| JP2842329B2 (ja) | 電圧レベルシフト回路 | |
| JP2003203492A (ja) | 低電圧検出器 | |
| KR100656471B1 (ko) | 입력 버퍼 | |
| KR102436360B1 (ko) | 모니터링 회로를 구비하는 반도체 장치 | |
| JP2012109018A (ja) | 電圧発生装置 | |
| KR0179810B1 (ko) | 메모리의 출력버퍼회로 | |
| KR100474587B1 (ko) | 센스앰프출력회로 | |
| KR100190189B1 (ko) | 데이타 출력버퍼 | |
| KR100671578B1 (ko) | 포지티브 차지 펌프 회로 | |
| KR100218376B1 (ko) | 슈미트 트리거회로 | |
| KR100320795B1 (ko) | 출력버퍼회로 | |
| KR100968442B1 (ko) | 저전력 동작모드용 기준전압 발생 장치 | |
| KR20030049451A (ko) | 출력 버퍼 | |
| KR100290472B1 (ko) | 반도체 메모리 장치용 펄스 스위치 회로 | |
| KR20000021373A (ko) | 논리합 회로 | |
| KR0138625B1 (ko) | 플래쉬 메모리 소자용 리던던시 제어 회로 | |
| KR100399927B1 (ko) | 펄스 발생 회로 | |
| KR100545448B1 (ko) | 내부전압 생성 회로 | |
| KR100365425B1 (ko) | 정적 전류를 줄이고 고속 동작이 가능한 레퍼런스 신호 발생 회로 | |
| KR950009203B1 (ko) | 반도체 메모리장치의 리프레시 타이머회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |