TWI554032B - 獨立式自舉開關 - Google Patents

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TWI554032B
TWI554032B TW103116224A TW103116224A TWI554032B TW I554032 B TWI554032 B TW I554032B TW 103116224 A TW103116224 A TW 103116224A TW 103116224 A TW103116224 A TW 103116224A TW I554032 B TWI554032 B TW I554032B
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Description

獨立式自舉開關
本發明係關於對類比信號進行取樣的輸入電路，特別係關於對具有大共模範圍(wide common mode range)之類比差分信號進行取樣的輸入電路。
對於類比數位轉換器的設計者來說，亟需可以對完全差分信號進行取樣的輸入電路，特別是可以取樣其差分電壓之幅度大於二極體壓降(diode drop)的差分類比信號之輸入電路，並且能在大共模範圍內進行取樣作業。
第一圖顯示美國專利第8022679號「接近理想二極體功能之快速開關啟動的系統與方法」(SYSTEMS AND METHODS FOR FAST SWITCH TURN ON APPROXIMATING IDEAL DIODE FUNCTION，以下稱679號專利)所揭露的一開關電路。如第一圖所示，679號專利的開關電路並非完全地電容性獨立，而且其電荷幫浦(charge pump)並非參考到開關電路的一源端(source terminal)。再者，該開關電路缺乏鑑別電路(discriminator)或電壓調節器(voltage regulator)以提供具有良好控制的閘極至源極(gate-to-source)電壓VGS。因此，679號專利的開關電路無法在低於地面參考電位的情況下工作，因此不適合做為類比數位轉換器當中的取樣網路。
第二圖顯示美國專利第7176742號「具有超過電源電壓之輸 入範圍的自舉開關」(BOOTSTRAPPED SWITCH WITH AN INPUT RANGE GREATER THAN SUPPLY VOLTAGE，以下稱742號專利)所揭露的一自舉開關電路。742號專利的自舉開關電路可以取樣輸入範圍超過電源電壓範圍的輸入信號。然而，此自舉開關電路只能夠接收在正向(positive side)部分超出電源電壓之一限制範圍的輸入信號，此自舉開關電路內的幾個低電壓電晶體並沒有辦法承受具有較高電壓的信號。如第二圖所示，742號專利的自舉開關電路包含了電容C13，其先連接到電源電壓GND與VDD以便預先充電。 接著，已被充電的電容C13被切換連接至自舉開關MN20的源極與閘極。對於具有較高電壓的輸入信號來說，預先充電的電容C13必須將電壓振幅拉到與輸入信號相同。自舉開關MN20的寄生電容衍生了隨輸入信號變化的閘極至源極電壓VGS。
第三圖顯示美國專利申請公開第2013/009623號「四象限自舉 開關電路」(FOUR-QUADRANT BOOTSTRAPPED SWITCH CIRCUIT，以下稱623號申請案)所揭露的一雙極性開關電路。623號申請案係根據一浮動電壓源來操作雙極性開關電路，其無法接受電位超過電源電壓的輸入信號，原因在於上述的浮動電壓源係由多個電源電壓範圍操作的電流源所產生。
根據本發明的一實施例，提供一種自舉開關電路，其包含被一電荷幫浦充電的一電容，其中電荷幫浦連接到一自舉開關的一源極。跨越該電容的一電位差用於操作一邏輯電路，邏輯電路用於控制自舉開關之閘極至源極電容充電或放電的其他開關。邏輯電路係完全的電容性獨立。 在一實施例中，上述的邏輯電路包含一閂鎖結構，可以偵測該自舉開關是否應該被開啟或關閉。邏輯電路可包含一電壓調節器以提供一恆定的閘極至源極(gate-to-source)電壓VGS。恆定的電壓VGS提供一恆定的開關阻抗。
根據本發明一實施例，提供一種自舉開關電路，耦接到提供 一個或多個時脈信號的一時脈電路，該自舉開關電流包含一輸入端子與一輸出端子。該自舉開關電路包含：(a)一開關，其包含耦接到該輸入端子的一第一端子、耦接到該輸出端子的一第二端子、以及一控制端子；(b)一電荷幫浦，其透過一第一電容與一第二電容耦接到該時脈信號並且獨立於該時脈電路，其中該電荷幫浦用於產生一輸出電壓；以及(c)一邏輯電路，其透過一第三電容與一第四電容耦接到該時脈信號並且獨立於該時脈電路，其中該邏輯電路提供一控制信號至該開關的該控制端子，該控制信號係根據該電荷幫浦的該輸出電壓所產生。在一實施例中，該自舉開關電路中的該開關可以包含(a)單一電晶體或(b)源極互相耦接的兩個電晶體。該邏輯電路更包含一電壓調節器電路以產生該電荷幫浦之該輸出電壓的一調節後電壓。
在一實施例中，該邏輯電路更包含一閂鎖結構。該電荷幫 浦、該邏輯電路、與該開關電路係利用NMOS電晶體實作。該NMOS電晶體係包含一半導體基板之一N澡盆區域所包圍的一P井。該N澡盆區域係主動地在一參考電壓與一輸入信號之間偏壓。
在一實施例中，該時脈信號包含一對或多對互補且非重疊的週期性波形。
本發明的自舉開關電路可以用在多種應用，諸如(a)相對於 地面參考電壓GND的一電力計，用於監測正的與負的電源供應電壓，(b)高解析度類比數位轉換器的一輸入共模延伸模組，(c)一高速或一高解析度的類比數位轉換器，以及(d)監測能夠反轉急性的燃料電池。根據本發明的一自舉開關電路可以在一寬廣輸入信號範圍中操作，並且可以在遠高於電源供應電壓VDD或遠低於地面參考電壓GND的情況下取樣信號。該自舉開關電路可以對落差很大的差分輸入信號進行取樣，其輸入電壓範圍可以從該自舉開關電路所特定之負的電壓VDSMAX到正的電壓VDSMAX。
可以參考以下的詳細說明與所附圖示以便更詳盡地了解本發明。
第四圖
S1~S6‧‧‧開關
CP‧‧‧電荷幫浦
PHI1‧‧‧時脈信號
PHI2‧‧‧時脈信號
ADC‧‧‧類比數位轉換器
Rectifier‧‧‧整流器
COMP Hyst‧‧‧比較器
第五A圖與第五B圖
100‧‧‧自舉開關電路
101‧‧‧CMOS邏輯電路
CP‧‧‧電荷幫浦
S1‧‧‧自舉開關
PHI1‧‧‧時脈信號
PHI2‧‧‧時脈信號
PHIC1‧‧‧時脈信號
PHIC2‧‧‧時脈信號
第六圖
200‧‧‧自舉開關電路
101‧‧‧CMOS邏輯電路
1‧‧‧節點
2‧‧‧節點
4‧‧‧節點
CP‧‧‧電荷幫浦
C1~C5‧‧‧電容
PHI1D‧‧‧時脈信號
PHI2D‧‧‧時脈信號
PHIC1‧‧‧時脈信號
PHIC2‧‧‧時脈信號
S1‧‧‧自舉開關
T1~T9‧‧‧電晶體
第七A圖
300‧‧‧自舉開關電路
301‧‧‧NMOS邏輯電路
303‧‧‧NMOS調節電路
NMOS CP‧‧‧NMOS電荷幫浦
S1~S3‧‧‧開關
PHI1‧‧‧時脈信號
PHI2‧‧‧時脈信號
PHIC1‧‧‧時脈信號
PHIC2‧‧‧時脈信號
第七B圖
351‧‧‧NMOSP井
352‧‧‧N澡盆區域
第八圖
400‧‧‧自舉開關電路
401‧‧‧邏輯電路
403‧‧‧調節電路
CP‧‧‧電荷幫浦
S1a~S3‧‧‧開關
PHI1‧‧‧時脈信號
PHI2‧‧‧時脈信號
PHIC1‧‧‧時脈信號
PHIC2‧‧‧時脈信號
第九圖
1~4‧‧‧節點
301‧‧‧NMOS邏輯電路
303‧‧‧NMOS調節電路
500‧‧‧自舉開關電路
C1~C6‧‧‧電容
NMOS CP‧‧‧NMOS電荷幫浦
PHI1D‧‧‧時脈信號
PHI2D‧‧‧時脈信號
PHIC1‧‧‧時脈信號
PHIC2‧‧‧時脈信號
R1~R3‧‧‧電阻
T1a~T14‧‧‧電晶體
VX‧‧‧節點
第十圖
600‧‧‧輸入取樣網路
601a~d‧‧‧電荷幫浦/邏輯電路
650‧‧‧類比數位轉換器
Ca,Cb‧‧‧電容
S1a~S4b‧‧‧開關
第一圖為先前技術的一開關電路。
第二圖為先前技術的一自舉開關電路。
第三圖為先前技術中根據一浮動電壓源來操作的開關電路。
第四圖為美國相關專利申請案所示的包含開關電路的一取樣網路。
第五A圖為根據本發明一實施例的一自舉開關電路的一方塊示意圖100，該自舉開關S1的源極OUT連接到電荷幫浦CP。
第五B圖顯示根據本發明一實施例的時脈信號PHI1、PHI2、PHIC1與PHIC2之波形示意圖。
第六圖為根據本發明一實施例，用於實現第五A圖的電荷幫浦CP、CMOS邏輯電路101、與自舉開關S1之自舉開關電路200的一示意圖。
第七A圖為根據本發明一實施例的一自舉開關電路300之 NMOS電晶體實作範例的一方塊示意圖。
第七B圖為根據本發明一實施例，利用NMOS電晶體實作一獨立電壓領域的一結構示意圖。
第八圖為根據本發明一實施例的支援雙極化作業的一自舉開關電路400之一方塊示意圖。
第九圖為根據本發明一實施例，用於實作第七A圖自舉開關電路300之一電路示意圖500。
第十圖為根據本發明一實施例的輸入取樣網路600，用於輸入完全差分信號的獨立類比數位轉換器650。
第四圖為本案發明人向美國專利商標局提出的專利申請案「雙極性獨立高電壓取樣網路」(BIPOLAR ISOLATED HIGH VOLTAGE SAMPLING NETWORK，代理人案號為081318-0579)。此專利申請案所揭露內容將作為本案的參考。在此專利申請案當中，取樣網路使用參考地面電位的電荷幫浦。因此，在取樣網路中的開關即無法針對一快速變化的輸入信號建立一個恆定的閘極至源極電壓VGS。此外，以其N井連接到輸入信號的P型金屬氧化場效電晶體(PMOS)無法讓上述的開關在低於基板電壓的情況下操作，因為輸入信號到二極體當中的P型基板是開路的。第四圖所示的實施例需要信號極性比較器以便在超出電源電壓的範圍之外操作。
第五A圖為根據本發明一實施例的一自舉開關電路100的一方塊示意圖，該自舉開關S1的源極OUT連接到電荷幫浦CP。如第五A圖所示，電荷幫浦CP產生一電壓差，用於支持互補式金屬氧化半導體(CMOS)邏 輯電路101的操作。接著，CMOS邏輯電路101控制自舉開關S1的閘極至源極電壓VGS，用於令自舉開關S1在導通狀態和非導通狀態之間切換。當處在導通狀態時，自舉開關S1將汲極IN的輸入信號傳到源極OUT。時脈信號控制器102所產生的時脈信號PHI1、PHI2、PHIC1與PHIC2分別透過電容連接控制電荷幫浦CP與CMOS邏輯電路101。除了上述連接到電容的時脈信號之外，自舉開關S1、電荷幫浦CP與CMOS邏輯電路101獨立於電源供應電壓VDD與GND。而時脈信號控制器102自電源供應電壓VDD與GND中汲取電力。
第五B圖顯示根據本發明一實施例的時脈信號PHI1、PHI2、 PHIC1與PHIC2之波形示意圖。如第五B圖所示，時脈信號PHI1與PHI2的波形為實質互補且非重疊，亦即在時脈信號的每一個上升緣與下降緣之間間隔一段時間，且緊跟著是另一個時脈信號的上升緣與下降緣。類似地，時脈信號PHI1C與PHI2C的波形同為實質互補且非重疊。
第六圖為根據本發明一實施例，用於實現第五A圖的電荷幫 浦CP、CMOS邏輯電路101、與自舉開關S1之自舉開關電路200的一示意圖。 如同第六圖所示，在自舉開關電路200當中的電荷幫浦CP包含了N型金屬氧化場效電晶體(NMOS)T2、T3、T4、與T5，以及電容C1、C2、與C3。時脈信號PHI1D與PHI2D與第五B圖所示的PHI1與PHI2之波形實質相同，這兩個時脈信號交替地對電容C1與C2進行充電。在每一個時脈週期當中，橫跨電容C2與C1的電壓分別透過二極體設定的NMOS電晶體T4與T5對電容C3進行充電，用於產生自舉開關S1之節點1與源極IN之間的一電壓差。在自舉開關電路200當中，自舉開關S1是透過NMOS電晶體T1來實現。CMOS邏輯電路101是由PMOS電晶體T7與T9、NMOS電晶體T6與T8、電容C4與C5、以及連接到 NMOS電晶體T6與T8的閘極以及自舉開關S1之源極IN的電阻所構成。CMOS邏輯電路101被當成是一個閂鎖結構，其中所儲存的信號是節點2的輸出。隨著時脈信號PHIC1與PHIC2而變化的邏輯狀態將覆寫調上述之被儲存的信號。當相對地面電位的時脈信號PHIC1將電容C4推高到一高電壓狀態(相對於源極IN)時，NMOS電晶體T6被開啟，因此把節點4的電位拉向源極IN的電壓，於是開啟了PMOS電晶體T9。PMOS電晶體T9的導通將節點2的電位向節點1的電位靠攏。反之，當相對地面電位的時脈信號PHIC2將電容C5推高到一高電壓狀態(相對於源極IN)時，NMOS電晶體T8被開啟，因此把節點2的電位拉向源極IN的電壓，於是開啟了PMOS電晶體T7，以便將節點4的電位向節點1的電位靠攏，並且關閉PMOS電晶體T9。在源極IN的輸入信號之電壓若低於PMOS電晶體的基板偏壓(substrate bias)，PMOS電晶體T7與T9的基極(bulk terminal)無法連接到節點1，以避免寄生二極體到基板的電路開啟。由於一個小型低壓PMOS電晶體的最大基極至源極的電壓較低，或許需要較大型(較慢)高壓PMOS電晶體以便在遠低於基板偏壓的範圍內操作。
第七A圖為根據本發明一實施例的一自舉開關電路300之 NMOS電晶體實作範例的一方塊示意圖。一般來說，如第六圖的自舉開關電路200之類的CMOS邏輯電路，同時包含了PMOS與NMOS電晶體以避免靜電流之功率耗損。如第七A圖所示，NMOS電晶體邏輯電路301透過NMOS電晶體S2與S3來控制自舉開關S1。在此實施例中的獨立電壓領域內，只使用了NMOS電晶體，其包含了電荷幫浦NMOS CP、NMOS邏輯電路301、NMOS調節電路303、以及NMOS電晶體S2與S3。時脈控制單元302係透過電容器將時脈信號PHI1、PH12、PHIC1、與PHIC2傳送到上述的獨立電壓領域。 第七B圖為根據本發明一實施例，利用NMOS電晶體實作一獨立電壓領域的一結構示意圖。如第七B圖所示，NMOS電晶體可以用位於N澡盆區域352所提供的P井351所形成。如果一輸入電壓低於地面電位時，N澡盆區域352的偏壓電位可以高於地面電位。當上述之輸入電壓高於地面電位時，N澡盆區域352的電位會隨著該輸入電壓連動。透過將偏壓電位於一參考電壓(例如電源供應電壓GND)與輸入信號之間進行切換，可以主動地設定N澡盆區域352的偏壓，以免電流通過寄生二極體。也可以讓N澡盆區域352的電位浮動，以避免過量的電流通過寄生二極體。
由於N澡盆區域352沒有PMOS電晶體的緣故，讓自舉開關電 路300可以對遠低於地面電位及遠高於電源供應電壓VDD的輸入信號進行取樣。藉由將電荷幫浦NMOS CP的輸出電壓逐步降低，NMOS調節器電路303於輸出端口產生一精確電壓(亦即相對於NMOS開關S3的源極)。上述的調節後輸出電壓透過NMOS開關S3耦接到自舉開關S1的閘極。接受電荷幫浦NMOS CP供應電源的NMOS邏輯電路301可以產生超出NMOS調節器電路303之輸出電壓的邏輯信號，以便適當地開啟NMOS開關S3與S2。當NMOS開關S3處於導通狀態時，自舉開關S1的閘極之電壓被拉到與NMOS調節器電路303的輸出電壓一般高，於是開啟了自舉開關S1。被開啟的NMOS開關S2釋放了自舉開關S1的閘極至源極寄生性電容內的電荷，於是關閉了自舉開關S1。
第八圖為根據本發明一實施例的支援雙極化作業的一自舉 開關電路400之一方塊示意圖。如第八圖所示，自舉開關電路400內的自舉開關S1係由兩個源極相連的NMOS電晶體S1a與S1b來達成雙極化作業。在 此範例中，NMOS電晶體S1a與S1b的寄生性二極體無法同時處於導通狀態。因此，輸入端子IN可以具有遠大於或遠小於輸出端子OUT的電壓，而不會同時開啟兩個寄生二極體。不像第七A圖所示的電荷幫浦NMOS CP、NMOS邏輯電路301、與NMOS調節器電路303，本圖的電荷幫浦CP、邏輯電路401、與調節器電路403不需要只用NMOS電晶體實作。在第八圖當中，電荷幫浦CP耦接到兩個NMOS開關S1a與S1b共通的源極。
第九圖為根據本發明一實施例，用於實作第七A圖自舉開關 電路300之一電路示意圖500。如第九圖所示，自舉開關電路500並不包含PMOS電晶體。電荷幫浦NMOS CP係利用NMOS電晶體T2、T3、T4、與T5以及電容C1、C2、C3所組成，實質上與第六圖自舉開關電路200內的電荷幫浦CP相同。電荷幫浦NMOS CP透過電容C3提供電壓。NMOS邏輯電路301被視為一個閂鎖結構，其包含了NMOS電晶體T6、T7、T8、與T9以及電阻R1與R2。時脈信號PHIC1與PHIC2的信號電位轉變，透過電容C4與C5的電壓變化來開啟NMOS電晶體T6與T9，覆寫節點4與3的儲存值。由電阻R3、NMOS電晶體T10、T11、與T12、以及電容C6所組成的NMOS調節器電路303，讓節點1_REG的電壓較節點VX高出三倍金屬氧化半導體的二極體壓降。當節點3的電位變高(相對於節點VX)，且節點1的電壓比NMOS電晶體T13的汲極節點1_REG超過一門檻值電壓時，NMOS電晶體T13變為導通態，因此連接了節點1_REG到節點2。當NMOS電晶體T14導通時(亦即節點4的電位相對高於節點VX)，NMOS電晶體T1a與T1b的閘極至源極的電容被放電，自舉開關S1的輸入端IN到輸出端OUT的連線被打開。
第十圖為根據本發明一實施例的輸入取樣網路600，用於輸 入完全差分信號的獨立類比數位轉換器650。如第十圖所示，輸入取樣網路600包含自舉開關電路601a、601b、601c、與601d，每個自舉開關電路可以用本發明所提供的任何實施例來實作，例如第九圖所示的自舉開關電路500。 在第十圖當中，上述的自舉開關電路透過電容耦接到類比數位轉換器650，但在另一實施例中，也可以透過電阻耦接到類比數位轉換器650。輸入取樣電路600可以在一擴大的共模範圍內正確地對正負輸入電壓進行取樣。根據一實施例，本發明的一輸入取樣電路(例如輸入取樣網路600)可以採取0.6微米(microns)BICMOS(Bipolar CMOS)雙極化CMOS製程。在不接收負電源電壓的情況下，其取樣信號的共模範圍落在-36V到+36V之間。舉例來說，上述的取樣網路可以在電源供應電壓介於GND到5V的情況下，在-33V至+33V的共模範圍內對差分信號(例如±6V,VDSMAX)進行取樣以便供給一類比數位轉換器。
上述的段落係用於描述本發明的特定實施例，而非用於限定本發明之用。在本發明的範圍內可以做出各式變化與修改。本發明的範圍係界定於以下的權利申請範圍當中。
1~4‧‧‧節點
301‧‧‧NMOS邏輯電路
303‧‧‧NMOS調節電路
500‧‧‧自舉開關電路
C1~C6‧‧‧電容
NMOS CP‧‧‧NMOS電荷幫浦
PHI1D‧‧‧時脈信號
PHI2D‧‧‧時脈信號
PHIC1‧‧‧時脈信號
PHIC2‧‧‧時脈信號
R1~R3‧‧‧電阻
T1a~T14‧‧‧電晶體
VX‧‧‧節點

Claims (27)

  1. 一自舉開關電路，耦接到提供一個或多個時脈信號的一時脈電路，該自舉開關電路包含一輸入端子與一輸出端子，其更包含：一開關，其包含耦接到該輸入端子的一第一端子、耦接到該輸出端子的一第二端子、以及一控制端子；一電荷幫浦，其透過一第一電容與一第二電容耦接到該時脈信號並且獨立於該時脈電路，其中該電荷幫浦用於產生一輸出電壓；以及一邏輯電路，其透過一第三電容與一第四電容耦接到該時脈信號並且獨立於該時脈電路，其中該邏輯電路提供一控制信號至該開關的該控制端子，該控制信號係根據該電荷幫浦的該輸出電壓所產生，其中該電荷幫浦、該邏輯電路、與該開關係利用NMOS電晶體實作。
  2. 如申請專利範圍第1項的自舉開關電路，其中該開關包含一電晶體，該電晶體包含的一源極為上述開關的該第一端子，該電晶體包含的一汲極為上述開關的該第二端子，該電晶體包含的一閘極為上述開關的該控制端子。
  3. 如申請專利範圍第1項的自舉開關電路，其中該開關包含源極互相耦接的兩個電晶體。
  4. 如申請專利範圍第3項的自舉開關電路，其中該第三電容與該第四電容分別透過一電阻連接到該兩個電晶體互相耦接的共同源極。
  5. 如申請專利範圍第1項的自舉開關電路，其中該邏輯電路更包含一電壓調節器電路以產生該電荷幫浦之該輸出電壓的一調節後電壓。
  6. 如申請專利範圍第5項的自舉開關電路，其中該電壓調節器電路包含串聯的多個二極體。
  7. 如申請專利範圍第1項的自舉開關電路，其中該邏輯電路更包含一閂鎖結構。
  8. 如申請專利範圍第7項的自舉開關電路，其中該NMOS電晶體係包含一半導體基板之一N澡盆區域所包圍的一P井。
  9. 如申請專利範圍第8項的自舉開關電路，其中該N澡盆區域係主動地在一參考電壓與一輸入信號之間偏壓。
  10. 如申請專利範圍第8項的自舉開關電路，其中該N澡盆區域係電位浮動。
  11. 如申請專利範圍第1項的自舉開關電路，其中該時脈信號包含一對或多對互補且非重疊的週期性波形。
  12. 一輸入取樣網路，用於接收跨越一第一類比輸入端子與一第二類比輸入 端子的一差分信號，包含：一類比數位轉換器，其具有一第一輸入端子與一第二輸入端子；一第一與一第二自舉開關電路，其中每一個自舉開關電路選擇性連接該輸入取樣網路之該第一類比輸入端子，且該第一自舉開關電路選擇性連接至該類比數位轉換器的該第一輸入端子，該第二自舉開關電路選擇性連接該類比數位轉換器的該第二輸入端子；以及一第三與一第四自舉開關電路，其中每一個自舉開關電路選擇性連接該輸入取樣網路之該第二類比輸入端子，且該第三自舉開關電路選擇性連接至該類比數位轉換器的該第一輸入端子，該第四自舉開關電路選擇性連接該類比數位轉換器的該第二輸入端子；其中上述之一個或多個該自舉開關電路具有以下特徵：(i)耦接到提供一個或多個時脈信號的一時脈電路，(ii)包含一輸入端子與一輸出端子，(iii)每個自舉開關電路包含：一開關，其包含耦接到該自舉開關電路之該輸入端子的一第一端子、耦接到該自舉開關電路之該輸出端子的一第二端子、以及一控制端子；一電荷幫浦，其透過一第一電容與一第二電容耦接到該時脈信號並且獨立於該時脈電路，其中該電荷幫浦用於產生一輸出電壓；以及一邏輯電路，其透過一第三電容與一第四電容耦接到該時脈信號並且獨立於該時脈電路，其中該邏輯電路提供一控制信號至該開關的該控制端子，該控制信號係根據該電荷幫浦的該輸出電壓所產生。
  13. 如申請專利範圍第12項的輸入取樣網路，其中該類比數位轉換器的該第一輸入端子係電容性耦接到該第一與該第三自舉開關電路。
  14. 如申請專利範圍第12項的輸入取樣網路，其中該類比數位轉換器的該第二輸入端子係電容性耦接到該第二與該第四自舉開關電路。
  15. 如申請專利範圍第12項的輸入取樣網路，其中該類比數位轉換器的該第一輸入端子係電阻性耦接到該第一與該第三自舉開關電路。
  16. 如申請專利範圍第12項的輸入取樣網路，其中該類比數位轉換器的該第二輸入端子係電阻性耦接到該第二與該第四自舉開關電路。
  17. 如申請專利範圍第12項的輸入取樣網路，其中該自舉開關電路之該開關包含一電晶體，該電晶體包含的一源極為上述開關的該第一端子，該電晶體包含的一汲極為上述開關的該第二端子，該電晶體包含的一閘極為上述開關的該控制端子。
  18. 如申請專利範圍第12項的輸入取樣網路，其中該自舉開關電路之該開關包含源極互相耦接的兩個電晶體。
  19. 如申請專利範圍第18項的輸入取樣網路，其中該第三電容與該第四電容分別透過一電阻連接到該兩個電晶體互相耦接的共同源極。
  20. 如申請專利範圍第12項的輸入取樣網路，其中該邏輯電路更包含一電壓調節器電路以產生該電荷幫浦之該輸出電壓的一調節後電壓。
  21. 如申請專利範圍第20項的輸入取樣網路，其中該電壓調節器電路包含串聯的多個二極體。
  22. 如申請專利範圍第12項的輸入取樣網路，其中該邏輯電路更包含一閂鎖結構。
  23. 如申請專利範圍第12項的輸入取樣網路，其中該電荷幫浦、該邏輯電路、與該開關電路係利用NMOS電晶體實作。
  24. 如申請專利範圍第23項的輸入取樣網路，其中該NMOS電晶體係包含一半導體基板之一N澡盆區域所包圍的一P井。
  25. 如申請專利範圍第24項的輸入取樣網路，其中該N澡盆區域係主動地在一參考電壓與一輸入信號之間偏壓。
  26. 如申請專利範圍第24項的輸入取樣網路，其中該N澡盆區域係電位浮動。
  27. 如申請專利範圍第12項的輸入取樣網路，其中該時脈信號包含一對或多對互補且非重疊的週期性波形。
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