JP6673150B2 - 電圧検出回路 - Google Patents

Description

本発明は、正負の差電圧を検出する電圧検出回路に関する。

従来、２つの入力ノード間の差電圧を検出する電圧検出回路が種々考案されている。例えば、特許文献１には、４つの容量結合したＮチャネル型ＭＯＳトランジスタからなるスイッチ（以下、ＭＯＳスイッチとも呼ぶ）をチョッピング動作させて電圧検出する構成が開示されている。

米国特許第９１４３０９２号明細書

例えば、燃料電池などの電池セルの電圧を検出する用途に用いられる電圧検出回路では、正負にわたって広い範囲の差電圧を検出可能であるとともに、ＭＯＳトランジスタのボディダイオードによるリーク電流などに起因する電圧の検出誤差を小さくする、といったことが要求されている。しかし、従来の電圧検出回路では、このような要求を十分に満たすことができなかった。

本発明は上記事情に鑑みてなされたものであり、その目的は、リーク電流の発生を抑制しつつ、広範囲の差電圧を精度良く検出することができる電圧検出回路を提供することにある。

請求項１に記載の電圧検出回路は、２つの入力ノード（Ｎ１、Ｎ２）の各電圧をサンプリングし、それらの差電圧を検出する差動構成の電圧検出回路（５、３１）であり、差動構成において対をなす２つの検出キャパシタ（Ｃ２、Ｃ３）、第１〜第３検出スイッチ（Ｓ１〜Ｓ３）、駆動部（１７）、ミニマムセレクタ（１６）およびマキシムセレクタ（１５）を備えている。第１検出スイッチは、２つの検出キャパシタの一方と２つの入力ノードの一方との間を開閉する。第２検出スイッチは、２つの検出キャパシタの他方と２つの入力ノードの他方との間を開閉する。第３検出スイッチは、２つの検出キャパシタ同士の間を開閉する。駆動部は、第１、第２および第３検出スイッチを駆動するものであり、第１および第２検出スイッチと、第３検出スイッチと、を相補的にオンオフする。つまり、この場合、第１および第２検出スイッチがオンされるとともに第３検出スイッチがオフされる動作と、第１および第２検出スイッチがオフされるとともに第３検出スイッチがオンされる動作とが交互に実行される。これにより、入力ノードの各電圧が検出キャパシタによりサンプリングされるとともに、そのサンプリングされた電荷の転送が行われ、入力ノードの差電圧が検出される。

このような構成において、第１検出スイッチはＰチャネル型ＭＯＳトランジスタ（１１）からなり、第２検出スイッチはＮチャネル型ＭＯＳトランジスタ（１２）からなり、第３検出スイッチはＰチャネル型ＭＯＳトランジスタ（１３）およびＮチャネル型ＭＯＳトランジスタ（１４）の少なくとも一方からなる。このように、第１〜第３検出スイッチとしては、Ｐチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタの組み合わせで構成されている。そのため、上記構成では、スイッチがＮチャネル型ＭＯＳトランジスタだけで構成される従来技術に比べ、動作範囲、つまり電圧の検出範囲を広くとることができる。

さらに、この場合、各ＭＯＳトランジスタの基板電位は、ミニマムセレクタおよびマキシムセレクタにより制御されるようになっている。すなわち、ミニマムセレクタは、２つの入力ノードの電圧のうちいずれか低いほうの電圧を選択し、その選択した電圧をＮチャネル型ＭＯＳトランジスタの基板電位として与える。マキシムセレクタは、２つの入力ノードの電圧のうちいずれか高いほうの電圧を選択し、その選択した電圧をＰチャネル型ＭＯＳトランジスタの基板電位として与える。そのため、第１〜第３検出スイッチを構成する各ＭＯＳトランジスタのボディダイオードによるリーク電流の発生を防止することができる。したがって、上記構成によれば、リーク電流の発生を抑制しつつ、正負の差電圧を広範囲にわたって精度良く検出することができるという優れた効果が得られる。

請求項８に記載の電圧検出回路は、２つの入力ノード（Ｎ１、Ｎ２）の各電圧をサンプリングし、それらの差電圧を検出する差動構成の電圧検出回路（４１）であり、差動構成において対をなす２つの検出キャパシタ（Ｃ２、Ｃ３）、第１〜第４検出スイッチ（Ｓ４１〜Ｓ４４）、駆動部（５０）、ミニマムセレクタ（１６）およびマキシムセレクタ（１５）を備えている。第１検出スイッチは、２つの検出キャパシタの一方と２つの入力ノードの一方との間を開閉する。第２検出スイッチは、２つの検出キャパシタの他方と２つの入力ノードの他方との間を開閉する。第３検出スイッチは、２つの検出キャパシタの一方と２つの入力ノードの他方との間を開閉する。第４検出スイッチは、２つの検出キャパシタの他方と２つの入力ノードの一方との間を開閉する。駆動部は、第１、第２、第３および第４検出スイッチを駆動するものであり、第１および第２検出スイッチと、第３および第４検出スイッチと、を相補的にオンオフする。つまり、この場合、第１および第２検出スイッチがオンされるとともに第３および第４検出スイッチがオフされる動作と、第１および第２検出スイッチがオフされるとともに第３および第４検出スイッチがオンされる動作とが交互に実行される。これにより、入力ノードの各電圧が検出キャパシタによりサンプリングされるとともに、そのサンプリングされた電荷の転送が行われ、入力ノードの差電圧が検出される。

このような構成において、第１〜第４検出スイッチは、いずれも、Ｐチャネル型ＭＯＳトランジスタ（４３、４５、４７、４９）およびＮチャネル型ＭＯＳトランジスタ（４２、４４、４６、４８）が直列接続された構成を含んでいる。つまり、第１〜第４検出スイッチとしては、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタの組み合わせで構成されている。そのため、上記構成では、スイッチがＮチャネル型ＭＯＳトランジスタだけで構成される従来技術に比べ、動作範囲、つまり電圧の検出範囲を広くとることができる。

さらに、この場合、各ＭＯＳトランジスタの基板電位は、ミニマムセレクタおよびマキシムセレクタにより制御されるようになっている。すなわち、ミニマムセレクタは、２つの入力ノードの電圧のうちいずれか低いほうの電圧を選択し、その選択した電圧をＮチャネル型ＭＯＳトランジスタの基板電位として与える。マキシムセレクタは、２つの入力ノードの電圧のうちいずれか高いほうの電圧を選択し、その選択した電圧をＰチャネル型ＭＯＳトランジスタの基板電位として与える。そのため、第１〜第４検出スイッチを構成する各ＭＯＳトランジスタのボディダイオードによるリーク電流の発生を防止することができる。したがって、上記構成によれば、リーク電流の発生を抑制しつつ、正負の差電圧を広範囲にわたって精度良く検出することができるという優れた効果が得られる。

第１実施形態に係る電圧検出装置の構成を模式的に示す図 第１実施形態における電圧検出回路の高圧側の構成を模式的に示す図 第１比較例に係る電圧検出回路の高圧側の構成を模式的に示す図 第１比較例における差動入力動作範囲を示す図 第２比較例に係る電圧検出回路の高圧側の構成を模式的に示す図 第２比較例における差動入力動作範囲を示す図 第３比較例に係る電圧検出回路の高圧側の構成を模式的に示す図 第３比較例における差動入力動作範囲、ミニマムセレクタの動作範囲、ｎＭＯＳの基板電位の不定範囲およびゲート電圧を示す図 第３比較例におけるリーク電流の発生経路を説明するための図 第１実施形態における差動入力動作範囲、ミニマムセレクタおよびマキシムセレクタの動作範囲、各基板電位の不定範囲およびゲート電圧を示す図 第１実施形態においてリーク電流が発生しない理由を説明するための図その１ 第１実施形態においてリーク電流が発生しない理由を説明するための図その２ 第２実施形態に係る電圧検出回路の高圧側の構成を模式的に示す図 第３実施形態に係る電圧検出回路の高圧側の構成を模式的に示す図

以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
（第１実施形態）
以下、本発明の第１実施形態について図１〜図１２を参照して説明する。

図１に示すように、電圧検出装置１は、入力ノードＮ１の電圧Ｖipと入力ノードＮ２の電圧Ｖimとの差電圧ΔＶiを検出する。入力ノードＮ１は、抵抗Ｒ１を介して電池セル２の高電位側端子に接続され、入力ノードＮ２は、抵抗Ｒ２を介して電池セル２の低電位側端子に接続されている。入力ノードＮ１、Ｎ２間には、キャパシタＣ１が接続されている。キャパシタＣ１は、抵抗Ｒ１、Ｒ２とともに、ノイズを除去するためのＲＣフィルタ３を構成している。電圧検出装置１を構成する各回路は、Ａ／Ｄ変換器４などの回路とともにＩＣとして構成されている。Ａ／Ｄ変換器４としては、電池セル２の電圧を精度良く検出するため、例えばΔΣ型など高精度なものが用いられる。

電池セル２は、例えばリチウムイオン電池、燃料電池などであり、図示しない他の電池セルとともに多段に直列接続されることで組電池を構成している。そのため、電池セル２には、コモンモード電圧が重畳されている。このコモンモード電圧は、組電池の上段側、つまり高電位側に接続される電池セルほど高くなり、電池セル２に重畳されるコモンモード電圧は例えば数十〜数百ボルト程度となっている。

電圧検出回路５は、入力ノードＮ１、Ｎ２の電圧Ｖip、Ｖimをサンプリングして差電圧ΔＶiを検出するもので、差動構成のサンプルホールド回路である。なお、差電圧検出回路５は、差動出力形式のＯＰアンプ６、キャパシタＣ２〜Ｃ５およびスイッチＳ１〜Ｓ９を備え、高いコモンモード電圧を、低いコモンモード基準電圧Ｖcmまで降圧させるレベルシフトも行っている。

ＯＰアンプ６のコモン電圧は、電圧検出の基準となる基準電圧Ｖcmに等しく設定されている。基準電圧Ｖcmは、電圧検出装置１が備える各回路の電源電圧ＶDD（例えば＋５Ｖ）の中間電圧（例えば＋２．５Ｖ）になっている。ＯＰアンプ６は、その非反転出力端子、反転出力端子からそれぞれ差動電圧Ｖop、Ｖomを出力する。差動電圧Ｖop、Ｖomは、検出電圧に相当するもので、差動入力形式のＡ／Ｄ変換器４によりデジタルデータに変換される。このデジタルデータは、差電圧ΔＶiの検出値を表すもので、図示しない上位の制御装置などにより取得される。

差動構成において対をなすキャパシタＣ２、Ｃ３は、電圧Ｖip、Ｖimにより充電および放電されるものであり、検出キャパシタに相当する。キャパシタＣ２、Ｃ３は、同じ容量値になっている。なお、本明細書における「同じ容量値」とは、容量値が完全に一致するものだけでなく、目的とする効果を奏するのであれば、互いの容量値に若干の差があり厳密には一致していないようなものも含む。また、キャパシタＣ２、Ｃ３は、その集積回路の設計において、ペア性が良好になるように、対称レイアウトなどの工夫がなされている。そのため、例えばＩＣの製造工程において生じる種々のばらつきに起因する検出誤差などが低減される。

キャパシタＣ２、Ｃ３の各一端と入力ノードＮ１、Ｎ２との間には、それぞれスイッチＳ１、Ｓ２が接続されている。スイッチＳ１は、キャパシタＣ２と入力ノードＮ１との間を開閉するもので第１検出スイッチに相当する。スイッチＳ２は、キャパシタＣ３と入力ノードＮ２との間を開閉するもので第２検出スイッチに相当する。キャパシタＣ２、Ｃ３の各一端同士の間には、スイッチＳ３が接続されている。スイッチＳ３はキャパシタＣ２、Ｃ３同士の間を開閉する第３検出スイッチに相当する。

キャパシタＣ２、Ｃ３の各他端には、それぞれスイッチＳ４、Ｓ５を介して、基準電圧Ｖcmが印加可能とされている。キャパシタＣ２、Ｃ３の各他端は、それぞれスイッチＳ６、Ｓ７を介して、ＯＰアンプ６の反転入力端子、非反転入力端子に接続されている。ＯＰアンプ６の反転入力端子と非反転出力端子との間には、スイッチＳ８とキャパシタＣ４とが並列接続されている。ＯＰアンプ６の非反転入力端子と反転出力端子との間には、スイッチＳ９とキャパシタＣ５とが並列接続されている。

スイッチＳ１〜Ｓ９のオンオフは、電圧検出回路５の動作を制御する制御回路７により制御される。スイッチＳ１、Ｓ２、Ｓ４、Ｓ５、Ｓ８、Ｓ９と、スイッチＳ３、Ｓ６、Ｓ７とは、一方がオンされるときには他方がオフされる、つまり相補的にオンオフされる。なお、本明細書における「相補的にオンオフされる」とは、双方のスイッチがオフする期間、いわゆるデッドタイムを設けるケースを除外するものではない。このような構成において、キャパシタＣ２、Ｃ３を挟んで組電池側に配される回路素子には、電池セル２に重畳される高いコモンモード電圧が印加されるため、それに耐え得る高耐圧の素子が用いられ、その他の回路素子には低耐圧の素子が用いられている。

スイッチＳ１〜Ｓ９はＭＯＳトランジスタにより構成されており、それらＭＯＳトランジスタの駆動は制御回路７により制御される。制御回路７は、ＩＣ内部に設けられた他の回路と同様に＋５Ｖの電源電圧ＶDDの供給を受けて動作する。したがって、低圧側のスイッチＳ４〜Ｓ９については、制御回路７にて生成される駆動信号により直接駆動することが可能であるが、高圧側のスイッチＳ１〜Ｓ３については、駆動信号により直接駆動することができない。

そこで、高圧側のスイッチＳ１〜Ｓ３は、キャパシタ（容量）を介して駆動する容量駆動という手法により駆動される。容量駆動とは、駆動信号により動作するチャージポンプ回路を設け、そのチャージポンプ回路の出力電圧によりＭＯＳトランジスタを駆動する手法である。このようなスイッチＳ１〜Ｓ３を容量駆動するための具体的な構成としては、例えば図２に示すような構成を採用することができる。

図２に示すように、スイッチＳ１は、Ｐチャネル型ＭＯＳトランジスタ１１により構成されている。なお、以下では、Ｐチャネル型ＭＯＳトランジスタのことを「ｐＭＯＳ」と省略する。ｐＭＯＳ１１のソースは入力ノードＮ１に接続され、そのドレインは信号線Ｌopに接続されている。信号線Ｌopは、キャパシタＣ２に接続されている。

スイッチＳ２は、Ｎチャネル型ＭＯＳトランジスタ１２により構成されている。なお、以下では、Ｎチャネル型ＭＯＳトランジスタのことを「ｎＭＯＳ」と省略する。ｎＭＯＳ１２のソースは入力ノードＮ２に接続され、そのドレインは信号線Ｌomに接続されている。信号線Ｌomは、キャパシタＣ３に接続されている。スイッチＳ３は、ｐＭＯＳ１３およびｎＭＯＳ１４が直列接続された構成となっている。ｐＭＯＳ１３のソースは信号線Ｌopに接続され、そのドレインはｎＭＯＳ１４のドレインに接続されている。ｎＭＯＳ１４のソースは信号線Ｌomに接続されている。

ｐＭＯＳ１１、１３のバックゲートは、基板電位供給線Ｌbpに接続されている。基板電位供給線Ｌbpには、マキシムセレクタ１５の出力ノードＮbpから出力される電圧が与えられる。ｎＭＯＳ１２、１４のバックゲートは、基板電位供給線Ｌbnに接続されている。基板電位供給線Ｌbnには、ミニマムセレクタ１６の出力ノードＮbnから出力される電圧が与えられる。

ｐＭＯＳ１１のゲートは、スイッチＳ１１を介して基板電位供給線Ｌbpに接続されるとともに、キャパシタＣ１１の一端に接続されている。キャパシタＣ１１の他端には、駆動信号φ１バーが与えられる。ｐＭＯＳ１３のゲートは、スイッチＳ１３を介して基板電位供給線Ｌbpに接続されるとともに、キャパシタＣ１３の一端に接続されている。キャパシタＣ１３の他端には、駆動信号φ２バーが与えられる。

ｎＭＯＳ１２のゲートは、スイッチＳ１２を介して基板電位供給線Ｌbnに接続されるとともに、キャパシタＣ１２の一端に接続されている。キャパシタＣ１２の他端には、駆動信号φ１が与えられる。ｎＭＯＳ１４のゲートは、スイッチＳ１４を介して基板電位供給線Ｌbnに接続されるとともに、キャパシタＣ１４の一端に接続されている。キャパシタＣ１４の他端には、駆動信号φ２が与えられる。

なお、スイッチＳ１１〜Ｓ１４の具体的な構成としては、図５に示すような構成、つまり後述する第２比較例におけるスイッチＳ２０５〜Ｓ２０８と同様の構成を採用することができる。

駆動信号φ１、φ２、φ１バー、φ２バーは、いずれも制御回路７により生成されるものであり、その振幅は電源電圧ＶDD（＋５Ｖ）となっている。駆動信号φ１、φ２は互いに逆相の信号である。また、駆動信号φ１バー、φ２バーは、それぞれ駆動信号φ１、φ２の反転信号である。なお、図では、駆動信号φ１バー、φ２バーについて、それぞれφ１、φ２の上に「−」を付して示している。

スイッチＳ１１〜Ｓ１４は、上記各駆動信号によりオンオフされる。具体的には、スイッチＳ１１は、駆動信号φ２バーがハイレベル（例えば＋５Ｖ）のときにオンされるとともに、ロウレベル（例えば０Ｖ）のときにオフされる。スイッチＳ１３は、駆動信号φ１バーがハイレベルのときにオンされるとともに、ロウレベルのときにオフされる。

スイッチＳ１２は、駆動信号φ２がハイレベルのときにオンされるとともに、ロウレベルのときにオフされる。スイッチＳ１４は、駆動信号φ１がハイレベルのときにオンされるとともに、ロウレベルのときにオフされる。上記構成において、スイッチＳ１１〜Ｓ１４およびキャパシタＣ１１〜Ｃ１４により、ｐＭＯＳ１１、１３およびｎＭＯＳ１２、１４、つまりスイッチＳ１〜Ｓ３を駆動する駆動部１７が構成されている。

マキシムセレクタ１５は、２つのｐＭＯＳ１８、１９を備えている。ｐＭＯＳ１８のドレインは入力ノードＮ１に接続され、ｐＭＯＳ１９のドレインは入力ノードＮ２に接続されている。ｐＭＯＳ１８のゲートは入力ノードＮ２に接続され、ｐＭＯＳ１９のゲートは入力ノードＮ１に接続されている。

ｐＭＯＳ１８、１９の各ソースおよび各バックゲートは、いずれも出力ノードＮbpに接続されている。出力ノードＮbpは、基板電位供給線Ｌbpに接続されている。なお、ｐＭＯＳ１８のバックゲートとドレインの間には、ドレイン側をアノードとしたボディダイオードが存在する。また、ｐＭＯＳ１９のバックゲートとドレインの間には、ドレイン側をアノードとしたボディダイオードが存在する。

このような構成により、マキシムセレクタ１５は、２つの入力ノードＮ１、Ｎ２のうちいずれか高いほうの電圧を選択し、その選択した高いほうの電圧を出力ノードＮbpおよび基板電位供給線Ｌbpを通じてｐＭＯＳ１１、１３のバックゲートに基板電位として与えるようになっている。

ミニマムセレクタ１６は、２つのｎＭＯＳ２０、２１を備えている。ｎＭＯＳ２０のドレインは入力ノードＮ１に接続され、ｎＭＯＳ２１のドレインは入力ノードＮ２に接続されている。ｎＭＯＳ２０のゲートは入力ノードＮ２に接続され、ｎＭＯＳ２１のゲートは入力ノードＮ１に接続されている。

ｎＭＯＳ２０、２１の各ソースおよび各バックゲートは、いずれも出力ノードＮbnに接続されている。出力ノードＮbnは、基板電位供給線Ｌbnに接続されている。なお、ｎＭＯＳ２０のドレインとバックゲートの間には、バックゲート側をアノードとしたボディダイオードが存在する。また、ｎＭＯＳ２１のドレインとバックゲートの間には、バックゲート側をアノードとしたボディダイオードが存在する。

このような構成により、ミニマムセレクタ１６は、２つの入力ノードＮ１、Ｎ２のうちいずれか低いほうの電圧を選択し、その選択した低いほうの電圧を出力ノードＮbnおよび基板電位供給線Ｌbnを通じてｎＭＯＳ１２、１４のバックゲートに基板電位として与えるようになっている。

詳細は後述するが、上記構成のマキシムセレクタ１５およびミニマムセレクタ１６では、入力ノードＮ１、Ｎ２の各電圧の差に応じて、正常に動作することができなくなる動作不定領域が存在する。そこで、上記構成では、基板電位供給線Ｌbp、Ｌbn間に、基板電位供給線Ｌbn側をアノードとしたツェナーダイオード２２が接続されている。このツェナーダイオード２２は、上記動作不定領域にて、ｐＭＯＳ１１、１３の基板電位とｎＭＯＳ１２、１４の基板電位とを所定の電位関係に固定するもので、電位固定部に相当する。

なお、上述した構成の電圧検出装置１においては、ｎＭＯＳの基板電位をミニマムセレクタ１６により制御可能とするため、トリプルウェル構造またはＳＯＩ（Silicon on insulator）基板などを用いるとよい。

以上説明した本実施形態によれば、次のような効果が得られる。
電圧検出回路５では、スイッチＳ１、Ｓ２がオンされるとともに、スイッチＳ３がオフされることにより入力ノードＮ１、Ｎ２の各電圧がキャパシタＣ２、Ｃ３によりサンプリングされる。また、スイッチＳ１、Ｓ２がオフされるとともに、スイッチＳ３がオンされることによりサンプリングされた電荷の転送が行われる。電圧検出回路５では、このような動作が繰り返されることにより、入力ノードＮ１、Ｎ２の差電圧が検出される。

このような構成において、スイッチＳ１はｐＭＯＳ１１からなり、スイッチＳ２はｎＭＯＳ１２からなり、スイッチＳ３はｐＭＯＳ１３およびｎＭＯＳ１４の直列回路からなる。このように、スイッチＳ１〜Ｓ３としては、ｐＭＯＳおよびｎＭＯＳの組み合わせで構成されている。そのため、本実施形態では、スイッチがｎＭＯＳだけで構成される従来技術に比べ、動作範囲、つまり電圧の検出範囲を広くとることができる。

さらに、この場合、スイッチＳ１〜Ｓ３を構成する各ＭＯＳトランジスタの基板電位は、マキシムセレクタ１５およびミニマムセレクタ１６により制御されるようになっている。すなわち、ｐＭＯＳ１１、１３の基板電位は、マキシムセレクタ１５により、入力ノードＮ１、Ｎ２の電圧のうちいずれか高いほうの電圧に制御される。また、ｎＭＯＳ１２、１４の基板電位は、ミニマムセレクタ１６により、入力ノードＮ１、Ｎ２の電圧のうちいずれか低いほうの電圧に制御される。そのため、スイッチＳ１〜Ｓ３を構成する各ＭＯＳトランジスタのボディダイオードによるリーク電流の発生を防止することができる。したがって、本実施形態によれば、リーク電流の発生を抑制しつつ、正負の差電圧を広範囲にわたって精度良く検出することができるという優れた効果が得られる。

このような本実施形態により得られる効果は、従来技術の構成と比較することで一層明確になる。そこで、従来技術の構成に相当する３つの比較例について説明した後、それらの比較例と比較しつつ本実施形態により得られる効果を説明する。なお、各比較例において本実施形態と実質的に同一の構成には同一の符号を付して説明を省略する。

＜第１比較例＞
図３に示すように、第１比較例の電圧検出回路１０１は、ｎＭＯＳからなるスイッチＳ１０１〜Ｓ１０６およびキャパシタＣ１０１、Ｃ１０２を備えている。入力ノードＮ１と図示しない一方の検出キャパシタに接続される信号線Ｌopとの間には、スイッチＳ１０１が接続されている。

入力ノードＮ２と図示しない他方の検出キャパシタに接続される信号線Ｌomとの間には、スイッチＳ１０２が接続されている。入力ノードＮ１と信号線Ｌomとの間には、スイッチＳ１０３が接続されている。入力ノードＮ２と信号線Ｌopとの間には、スイッチＳ１０４が接続されている。

ノードＮ１とスイッチＳ１０１、Ｓ１０２の各ゲートとの間には、スイッチＳ１０５が接続されている。ノードＮ１とスイッチＳ１０３、Ｓ１０４の各ゲートとの間には、スイッチＳ１０６が接続されている。また、スイッチＳ１０１、Ｓ１０２、Ｓ１０６の各ゲートには、キャパシタＣ１０１を介して駆動信号φ１が与えられている。スイッチＳ１０３、Ｓ１０４、Ｓ１０５の各ゲートには、キャパシタＣ１０２を介して駆動信号φ２が与えられている。

このように、第１比較例の電圧検出回路１０１は、いずれもｎＭＯＳからなる４つのスイッチＳ１０１〜Ｓ１０４をチョッピング動作させて電圧検出する構成となっている。そして、それらスイッチＳ１０１〜Ｓ１０４は、キャパシタＣ１０１、Ｃ１０２を介して容量駆動されるようになっている。このような構成において、スイッチＳ１０１のソース・ドレイン間には、ソース側をアノードとしたボディダイオードＤｐ１０１が存在する。

そのため、ボディダイオードＤｐ１０１を通じて流れるリーク電流が発生し、電圧検出回路１０１の動作範囲、つまり電圧の検出範囲が非常に狭くなってしまう。具体的には、図４に示すように、電圧検出回路１０１の動作範囲は、入力ノードＮ１、Ｎ２間の差電圧（＝Ｖip−Ｖim）が±０．７Ｖ（＝ダイオードの順方向電圧Ｖｆ）程度となる。例えば、検出対象となる電池セル２が燃料電池である場合、−０．７Ｖよりも低い負電圧の検出も可能とする必要があるが、第１比較例では、このような用途に対応することができない。

＜第２比較例＞
図５に示すように、第２比較例の電圧検出回路２０１は、ｐＭＯＳからなるスイッチＳ２０１、Ｓ２０３、Ｓ２０５、Ｓ２０６、ｎＭＯＳからなるスイッチＳ２０２、Ｓ２０４、Ｓ２０７、Ｓ２０８、キャパシタＣ２０１〜Ｃ２０４およびダイオードＤ２０１〜Ｄ２０４を備えている。入力ノードＮ１と図示しない一方の検出キャパシタに接続される信号線Ｌopとの間には、スイッチＳ２０１が接続されている。

入力ノードＮ２と図示しない他方の検出キャパシタに接続される信号線Ｌoｍとの間には、スイッチＳ２０２が接続されている。入力ノードＮ１と信号線Ｌomとの間には、スイッチＳ２０３が接続されている。入力ノードＮ２と信号線Ｌopとの間には、スイッチＳ２０４が接続されている。

入力ノードＮ１とスイッチＳ２０１、Ｓ２０３の各ゲートとの間には、それぞれスイッチＳ２０５、Ｓ２０６が接続されている。また、入力ノードＮ１とスイッチＳ２０１、Ｓ２０３の各ゲートとの間には、それぞれゲート側をアノードとしたダイオードＤ２０１、Ｄ２０３が接続されている。スイッチＳ２０１、Ｓ２０６の各ゲートには、キャパシタＣ２０１を介して駆動信号φ１バーが与えられている。スイッチＳ２０３、Ｓ２０５の各ゲートには、キャパシタＣ２０３を介して駆動信号φ２バーが与えられている。

入力ノードＮ２とスイッチＳ２０２、Ｓ２０４の各ゲートとの間には、それぞれスイッチＳ２０７、Ｓ２０８が接続されている。また、入力ノードＮ２とスイッチＳ２０２、Ｓ２０４の各ゲートとの間には、それぞれ入力ノードＮ２側をアノードとしたダイオードＤ２０２、Ｄ２０４が接続されている。スイッチＳ２０２、Ｓ２０８の各ゲートには、キャパシタＣ２０２を介して駆動信号φ１が与えられている。スイッチＳ２０４、Ｓ２０７の各ゲートには、キャパシタＣ２０４を介して駆動信号φ２が与えられている。

このように、第２比較例の電圧検出回路２０１は、ｎＭＯＳとｐＭＯＳを組み合わせた４つのスイッチＳ２０１〜Ｓ２０４をチョッピングさせて電圧検出する構成となっている。そして、それらスイッチＳ２０１〜Ｓ２０４は、キャパシタＣ２０１〜Ｃ２０４を介して容量駆動されるようになっている。

第２比較例の電圧検出回路２０１では、ｎＭＯＳとｐＭＯＳを組み合わせた構成であるため、図６に示すように、第１比較例の電圧検出回路１０１に比べ、正側（Ｖip−Ｖim＞０）の動作範囲が広くなっている。しかし、この場合も、スイッチＳ２０１のドレイン・ソース間には、ドレイン側をアノードとしたボディダイオードＤｐ２０１が存在する。また、スイッチＳ２０４のソース・ドレイン間には、ソース側をアノードとしたボディダイオードＤｐ２０４が存在する。

そのため、ボディダイオードＤｐ２０１、Ｄｐ２０４を通じて流れるリーク電流が発生し、電圧検出回路２０１の負側（Ｖip−Ｖim＜０）の動作範囲が狭くなる。具体的には、図６に示すように、電圧検出回路２０１の負側の動作範囲は−０．７Ｖ程度となる。したがって、第２比較例では、第１比較例と同様、検出対象となる電池セル２が燃料電池である場合など、−０．７Ｖよりも低い負電圧の検出も可能とする必要がある用途に対応することはできない。

＜第３比較例＞
図７に示すように、第３比較例の電圧検出回路３０１は、第１比較例の電圧検出回路１０１に対し、スイッチＳ１０５、Ｓ１０６に代えてスイッチＳ３０１、Ｓ３０２を備えている点、ミニマムセレクタ１６が追加されている点などが異なる。また、この場合、スイッチＳ１０１〜Ｓ１０４の各バックゲートは、ミニマムセレクタ１６の出力ノードＮbnから出力される電圧が与えられる基板電位供給線Ｌbnに接続されている。

スイッチＳ３０１は、スイッチＳ１０１、Ｓ１０２の各ゲートと基板電位供給線Ｌbnとの間に接続されている。スイッチＳ３０２は、スイッチＳ１０３、Ｓ１０４の各ゲートと基板電位供給線Ｌbnとの間に接続されている。スイッチＳ３０１は、駆動信号φ２がハイレベルのときにオンされるとともに、ロウレベルのときにオフされる。スイッチＳ３０２は、駆動信号φ１がハイレベルのときにオンされるとともに、ロウレベルのときにオフされる。

第３比較例の電圧検出回路３０１では、ミニマムセレクタ１６の動作によってスイッチＳ１０１〜Ｓ１０４の基板電位が制御される。すなわち、この場合、ミニマムセレクタ１６は、入力ノードＮ１、Ｎ２のうち、いずれか低いほうの電圧をスイッチＳ１０１〜Ｓ１０４のバックゲートに基板電位として与える。これにより、電圧検出回路３０１では、ボディダイオードによるリークが抑制される。

そのため、第３比較例の電圧検出回路３０１では、第１比較例の電圧検出回路１０１および第２比較例の電圧検出回路２０１に比べ、負側の動作範囲が広くなる。具体的には、図８に示すように、電圧検出回路３０１の負側の動作範囲は、入力ノードＮ１、Ｎ２間の差電圧が−２．５Ｖ程度となる。

ただし、この場合、電圧検出回路３０１の正側の動作範囲は、第２比較例の電圧検出回路２０１に比べて狭くなる。具体的には、図８に示すように、電圧検出回路３０１の正側の動作範囲は、入力ノードＮ１、Ｎ２の差電圧が＋２．５Ｖ程度となる。この理由は、ミニマムセレクタ１６により低い電圧基準にて容量駆動が動作するため、もう一端の入力に接続されるスイッチのゲート・ソース間電圧Ｖgsが十分に確保できなくなるからである。

また、ミニマムセレクタ１６には、入力ノードＮ１、Ｎ２間の差電圧が０Ｖから±Ｖｔ付近の範囲において正常に動作しなくなる動作不定領域が存在する。なお、Ｖｔは、ＭＯＳトランジスタの閾値電圧である。このような動作不定領域では、スイッチＳ１０１〜Ｓ１０４の基板電位Ｖbnは、一定に制御されずに不定となり、−Ｖｔから＋Ｖｆの間の電位となる。

このように不定となる基板電位Ｖbnにおけるワースト条件としては、図８に示すワースト動作点の「Ｖbn＝＋Ｖｆ」となる。この場合、スイッチＳ１０１〜Ｓ１０４を構成するｎＭＯＳのゲート電圧Ｖｇは、「＋Ｖｆ」から「ＶDD’＋Ｖｆ」の範囲で変化する。なお、ＶDD’は、電源電圧ＶDDが寄生容量により分圧された電圧である。そのため、スイッチＳ１０１〜Ｓ１０４をオフする期間において、ゲート・ソース間電圧Ｖgsが＋Ｖｆとなり、サブスレショルドリークが生じる。

そのため、例えばスイッチＳ１０３、Ｓ１０４をオフする期間、図９に示すような経路で流れるリーク電流ＩＬが発生する。なお、この場合、入力ノードＮ１、Ｎ２の各電圧Ｖip、Ｖimは、ミニマムセレクタ１６が動作不定領域となる条件を満たす値であり、且つ「Ｖip＞Ｖim」となっているものとする。

図９に示すように、スイッチＳ１０３、Ｓ１０４をオフする期間には、スイッチＳ１０１、Ｓ１０２はオンされている。ここで、上述したワースト条件になると、スイッチＳ１０４でサブスレショルドリークが発生する。そうすると、図９に点線で示す経路、つまり「ノードＮ１→スイッチＳ１０１→スイッチＳ１０４→ノードＮ２」という経路でリーク電流ＩＬが流れ、その影響により電圧の検出誤差が発生してしまう。

＜本実施形態の効果＞
本実施形態では、スイッチＳ１〜Ｓ３として、ｐＭＯＳ１１、１３とｎＭＯＳ１２、１４を組み合わせた構成にするとともに、マキシムセレクタ１５およびミニマムセレクタ１６の動作により、それらｐＭＯＳ１１、１３とｎＭＯＳ１２、１４の基板電位を個別に制御している。そのため、本実施形態では、スイッチがｎＭＯＳだけで構成される第１、第３比較例に比べ、正側（＝Ｖip−Ｖim＞０）の検出範囲を広くとることができる。また、本実施形態では、基板電位を制御しない第１、第２比較例に比べ、負側の（＝Ｖip−Ｖim＜０）の検出範囲を広くとることができる。

具体的には、図１０に示すように、電圧検出回路５の正側の動作範囲は、第２比較例と同程度、つまり入力ノードＮ１、Ｎ２間の差電圧が＋５．０Ｖ程度となる。また、電圧検出回路５の負側の動作範囲は、第３比較例と同程度、つまり入力ノードＮ１、Ｎ２間の差電圧が−２．５Ｖ程度となる。さらに、本実施形態では、第３比較例において説明した基板電位が不定となることに起因するリーク電流の発生についても、次のように抑制することができる。

すなわち、本実施形態では、基板電位供給線Ｌbp、Ｌbn間に、基板電位供給線Ｌbn側をアノードとしたツェナーダイオード２２を設けている。この場合、図１０に示すように、マキシムセレクタ１５およびミニマムセレクタ１６には、入力ノードＮ１、Ｎ２間の差電圧が±Ｖｔ付近の範囲において正常に動作しなくなる動作不定領域が存在する。このような動作不定領域では、ｐＭＯＳ１１、１３の基板電位ＶbpおよびｎＭＯＳ１２、１４の基板電位Ｖbnは、一定に制御されずに不定となる。この場合、基板電位Ｖbpは、−Ｖｆから＋Ｖｔの間の電位となり、基板電位Ｖbnは、−Ｖｔから＋Ｖｆの間の電位となる。ただし、この場合、ツェナーダイオード２２により、基板電位Ｖbpと基板電位Ｖbnとは、所定の電位関係に固定されている。具体的には、基板電位Ｖbpは、基板電位Ｖbnよりもツェナーダイオード２２の順方向電圧Ｖｆだけ低い値に固定されている。

このように不定となる基板電位Ｖbnにおけるワースト条件としては、第３比較例と同様、図１０に示すｎ基板ワースト動作点の「Ｖbn＝＋Ｖｆ」となる。そのため、第３比較例と同様、ｎＭＯＳ１２、１４ではリークが生じる。ただし、このように基板電位Ｖbnがワースト条件であるとき、基板電位Ｖbpは、図１０に示すｐ基板動作点の「Ｖbp＝Ｖbn−Ｖｆ」、つまり基板電位ＶbnよりＶｆだけ低い電位（＝０Ｖ）となっているため、ｐＭＯＳ１１、１３ではリークは生じない。

このように、本実施形態では、基板電位Ｖbn、Ｖbpが不定となって基板電位Ｖbnがワースト条件になると、ｎＭＯＳ１２、１４ではリークが生じるものの、ｐＭＯＳ１１、１３ではリークは生じないようになっている。なお、基板電位Ｖbpがワースト条件になった場合についても、基板電位Ｖbnがワースト条件になった場合と同様であり、ｐＭＯＳ１１、１３ではリークが生じるものの、ｎＭＯＳ１２、１４ではリークは生じないようになっている。このようなことから、次のようにリーク電流の発生が防止される。

すなわち、図１１に示すように、スイッチＳ１、Ｓ２がオンされるとともにスイッチＳ３がオフされる期間において基板電位Ｖbnがワースト条件になると、スイッチＳ３を構成するｎＭＯＳ１４でリークが発生する。しかし、このとき、ｎＭＯＳ１４と直列接続されたｐＭＯＳ１３ではリークが発生しないため、入力ノードＮ１からＮ２へと至るリーク電流が流れることはない。なお、この場合、入力ノードＮ１、Ｎ２の各電圧Ｖip、Ｖimは、マキシムセレクタ１５およびミニマムセレクタ１６が動作不定領域となる条件を満たす値であり、且つ「Ｖip＞Ｖim」となっているものとする。

また、図１２に示すように、スイッチＳ１、Ｓ２がオフされるとともにスイッチＳ３がオンされる期間において基板電位Ｖbnがワースト条件になると、スイッチＳ２を構成するｎＭＯＳ１２でリークが発生する。しかし、このとき、スイッチＳ１を構成するｐＭＯＳ１１ではリークが発生しないため、入力ノードＮ１からＮ２へと至るリーク電流、つまり電圧の検出精度に影響を及ぼすリーク電流が流れることはない。なお、この場合、ｎＭＯＳ１２がリークすることでコモン電位がずれる可能性はあるものの、上述したようにリーク電流が流れないため、電圧の検出誤差は生じない。

以上説明したように、本実施形態の電圧検出回路５では、スイッチＳ１〜Ｓ３として、ｐＭＯＳとｎＭＯＳを組み合わせた構成にするとともに、マキシムセレクタ１５およびミニマムセレクタ１６の動作により、それらｐＭＯＳとｎＭＯＳの基板電位を個別に制御している。そのため、本実施形態の電圧検出回路５では、各比較例に比べ、正負にわたって広い動作範囲（差電圧の検出範囲）を実現することができる。

また、本実施形態の電圧検出回路５では、基板電位供給線Ｌbp、Ｌbn間に基板電位供給線Ｌbn側をアノードとしたツェナーダイオード２２を設け、マキシムセレクタ１５およびミニマムセレクタ１６が正常に動作しない動作不定領域にて、基板電位Ｖbnを基板電位ＶbpよりＶｆだけ低い値に固定するようにしている。そのため、本実施形態の電圧検出回路５では、入力の差電圧が低いときに基板電位Ｖbp、Ｖbnが制御されずに不定となることに起因して生じるリーク電流の発生をも防止することができる。したがって、本実施形態によれば、リーク電流の発生を抑制しつつ、正負の差電圧を広範囲にわたって精度良く検出することができるという優れた効果が得られる。

なお、本実施形態の電圧検出回路５では、ｎＭＯＳとｐＭＯＳの回路の対称性がとれている。そのため、実際には、基板電位Ｖbp、Ｖbnは±Ｖｆ／２の範囲となり、上述したワースト条件になり難くなっている。したがって、基板電位Ｖbp、Ｖbnを所定の電位関係に固定する電位固定部（ツェナーダイオード２２）を省略することも可能である。また、同様の理由から、スイッチＳ３についても、ｐＭＯＳ１３およびｎＭＯＳ１４を直列接続した構成ではなく、ｐＭＯＳ１３およびｎＭＯＳ１４のうちいずれか一方だけにより構成することも可能である。

さて、上述したように、本実施形態の電圧検出回路５では、負側の動作範囲は−２．５Ｖ付近に制限されている。以下、その理由および負側の動作範囲をさらに広げる方法について説明する。

＜負側の動作範囲が制限される理由＞
入力ノードＮ１、Ｎ２の差電圧が負側に大きくなると、つまり負電圧が大きくなると、スイッチＳ２を構成するｎＭＯＳ１２を十分にオンすることができなくなるため、負側の動作範囲が制限される。すなわち、負電圧が大きくなると、ｎＭＯＳ１２のソース電圧Ｖｓに対して基板電位Ｖbnは低い電位となる。

ｎＭＯＳ１２などのＭＯＳＦＥＴは、ソース電位がＧＮＤと異なる場合、基板バイアスが発生し、その基板バイアスに応じて閾値電圧Ｖｔが上昇する。したがって、負電圧が大きくなるほど、基板バイアス効果により閾値電圧Ｖｔが高くなり、ｎＭＯＳ１２はオンし難くなり、仮にオンしたとしてもオン抵抗が高い状態になってしまう。このようなことから、例えば、５ＶＣＭＯＳの場合、電圧検出回路５の負側の動作範囲としては、おおよそ−２．５Ｖ程度となる。

＜負側の動作範囲を広げる方法＞
耐圧の問題が回避できるのであれば、駆動信号φ１、φ２などの電圧振幅を現状の値（＋５Ｖ）よりも高い値（例えば＋７Ｖ）とすればよい。このようにすれば、基板バイアス効果により閾値電圧Ｖｔが高くなったｎＭＯＳ１２についても、十分にオンすることが可能となり、電圧検出回路５の負側の動作範囲を拡大することができる。

（第２実施形態）
以下、第２実施形態について図１３を参照して説明する。
図１３に示すように、本実施形態の電圧検出回路３１の高圧側の構成では、図２に示した第１実施形態の電圧検出回路５の高圧側の構成に対し、スイッチＳ３１〜Ｓ３３が追加されている。

スイッチＳ３１は、ｐＭＯＳ３２により構成され、そのソースは入力ノードＮ１に接続されている。スイッチＳ３２は、ｎＭＯＳ３３により構成され、そのソースは入力ノードＮ２に接続されている。スイッチＳ３３は、ｐＭＯＳ３４およびｎＭＯＳ３５が直列接続された構成となっている。ｐＭＯＳ３４のソースはｐＭＯＳ３２のドレインに接続され、そのドレインはｎＭＯＳ３５のドレインに接続されている。ｎＭＯＳ３５のソースは、ｎＭＯＳ３３のドレインに接続されている。

ｐＭＯＳ３２、３４のバックゲートは、基板電位供給線Ｌbpに接続されている。ｎＭＯＳ３３、３５のバックゲートは、基板電位供給線Ｌbnに接続されている。ｐＭＯＳ３２のゲートは、スイッチＳ１３を介して基板電位供給線Ｌbpに接続されるとともに、キャパシタＣ１３の一端に接続されている。ｐＭＯＳ３４のゲートは、スイッチＳ１１を介して基板電位供給線Ｌbpに接続されるとともに、キャパシタＣ１１の一端に接続されている。

ｎＭＯＳ３３のゲートは、スイッチＳ１４を介して基板電位供給線Ｌbnに接続されるとともに、キャパシタＣ１４の一端に接続されている。ｎＭＯＳ３５のゲートは、スイッチＳ１２を介して基板電位供給線Ｌbnに接続されるとともに、キャパシタＣ１２の一端に接続されている。

このように、スイッチＳ３１、Ｓ３２およびＳ３３は、スイッチＳ１、Ｓ２およびＳ３のそれぞれと同様に構成されている。ただし、スイッチＳ３１、Ｓ３２およびＳ３３は、電圧の検出動作に寄与しないダミーのスイッチとなっており、それぞれ第１ダミースイッチ、第２ダミースイッチおよび第３ダミースイッチに相当する。また、この場合、駆動部１７は、スイッチＳ３１〜Ｓ３２も駆動する。なお、スイッチＳ３１〜Ｓ３２と、スイッチＳ１〜Ｓ３とは、逆位相で動作するようになっている。

以上説明したように、本実施形態の電圧検出回路３１は、第１実施形態の電圧検出回路５に対し、スイッチＳ１〜Ｓ３のそれぞれと同様に構成されたダミースイッチであるスイッチＳ３１〜Ｓ３３を備え、駆動部１７が、それらスイッチＳ３１〜Ｓ３３も容量駆動する構成となっている。このような構成によれば、駆動部１７の負荷バランスがとれ、駆動対象となるｎＭＯＳとｐＭＯＳの回路の対称性が一層向上する。そのため、本実施形態によれば、基板電位Ｖbp、Ｖbnがワースト条件になる可能性をさらに低減し、その結果、リーク電流の発生を一層抑制することができる。

（第３実施形態）
以下、第３実施形態について図１４を参照して説明する。
図１４に示すように、本実施形態の電圧検出回路４１は、第１実施形態の電圧検出回路５に対し、スイッチＳ１〜Ｓ３に代えてスイッチＳ４１〜Ｓ４４を備えている点、キャパシタＣ１１〜Ｃ１４およびスイッチＳ１１〜Ｓ１４に代えてキャパシタＣ４１〜Ｃ４４およびスイッチＳ４５〜Ｓ４８を備えている点などが異なる。

スイッチＳ４１は、入力ノードＮ１と信号線Ｌopの間を開閉するものであり、第１検出スイッチに相当する。スイッチＳ４２は、入力ノードＮ２と信号線Ｌomの間を開閉するものであり、第２検出スイッチに相当する。スイッチＳ４３は、入力ノードＮ２と信号線Ｌopの間を開閉するものであり、第３検出スイッチに相当する。スイッチＳ４４は、入力ノードＮ１と信号線Ｌomの間を開閉するものであり、第４検出スイッチに相当する。スイッチＳ４１、Ｓ４２と、スイッチＳ４３、Ｓ４４とは、相補的にオンオフされるようになっている。

スイッチＳ４１は、ｎＭＯＳ４２およびｐＭＯＳ４３が直列接続された構成となっている。ｎＭＯＳ４２のソースは入力ノードＮ１に接続され、そのドレインはｐＭＯＳ４３のドレインに接続されている。ｐＭＯＳ４３のソースは、信号線Ｌopに接続されている。スイッチＳ４２は、ｎＭＯＳ４４およびｐＭＯＳ４５が直列接続された構成となっている。ｎＭＯＳ４４のソースは入力ノードＮ２に接続され、そのドレインはｐＭＯＳ４５のドレインに接続されている。ｐＭＯＳ４５のソースは、信号線Ｌomに接続されている。

スイッチＳ４３は、ｎＭＯＳ４６およびｐＭＯＳ４７が直列接続された構成となっている。ｎＭＯＳ４６のソースは入力ノードＮ２に接続され、そのドレインはｐＭＯＳ４７のドレインに接続されている。ｐＭＯＳ４７のソースは、信号線Ｌopに接続されている。スイッチＳ４４は、ｎＭＯＳ４８およびｐＭＯＳ４９が直列接続された構成となっている。ｎＭＯＳ４８のソースは入力ノードＮ１に接続され、そのドレインはｐＭＯＳ４９のドレインに接続されている。ｐＭＯＳ４９のソースは、信号線Ｌomに接続されている。

ｎＭＯＳ４２、４４、４６、４８のバックゲートは、基板電位供給線Ｌbnに接続されている。基板電位供給線Ｌbnには、ミニマムセレクタ１６の出力ノードＮbnから出力される電圧が与えられる。ｐＭＯＳ４３、４５、４７、４９のバックゲートは、基板電位供給線Ｌbpに接続されている。基板電位供給線Ｌbpには、マキシムセレクタ１５の出力ノードＮbpから出力される電圧が与えられる。

ｎＭＯＳ４２、４４のゲートは、スイッチＳ４５を介して基板電位供給線Ｌbnに接続されるとともに、キャパシタＣ４１の一端に接続されている。キャパシタＣ４１の他端には、駆動信号φ１が与えられる。ｎＭＯＳ４６、４８のゲートは、スイッチＳ４６を介して基板電位供給線Ｌbnに接続されるとともに、キャパシタＣ４２の一端に接続されている。キャパシタＣ４２の他端には、駆動信号φ２が与えられる。

ｐＭＯＳ４３、４５のゲートは、スイッチＳ４７を介して基板電位供給線Ｌbpに接続されるとともに、キャパシタＣ４３の一端に接続されている。キャパシタＣ４３の他端には、駆動信号φ１バーが与えられる。ｐＭＯＳ４７、４９のゲートは、スイッチＳ４８を介して基板電位供給線Ｌbpに接続されるとともに、キャパシタＣ４４の一端に接続されている。キャパシタＣ４４の他端には、駆動信号φ２バーが与えられる。

駆動信号φ１、φ２、φ１バー、φ２バーは、第１実施形態と同様の信号である。スイッチＳ４５〜Ｓ４７は、上記各駆動信号によりオンオフされる。具体的には、スイッチＳ４５は、駆動信号φ２がハイレベルのときにオンされるとともに、ロウレベルのときにオフされる。スイッチＳ４６は、駆動信号φ１がハイレベルのときにオンされるとともに、ロウレベルのときにオフされる。

スイッチＳ４７は、駆動信号φ２バーがハイレベルのときにオンされるとともに、ロウレベルのときにオフされる。スイッチＳ４８は、駆動信号φ１バーがハイレベルのときにオンされるとともに、ロウレベルのときにオフされる。上記構成において、スイッチＳ４５〜Ｓ４８およびキャパシタＣ４１〜Ｃ４４により、ｎＭＯＳ４２、４４、４６、４８およびｐＭＯＳ４３、４５、４７、４９、つまりスイッチＳ４１〜Ｓ４４を駆動する駆動部５０が構成されている。

以上説明した本実施形態によっても、第１実施形態と同様の効果が得られる。すなわち、電圧検出回路４１では、スイッチＳ４１、Ｓ４２がオンされるとともにスイッチＳ４３、Ｓ４４がオフされる動作と、スイッチＳ４１、Ｓ４２がオフされるとともにスイッチＳ４３、Ｓ４４がオンされる動作とが交互に実行される。これにより、入力ノードＮ１、Ｎ２の各電圧が信号線Ｌop、Ｌomに接続されるキャパシタＣ２、Ｃ３によりサンプリングされるとともに、そのサンプリングされた電荷の転送が行われる。電圧検出回路４１では、このような動作が繰り返されることにより、入力ノードＮ１、Ｎ２の差電圧が検出される。

このような構成において、スイッチＳ４１〜Ｓ４４は、いずれもｎＭＯＳおよびｐＭＯＳが直列接続された構成を含んでいる。つまり、スイッチＳ４１〜Ｓ４４としては、ｐＭＯＳおよびｎＭＯＳの組み合わせで構成されている。そのため、本実施形態では、スイッチがｎＭＯＳだけで構成される従来技術に比べ、動作範囲、つまり電圧の検出範囲を広くとることができる。

さらに、この場合、スイッチＳ４１〜Ｓ４４を構成する各ＭＯＳトランジスタの基板電位は、マキシムセレクタ１５およびミニマムセレクタ１６により制御されるようになっている。すなわち、ｎＭＯＳ４２、４４、４６、４８の基板電位は、ミニマムセレクタ１６により、入力ノードＮ１、Ｎ２の電圧のうちいずれか低いほうの電圧に制御される。また、ｐＭＯＳ４３、４５、４７、４９の基板電位は、マキシムセレクタ１５により、入力ノードＮ１、Ｎ２の電圧のうちいずれか高いほうの電圧に制御される。そのため、スイッチＳ４１〜Ｓ４４を構成する各ＭＯＳトランジスタのボディダイオードによるリーク電流の発生を防止することができる。したがって、本実施形態によれば、リーク電流の発生を抑制しつつ、正負の差電圧を広範囲にわたって精度良く検出することができるという優れた効果が得られる。

また、本実施形態の電圧検出回路４１は、第１実施形態の電圧検出回路５と同様、基板電位供給線Ｌbp、Ｌbn間に基板電位供給線Ｌbn側をアノードとしたツェナーダイオード２２を設け、マキシムセレクタ１５およびミニマムセレクタ１６が正常に動作しない動作不定領域にて、基板電位Ｖbnを基板電位ＶbpよりＶｆだけ低い値に固定するようにしている。

そのため、基板電位Ｖbn、Ｖbpが不定となる場合、ｎＭＯＳおよびｐＭＯＳのうち一方でのリークは生じるものの、他方でのリークは生じないようになっている。そして、スイッチＳ４１〜Ｓ４４は、いずれもｎＭＯＳとｐＭＯＳの直列回路から構成されている。このような構成によれば、第１実施形態と同様、入力の差電圧が低いときに基板電位Ｖbp、Ｖbnが制御されずに不定となることに起因して生じるリーク電流の発生を防止することができる。

（その他の実施形態）
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で任意に変形、組み合わせ、あるいは拡張することができる。
上記各実施形態では、本発明の電圧検出回路が組電池を構成する電池セルの差電圧を検出する用途に適用された例について説明したが、本発明の電圧検出回路は、２つの入力ノード間の差電圧を検出する用途全般に適用することができる。

電位固定部としては、ツェナーダイオード２２に限らずともよく、マキシムセレクタ１５およびミニマムセレクタ１６の動作不定領域にて基板電位ＶbpとＶbnとを所定の電位関係に固定するものであればよい。したがって、電位固定部として、ツェナーダイオード２２に代えて、基板電位供給線Ｌbp、Ｌbn間に基板電位供給線Ｌbn側をアノードとしたダイオードを設けてもよい。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

５、３１、４１…電圧検出回路、１１、１３、４３、４５、４７、４９…Ｐチャネル型ＭＯＳトランジスタ、１２、１４、４２、４４、４６、４８…Ｎチャネル型ＭＯＳトランジスタ、１５…マキシムセレクタ、１６…ミニマムセレクタ、１７、５０…駆動部、２２…ツェナーダイオード、Ｃ２、Ｃ３…検出キャパシタ、Ｃ１１〜Ｃ１４…キャパシタ、Ｎ１、Ｎ２…入力ノード、Ｓ１…第１検出スイッチ、Ｓ２…第２検出スイッチ、Ｓ３…第３検出スイッチ、Ｓ３１…第１ダミースイッチ、Ｓ３２…第２ダミースイッチ、Ｓ３３…第３ダミースイッチ。

Claims (11)

1. ２つの入力ノード（Ｎ１、Ｎ２）の各電圧をサンプリングし、それらの差電圧を検出する差動構成の電圧検出回路（５、３１）であって、
   前記差動構成において対をなす２つの検出キャパシタ（Ｃ２、Ｃ３）と、
   前記２つの検出キャパシタの一方と前記２つの入力ノードの一方との間を開閉するもので、Ｐチャネル型ＭＯＳトランジスタ（１１）からなる第１検出スイッチ（Ｓ１）と、
   前記２つの検出キャパシタの他方と前記２つの入力ノードの他方との間を開閉するもので、Ｎチャネル型ＭＯＳトランジスタ（１２）からなる第２検出スイッチ（Ｓ２）と、
   前記２つの検出キャパシタ同士の間を開閉するもので、Ｐチャネル型ＭＯＳトランジスタ（１３）およびＮチャネル型ＭＯＳトランジスタ（１４）の少なくとも一方からなる第３検出スイッチ（Ｓ３）と、
   前記第１、第２および第３検出スイッチを駆動するものであり、前記第１および第２検出スイッチと、前記第３検出スイッチと、を相補的にオンオフする駆動部（１７）と、
   前記２つの入力ノードの電圧のうちいずれか低いほうの電圧を選択し、その選択した電圧を前記Ｎチャネル型ＭＯＳトランジスタの基板電位として与えるミニマムセレクタ（１６）と、
   前記２つの入力ノードの電圧のうちいずれか高いほうの電圧を選択し、その選択した電圧を前記Ｐチャネル型ＭＯＳトランジスタの基板電位として与えるマキシムセレクタ（１５）と、
   を備える電圧検出回路。
2. 前記２つの入力ノードの各電圧の差に応じて前記ミニマムセレクタおよび前記マキシムセレクタが正常に動作しなくなる動作不定領域にて、前記Ｐチャネル型ＭＯＳトランジスタの基板電位と前記Ｎチャネル型ＭＯＳトランジスタの基板電位とを所定の電位関係に固定する電位固定部（２２）を備える請求項１に記載の電圧検出回路。
3. 前記電位固定部は、前記動作不定領域にて、前記Ｐチャネル型ＭＯＳトランジスタの基板電位を、前記Ｎチャネル型ＭＯＳトランジスタの基板電位より所定値だけ低い値に固定するように接続されたダイオードまたはツェナーダイオード（２２）を備える請求項２に記載の電圧検出回路。
4. 前記第３検出スイッチは、Ｐチャネル型ＭＯＳトランジスタ（１３）およびＮチャネル型ＭＯＳトランジスタ（１４）が直列接続された構成を含む請求項１から３のいずれか一項に記載の電圧検出回路。
5. 前記駆動部は、容量（Ｃ１１〜Ｃ１４）を介して前記第１、第２および第３検出スイッチを駆動する請求項１から４のいずれか一項に記載の電圧検出回路。
6. さらに、前記第１検出スイッチ、前記第２検出スイッチおよび前記第３検出スイッチのそれぞれと同様に構成された第１ダミースイッチ（Ｓ３１）、第２ダミースイッチ（Ｓ３２）および第３ダミースイッチ（Ｓ３３）を備え、
   前記駆動部は、前記第１、第２および第３ダミースイッチも駆動する請求項１から４のいずれか一項に記載の電圧検出回路。
7. 前記駆動部は、容量を介して前記第１、第２および第３ダミースイッチを駆動する請求項６に記載の電圧検出回路。
8. ２つの入力ノード（Ｎ１、Ｎ２）の各電圧をサンプリングし、それらの差電圧を検出する差動構成の電圧検出回路（４１）であって、
   前記差動構成において対をなす２つの検出キャパシタ（Ｃ２、Ｃ３）と、
   前記２つの検出キャパシタの一方と前記２つの入力ノードの一方との間を開閉する第１検出スイッチ（Ｓ４１）と、
   前記２つの検出キャパシタの他方と前記２つの入力ノードの他方との間を開閉する第２検出スイッチ（Ｓ４２）と、
   前記２つの検出キャパシタの一方と前記２つの入力ノードの他方との間を開閉する第３検出スイッチ（Ｓ４３）と、
   前記２つの検出キャパシタの他方と前記２つの入力ノードの一方との間を開閉する第４検出スイッチ（Ｓ４４）と、
   前記第１、第２、第３および第４検出スイッチを駆動するものであり、前記第１および第２検出スイッチと、前記第３および第４検出スイッチと、を相補的にオンオフする駆動部（５０）と、
   を備え、
   前記第１、第２、第３および第４検出スイッチは、いずれも、Ｐチャネル型ＭＯＳトランジスタ（４３、４５、４７、４９）およびＮチャネル型ＭＯＳトランジスタ（４２、４４、４６、４８）が直列接続された構成を含み、
   前記２つの入力ノードの電圧のうちいずれか低いほうの電圧を選択し、その選択した電圧を前記Ｎチャネル型ＭＯＳトランジスタの基板電位として与えるミニマムセレクタ（１６）と、
   前記２つの入力ノードの電圧のうちいずれか高いほうの電圧を選択し、その選択した電圧を前記Ｐチャネル型ＭＯＳトランジスタの基板電位として与えるマキシムセレクタ（１５）と、
   を備える電圧検出回路。
9. 前記２つの入力ノードの各電圧の差に応じて前記ミニマムセレクタおよび前記マキシムセレクタが正常に動作しなくなる動作不定領域にて、前記Ｐチャネル型ＭＯＳトランジスタの基板電位と前記Ｎチャネル型ＭＯＳトランジスタの基板電位とを所定の電位関係に固定する電位固定部（２２）を備える請求項８に記載の電圧検出回路。
10. 前記電位固定部は、前記動作不定領域にて、前記Ｐチャネル型ＭＯＳトランジスタの基板電位を、前記Ｎチャネル型ＭＯＳトランジスタの基板電位より所定値だけ低い値に固定するように接続されたダイオードまたはツェナーダイオード（２２）を備える請求項９に記載の電圧検出回路。
11. 前記駆動部は、容量（Ｃ４１〜Ｃ４４）を介して前記第１、第２、第３および第４検出スイッチを駆動する請求項８から１０のいずれか一項に記載の電圧検出回路。

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