TW201921361A - 儲存裝置、儲存系統及用於操作儲存裝置之方法 - Google Patents

儲存裝置、儲存系統及用於操作儲存裝置之方法

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Abstract

本發明揭示一種半導體儲存裝置，其包含記憶體胞、選擇電晶體、記憶體串、第一及第二區塊、字線及選擇閘極線。在記憶體串中，複數個記憶體胞之電流路徑串聯連接。當將資料寫入至一第一區塊中時，在選擇連接至該第一區塊中之該等記憶體串之一者之一選擇電晶體之閘極之一選擇閘極線之後，將該資料依序寫入至連接至該選定選擇閘極線之該記憶體串中之記憶體胞中。當將資料寫入至該第二區塊中時，在選擇連接至該第二區塊中之不同記憶體串之記憶體胞之控制閘極之一字線之後，將該資料依序寫入至使其等之控制閘極連接至該選定字線之該第二區塊中之該等不同記憶體串之記憶體胞中。

Description

儲存裝置、儲存系統及用於操作儲存裝置之方法
本文中所描述之實施例大體上係關於一種半導體儲存裝置、一種一半導體儲存裝置之控制器及一種進行一半導體儲存裝置中之一資料運算之方法。
已發展具有三維配置之記憶體胞之一NAND型快閃記憶體且可期望給此一裝置及該裝置之一控制器提供改良操作可靠性。
本發明之實施例實現一種使其操作可靠性改良之半導體儲存裝置。 一般而言，根據本發明之一實施例之半導體儲存裝置包含記憶體胞、選擇電晶體、記憶體串、第一及第二區塊、字線及選擇閘極線。該等記憶體胞層壓於一半導體基板上，該等記憶體胞之各者包含一電荷儲存層及一控制閘極。在各記憶體串中，複數個記憶體胞之電流路徑串聯連接。該等第一及第二區塊各包含複數個記憶體串。各字線連接至該等選擇電晶體之一者之閘極。當將資料寫入至該第一區塊中時，在選擇連接至該第一區塊中之該等記憶體串之一者之一選擇電晶體之閘極之一選擇閘極線之後，將該資料依序寫入至連接至該選定選擇閘極線之該記憶體串中之記憶體胞中。當將資料寫入至該第二區塊中時，在選擇連接至該第二區塊中之不同記憶體串之記憶體胞之控制閘極之一字線之後，將該資料依序寫入至使其等之控制閘極連接至該選定字線之該第二區塊中之該等不同記憶體串之記憶體胞中。 根據實施例，可改良半導體儲存裝置之操作可靠性。
將參考圖式而闡述本發明之實施例。在此闡述中，將在全部圖式中採用相同元件符號。 1.實施例1 在下文中，將闡述與實施例1相關之半導體儲存裝置。將參考具有層壓於一半導體基板上之記憶體胞之三維層壓式NAND型快閃記憶體之一實例而闡述半導體儲存裝置。 1.1 關於半導體儲存裝置之構造 首先，將闡述與此實施例相關之半導體儲存裝置之構造。 1.1.1 關於半導體儲存裝置之總體構造 圖1係繪示與此實施例相關之半導體儲存裝置之一方塊圖。如圖中所展示，NAND型快閃記憶體1具有一記憶體胞陣列10、列解碼器11(11-0至11-3)、一驅動器電路12、一感測放大器13、一位元線/源極線驅動器(BL/SL驅動器)14、一電壓產生器15、一命令暫存器16及一控制部件17。 記憶體胞陣列10具有複數個(此實例中為4個)區塊BLK(BLK0至BLK3)，該等區塊之各者為非揮發性記憶體胞之一集合。可同時擦除相同區塊BLK中之資料。區塊BLK之各者具有複數個(此實例中為4個)記憶體群組GP(GP0至GP3)，該等記憶體群組之各者為具有記憶體胞串聯連接之NAND記憶體串18之一集合。當然，記憶體胞陣列10中之區塊之數目及區塊BLK之各者中之記憶體群組之數目不受限制。 列解碼器11-0至11-3經配置以分別對應於區塊BLK0至BLK3。選擇對應區塊BLK之列方向。 驅動器電路12將資料讀取及寫入以及擦除所需之電壓供給至列解碼器11。列解碼器11將此電壓施加至記憶體胞。 感測放大器13感測及放大在資料讀取操作中讀取自記憶體胞之資料。此外，在資料寫入操作中將寫入資料轉移至記憶體胞。 BL/SL驅動器14將資料寫入、讀取及擦除所需之電壓施加於位元線及源極線上且稍後加以闡述。 電壓產生器15產生資料寫入、讀取及擦除所需之電壓，且將電壓供給至驅動器電路12及BL/SL驅動器14。 命令暫存器16保存自外部輸入之一命令。 控制部件17基於保存於命令暫存器16中之命令而控制NAND型快閃記憶體1之總體操作。 1.1.2 關於記憶體胞陣列10 在下文中，更詳細地闡述記憶體胞陣列10之構造。圖2係繪示區塊BLK0之一電路圖。區塊BLK1至BLK3具有與區塊BLK0相同之構造。 如圖中所展示，區塊BLK0含有四個記憶體群組GP。記憶體群組GP之各者含有n個(n為一自然數)NAND記憶體串18。 NAND記憶體串18之各者例如含有8個記憶體胞電晶體MT(MT0至MT7)、選擇電晶體ST1、ST2及一背閘極電晶體BT。記憶體胞電晶體MT之各者具有一層壓閘極(其含有一控制閘極)及一電荷儲存層，且其將資料保存於非揮發性狀態中。記憶體胞電晶體MT之數目不受限於8個。數目可為16個、32個、64個、128個等等。此數目無特定限制。如同記憶體胞電晶體MT，背閘極電晶體BT亦具有一層壓閘極(其含有一控制閘極)及一電荷儲存層。然而，背閘極電晶體BT不保存資料。背閘極電晶體BT僅充當資料寫入及讀取操作之一電流路徑。記憶體胞MT及背閘極電晶體BT配置於選擇電晶體ST1、ST2之間，且其電流路徑串聯連接。另外，背閘極電晶體BT配置於記憶體胞電晶體MT3與MT4之間。串聯連接之一端側處之記憶體胞電晶體MT7之電流路徑連接至選擇電晶體ST1之電流路徑之一端；另一端側上之記憶體胞電晶體MT0之電流路徑連接至選擇電晶體ST2之電流路徑之一端。 在本實施例之構造中，NAND記憶體串18之各者中配置一虛設電晶體DTD且其電流路徑串聯連接於選擇電晶體ST1與記憶體胞電晶體MT7之間。亦配置一虛設電晶體DTS且其電流路徑串聯連接於選擇電晶體ST2與記憶體胞電晶體MT0之間。虛設電晶體DTD、DTS具有與記憶體胞電晶體MT之構造相同之構造。然而，其等不用於資料儲存，且其等在資料寫入及讀取操作繼續保留。 記憶體群組GP0至GP3之選擇電晶體ST1之閘極分別共同連接至選擇閘極線SGD0至SGD3。選擇電晶體ST2之閘極分別共同連接至選擇閘極線SGS0至SGS3。另一方面，相對於組態，相同區塊BLK0中之記憶體胞電晶體MT0至MT7之控制閘極共同連接至字線WL0至WL7。背閘極電晶體BT之控制閘極共同連接至背閘極線BG(分別為區塊BLK0至BLK3中之BG0至BG3)。虛設電晶體DTD、DTS之控制閘極分別共同連接至虛設字線WLDD、WLDS。 即，字線WL0至WL7、背閘極線BG及虛設字線WLDD、WLDS共同連接於相同區塊BLK0中之複數個記憶體群組GP0至GP3之間。另一方面，相對於組態，在相同區塊BLK0中之記憶體群組GP0至GP3之各者中獨立設定選擇閘極線SGD、SGS。 此外，在記憶體胞陣列10中配置成矩陣組態之NAND記憶體串18中，相同列中之NAND記憶體串18之選擇電晶體ST1之電流路徑之另一端共同連接至某些位元線BL(BL0至BLn，其中n表示一自然數)。即，位元線BL共同連接至複數個區塊BLK之間之NAND記憶體串18。選擇電晶體ST2之電流路徑之另一端連接至源極線SL(SL0、SL1)。在此實施例中，記憶體群組GP0、GP1之選擇電晶體ST2共同連接至源極線SL0，且記憶體群組GP2、GP3之選擇電晶體ST2共同連接至源極線SL1。源極線SL0與源極線SL1彼此電隔離，且其等由BL/SL驅動器14獨立控制。源極線SL0、SL1亦分別共同連接於不同區塊之間。 如上所闡述，可同時擦除相同區塊BLK中之記憶體胞電晶體MT之資料。另一方面，對複數個記憶體胞電晶體MT同時執行資料讀取及寫入操作。記憶體胞電晶體MT共同連接至某一區塊BLK之某一記憶體群組GP中之某一字線WL。此單元被稱為一「頁面」。 在下文中，將參考圖3及圖4而闡述記憶體胞陣列10之三維層壓結構。此處，圖3及圖4分別為繪示記憶體胞陣列10之透視圖及橫截面圖。 如圖中所展示，記憶體胞陣列10配置於半導體基板20上。記憶體胞陣列10具有依序形成於半導體基板20上之一背閘極電晶體層L1、一記憶體胞電晶體層L2、一選擇電晶體層L3及一佈線層L4。 背閘極電晶體層L1充當背閘極電晶體BT。記憶體胞電晶體層L2充當記憶體胞電晶體MT0至MT7及虛設電晶體DTD、DTS。選擇電晶體層L3充當選擇電晶體ST1、ST2。佈線層L4充當源極線SL及位元線BL。 背閘極電晶體層L1具有一背閘極導電層21。形成背閘極導電層21以沿與半導體基板20平行之列方向及行方向二維展開。針對各區塊BLK而劃分背閘極導電層21。背閘極導電層21可由例如多晶矽製成。背閘極導電層21充當背閘極線BG。 如圖4中所展示，背閘極導電層21含有背閘極孔22。藉由挖掘背閘極導電層21而形成背閘極孔22。當自上表面觀看時，背閘極孔22實質上形成為一矩形形狀且具有行方向作為一縱向方向。 記憶體胞電晶體層L2形成於背閘極電晶體層L1之上層中。記憶體胞電晶體層L2具有字線導電層23a至23d及一虛設字線層23e。字線導電層23a至23e層壓有夾於其等之間之一層間絕緣層(圖中未展示)。字線導電層23a至23e形成為沿列方向延伸之一條帶形狀且沿行方向具有一指定節距。例如，字線導電層23a至23e可由多晶矽製成。導電層23a充當記憶體胞電晶體MT3、MT4之控制閘極(字線WL3、WL4)；導電層23b分別充當記憶體胞電晶體MT2、MT5之控制閘極(字線WL2、WL5)。導電層23c充當記憶體胞電晶體MT1、MT6之控制閘極(字線WL1、WL6)；及導電層23d充當記憶體胞電晶體MT0、MT7之控制閘極(字線WL0、WL7)。此外，虛設字線層23e充當虛設電晶體DTD、DTS之控制閘極(虛設字線WLDD、WLDS)。 如圖4中所展示，記憶體胞電晶體層L2具有記憶體孔24。記憶體孔24經形成以穿過導電層23a至23e。記憶體孔24經形成以分別沿背閘極孔22之行方向在端部部分附近對準。 如圖4中所展示，背閘極電晶體層L1及記憶體胞電晶體層L2具有一區塊絕緣層25a、一電荷累積層25b、一隧道絕緣層25c及一半導體層26。此處，半導體層26充當NAND記憶體串18之一主體(各電晶體之背閘極)。 亦如圖4中所展示，一區塊絕緣層25a形成有面向背閘極孔22及記憶體孔24之側壁上之一指定厚度。電荷累積層25b形成有區塊絕緣層25a之側表面上之一指定厚度。一隧道絕緣層25c形成有電荷累積層25b之側表面上之一指定厚度。一半導體層26經形成以接合隧道絕緣層25c之側表面。半導體層26經形成以填充背閘極孔22及記憶體孔24。 如沿列方向所觀看，半導體層26形成為一U形形狀。半導體層26具有沿相對於半導體基板20之表面之垂直方向延伸之一對柱狀部分26a、及連接柱狀部分對26a之下端之一連接部分26b。 例如，區塊絕緣層25a及隧道絕緣層25c可由二氧化矽(SiO2 )製成。電荷累積層25b可由氮化矽(SiN)製成。半導體層26由多晶矽製成。區塊絕緣層25a、電荷累積層25b、隧道絕緣層25c及半導體層26形成充當記憶體胞電晶體MT及虛設電晶體DTD、DTS之MONOS型電晶體。 當自另一視角觀看背閘極電晶體層L1之構造時，隧道絕緣層25c經形成以包圍連接部分26b。背閘極導電層21經形成以包圍連接部分26b。 當自另一視角觀看記憶體胞電晶體層L2之構造時，隧道絕緣層25c經形成以包圍柱狀部分26a。電荷累積層25b經形成以包圍隧道絕緣層25c。區塊絕緣層25a經形成以包圍電荷累積層25b。字線導電層23a至23d經形成以包圍區塊絕緣層25a至25c及柱狀部分26a。 如圖3及圖4中所展示，選擇電晶體層L3含有導電層27a及27b。導電層27a及27b形成為沿列方向延伸之一條帶形狀且沿行方向具有一指定節距。導電層對27a及導電層對27b沿行方向交替配置。導電層27a形成於柱狀部分26a之一者之上層中，且導電層27b形成於另一柱狀部分26a之上層中。 導電層27a及27b由多晶矽製成。導電層27a充當選擇電晶體ST2之閘極(選擇閘極線SGS)，且導電層27b充當選擇電晶體ST1之閘極(選擇閘極線SGD)。 如圖4中所展示，選擇電晶體層L3具有孔28a及28b。孔28a及28b經形成以分別穿過導電層27a及27b。再者，孔28a及28b分別與記憶體孔24對準。 圖4亦展示：選擇電晶體層L3含有閘極絕緣層29a及29b以及半導體層30a及30b。閘極絕緣層29a及29b分別形成於面向孔28a及28b之側壁上。半導體層30a及30b形成為沿相對於半導體基板20之表面之垂直方向延伸之一桿形狀，使得其等分別與閘極絕緣層29a及29b接觸。 例如，閘極絕緣層29a及29b由二氧化矽(SiO2 )製成且半導體層30a及30b由多晶矽製成。 當自另一角度觀看選擇電晶體層L3之構造時，閘極絕緣層29a經形成以包圍柱狀半導體層30a。導電層27a經形成以分別包圍閘極絕緣層29a及半導體層30a。閘極絕緣層29b經形成以包圍柱狀半導體層30b。導電層27b經形成以包圍閘極絕緣層29b及半導體層30b。 如圖3及圖4中所展示，佈線層L4形成於選擇電晶體層L3之上層中。佈線層L4具有一源極線層31、一插頭層32及一位元線層33。 源極線層31形成為沿列方向延伸之一薄板形狀。源極線層31形成為與沿行方向彼此相鄰之導電層對27a之上表面接觸。插頭層32形成為與導電層27b之上表面接觸且沿相對於半導體基板20之表面之垂直方向延伸。位元線層33形成為沿行方向延伸之一條帶形狀且沿列方向具有一指定節距。位元線層33形成為與插頭層32之上表面接觸。例如，源極線層31、插頭層32及位元線層33由鎢(W)或另一金屬製成。源極線層31充當圖1及圖2中所闡述之源極線SL，且位元線層33充當位元線BL。 圖5係繪示圖3及圖4中所展示之NAND記憶體串18之等效電路之一圖式。如圖中所展示，NAND記憶體串18之各者具有選擇電晶體ST1、ST2、記憶體胞電晶體MT0至MT7、虛設電晶體DTD、DTS及背閘極電晶體BT。如上所闡述，記憶體胞電晶體MT串聯連接於選擇電晶體ST1、ST2之間。背閘極電晶體BT串聯連接於記憶體胞電晶體MT3與MT4之間。虛設電晶體DTD串聯連接於選擇電晶體ST1與記憶體胞電晶體MT7之間。虛設電晶體DTS串聯連接於選擇電晶體ST2與記憶體胞電晶體MT0之間。在資料讀取操作中，虛設電晶體DTD、DTS及背閘極電晶體BT保持導通。在寫入操作中，其等視情況導通。 記憶體胞電晶體MT之控制閘極連接至字線WL，虛設電晶體DTD、DTS之控制閘極連接至虛設字線WLDD、WLDS，且背閘極電晶體BT之控制閘極連接至背閘極線BG。此處，如圖3中所展示，沿列方向配置之複數個NAND記憶體串18之集合對應於圖2中所闡述之記憶體群組GP。 1.1.3 關於列解碼器11 在下文中，將闡述列解碼器11之構造。列解碼器11-0至11-3經配置以分別對應於區塊BLK0至BLK3，且區塊BLK0至BLK3經配置以供選擇或不被選擇。圖6係繪示列解碼器11-0及驅動器電路12之構造之一圖式。列解碼器11-1至11-3之構造與列解碼器11-0之構造相同。 如圖中所展示，列解碼器11之各者具有一區塊解碼器40、高額定電壓n通道MOS電晶體50至54(50-0至50-7、51-0至51-3、52-0至52-3、53-0至53-3、54-0至54-3)及55至57。 關於區塊解碼器40 在資料寫入、讀取及擦除操作中，區塊解碼器40解碼由例如控制部件17給出之一區塊位址。接著，對應於解碼結果，產生信號TG及RDECADn。更具體言之，當區塊位址涉及對應於列解碼器11-0之區塊BLK0時，確定信號TG(此實例中為「H」位準)且否定信號RDECADn(至「L」位準，諸如此實例中為負電位VBB)。在寫入操作中確定信號TG之電壓為VPGMH，在讀取操作中其為VREADH，且在擦除操作中其為Vdda。稍後將闡述此等電位。 當區塊位址不涉及對應於列解碼器11-0之區塊BLK0時，否定信號TG(至「L」位準，諸如此實例中為VSS(0伏特))，且確定信號RDECADn(在此實施例中至「H」位準)。 關於電晶體50 此處闡述電晶體50。電晶體50用於將電壓轉移至選定區塊BLK之字線WL。電晶體50-0至50-7各具有連接至對應區塊BLK0之字線WL0至WL7之電流路徑之一端，且另一端分別連接至信號線CG0至CG7。將對應區塊解碼器40之信號TG發送至閘極。 因此，例如，在對應於選定區塊BLK0之列解碼器11-0中，電晶體50-0至50-7導通，且字線WL0至WL7連接至信號線CG0至CG7。另一方面，在對應於非選定區塊BLK1至BLK3之列解碼器11-1至11-3中，關閉電晶體50-0至50-7，且字線WL0至WL7與信號線CG0至CG7隔離。 關於電晶體51、52 此處闡述電晶體51、52。電晶體51、52用於將電壓轉移至選擇閘極線SGD。電晶體51-0至51-3各具有連接至對應區塊BLK0之選擇閘極線SGD0至SGD3之電流路徑之一端，且具有連接至信號線SGDD0至SGDD3之另一端，且將信號TG發送至閘極。 電晶體52-0至52-3各具有連接至對應區塊BLK0之選擇閘極線SGD0至SGD3之電流路徑之一端，且具有連接至節點SGD_COM之另一端，且將信號RDECADn發送至閘極。此處，節點SGC_COM具有一負電壓VBB或類似物以關閉選擇電晶體ST1。 因此，在對應於選定區塊BLK0之列解碼器11-0中，導通電晶體51-0至51-3，且關閉電晶體52-0至52-3。因此，選定區塊BLK0之選擇閘極線SGD0至SGD3連接至信號線SGDD0至SGDD3。 另一方面，在對應於非選定區塊BLK1至BLK3之列解碼器11-1至11-3中，電晶體51-0至51-3處於關閉狀態，且電晶體52-0至52-3處於導通狀態。因此，非選定區塊BLK1至BLK3之信號線SGDD0至SGDD3連接至節點SGD_COM。 關於電晶體53、54 電晶體53、54用於將電壓轉移至選擇閘極線SGS。其等之連接及操作等效於在電晶體51、52中用選擇閘極線SGS替換選擇閘極線SGD。 即，在對應於選定區塊BLK0之列解碼器11-0中，導通電晶體53-0至53-3，且關閉電晶體54-0至52-4。另一方面，在對應於非選定區塊BLK1至BLK3之列解碼器11-1至11-3中，關閉電晶體51-0至51-3，且導通電晶體52-0至52-3。 關於電晶體55 此處闡述電晶體55。電晶體55用於將電壓轉移至背閘極線BG。對於電晶體55，電流路徑之一端連接至對應區塊BLK0之背閘極線BG0，另一端連接至信號線BGD，且將信號TG發送至閘極。 因此，在對應於選定區塊BLK0之列解碼器11-0中，導通電晶體55，且在對應於非選定區塊BLK1至BLK3之列解碼器11-1至11-3中，關閉電晶體55。 關於電晶體56、57 此處闡述電晶體56、57。電晶體56、57用於將電壓轉移至虛設字線WLDD、WLDS。對於電晶體56，電流路徑之一端連接至對應區塊BLK0之虛設字線WLDD，另一端連接至信號線CGDD，且將信號TG發送至閘極。對於電晶體57，電流路徑之一端連接至對應區塊BLK0之虛設字線WLDS，另一端連接至信號線CGDS，且將信號TG發送至閘極。 因此，在對應於選定區塊BLK0之列解碼器11-0中，導通電晶體56、57，且在對應於非選定區塊BLK1至BLK3之列解碼器11-1至11-3中，關閉電晶體56、57。 1.1.4 關於驅動器電路12 此處將闡述驅動器電路12之構造。驅動器電路12將資料寫入、讀取及擦除所需之電壓轉移至信號線CG0至CG7、SGDD0至SGDD3、SGSD0至SGSD3、CGDD、CGDS及BGD。 圖6中所展示之驅動器電路12具有CG驅動器60(60-0至60-7)、SGD驅動器61(61-0至61-3)、SGS驅動器62(62-0至62-3)、電壓驅動器63、BG驅動器64、CGDD驅動器65及CGDS驅動器66。 關於電壓驅動器63 首先，闡述電壓驅動器63。電壓驅動器63產生用在區塊解碼器40及CG驅動器60中之電壓VRDEC及VCGSEL。 將電壓VRDEC發送至區塊解碼器40。接著，對應於選定區塊之區塊解碼器40輸出電壓VRDEC作為信號TG。將電壓VCGSEL發送至CG驅動器60。VCGSEL包含在資料寫入及讀取操作中施加至選定字線之電壓VPGM、VCGRV等等。 關於CG驅動器60 闡述CG驅動器60。CG驅動器60-0至60-7將所需電壓轉移至信號線CG0至CG7(字線WL0至WL7)。 在程式化操作中，對應於選定字線WL之CG驅動器60將電壓VCGSEL=VPGM轉移至對應信號線CG。另外，在讀取操作中，該CG驅動器將電壓VCGSEL=VCGRV轉移至對應信號線CG。接著，此等電壓經由列解碼器11中之電晶體50之電流路徑而轉移至字線WL。 另外，在程式化操作中，對應於非選定字線之CG驅動器60將電壓VPASS或電壓VISO(諸如0伏特)轉移至對應信號線CG。在讀取操作中，將電壓VREAD轉移至對應信號線CG。接著，此等電壓經由列解碼器11中之電晶體50之電流路徑而轉移至非選定字線WL。 在擦除操作中，CG驅動器60之全部將電壓Vera_wl(諸如0.5伏特)轉移至對應信號線CG。 電壓VPASS及VREAD為使與所保存資料無關之記憶體胞電晶體MT導通之電壓，且電壓VISO為使與所保存資料無關之記憶體胞電晶體MT關閉之一電壓。作為信號TG而施加之電壓VPGMH、VREADH及Vdda為分別高於電壓VPGM、VREAD及Vera_wl之電壓，且其等為能夠藉由電晶體50而轉移電壓VPGM、VREAD及Vera_wl之電壓。 可在各種區塊BLK之間共用信號線CG0至CG7。即，亦可由相同CG驅動器60-0經由對應列解碼器11-0至11-3之電晶體50-0而驅動屬於四個區塊BLK0至BLK3之四個字線WL0。此同樣適用於其他信號線CG1至CG7。此亦適用於其他佈線SGDD、SGSD、BGD、CGDD、CGDS。在下文中，將闡述此情況作為一實例。 關於SGD驅動器61 此處闡述SGD驅動器61。SGD驅動器61-0至61-3將所需電壓轉移至信號線SGDD0至SGDD3(選擇閘極線SGD0至SGD3)。 當SGD驅動器61對應於含有選定記憶體胞之NAND記憶體串18時，SGD驅動器61輸出電壓VSG。此電壓經由對應電晶體51之電流路徑而轉移至對應選擇閘極線SGD。電壓VSG為在讀取操作中使選擇電晶體ST1導通及在寫入操作中使對應於寫入資料之選擇電晶體ST1導通之一電壓。 在擦除操作中，SGD驅動器61輸出產生GIDL(閘極誘發汲極洩漏)所需之一相對較高電壓。將在實施例2及下文中詳細闡述擦除操作。 關於SGS驅動器62 此處闡述SGS驅動器62。SGS驅動器62-0至62-3將所需電壓轉移至信號線SGSD0至SGSD3(選擇閘極線SGS0至SGS3)。 當SGS驅動器62對應於含有選定記憶體胞之NAND記憶體串18時，其在資料讀取操作中輸出電壓VSG。此電壓經由對應電晶體53之電流路徑而轉移至對應選擇閘極線SGS。在讀取操作中，電壓VSG導通選擇電晶體ST2。此外，在寫入操作中，導通電晶體54，且將負電壓VBB轉移至對應選擇閘極線SGS。 在擦除操作中，SGS驅動器62輸出用於產生GIDL之一相對較高電壓。對於擦除操作，將在實施例2中呈現一詳細闡述。 關於CGDD驅動器65、CGDS驅動器66及BG驅動器64 在下文中，闡述CGDD驅動器65、CGDS驅動器66及BG驅動器64。驅動器64、65、66在資料寫入操作中輸出電壓VPASS且其等在資料讀取操作中輸出電壓VREAD。此等電壓經由電晶體55、56、57之電流路徑而轉移至背閘極線BG及虛設字線WLDD、WLDS。 將在實施例2及下文中詳細闡述擦除操作中電晶體64及65之操作。 1.1.5 關於電壓產生器15 電壓產生器15具有複數個電荷泵電路。電壓產生器15在寫入操作中產生電壓VPGMH、VPGM、VPASS；其在讀取操作中產生電壓VREAH、VREAD、VCGRV；且其在擦除操作中產生電壓Vera。 1.2 關於半導體儲存裝置1之操作 此處給出NAND型快閃記憶體1之操作之一概述。 1.2.1 關於讀取操作 首先，參考圖7，將闡述資料讀取操作。圖7係繪示讀取操作中之各種佈線上之電位之一時序圖。 如圖7中所展示，CG驅動器60產生電壓VCGRV、VREAD。電壓VCGRV為應施加至選定字線之一電壓，且此電壓對應於待讀取之資料(臨限位準)(VREAD ＞ VCGRV)。 在對應於選定區塊之列解碼器11中，導通電晶體50，使得此等電壓VCGRV及VREAD轉移至字線WL。另一方面，在非選定區塊中，關閉對應電晶體50，使得字線WL電浮動。 接著，將電壓轉移至選擇閘極線SGD、SGS。在選定區塊之選定記憶體群組中，藉由電晶體51、53而將電壓VSG(例如4伏特)轉移至選擇閘極線SGD、SGS。因此，導通選擇電晶體ST1、ST2。在選定區塊之非選定記憶體群組中，藉由電晶體51、53而將電壓VBB轉移至選擇閘極線SGD、SGS。因此，關閉選擇電晶體ST1、ST2。另外，在非選定區塊中，藉由電晶體52、54而將電壓VBB轉移至選擇閘極線SGD、SGS。因此，關閉選擇電晶體ST1、ST2。 源極線SL被設定為VSS(0伏特)，且一電壓VBL(0.5伏特)施加至位元線BL。 如上所闡述，電壓VCGRV施加至選定記憶體胞之控制閘極，且電流路徑電連接至位元線BL及源極線SL。若選定記憶體胞未導通，則一電流自位元線BL流動至源極線SL。作為讀取操作，由感測放大器13偵測此電流。 1.2.2 關於寫入操作 此處參考圖8而闡述寫入操作。圖8係繪示寫入操作中之各種佈線之電位之一時序圖。 如圖8中所展示，感測放大器13將寫入資料轉移至各種位元線BL。當將電荷注入至電荷累積層中時，將「L」位準(例如VSS=0伏特)施加至位元線BL。否則，施加「H」位準(例如VDD=2.5伏特)。此處，由源極線SL上之驅動器14施加例如2.5伏特之一電壓。 此外，在列解碼器11中，由區塊解碼器40解碼區塊位址BA；在選定區塊中，設定TG=「H」位準，且導通列解碼器11之電晶體50、51、53。在對應於非選定區塊之列解碼器11中，設定TG=「L」位準(例如VBB)，使得電晶體50、51、53被關閉且電晶體52、54被導通。 因此，在非選定區塊中，藉由電晶體52、54而將負電壓VBB轉移至選擇閘極線SGD、SGS，且切斷選擇電晶體ST1、ST2兩者。 在選定區塊中，藉由SGD驅動器61及SGS驅動器62而將電壓VSG(例如4伏特)轉移至對應於含有選定頁面之記憶體群組之選擇閘極線SGD且將負電壓VBB轉移至選擇閘極線SGS。因此，在對應記憶體群組中，選擇電晶體ST1導通，且ST2關閉。將負電壓VBB轉移至對應於其他記憶體群組之選擇閘極線SGD、SGS。因此，在此等記憶體群組中，關閉選擇電晶體ST1、ST2兩者。 接著，電壓VSG自4伏特降低至約2.5伏特。當將「L」資料轉移至位元線BL時，此電壓導通選擇電晶體ST1，且當轉移「H」資料時，此電壓關閉選擇電晶體。 接著，CG驅動器60將電壓轉移至各種信號線CG。即，對應於選定字線之CG驅動器60轉移VPGM，且對應於非選定字線之CG驅動器60轉移VPASS(或VISO)。VPGM為用於將電荷注入電荷累積層之一高電壓。VPASS為使與所保存資料無關之記憶體胞電晶體導通之一電壓(其中VPASS＜VPGM)。VISO為使與所保存資料無關之記憶體胞電晶體關閉之一電壓(VISO＜VPASS)。因此，在選定區塊中，導通電晶體50，使得此等電壓被轉移至字線WL0至WL7。在非選定區塊中，電晶體50處於關閉狀態，使得此等電壓未被轉移至字線WL。即，非選定區塊之字線WL0至WL7進入電浮動狀態。 如上所闡述，在選定記憶體胞中，將電壓VPGM施加至控制閘極，且將通道設定為0伏特。因此，一電荷被注入至電荷累積層中，且選定記憶體胞之臨限位準升高。在非選定記憶體胞中，通道變為電浮動，且其電位歸因於與周邊耦合而升高。因此，選定記憶體胞之臨限位準無變動。在下文中，一電荷至電荷累積層之注入操作將被稱為「程式化」操作。 如上所論述，相對於連接至某一記憶體群組中之相同字線WL之複數個記憶體胞電晶體(頁面)而成塊地寫入資料。 1.2.3 關於寫入操作模式 相對於對應於待寫入之資料之大小之複數個頁面而連續執行1.2.2中所闡述之寫入操作。在此情況中，相對於依任何序列之複數個頁面中之資料之寫入，與本實施例相關之NAND型快閃記憶體1具有兩個操作模式。在以下章節中，將闡述此等操作模式。 1.2.3.1 第一寫入模式 首先，將闡述一第一寫入模式。在本說明書中，第一寫入模式將被稱為「WL增量模式」。在第一寫入模式中，首先依序選擇某一記憶體群組GP中之字線，且在對應記憶體群組GP中之全部字線之後，選擇另一記憶體群組GP。 圖9係繪示根據第一寫入模式之寫入操作之一流程圖。如圖中所展示，在NAND型快閃記憶體1中，對應於接收自外部控制器之列位址，選擇某一選擇閘極線SGDi(i為一自然數，且在此實例中其在0至3之範圍內)及字線WLj(j為一自然數，且在此實例中其在0至7之範圍內)(步驟S10、S11)。接著，如參考圖8所闡述，在頁面單元中程式化資料(步驟S12)。 在資料寫入操作中，自與NAND記憶體串18中之選擇閘極線SGS最接近之字線起依序選擇字線WL。因此，當接著寫入資料時，選擇字線WL(j+1)(步驟S14、S11)，且執行程式化(步驟S12)。 然而，當自與NAND記憶體串18中之選擇閘極線SGD最接近之字線開始寫入資料時，即，在此實例中，當將資料寫入至字線WL7中時(當步驟S13中為YES時)，選擇另一記憶體群組GP(步驟S16)。即，選擇選擇閘極線SGD(i+1)(步驟S16、S10)，且重複步驟S11之後之操作。 在將資料寫入至記憶體群組GP0至GP3中之全部中之後，視情況將資料寫入至另一區塊中(步驟S17)。 圖10係繪示區塊BLK0之一電路圖。在圖中，箭頭指示第一寫入模式中之資料之寫入順序。如圖中所展示，首先，在選擇選擇閘極線SGD0時之狀態中，選擇字線WL0，且將資料寫入至對應頁面中。接著，隨字線位址(頁面位址)遞增而依序選擇字線WL1至WL7，且將資料寫入至此等頁面中。 在連接至記憶體群組GP0之字線WL7之記憶體胞中之資料之寫入之後，選擇記憶體群組GP1。即，選擇選擇閘極線SGD1。接著，當選擇選擇閘極線SGD1時，依序選擇字線WL0至WL7，且將資料寫入至此等頁面中。 接著，以相同方式，依序選擇記憶體群組GP2、GP3，且將資料寫入至頁面單元中。此同樣適用於其他區塊BLK1至BLK3。 1.2.3.2 第二寫入模式 此處，將闡述一第二寫入模式。在本說明書中，第二寫入模式亦被稱為「記憶體串增量模式」。根據第二寫入模式，在某一區塊中，針對記憶體群組GP之全部依序選擇某一字線，且在已針對記憶體群組之全部選擇字線之後，選擇下一字線。 圖11係繪示根據第二寫入模式之寫入操作之一流程圖。如圖中所展示，在NAND型快閃記憶體1中，對應於接收自外部控制器之列位址，選擇某一選擇閘極線SGDi及字線WLj(步驟S10、S11)。接著，如參考圖8所闡述，在頁面單元中程式化資料(步驟S12)。 根據第二寫入模式，接著，選擇記憶體群組GP(i+1)之字線WLj(步驟S16、S10)，且執行程式化(步驟S12)。 在針對字線WLj而將資料寫入至記憶體群組之全部中之後，即，在此實例中，在將資料寫入至記憶體群組GP0至GP4中之字線WLj之全部中之後(當步驟S15中為YES時)，選擇下一字線(步驟S14)。即，選擇字線WL(j+1)(步驟S14、S11)，且重複步驟S10及步驟S10之後之操作。 在將資料寫入至記憶體群組GP0至GP3之全部中之後，視情況將資料寫入至另一區塊中(步驟S17)。 圖12係繪示區塊BLK0之一電路圖。在此圖中，箭頭指示根據第二寫入模式之資料寫入之順序。如圖中所展示，首先，在選擇選擇閘極線SGD0之狀態中，選擇字線WL0，且將資料寫入至對應頁面中。接著，在選擇字線WL0之狀態中，使記憶體串位址(用於指派記憶體群組GP之位址，即，用於選擇選擇閘極線SGD之位址)遞增，使得記憶體群組GP1至GP3依序被選擇。將資料寫入至此等頁面中。選擇下一記憶體群組GP1之字線WL0，程式化對應頁面之資料，選擇下一記憶體群組GP2之字線WL0，且在對應頁面中程式化資料。最後，選擇記憶體群組GP3之字線WL0，且將資料程式化至對應頁面。 在記憶體群組GP3之字線WL0中程式化資料之後，選擇下一字線WL1。當選擇字線WL1時，依序選擇選擇閘極線SGD0。 接著，正如先前所提及，依序選擇字線WL2至WL7，且將資料寫入至頁面單元中。對其他區塊BLK1至BLK3實施相同操作。 1.3 本實施例之效應 本文中所揭示之實施例可改良半導體儲存裝置之操作可靠性。效應如下。 在三維層壓式NAND型快閃記憶體中，複數個NAND記憶體串18配置於各區塊中，且複數個NAND記憶體串18連接至各位元線。 根據實施例，可採用兩個方案作為具有此構造之NAND型快閃記憶體之頁面位址之增量方法。具體言之，一WL增量模式(第一寫入模式)及一記憶體串增量模式(第二寫入模式)。 首先，在WL增量模式中，遞增共用選擇閘極線之複數個NAND記憶體串18中之字線位址。相同區塊中之記憶體串位址隨最終位址達到字線位址而遞增。如上所闡述，記憶體串位址為用於選擇選擇閘極線之位址，且其為用於在連接至相同位元線之複數個NAND記憶體串18中選擇某一NAND記憶體串之位址。 替代地，在記憶體串增量模式中，首先遞增相同區塊中之記憶體串位址。接著，字線位址隨記憶體串位址達到最終位址而遞增。 兩個方法具有其等之各自獨特優點。圖13及圖14係繪示區塊之兩個電路圖。其等展示連接至一位元線BL之複數個NAND記憶體胞。如圖13及圖14中所展示，一區塊含有12個記憶體群組，且存在48個字線。其等繪示分別在WL增量模式及記憶體串增量模式中所實施之寫入操作。圖中之影線部分對應於其中已寫入資料之記憶體胞電晶體，且圖中之箭頭展示資料寫入之順序。亦如圖中所展示，在相同區塊中，字線WL共同連接於NAND記憶體串之間。另一方面，彼此獨立地選擇選擇閘極線SGD、SGS。 如圖13中所展示，在WL增量模式中，將資料寫入至各NAND記憶體串中。因此，可在NAND記憶體串單元(記憶體群組單元)中實施擦除。換言之，由於資料擦除單元被界定為區塊，所以可將區塊改變至各種尺寸。在此情況中，可在比相關技術中之區塊尺寸小之一區塊尺寸中實施擦除。 另一方面，如圖14中所展示，在記憶體串增量模式中，將資料寫入至各字線中。即，當在某一記憶體胞電晶體MT中實施資料寫入時，資料未被寫入至連接至非選定字線之記憶體胞電晶體MT中，非選定字線比選定字線更接近汲極側(圖14所展示之實例中之字線WL2至WL47)。因此，可抑制程式化干擾，且可改良資料寫入可靠性。 藉由採用兩個寫入模式及其等之優點，可進一步改良NAND型快閃記憶體1之操作可靠性。 2. (實施例2) 此處，將闡述與實施例2相關之半導體儲存裝置。此實施例係關於實施例1中之資料擦除方法。 2.1 關於擦除方法之原理 將參考圖15而闡述與本實施例相關之三維層壓式NAND型快閃記憶體1中之一資料擦除原理。圖15係繪示NAND記憶體串之一區域之一部分之一橫截面圖。其展示源極線SL及位元線BL以及NAND記憶體串18之柱狀部分(其中形成記憶體胞之通道之區域)。在圖中，「SG」代表選擇閘極線SGD或SGS。 三維層壓式NAND型快閃記憶體與具有二維地形成於一半導體基板上之記憶體胞之柱狀NAND型快閃記憶體之不同點在於：不存在允許擦除電壓Vera之施加之井。此外，柱狀物由一本質型矽形成。因此，在資料擦除操作中，歸因於發生在選擇閘極端處之GIDL而產生電洞。在由GIDL產生之電洞-電子對中，電洞進入具有一低電壓之柱狀物。因此，柱狀物之電位增大至擦除電壓Vera。接著，可藉由將字線WL之電位設定為一低電位而擦除資料。 2.2 關於與本發明相關之擦除方法 對於與本實施例相關之NAND型快閃記憶體1，可採用兩個擦除方法。如同實施例1之闡述，此處，該兩個擦除方法涉及區塊單元中之擦除(第一擦除方法)及更小區塊尺寸之單元(子區塊單元)中之擦除(第二擦除方法)。在下文中，將闡述此兩個方法。 2.2.1 關於第一擦除方法 此處闡述第一擦除方法。根據此方法，在區塊單元中擦除資料。圖16係繪示兩個區塊之一橫截面圖。其展示：複數個NAND記憶體胞連接至一位元線BL。 首先，將闡述選定區塊。在選定區塊中，由CG驅動器60將電壓Vera_wl(例如0.5伏特)發送至字線WL0至WL7之全部。此外，由SGD驅動器61及SGS驅動器62將一電壓VSGera(例如12伏特，VSGera＜Vera)施加至信號線SGDD0至SGDD3、SGS0至SGS3之全部。另外，由CGDD驅動器65及CGDS驅動器66將一電壓Vmid(例如7伏特，Vera_wl＜Vmid＜VSGera)施加至虛設字線WLDD、WLDS之全部。此外，BL/SL驅動器14將電壓Vera(例如20伏特)施加至位元線BL及源極線SL0、SL1上。因此，在選擇閘極線SGD、SGS附近產生GIDL。 現將闡述非選定區塊。在非選定區塊中，位元線BL及源極線SL0、SL1亦由選定區塊共用。因此，將Vera施加至位元線BL及源極線SL0、SL1。然而，對於非選定區塊，針對列解碼器11中之信號線TG設定一「L」位準。因此，字線WL0至WL7之全部、信號線SGDD0至SGDD3、SGS0至SGS3之全部及虛設字線WLDD、WLDS之全部處於一電浮動狀態。因此，不產生GIDL。 如上所闡述，可同時擦除相同區塊中之資料。 2.2.2 關於第二擦除方法 此處闡述第二擦除方法。根據此方法，在子區塊單元中或更具體言之在記憶體群組GP之單元中實施資料擦除。圖17係繪示兩個區塊之一橫截面圖。其展示：複數個NAND記憶體胞連接至一位元線BL。特定言之，圖17展示在兩個記憶體群組GP之單元中實施資料擦除時之情況。 首先，將闡述選定區塊。在選定區塊中，由CG驅動器60將電壓Vera_wl(例如0.5伏特)發送至字線WL0至WL7之全部。此外，由CGDS驅動器66將電壓Vmid發送至虛設字線WLDS。另外，由CGDD驅動器65將一電壓Vhigh(例如正與Vera相同之20伏特)發送至虛設字線WLDD。此外，由SGS驅動器62將電壓VSGera發送至連接至選定記憶體串之選擇閘極線SGS。由SGD驅動器61及SGS驅動器62將一電壓VSGinhibit1(例如4伏特)發送至其他選擇閘極線SGD、SGS。電壓VSGinhibit1為具有適合於確保GIDL不產生之一量值之一電壓。BL/SL驅動器14將電壓Vera施加至位元線BL上，其將電壓Vera施加至連接至選定記憶體串之源極線SL上，且其將一電壓Vera_usl(＜Vera)施加至連接至非選定記憶體串之源極線SL上。 作為以上闡述之一結果，在其中施加電壓VSGera之選擇閘極線SGS附近產生GIDL，且擦除對應NAND記憶體串中之資料。另一方面，甚至對於相同區塊中之NAND記憶體串，在其中將電壓VSGinhibit1施加至選擇閘極線SGS、SGD兩者之NAND記憶體串中不產生GIDL，使得資料不被擦除。 此處闡述非選定區塊。正如同第一擦除方法，在此情況中，將字線WL0至WL7之全部設定為處於浮動狀態。由CGDS驅動器66將電壓Vmid發送至虛設字線WLDS，且由CGDD驅動器65將電壓Vhigh發送至虛設字線WLDD。在選擇閘極線SGD中，由SGD驅動器61將一電壓VSGinhibit2(＞VSGinhibit1，諸如等於Vera之20伏特)發送至選擇閘極線SGD，且由SGD驅動器61及SGS驅動器62將電壓VSGinhibit1發送至其他選擇閘極線SGD、SGS。如同電壓VSGinhibit1，電壓VSGinhibit2為具有適合於確保GIDL不產生之一位準之一電壓。 作為此操作之一結果，在任何NAND記憶體串中不產生GIDL，且資料不被擦除。 2.2.3 關於與寫入模式之關係 此處，參考實施例1而闡述第一及第二擦除方法與寫入模式之間之關係且將參考圖18而闡述該關係。圖18係繪示NAND型快閃記憶體1之記憶體胞陣列10之一方塊圖。 如圖中所展示，記憶體胞陣列10具有N個(N為2或大於2之一自然數)區塊BLK0至BLKN。在該等區塊中，在第一寫入模式(WL增量模式)中將資料寫入至區塊BLK0至BLK(m-1)中，且在第二寫入模式(記憶體串增量)中將資料寫入至區塊BLKm至BLKN中。 在此情況中，當擦除第一寫入模式中寫入至區塊BLK0至BLKN中之資料時，採用擦除子區塊單元中之資料之第二擦除方法(以及第一擦除方法)。另一方面，當擦除第二寫入模式中寫入至區塊BLKm至BLKN中之資料時，採用擦除區塊單元中之資料之第一擦除方法，而不採用第二擦除方法。 2.3 本實施例之效應 如上所闡述，當在參考實施例1而闡述之第一寫入模式中寫入資料時，除區塊單元中之擦除以外，亦可擦除子區塊單元中之資料。 另一方面，當在第二寫入模式中寫入資料時，較佳地在區塊單元中實施擦除。此係因為頁面位址連續跨過複數個記憶體群組GP。此處，若在記憶體群組GP之單元中擦除資料且將該資料寫入至經擦除區域中，則難以根據頁面位址而指派對應區域。 3. (實施例3) 此處闡述與實施例3相關之半導體儲存裝置及控制器。本實施例係關於控制參考實施例2而闡述之NAND型快閃記憶體1之控制器。 3.1 關於記憶體系統之構造 3.1.1 關於記憶體系統之總體構造 此處闡述含有與本實施例相關之記憶體控制器之記憶體系統之一構造。 圖中所展示之一記憶體系統100具有主機設備110、一記憶體控制器120及一NAND型快閃記憶體130。 主機設備110藉由將一命令發送至記憶體控制器120而存取NAND型快閃記憶體130。接著，經由記憶體控制器120，將資料寫入至NAND型快閃記憶體130中，自NAND型快閃記憶體130讀取資料，且擦除NAND型快閃記憶體130之資料。主機設備110之實例包含個人電腦、數位相機、蜂巢式電話等等。 回應於來自主機設備110之命令，記憶體控制器120將命令發送至NAND型快閃記憶體130以讀取、寫入及擦除資料。亦管理NAND型快閃記憶體130之記憶體空間。 NAND型快閃記憶體130為參考實施例1及2而闡述之記憶體1。 例如，記憶體控制器120及NAND型快閃記憶體130可形成相同半導體裝置。實例包含SDTM 及其他記憶卡、SSD(固態驅動機)等等。主機設備110及記憶體控制器120亦可形成相同電子設備，且實例包含個人電腦、數位相機、蜂巢式電話等等。 3.1.2 關於記憶體控制器120之構造 此處將參考圖19而進一步闡述記憶體控制器120之構造。如圖中所展示，記憶體控制器120具有一主機介面電路121、一內部記憶體122、一處理器(CPU)123、一緩衝記憶體124及一NAND介面電路125。 主機介面電路121經由一主機介面而連接至主機設備110，且其實施與主機設備110之通信。將接收自主機設備110之命令及資料分別轉移至CPU 123及緩衝記憶體124。此外，作為CPU 123之命令之一應答，將緩衝記憶體124中之資料發送至主機設備110。 NAND介面電路125經由一NAND介面而連接至NAND型快閃記憶體130，且其實施與NAND型快閃記憶體130之通信。接著，將接收自CPU 123之命令發送至NAND型快閃記憶體130，且在寫入操作中，將寫入至緩衝記憶體124中之資料發送至NAND型快閃記憶體130。在讀取操作期間，將讀取自NAND型快閃記憶體130之資料發送至緩衝記憶體124。 CPU 123控制記憶體控制器120之總體操作。例如，當自主機設備110接收一讀取命令時，根據該命令，基於NAND介面而發出一讀取命令。此同樣適用於寫入及擦除。CPU 123亦執行用於管理NAND型快閃記憶體130之各種處理操作，諸如損耗均衡等等。 例如，內部記憶體122為一DRAM或其他半導體記憶體，且其用作為CPU 123之一操作區域。內部記憶體122保存用於管理NAND型快閃記憶體之韌體及各種類型之管理表等等。 3.2 關於記憶體控制器120之操作 此處闡述記憶體控制器120之操作。圖20係繪示在資料寫入操作期間之記憶體控制器120之操作之一流程圖。該流程與資料擦除操作中之流程相同。 如圖中所展示，記憶體控制器120經由主機介面電路121而自主機設備110接收寫入命令、位址及寫入資料(步驟S30)。接著，CPU 123判定是否應在WL增量模式中寫入資料(步驟S31)。 當判定在WL增量模式中實施寫入時(當步驟S31中為YES時)，CPU 123發出一第一寫入命令，且將該命令發送至NAND型快閃記憶體130(步驟S32)。另外，將位址及資料發送至NAND型快閃記憶體130。將所接收之第一寫入命令保存於NAND型快閃記憶體130中之命令暫存器16中。作為其之一應答，控制部件17具有根據WL增量模式而寫入之資料。 當判定在記憶體串增量模式中實施寫入時(當步驟S31中為NO時)，CPU 123發出一第二寫入命令，且將其發送至NAND型快閃記憶體130(步驟S33)。另外，將位址及資料發送至NAND型快閃記憶體130。將所接收之第二寫入命令保存於NAND型快閃記憶體130中之命令暫存器16中。作為其之一應答，控制部件17根據記憶體串增量模式而寫入資料。 3.3 關於選擇寫入模式之方法 此處，將闡述參考圖20中所展示之步驟S31而闡述之判定方法之若干實例。 3.3.1 關於第一實例 此處將闡述第一實例。圖21係繪示保存於例如內部記憶體122中之選擇表之一示意圖。 圖中所展示之選擇表保存接收自主機設備110之一邏輯位址與待採用之寫入方法及擦除方法之間之關係。根據圖21中所展示之實例，具有0x0000至0x0FFF之邏輯位址之記憶體空間被界定為一第一區域，且採用WL增量模式及區塊擦除方法或子區塊擦除方法。具有0x1000至0xFFFF之邏輯位址之記憶體空間被界定為一第二區域，且採用記憶體串增量模式及區塊擦除方法。 圖22係繪示步驟S31之一實例之一圖式。如圖中所展示，CPU 123採用選擇表作為參考(步驟S40)。接著，CPU 123判定接收自主機設備110之邏輯位址是否對應於第一區域(步驟S41)。若為YES，則CPU 123選擇WL增量模式(步驟S42)，且若為NO，即，若其對應於第二區域，則CPU 123選擇記憶體串增量模式(步驟S43)。 3.3.2 關於第二實例 此處闡述第二實例。圖23係繪示保存於例如內部記憶體122中之選擇表之一示意圖。 自主機設備110發送至記憶體控制器120之位址為一邏輯位址。記憶體控制器120將該邏輯位址轉換為一實體位址，且在步驟S32、S33中將所獲得之實體位址輸出至NAND型快閃記憶體130。實體位址指派記憶體胞陣列10中之實際行及頁面。 此實例中之選擇表保存實體位址與寫入方法及擦除方法之間之關係。在圖23所展示之實例中，具有0x0000至0x0FFF之實體位址之記憶體空間被界定為第一區域，且採用WL增量模式以及區塊擦除方法或子區塊擦除方法。具有0x1000至0xFFFF之實體位址之記憶體空間被界定為第二區域，且採用記憶體串增量模式及區塊擦除方法。 圖24係繪示步驟S31之一實例之一圖式。如圖中所展示，CPU 123將所接收之邏輯位址轉換為實體位址(步驟S44)。接著，CPU 123採用選擇表作為一參考(步驟S45)。接著，CPU 123判定實體位址是否對應於第一區域(步驟S41)。若為YES，則CPU 123選擇WL增量模式(步驟S42)，且若為NO，即，若其對應於第二區域，則選擇記憶體串增量模式(步驟S43)。 3.3.3 關於第三實例 此處闡述第三實例。圖25係繪示保存於例如內部記憶體122中之選擇表之一示意圖。 此實例中之選擇表保存寫入資料大小與應採取之寫入方法及擦除方法之間之關係。在圖25所展示之實例中，若寫入資料大小Sdata(位元組)小於一指定臨限值Sth(位元組)，則採用WL增量模式及區塊擦除方法或子區塊擦除方法。若大小超過Sth(位元組)，則採用記憶體串增量模式及區塊擦除方法。 圖26係繪示步驟S31之一實例之一圖式。如圖中所展示，CPU 123採用選擇表作為一參考，且檢查所接收寫入資料之大小(步驟S48)。接著，CPU 123判定寫入資料大小Sdata是否小於臨限值Sth(步驟S47)。若為YES，則CPU 123選擇WL增量模式(步驟S42)，且若為NO，即，若其對應於第二區域，則選擇記憶體串增量模式(步驟S43)。 3.3.4 關於第四實例 此處闡述第四實例。第四實例係關於針對NAND型快閃記憶體130所實施之步驟S31之判定。圖27係繪示保存於例如NAND型快閃記憶體130之控制部件17中之選擇表之一示意圖。 此實例之選擇表保存區塊位址與應採用之寫入方法及擦除方法之間之關係。在圖27所展示之實例中，區塊BLK0至BLK511之區域被界定為第一區域，且對於第一區域，採用WL增量模式及區塊擦除方法或子區塊擦除方法。區塊BLK512至BLK2042之區域被界定為第二區域，且對於第二區域，採用記憶體串增量模式及區塊擦除方法。 圖28係繪示NAND型快閃記憶體130之控制部件17之操作之一流程圖。如圖中所展示，控制部件17自記憶體控制器120接收寫入命令、實體位址及寫入資料(步驟S48)。接著，控制部件17採用選擇表作為一參考，且判定所接收之實體位址是否對應於第一區域(步驟S49)。若為YES，則控制部件17根據WL增量模式而執行寫入序列(步驟S42)，且若為NO，則根據記憶體串增量模式而執行寫入序列(步驟S43)。 3.4 本實施例之效應 如上所闡述，可由記憶體控制器120執行實施例1及2。 然而，藉由記憶體控制器120之控制方法不受限於實例。可採用任何適當方法。例如，可由CPU 123或主機設備110更新參考圖21、圖23、圖25及圖27而闡述之選擇表。即，例如，預設區塊之臨限值，且當將屬於第一區域之一閒置區塊降低至小於臨限值時，可將屬於第二區域之閒置區塊分配給第一區域，反之亦然。亦可採用以下方案：可針對各區塊設定一旗標以取代由藉由位址之管理。接著，在屬於第一區域之區塊中，該旗標被設定為「1」，且在屬於第二區域之區塊中，該旗標被設定為「0」。亦可採用各種其他管理方法。另外，雖然以上情況僅為針對實施例3中之寫入操作之一闡述，但亦可在擦除中實施相同操作。 再者，NAND型快閃記憶體130亦可具有複數個晶片。圖29中展示此實例。圖29係繪示記憶體系統之一方塊圖。如圖中所展示，NAND型快閃記憶體130具有複數個半導體晶片130-1至130-3，其等各具有圖1中所展示之構造。如圖中所展示，影線區域為第一區域，且剩餘區域為第二區域。以此方式，可對該等晶片分別實施不同管理。在此情況中，針對各晶片設定一選擇表。 4. (實施例4) 此處闡述與實施例4相關之半導體儲存裝置及控制器。此實施例係關於藉由參考以上實施例3所闡述之記憶體控制器120而控制NAND型快閃記憶體130之一方法。 4.1 關於SLC/MLC控制 與此實施例相關之NAND型快閃記憶體130之記憶體胞電晶體MT之各者可保存1位元資料或2位元或2位元以上資料。圖30展示在保存1位元資料(二進位格式)時之記憶體胞電晶體MT之臨限值分佈，及圖31展示在保存2位元資料(四值格式)時之記憶體胞電晶體MT之臨限值分佈。在下文中，1位元資料之寫入被稱為「SLC(單位階記憶體胞)系統」，且2位元或2位元以上資料之寫入被稱為「MLC(多位階記憶體胞)系統」。 圖32係繪示資料寫入操作中之記憶體控制器120之操作之一流程圖。若步驟S31中所作出之判定結果為採用WL增量模式，則CPU 123具有使用SLC系統來寫入之資料。另一方面，當判定採用記憶體串增量模式時，CPU 123具有使用MLC系統來寫入之資料。 例如，當步驟S32中發出第一寫入命令(如圖20中所展示)時，NAND型快閃記憶體130執行使用SLC系統之寫入。另一方面，若步驟S33中發出第二寫入命令，則NAND型快閃記憶體130執行根據MLC系統之寫入。即，可採用圖21至圖28中所闡述之方法作為用於選擇WL增量模式及記憶體串增量模式之方法。 4.2 關於自升壓系統之控制 可在資料寫入中採用一自升壓系統。將資料同時寫入至頁面單元中。然而，在此情況中，存在應被程式化之行及不應被程式化之行。在此情況中，對於不應被程式化之行，切斷選擇電晶體ST1，且歸因於與電壓VPASS耦合而增大NAND記憶體串之通道電位，使得程式化被抑制。此方法被稱為自升壓方法。在下文中，將參考圖33至圖35而闡述使用自升壓方法之自升壓系統之若干實例。圖33至圖35係繪示NAND記憶體串18之電路圖。其等展示其中選擇字線WL3之一實例。圖中未展示虛設電晶體及背閘極電晶體。 4.2.1 關於第一實例 此處將參考圖33而闡述一第一實例。在此實例中，NAND記憶體串18中之記憶體胞電晶體MT之全部用於提升通道電位(習知自升壓系統)。 如圖中所展示，將程式化電壓VPGM施加至選定字線WL3，且將VPASS施加至其他非選定字線WL0至WL2及WL4至WL7之全部。因此，通道形成於記憶體胞電晶體MT0至MT7中。接著，藉由與字線WL0至WL7之電位耦合，通道之電位Vch增大至寫入抑制電壓Vinhibit。因此，在記憶體胞電晶體MT3中，通道與控制閘極之間之電位差變小，且不實施程式化。 4.2.2 關於第二實例 此處參考圖34而闡述一第二實例。在第二實例中，僅NAND記憶體串18中之記憶體胞電晶體MT之一部分用於提升通道電位(局部區域自升壓系統)。 如圖中所展示，此實例與圖33中所展示之第一實例之不同點在於：電壓VISO施加至字線WL1及字線WL6。藉由施加電壓VISO而關閉記憶體胞電晶體MT1及MT6。因此，自記憶體胞電晶體MT0、MT7之通道切斷記憶體胞電晶體MT3之通道。藉由與字線WL2至WL5耦合而增大此電位Vch。 4.2.3 關於第三實例 此處參考圖35而闡述一第三實例。在第三實例中，僅NAND記憶體串18中之處於擦除狀態之記憶體胞電晶體MT用於提升通道電位(經擦除區域自升壓系統)。 在圖所展示之第三實例中，電壓VISO施加至字線WL2。字線WL3之選擇涉及已相對於字線WL0至WL2而程式化資料之事實。因此，在第三實例中，切斷記憶體胞電晶體MT2，且僅處於擦除狀態之記憶體胞電晶體MT4至MT7用於提升通道電位。 4.2.4 關於與寫入模式之關係 NAND型快閃記憶體130中之控制部件17選擇對應於寫入模式之自升壓系統。 例如，當採用WL增量模式時，控制部件17執行根據第一或第二實例之程式序列，且當採用記憶體串增量模式時，控制部件17執行根據第三實例之程式序列。另一方面，當採用WL增量模式時，控制部件17執行根據第一實例之程式序列，且當採用記憶體串增量模式時，控制部件17執行根據第二或第三實例之程式序列。 4.3 本實施例之效應 根據與本實施例相關之構造，可進一步改良NAND型快閃記憶體之操作可靠性。 即，如圖13及圖14中所展示，在WL增量模式中，當選擇某一字線WL時，在另一NAND記憶體串中，可已在連接至比選定字線更接近SGD側之字線之記憶體胞電晶體MT中程式化資料。在記憶體串增量模式中，不發生此一情況。因此，吾人可明白：相較於記憶體串增量模式，可在WL增量模式中更容易發生程式化干擾之影響。 因此，在WL增量模式中，較佳地採用具有比記憶體串增量模式高之抗干擾性之寫入方法。此處，根據本實施例，在WL增量模式中，用SLC系統程式化資料，或用採用具有一高抗干擾性之自升壓系統。因此，可改良NAND型快閃記憶體之操作可靠性。 5. (實施例5) 此處闡述與實施例5相關之半導體儲存裝置及控制器。此實施例係關於與以上參考實施例2而闡述之第二擦除方法不同之另一實例(第三擦除方法)。 5.1 關於NAND記憶體串之構造 圖36係繪示與本實施例相關之NAND記憶體串18之一電路圖。如圖中所展示，對於與此實例相關之NAND記憶體串18，在參考實施例1而闡述之構造中，汲極側上之虛設記憶體胞之數目及源極側上之虛設記憶體胞之數目均為4個。當然，此數目僅為一實例。數目亦可為2個或3個，此處對數目無具體限制。虛設字線DWL0至DWL7分別連接至此等虛設記憶體胞之控制閘極。 此外，在此實例中，源極線SL共同連接於記憶體群組GP0至GP4之間，且其等共同連接於區塊之間。 5.2 關於第三擦除方法 此處闡述本實例之第三擦除方法。根據此方法，正如同第二方法，在子區塊單元中或更具體言之在記憶體群組GP之單元中擦除資料。圖37係繪示兩個區塊之一橫截面圖，其中複數個NAND記憶體胞連接至一位元線BL。在圖17中，特定言之，在兩個記憶體群組GP之單元中實施擦除。 如圖中所展示，將電壓Vera(=20伏特)施加至位元線BL及源極線SL。如上所闡述，當源極線SL共同介於記憶體群組與區塊之間時，將Vera施加至源極線SL之全部。 首先，將闡述選定區塊。在選定區塊中，CG驅動器60用於將電壓Vera_wl(例如0.5伏特)發送至字線WL0至WL7之全部。此外，由SGD驅動器61及SGS驅動器62將電壓VSGera(=12伏特)發送至選定記憶體串之選擇閘極線SGD、SGS且將電壓VSGinhibit2(=20伏特)發送至非選定記憶體串之選擇閘極線SGD、SGS。另外，由CGDD驅動器65及CGDS驅動器66將電壓Vmid1至Vmid4發送至虛設字線DWL。在此情況中，設定虛設字線DWL之電位，使得該電位自選擇閘極線SGD至SGS附近依序降低至字線WL附近。在圖37所展示之實例中，將Vmid1(=15伏特＜VSGinhibit2)施加至虛設字線DWL0、DWL7，將Vmid2(=11伏特＜Vmid1)施加至虛設字線DWL1、DWL6，將Vmid3(=7伏特＜Vmid2)施加至虛設字線DWL2、DWL5，且將Vmid4(=4伏特＜Vmid3，Vmid4＞Vera_wl)施加至虛設字線DWL3、DWL4。 在非選定區塊中，正如同擦除方法，將佈線之全部設定為電浮動。 如上所闡述，同時擦除選定區塊中之某些記憶體串中之資料。 5.3 本實施例之效應 根據與本實施例相關之方法，可在子區塊單元中實施擦除。在此實例中，為防止選定區塊中之非選定記憶體串中之錯誤擦除，較佳地配置複數個虛設字線。因此，記憶體胞陣列之層數增加。然而，源極線SL可共同用於全部區塊。 6. 經修改實例等等 如上所闡述，與本實施例相關之半導體儲存裝置1具有記憶體胞電晶體MT、選擇電晶體ST1、ST2、NAND記憶體串18、第一及第二區塊BLK、字線WL及選擇閘極線SGD、SGS。記憶體胞電晶體MT層壓於一半導體基板上，且其等各含有一電荷儲存層及一控制閘極。在NAND記憶體串18之各者中，複數個記憶體胞電晶體MT之電流路徑串聯連接，同時，在記憶體胞電晶體MT中，選擇電晶體ST1、ST2之電流路徑串聯連接。第一及第二區塊BLK各含有複數個記憶體串18。字線WL連接至記憶體胞電晶體MT之控制閘極。選擇閘極線SGD、SGS連接至選擇電晶體ST1、ST2之閘極。當將資料寫入至第一區塊中(WL增量模式)且第一選擇閘極線SGD處於選定狀態時，將資料依序寫入至連接至第一選擇閘極線SGD之記憶體串18中之記憶體胞電晶體MT中。當將資料寫入至第二區塊中(記憶體串增量模式)且第一字線WL處於選定狀態時，將資料依序寫入至複數個記憶體串18中之記憶體胞中。 實施例不受限於先前所論述之實施例。可作出各種修改。例如，圖2中所展示之記憶體胞陣列亦可具有圖38中所展示之構造。圖38係繪示區塊BLK0之一電路圖，且相同構造用於其他區塊BLK1至BLK3。如圖中所展示，字線WL0至WL3、背閘極線BG、偶數選擇閘極線SGD0、SGD2及奇數選擇閘極線SGS1、SGS3開始於記憶體胞陣列10之一端側。另一方面，字線WL4至WL7、偶數選擇閘極線SGS0、SGS2及奇數選擇閘極線SGD1、SGD3開始於與記憶體胞陣列之一端側相對之另一端側。亦可採用該構造。根據此構造，例如，將列解碼器11分成兩個列解碼器且其等配置成彼此相對，其中記憶體胞陣列10夾於該兩個列解碼器之間。亦可採用以下方案：由一列解碼器選擇選擇閘極線SGD0、SGD2、SGS1、SGS3、字線WL0至WL3及背閘極線BG；及由另一列解碼器選擇選擇閘極線SGS0、SGS2、SGD1、SGD3及字線WL4至WL7。根據此構造，可緩解驅動器電路12與記憶體胞陣列10(含有列解碼器11)之間之區域中之選擇閘極線及字線等等之佈線之複雜性問題。 先前所論述之實施例亦可經適當組合以用於本發明之實施例。圖39係繪示第一及第二區域之擦除方法、SLC/MLC系統及基於寫入系統而區分之自升壓系統之表之一圖式。 如圖中所展示，在其中用WL增量模式寫入資料之第一區域中，在區塊單元或子區塊單元中擦除資料，在SLC系統中寫入資料，且可採用習知自升壓系統或局部區域自升壓系統。在其中使記憶體串增量模式用於資料寫入之第二區域中，在區塊單元中擦除資料，用MLC系統寫入資料，且可採用局部區域自升壓系統或經擦除區域自升壓系統。另外，雖然先前所論述之實施例中未描述，但當跨過複數個頁面而讀取資料時，讀取之順序可與寫入操作之順序相同。即，依參考圖9及圖10而闡述之順序讀取第一區域中之資料，且依參考圖11及圖12而闡述之順序讀取第二區域中之資料。 對於除圖39中所展示之項目以外之項目，第一區域與第二區域之間亦可存在一差異。例如，第一與第二區域可採用不同ECC系統。即，在第二區域中，難以產生程式化干擾。因此，亦可採用ECC系統，此係因為其具有更容易之算術及邏輯運算，但其錯誤校正能力低於第一區域中所採用之ECC系統之錯誤校正能力。 另外，在第一及第二區域中，無需滿足圖39中所展示項目之全部關係。相反，滿足至少某些項目即已足夠。待滿足之項目未必含有寫入系統。例如，亦可根據自升壓系統及/或擦除系統而區分第一與第二區域(在此情況中，第一與第二區域之寫入系統相同)。此情況亦包含於該實施例中。 此外，作為子區塊單元中之擦除之一實例，在先前所論述之實施例中，針對作為一單元之兩個記憶體群組GP實施資料擦除。然而，亦可在作為一單元之各記憶體群組或作為一單元之三個或三個以上記憶體群組中實施擦除。 其中採用WL增量模式之第一區域較佳為容納較小資料之區域。因此，例如，較佳為以下情況：在一FAT(檔案分配表)檔案系統中，一啟動扇區、一FAT區域及一根目錄輸入區域等等用作為第一區域，且保存影像資料、動畫資料及其他標稱使用者資料之區域為第二區域。 另外，三維層壓式NAND型快閃記憶體不受限於圖3至圖5中所展示之構造。例如，吾人亦可採用其中半導體層26並非呈一U形形狀之一方案。相反，其可為一單一柱狀形狀。在此情況中，無需背閘極電晶體BT。先前所論述實施例中所描述之電壓亦僅為一實例。其等可經適當判定以對應於實際總成。關於流程圖中所實施之處理，可適當改變處理順序，且可同時實施複數個處理。 雖然已描述某些實施例，但已僅以舉例方式呈現此等實施例且此等實施例並非意欲限制本發明之範疇。其實，可以各種其他形式體現本文中所描述之新穎實施例；此外，可在不背離本發明之精神之情況下作出呈本文中所描述實施例之形式之各種省略、替代及改變。隨附申請專利範圍及其等效物意欲涵蓋落在本發明之範疇及精神內之此等形式或修改。
1‧‧‧NAND型快閃記憶體/半導體儲存裝置
10‧‧‧記憶體胞陣列
11-0‧‧‧列解碼器
11-1‧‧‧列解碼器
11-2‧‧‧列解碼器
11-3‧‧‧列解碼器
12‧‧‧驅動器電路
13‧‧‧感測放大器
14‧‧‧位元線/源極線驅動器(BL/SL驅動器)
15‧‧‧電壓產生器
16‧‧‧命令暫存器
17‧‧‧控制部件
18‧‧‧NAND記憶體串
20‧‧‧半導體基板
21‧‧‧背閘極導電層
22‧‧‧背閘極孔
23a‧‧‧字線導電層
23b‧‧‧字線導電層
23c‧‧‧字線導電層
23d‧‧‧字線導電層
23e‧‧‧虛設字線層/字線導電層
24‧‧‧記憶體孔
25a‧‧‧區塊絕緣層
25b‧‧‧電荷累積層/區塊絕緣層
25c‧‧‧隧道絕緣層/區塊絕緣層
26‧‧‧半導體層
26a‧‧‧柱狀部分
26b‧‧‧連接部分
27a‧‧‧導電層
27b‧‧‧導電層
28a‧‧‧孔
28b‧‧‧孔
29a‧‧‧閘極絕緣層
29b‧‧‧閘極絕緣層
30a‧‧‧半導體層
30b‧‧‧半導體層
31‧‧‧源極線層
32‧‧‧插頭層
33‧‧‧位元線層
40‧‧‧區塊解碼器
50至54‧‧‧高額定電壓n通道MOS電晶體
60-0至60-7‧‧‧CG驅動器
61-0至61-3‧‧‧SGD驅動器
62-0至62-3‧‧‧SGS驅動器
63‧‧‧電壓驅動器
64‧‧‧BG驅動器
65‧‧‧CGDD驅動器
66‧‧‧CGDS驅動器
100‧‧‧記憶體系統
110‧‧‧主機設備
120‧‧‧記憶體控制器
121‧‧‧主機介面電路
122‧‧‧內部記憶體
123‧‧‧處理器/CPU
124‧‧‧緩衝記憶體
125‧‧‧NAND介面電路
130‧‧‧NAND型快閃記憶體
130-1‧‧‧半導體晶片
130-2‧‧‧半導體晶片
130-3‧‧‧半導體晶片
BA‧‧‧區塊位址
BG‧‧‧背閘極線
BGD‧‧‧信號線
BL0至BLn‧‧‧位元線
BLK0至BLK3‧‧‧區塊
BT‧‧‧背閘極電晶體
CG0至CG7‧‧‧信號線
CGDD‧‧‧信號線
DTD‧‧‧虛設電晶體
DTS‧‧‧虛設電晶體
GP0至GP3‧‧‧記憶體群組
L1‧‧‧背閘極電晶體層
L2‧‧‧記憶體胞電晶體層
L3‧‧‧選擇電晶體層
L4‧‧‧佈線層
MT0至MT7‧‧‧記憶體胞電晶體
SG‧‧‧選擇閘極
SGD0至SGD3‧‧‧選擇閘極線
SGS0至SGS3‧‧‧選擇閘極線
SGDD‧‧‧信號線
SL0、SL1‧‧‧源極線
ST1、ST2‧‧‧選擇電晶體
WL0至WL7‧‧‧字線
WLDD‧‧‧虛設字線
WLDS‧‧‧虛設字線
圖1係繪示根據一第一實施例之一半導體儲存裝置之一方塊圖。 圖2係繪示第一實施例之一記憶體胞陣列之一電路圖。 圖3係繪示第一實施例之記憶體胞陣列之一透視圖。 圖4係繪示第一實施例之記憶體胞陣列之一橫截面圖。 圖5係繪示第一實施例之一NAND記憶體串之一電路圖。 圖6係繪示第一實施例之一列解碼器及一驅動器電路之一方塊圖。 圖7係第一實施例中之各種類型之信號之一時序圖。 圖8係第一實施例中之各種類型之信號之一時序圖。 圖9係繪示第一實施例之一寫入操作之一流程圖。 圖10係繪示第一實施例之記憶體胞陣列之一電路圖。 圖11係繪示第一實施例之寫入操作之一流程圖。 圖12係繪示第一實施例之記憶體胞陣列之一電路圖。 圖13係繪示第一實施例之記憶體胞陣列之一電路圖。 圖14係繪示第一實施例之記憶體胞陣列之一電路圖。 圖15係繪示根據一第二實施例之一NAND記憶體串之一橫截面圖。 圖16係繪示根據第二實施例之一記憶體胞陣列之一橫截面圖。 圖17係繪示第二實施例之記憶體胞陣列之一橫截面圖。 圖18係繪示第二實施例之一記憶體胞陣列之一方塊圖。 圖19係繪示根據一第三實施例之記憶體系統之一方塊圖。 圖20係繪示第三實施例之一寫入操作之一流程圖。 圖21係繪示第三實施例之一選擇表之一示意圖。 圖22係繪示第三實施例之一寫入操作之一流程圖。 圖23係繪示第三實施例之選擇表之一示意圖。 圖24係繪示第三實施例之寫入操作之一流程圖。 圖25係繪示第三實施例之選擇表之一示意圖。 圖26係繪示第三實施例之寫入操作之一流程圖。 圖27係繪示第三實施例之選擇表之一示意圖。 圖28係繪示第三實施例之寫入操作之一流程圖。 圖29係繪示第三實施例之記憶體系統之一方塊圖。 圖30係繪示根據一第四實施例之記憶體胞之臨限值分佈之一曲線圖。 圖31係繪示第四實施例之記憶體胞之臨限值分佈之一曲線圖。 圖32係繪示第四實施例之一寫入操作之一流程圖。 圖33係繪示第四實施例之一NAND記憶體串之一電路圖。 圖34係繪示第四實施例之NAND記憶體串之一電路圖。 圖35係繪示第四實施例之NAND記憶體串之一電路圖。 圖36係繪示根據一第五實施例之一NAND記憶體串之一電路圖。 圖37係繪示第五實施例之一記憶體胞陣列之一橫截面圖。 圖38係繪示第一至第五實施例之記憶體胞陣列之一修改實例之一電路圖。 圖39係繪示第一至第五實施例之一記憶體系統之一修改實例之操作之一圖式。

Claims (15)

  1. 一種儲存裝置，其包括： 第一記憶體串，其包含第一選擇電晶體、第一記憶體胞、第二記憶體胞及第二選擇電晶體； 第二記憶體串，其包含第三選擇電晶體、第三記憶體胞、第四記憶體胞及第四選擇電晶體； 位元線，其電性連接至上述第一記憶體串與上述第二記憶體串； 第一選擇閘極線，其電性連接至上述第一選擇電晶體之閘極； 第二選擇閘極線，其電性連接至上述第二選擇電晶體之閘極； 第三選擇閘極線，其電性連接至上述第三選擇電晶體之閘極； 第四選擇閘極線，其電性連接至上述第四選擇電晶體之閘極； 第一字線，其電性連接至上述第一記憶體胞之閘極與上述第三記憶體胞之閘極； 第二字線，其電性連接至上述第二記憶體胞之閘極與上述第四記憶體胞之閘極；及 控制電路，其經組態為選擇性地進行於第一編程模式及第二編程模式之任一編程模式下之編程操作： 其中上述控制電路經組態為：於上述第一編程模式下之上述編程操作中， 進行第一操作，該第一操作包含： 施加第一編程電壓(program voltage)至上述第一字線，及 施加第一選擇電壓至上述第一選擇閘極線； 於上述第一操作之後進行第二操作，該第二操作包含： 施加第二編程電壓至上述第一字線，及 施加第二選擇電壓至上述第三選擇閘極線； 於上述第二操作之後進行第三操作，該第三操作包含： 施加第三編程電壓至上述第二字線，及 施加第三選擇電壓至上述第一選擇閘極線；且 於上述第三操作之後進行第四操作，該第四操作包含： 施加第四編程電壓至上述第二字線，及 施加第四選擇電壓至上述第三選擇閘極線； 其中上述控制電路經組態為：於上述第二編程模式下之上述編程操作中， 進行第五操作，該第五操作包含： 施加第五編程電壓至上述第一字線，及 施加第五選擇電壓至上述第一選擇閘極線； 於上述第五操作之後進行第六操作，該第六操作包含： 施加第六編程電壓至上述第二字線，及 施加第六選擇電壓至上述第一選擇閘極線； 於上述第六操作之後進行第七操作，該第七操作包含： 施加第七編程電壓至上述第一字線，及 施加第七選擇電壓至上述第三選擇閘極線；且 於上述第七操作之後進行第八操作，該第八操作包含： 施加第八編程電壓至上述第二字線，及 施加第八選擇電壓至上述第三選擇閘極線； 上述控制電路經進一步組態為選擇性地進行於第一擦除(erase)模式及第二擦除模式之任一擦除模式下之擦除操作； 於上述第一擦除模式下之上述擦除操作中，儲存於上述第一至第四記憶體胞之資料被擦除； 於上述第二擦除模式下之上述擦除操作中，儲存於上述第一及第二記憶體胞之資料或儲存於上述第三及第四記憶體胞之資料被擦除； 進行上述第一編程模式下之上述編程操作之情形時，進行上述第一擦除模式下之上述擦除操作； 進行上述第二編程模式下之上述編程操作之情形時，進行上述第二擦除模式下之上述擦除操作。
  2. 如請求項1之儲存裝置，其中 上述第一記憶體串之上述第一選擇電晶體、上述第一記憶體胞、上述第二記憶體胞及上述第二選擇電晶體係串聯地電性連接；且 上述第二記憶體串之上述第三選擇電晶體、上述第三記憶體胞、上述第四記憶體胞及上述第四選擇電晶體係串聯地電性連接。
  3. 如請求項2之儲存裝置，其中 上述第一選擇電晶體係設置於上述第一記憶體胞上； 上述第二選擇電晶體係設置於上述第二記憶體胞上； 上述第三選擇電晶體係設置於上述第三記憶體胞上；且 上述第四選擇電晶體係設置於上述第四記憶體胞上。
  4. 如請求項1之儲存裝置，其中 上述第一操作進而包含： 施加第一轉移電壓(transfer voltage)至上述第二字線，及 施加第一副選擇電壓(sub-select voltage)至上述第二選擇閘極線； 上述第二操作進而包含： 施加第二轉移電壓至上述第二字線，及 施加第二副選擇電壓至上述第四選擇閘極線； 上述第三操作進而包含： 施加第三轉移電壓至上述第一字線，及 施加第三副選擇電壓至上述第二選擇閘極線； 上述第四操作進而包含： 施加第四轉移電壓至上述第一字線，及 施加第四副選擇電壓至上述第四選擇閘極線； 上述第五操作進而包含： 施加第五轉移電壓至上述第二字線，及 施加第五副選擇電壓至上述第二選擇閘極線； 上述第六操作進而包含： 施加第六轉移電壓至上述第一字線，及 施加第六副選擇電壓至上述第二選擇閘極線； 上述第七操作進而包含： 施加第七轉移電壓至上述第二字線，及 施加第七副選擇電壓至上述第四選擇閘極線； 上述第八操作進而包含： 施加第八轉移電壓至上述第一字線，及 施加第八副選擇電壓至上述第四選擇閘極線。
  5. 如請求項4之儲存裝置，其中 上述第一至第四編程電壓實質相同； 上述第一至第四選擇電壓實質相同； 上述第一至第四轉移電壓實質相同； 上述第一至第四副選擇電壓實質相同； 上述第五至第八編程電壓實質相同； 上述第五至第八選擇電壓實質相同； 上述第五至第八轉移電壓實質相同；且 上述第五至第八副選擇電壓實質相同。
  6. 一種儲存系統，其包括： 儲存裝置，其包含： 第一記憶體串，其包含第一選擇電晶體、第一記憶體胞、第二記憶體胞及第二選擇電晶體； 第二記憶體串，其包含第三選擇電晶體、第三記憶體胞、第四記憶體胞及第四選擇電晶體； 位元線，其電性連接至上述第一記憶體串與上述第二記憶體串； 第一選擇閘極線，其電性連接至上述第一選擇電晶體之閘極； 第二選擇閘極線，其電性連接至上述第二選擇電晶體之閘極； 第三選擇閘極線，其電性連接至上述第三選擇電晶體之閘極； 第四選擇閘極線，其電性連接至上述第四選擇電晶體之閘極； 第一字線，其電性連接至上述第一記憶體胞之閘極與上述第三記憶體胞之閘極； 第二字線，其電性連接至上述第二記憶體胞之閘極與上述第四記憶體胞之閘極；及 控制電路；及 控制器裝置，其經組態為傳送指令(instruction)至上述儲存裝置之上述控制電路，上述指令係： 使上述控制電路選擇性地進行於第一編程模式及第二編程模式之任一編程模式下之編程操作； 其中使上述控制電路於上述第一編程模式下之上述編程操作中， 進行第一操作，該第一操作包含： 施加第一編程電壓至上述第一字線，及 施加第一選擇電壓至上述第一選擇閘極線； 於上述第一操作之後進行第二操作，該第二操作包含： 施加第二編程電壓至上述第一字線，及 施加第二選擇電壓至上述第三選擇閘極線； 於上述第二操作之後進行第三操作，該第三操作包含： 施加第三編程電壓至上述第二字線，及 施加第三選擇電壓至上述第一選擇閘極線；且 於上述第三操作之後進行第四操作，該第四操作包含： 施加第四編程電壓至上述第二字線，及 施加第四選擇電壓至上述第三選擇閘極線； 其中使上述控制電路於上述第二編程模式下之上述編程操作中， 進行第五操作，該第五操作包含： 施加第五編程電壓至上述第一字線，及 施加第五選擇電壓至上述第一選擇閘極線； 於上述第五操作之後進行第六操作，該第六操作包含： 施加第六編程電壓至上述第二字線，及 施加第六選擇電壓至上述第一選擇閘極線； 於上述第六操作之後進行第七操作，該第七操作包含： 施加第七編程電壓至上述第一字線，及 施加第七選擇電壓至上述第三選擇閘極線；且 於上述第七操作之後進行第八操作，該第八操作包含： 施加第八編程電壓至上述第二字線，及 施加第八選擇電壓至上述第三選擇閘極線； 進一步使上述控制電路選擇性地進行於第一擦除模式及第二擦除模式之任一擦除模式下之擦除操作； 於上述第一擦除模式下之上述擦除操作中，儲存於上述第一至第四記憶體胞之資料被擦除； 於上述第二擦除模式下之上述擦除操作中，儲存於上述第一及第二記憶體胞之資料或儲存於上述第三及第四記憶體胞之資料被擦除； 進行上述第一編程模式下之上述編程操作之情形時，進行上述第一擦除模式下之上述擦除操作； 進行上述第二編程模式下之上述編程操作之情形時，進行上述第二擦除模式下之上述擦除操作。
  7. 如請求項6之儲存系統，其中 上述第一記憶體串之上述第一選擇電晶體、上述第一記憶體胞、上述第二記憶體胞及上述第二選擇電晶體係串聯地電性連接；且 上述第二記憶體串之上述第三選擇電晶體、上述第三記憶體胞、上述第四記憶體胞及上述第四選擇電晶體係串聯地電性連接。
  8. 如請求項7之儲存系統，其中 上述第一選擇電晶體係設置於上述第一記憶體胞上； 上述第二選擇電晶體係設置於上述第二記憶體胞上； 上述第三選擇電晶體係設置於上述第三記憶體胞上；且 上述第四選擇電晶體係設置於上述第四記憶體胞上。
  9. 如請求項6之儲存系統，其中 上述第一操作進而包含： 施加第一轉移電壓至上述第二字線，及 施加第一副選擇電壓至上述第二選擇閘極線； 上述第二操作進而包含： 施加第二轉移電壓至上述第二字線，及 施加第二副選擇電壓至上述第四選擇閘極線； 上述第三操作進而包含： 施加第三轉移電壓至上述第一字線，及 施加第三副選擇電壓至上述第二選擇閘極線； 上述第四操作進而包含： 施加第四轉移電壓至上述第一字線，及 施加第四副選擇電壓至上述第四選擇閘極線； 上述第五操作進而包含： 施加第五轉移電壓至上述第二字線，及 施加第五副選擇電壓至上述第二選擇閘極線； 上述第六操作進而包含： 施加第六轉移電壓至上述第一字線，及 施加第六副選擇電壓至上述第二選擇閘極線； 上述第七操作進而包含： 施加第七轉移電壓至上述第二字線，及 施加第七副選擇電壓至上述第四選擇閘極線； 上述第八操作進而包含： 施加第八轉移電壓至上述第一字線，及 施加第八副選擇電壓至上述第四選擇閘極線。
  10. 如請求項9之儲存系統，其中 上述第一至第四編程電壓實質相同； 上述第一至第四選擇電壓實質相同； 上述第一至第四轉移電壓實質相同； 上述第一至第四副選擇電壓實質相同； 上述第五至第八編程電壓實質相同； 上述第五至第八選擇電壓實質相同； 上述第五至第八轉移電壓實質相同；且 上述第五至第八副選擇電壓實質相同。
  11. 一種用於操作儲存裝置之方法，該儲存裝置包含： 第一記憶體串，其包含第一選擇電晶體、第一記憶體胞、第二記憶體胞及第二選擇電晶體； 第二記憶體串，其包含第三選擇電晶體、第三記憶體胞、第四記憶體胞及第四選擇電晶體； 位元線，其電性連接至上述第一記憶體串與上述第二記憶體串； 第一選擇閘極線，其電性連接至上述第一選擇電晶體之閘極； 第二選擇閘極線，其電性連接至上述第二選擇電晶體之閘極； 第三選擇閘極線，其電性連接至上述第三選擇電晶體之閘極； 第四選擇閘極線，其電性連接至上述第四選擇電晶體之閘極； 第一字線，其電性連接至上述第一記憶體胞之閘極與上述第三記憶體胞之閘極；及 第二字線，其電性連接至上述第二記憶體胞之閘極與上述第四記憶體胞之閘極； 該方法包括： 選擇性地進行於第一編程模式及第二編程模式之任一編程模式下之編程操作； 其中使上述控制電路於上述第一編程模式下之上述編程操作中， 進行第一操作，該第一操作包含： 施加第一編程電壓至上述第一字線，及 施加第一選擇電壓至上述第一選擇閘極線； 於上述第一操作之後進行第二操作，該第二操作包含： 施加第二編程電壓至上述第一字線，及 施加第二選擇電壓至上述第三選擇閘極線； 於上述第二操作之後進行第三操作，該第三操作包含： 施加第三編程電壓至上述第二字線，及 施加第三選擇電壓至上述第一選擇閘極線；及 於上述第三操作之後進行第四操作，該第四操作包含： 施加第四編程電壓至上述第二字線，及 施加第四選擇電壓至上述第三選擇閘極線； 其中使上述控制電路於上述第二編程模式下之上述編程操作中， 進行第五操作，該第五操作包含： 施加第五編程電壓至上述第一字線，及 施加第五選擇電壓至上述第一選擇閘極線； 於上述第五操作之後進行第六操作，該第六操作包含： 施加第六編程電壓至上述第二字線，及 施加第六選擇電壓至上述第一選擇閘極線； 於上述第六操作之後進行第七操作，該第七操作包含： 施加第七編程電壓至上述第一字線，及 施加第七選擇電壓至上述第三選擇閘極線；且 於上述第七操作之後進行第八操作，該第八操作包含： 施加第八編程電壓至上述第二字線，及 施加第八選擇電壓至上述第三選擇閘極線； 進一步使上述控制電路選擇性地進行於第一擦除模式及第二擦除模式之任一擦除模式下之擦除操作； 於上述第一擦除模式下之上述擦除操作中，儲存於上述第一至第四記憶體胞之資料被擦除； 於上述第二擦除模式下之上述擦除操作中，儲存於上述第一及第二記憶體胞之資料或儲存於上述第三及第四記憶體胞之資料被擦除； 進行上述第一編程模式下之上述編程操作之情形時，進行上述第一擦除模式下之上述擦除操作； 進行上述第二編程模式下之上述編程操作之情形時，進行上述第二擦除模式下之上述擦除操作。
  12. 如請求項11之方法，其中 上述第一記憶體串之上述第一選擇電晶體、上述第一記憶體胞、上述第二記憶體胞及上述第二選擇電晶體係串聯地電性連接；及 上述第二記憶體串之上述第三選擇電晶體、上述第三記憶體胞、上述第四記憶體胞及上述第四選擇電晶體係串聯地電性連接。
  13. 如請求項12之方法，其中 上述第一選擇電晶體係設置於上述第一記憶體胞上； 上述第二選擇電晶體係設置於上述第二記憶體胞上； 上述第三選擇電晶體係設置於上述第三記憶體胞上； 上述第四選擇電晶體係設置於上述第四記憶體胞上。
  14. 如請求項11之方法，其中 上述第一操作進而包含： 施加第一轉移電壓至上述第二字線，及 施加第一副選擇電壓至上述第二選擇閘極線； 上述第二操作進而包含： 施加第二轉移電壓至上述第二字線，及 施加第二副選擇電壓至上述第四選擇閘極線； 上述第三操作進而包含： 施加第三轉移電壓至上述第一字線，及 施加第三副選擇電壓至上述第二選擇閘極線； 上述第四操作進而包含： 施加第四轉移電壓至上述第一字線，及 施加第四副選擇電壓至上述第四選擇閘極線； 上述第五操作進而包含： 施加第五轉移電壓至上述第二字線，及 施加第五副選擇電壓至上述第二選擇閘極線； 上述第六操作進而包含： 施加第六轉移電壓至上述第一字線，及 施加第六副選擇電壓至上述第二選擇閘極線； 上述第七操作進而包含： 施加第七轉移電壓至上述第二字線，及 施加第七副選擇電壓至上述第四選擇閘極線； 上述第八操作進而包含： 施加第八轉移電壓至上述第一字線，及 施加第八副選擇電壓至上述第四選擇閘極線。
  15. 如請求項14之方法，其中 上述第一至第四編程電壓實質相同； 上述第一至第四選擇電壓實質相同； 上述第一至第四轉移電壓實質相同； 上述第一至第四副選擇電壓實質相同； 上述第五至第八編程電壓實質相同； 上述第五至第八選擇電壓實質相同； 上述第五至第八轉移電壓實質相同；且 上述第五至第八副選擇電壓實質相同。
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