TWI537727B - 用於同時存取記憶體之不同記憶體平面之裝置及方法 - Google Patents

用於同時存取記憶體之不同記憶體平面之裝置及方法 Download PDF

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Description

用於同時存取記憶體之不同記憶體平面之裝置及方法 交叉參考
本申請案主張於2014年8月15日提出申請之標題為「APPARATUSES AND METHODS FOR CONCURRENTLY ACCESSING DIFFERENT MEMORY PLANES OF A MEMORY」之第14/461,152號美國非臨時申請案之優先權，出於任一目的，該美國非臨時申請案以全文引用方式併入本文中。
可將記憶體提供於各種裝置中，諸如電腦或其他器件(包含但並不限於可攜式記憶體器件、固態硬碟、音樂播放器、相機、電話、無線器件、顯示器、晶片集、機上盒、遊戲系統、運載工具及電器)。存在包含揮發性記憶體(例如，動態隨機存取記憶體(DRAM))及非揮發性記憶體(例如，快閃記憶體)之諸多不同類型之記憶體。快閃記憶體架構可包含NAND或NOR架構。
在非揮發性記憶體(例如，NAND快閃記憶體)中，記憶體陣列可劃分成平面。將一記憶體劃分成記憶體平面可將列或行分解成用於在記憶體存取操作期間存取之較小區段。將記憶體分解成記憶體平面亦可提供同時存取記憶體陣列之一個以上部分之一機會。通常地，同時存取可需要存取耦合至同一各別存取線驅動器之記憶體胞，其可限制 在隨機記憶體存取請求期間同時存取不同記憶體平面之一能力。
本文中闡述實例性裝置。一實例性裝置可包含包括複數個記憶體平面之一記憶體陣列。該複數個記憶體平面中之每一者可包含複數個記憶體胞。該實例性裝置進一步包含經組態以接收一記憶體命令與位址對群組之一控制器。該記憶體命令與位址對群組中之每一記憶體命令與位址對可與該複數個記憶體平面中之一各別記憶體平面相關聯。該控制器可經組態以同時執行與該記憶體命令與位址對群組中之每一記憶體命令與位址對相關聯之記憶體存取操作，而不管與該群組中之該等對相關聯之頁類型如何。
另一實例性裝置可包含具有複數個記憶體平面及複數個存取線驅動器電路之一記憶體陣列。該複數個存取線驅動器電路中之一存取線驅動器電路可經組態以將電壓提供至該複數個記憶體平面中之一各別記憶體平面之存取線。該實例性裝置可進一步包含一控制器，該控制器耦合至該複數個存取線驅動器電路且可經組態以串聯地組態該複數個存取線驅動器電路以用於同時記憶體存取操作。該控制器可進一步經組態以在該等同時記憶體存取操作期間在串聯地組態該複數個存取線驅動器電路中之每一者之後同時存取該複數個記憶體平面。
另一實例性裝置可包含具有一第一記憶體平面及一第二記憶體平面之一記憶體陣列。該第一記憶體平面可包含存取線且該第二記憶體平面可包含存取線。該實例性裝置可包含：一第一存取線驅動器電路，其經組態以將電壓提供至該第一記憶體平面之存取線；及一第二存取線驅動器電路，其經組態以將電壓提供至該第二記憶體平面之存取線。該實例性裝置可進一步包含一多執行緒控制器，該多執行緒控制器耦合至該第一存取線驅動器電路及該第二存取線驅動器電路且可經組態以同時組態該第一存取線驅動器電路及該第二存取線驅動器電 路以用於同時記憶體存取操作。該多執行緒控制器可進一步經組態以在該等同時記憶體存取操作期間同時存取該第一記憶體平面及該第二記憶體平面，而不管該第一記憶體平面及該第二記憶體平面中所同時存取之頁類型如何。
揭示實例性方法。一實例性方法可包含：在一記憶體處接收複數個記憶體命令與位址對。與該複數個記憶體命令與位址對中之其他記憶體命令與位址對相比，該複數個記憶體命令與位址對中之每一者可與該記憶體之一不同記憶體平面相關聯。該實例性方法可進一步包含：回應於接收該複數個記憶體命令與位址對而串聯地組態耦合至與該記憶體命令與位址對群組相關聯之記憶體平面之存取線驅動器電路以用於同時記憶體存取操作。該實例性方法可進一步包含：在該等同時記憶體存取操作期間基於該等經組態存取線驅動器電路而自與該記憶體命令與位址對群組相關聯之該等記憶體平面中之每一者平行地擷取資料。
另一實例性方法可進一步包含：在一記憶體處接收複數個記憶體命令與位址對。與該複數個記憶體命令與位址對中之其他記憶體命令與位址對相比，該複數個記憶體命令與位址對中之每一者可與該記憶體之一不同記憶體平面相關聯。該實例性方法可進一步包含：回應於接收該複數個記憶體命令與位址對而對該記憶體之該等記憶體平面中之兩者或兩者以上同時執行記憶體存取操作。
100‧‧‧裝置
110‧‧‧控制器
130‧‧‧命令、位址及資料匯流排
150‧‧‧記憶體
200‧‧‧記憶體
222‧‧‧內部資料匯流排
224‧‧‧內部位址匯流排/位址匯流排
226‧‧‧命令、位址及資料匯流排
228‧‧‧輸入/輸出匯流排
230‧‧‧記憶體陣列/陣列
240‧‧‧列解碼器
250‧‧‧行解碼器
260‧‧‧內部控制器
268‧‧‧讀取、程式化、抹除電路
270‧‧‧快取暫存器/暫存器
280‧‧‧資料暫存器
300‧‧‧記憶體
360‧‧‧內部控制器
362‧‧‧電源控制電路
364‧‧‧存取控制電路
370‧‧‧記憶體陣列
372(0)‧‧‧記憶體平面
372(1)‧‧‧記憶體平面
372(2)‧‧‧記憶體平面
372(3)‧‧‧記憶體平面
374(0)‧‧‧存取線驅動器電路
374(1)‧‧‧存取線驅動器電路
374(2)‧‧‧存取線驅動器電路
374(3)‧‧‧存取線驅動器電路
376(0)-376(3)‧‧‧頁緩衝器
380(0)-380(3)‧‧‧電源電路
382‧‧‧資料區塊
383‧‧‧資料區塊
384‧‧‧資料區塊
385‧‧‧資料區塊
500‧‧‧記憶體
560‧‧‧多執行緒內部控制器
560(0)-260(3)‧‧‧控制電路
圖1係根據本發明之一實施例之包含經組態以執行對不同記憶體平面之同時記憶體存取之一記憶體之一裝置之一方塊圖。
圖2係根據本發明之一實施例之經組態以執行對不同記憶體平面之同時記憶體存取之記憶體之一方塊圖。
圖3係根據本發明之一實施例之經組態以執行對不同記憶體平面 之同時記憶體存取之記憶體之一方塊圖。
圖4係根據本發明之一實施例之執行對不同記憶體平面之同時記憶體存取之一方法之一例示性流程圖。
圖5係根據本發明之一實施例之經組態以執行對不同記憶體平面之同時記憶體存取之記憶體之一方塊圖。
本文中揭示用於同時存取不同記憶體平面之裝置及方法。下文中陳述某些細節以提供對本發明之實施例之一充分理解。然而，熟習此項技術者將明瞭，可在不存在此等特定細節之情況下實踐本發明之實施例。此外，本文中所闡述之本發明之特定實施例以實例方式提供且不應用以將本發明之範疇限制於此等特定實施例。在其他例項中，並未詳細展示眾所周知的電路、控制信號、時序協定及軟體操作以便避免不必要地使本發明模糊。
圖1係根據本發明之一實施例之包含經組態以執行對不同記憶體平面之同時記憶體存取之一記憶體之一裝置100(例如，一積體電路、一記憶體器件、一記憶體系統、一電子器件或系統、一智慧型電話、一平板電腦、一電腦、一伺服器等等)之一方塊圖。裝置100可包含一記憶體150。在某些實施例中，記憶體150可係經由一命令、位址及資料(CAD)匯流排130耦合至一控制器110。記憶體150可經組態以經由CAD匯流排130自控制器110接收命令及/或位址，且該記憶體可經組態以經由CAD匯流排130接收資料及/或提供資料。
在某些實例中，記憶體150可係一非揮發性記憶體，諸如NAND、NOR、或PCM快閃記憶體。記憶體150可包含以多個平面(例如，分區)組織之一胞陣列。記憶體平面可經劃分成記憶體胞頁之區塊。每一頁可包含經耦合至一各別存取線之一列(或行)記憶體胞。在一記憶體存取操作期間，記憶體150可將電壓提供於一存取線上以自 一記憶體胞頁抹除、程式化及/或讀取。存取一記憶體胞頁之資料所需的存取線電壓可取決於一頁類型。一頁類型可取決於該頁中之記憶體胞之一類型(例如，單層級胞SLC、多層級胞MLC、三層級胞TLC等等)及正經存取之記憶體胞之一層級(例如，一SLC/MLC/TLC頁之上部頁UP、下部頁LP、中部頁MP)。記憶體150可包含執行對兩個或兩個以上記憶體平面之同時記憶體頁存取的電路。舉例而言，記憶體150可針對記憶體150之每一記憶體平面包含一各別存取線驅動器電路及電源電路，以促進對包含不同頁類型之兩個或兩個以上記憶體平面之頁的同時存取。在某些實施例中，記憶體頁存取係同時的，舉例而言，對各別記憶體頁之記憶體存取操作至少部分地在時間上重疊。在某些實施例中，對各別記憶體頁之記憶體存取操作可同時發生，然而，本發明之實施例並不限於同時記憶體存取操作。
在某些實例中，記憶體150可包含一內部控制器，該內部控制器經組態以執行一通用演算法，以同時存取不同記憶體平面。通用演算法可基於各別頁類型(例如，UP、MP、LP、SLC/MLC/TLC頁)而串聯地組態用於兩個或兩個以上記憶體平面之電源電路及存取線驅動器電路，以用於同時記憶體存取操作。通用演算法可(舉例而言)藉由控制與兩個或兩個以上記憶體平面中之每一者相關聯的頁緩衝器、自該等頁緩衝器擷取資料及/或將資料提供至該等頁緩衝器，而在同時記憶體存取操作期間，同時存取該兩個或兩個以上記憶體平面中之每一者的各別頁。在另一實例中，記憶體150可包含一多執行緒控制器，該多執行緒控制器經組態以針對記憶體150之兩個或兩個以上記憶體平面同時執行記憶體存取操作。亦即，除在同時記憶體存取操作期間同時存取兩個或兩個以上記憶體平面中之每一者之各別頁(例如，藉由控制各別頁緩衝器、自該等各別頁緩衝器存取資料及/或將資料提供至該等各別頁緩衝器)以外，多執行緒控制器亦可同時控制存取線驅 動器電路及電源電路以用於同時記憶體存取操作。
在操作期間，記憶體150可接收一記憶體命令與位址對群組。所接收之記憶體命令與位址對群組可係由控制器110提供。記憶體150可經組態以針對與該記憶體命令與位址對群組相關聯的不同記憶體平面執行同時記憶體操作(例如，讀取操作或程式化操作)。舉例而言，當記憶體命令與位址對群組係讀取命令時，記憶體150可自記憶體150之不同記憶體平面同時擷取各別讀取資料。進一步地，當記憶體命令與位址對群組係與一共同頁類型相關聯之程式化命令時，記憶體150可將與每一記憶體命令與位址對相關聯之資料同時程式化至記憶體150的不同記憶體平面。記憶體150可將讀取資料提供至控制器110，以及經由CAD匯流排130自控制器110接收資料。記憶體150可回應於特定命令而經由CAD匯流排130將額外資訊提供至控制器110。資訊可指示(舉例而言)記憶體150是否可用於執行一記憶體操作及/或在記憶體150可變得可用於執行一記憶體操作之前之一時間量。
通常，在一記憶體存取操作期間，用於存取一頁之資料之一程序可取決於一頁類型。亦即，為了自一MLC或TLC頁讀取資料，讀取電壓可取決於該頁之每一記憶體胞之哪一層級(例如，位元)正被讀取。舉例而言，若一MLC頁之UP中之一位元正被讀取，則在讀取操作期間，可將一第一讀取電壓提供(例如，施加)至相關聯之存取線。若一MLC頁之LP中之一位元正被讀取，則在讀取操作期間可將一第二及/或一第三讀取電壓提供至相關聯的存取線。
在某些實例中，記憶體150可包含一內部控制器，該內部控制器經組態以執行一通用演算法以同時存取不同記憶體平面，而不管頁類型如何。內部控制器可執行通用演算法以基於各別頁類型(例如，UP、MP、LP、SLC/MLC/TLC頁)而串聯地組態用於兩個或兩個以上記憶體平面之電源電路及存取線驅動器電路以用於同時記憶體存取操 作。在某些實施例中，每一記憶體平面與一各別電源電路及一各別存取線驅動器電路相關聯，且內部控制器根據對相關聯之記憶體平面之特定記憶體存取來組態各別電源電路及存取線驅動器電路。舉例而言，針對一UP讀取，內部控制器可組態與一第一記憶體平面相關聯之一第一存取線驅動器電路及一第一電源電路。然後針對一LP讀取，內部控制器可組態與一第二記憶體平面相關聯之一第二存取線驅動器電路及一第二電源電路。在已組態存取線驅動器電路及電源電路之後，執行通用演算法之內部控制器可在同時記憶體存取操作期間同時存取兩個或兩個以上記憶體平面中之每一者之各別頁(舉例而言，擷取資料或程式化資料)。同時記憶體存取操作可包含(舉例而言)將位元線充電及在各別頁緩衝器處感測並鎖存資料。
在另一實例中，記憶體150可包含一多執行緒控制器，該多執行緒控制器經組態以針對記憶體150之兩個或兩個以上記憶體平面同時執行記憶體存取操作。亦即，除在同時記憶體存取操作期間同時存取兩個或兩個以上記憶體平面中之每一者之各別頁之外，多執行緒控制器亦可基於各別頁類型(例如，UP、MP、LP、SLC/MLC/TLC頁)而同時組態用於兩個或兩個以上記憶體平面之電源電路及存取線驅動器電路以用於同時記憶體存取操作。
由於通用演算法之連續態樣，因此包含經組態以執行通用演算法之一內部控制器之實例可具有比包含多執行緒控制器之實例更高之一延時。多執行緒控制器可提供經改良時間效能，但需要比經組態以執行通用演算法之一內部控制器更大之一電路面積。與具有並不支援對不同記憶體平面之同時存取或僅支援對不同記憶體平面之有限同時存取的一內部控制器之一記憶體相比，經組態以執行通用演算法之內部控制器及多執行緒控制器可各自提供記憶體150之經改良效率(例如，當接收到隨機位址記憶體存取請求時)及效能。
圖2圖解說明根據本發明之一實施例之經組態以執行對不同記憶體平面之同時記憶體存取之一記憶體200。記憶體200包含具有複數個記憶體胞之一記憶體陣列230。記憶體胞可係非揮發性記憶體胞(諸如NAND快閃胞)，或通常可係任一類型之記憶體胞。記憶體200可包含圖1之記憶體150。在某些實例中，記憶體陣列230可劃分成複數個記憶體平面。
可將命令信號、位址信號及資料信號提供至記憶體200作為透過一命令、位址及資料(CAD)匯流排226傳輸之循序輸入/輸出(「I/O」)信號集。信號可包含例如晶片致能CE#、命令鎖存致能CLE、位址鎖存致能ALE、寫入致能WE#、讀取致能RE#、寫入保護WP#等信號。類似地，可透過CAD匯流排226自記憶體200提供資料信號。CAD匯流排可包含連接至一內部控制器260之一I/O匯流排228。I/O匯流排228可將命令信號、位址信號及資料信號提供至內部控制器260。內部控制器260可在I/O匯流排228與一內部資料匯流排222及一內部位址匯流排224之間路由該等信號。內部控制器260可包含於圖1之記憶體150中。內部控制器260可透過CAD匯流排226接收若干個控制信號以控制記憶體200之操作。內部控制器260可促進對記憶體陣列230之不同記憶體平面之同時記憶體存取。在某些實例中，內部控制器260可經組態以執行一通用演算法以同時存取不同記憶體平面，而不管頁類型如何。舉例而言，內部控制器260可接收記憶體命令與位址對，且可將信號串聯地提供(例如，發送)至行解碼器250及/或列解碼器240以基於各別頁類型基於所接收之記憶體命令與位址對而組態用於記憶體陣列230之兩個或兩個以上記憶體平面之電源電路及存取線驅動器電路。內部控制器260可(舉例而言)藉由控制與記憶體陣列230之兩個或兩個以上記憶體平面中之每一者相關聯之頁緩衝器、自該等頁緩衝器擷取資料及/或將資料提供至該等頁緩衝器而在同時記憶體存取操作期間 同時存取該兩個或兩個以上記憶體平面中之每一者之各別頁(舉例而言，擷取資料或程式化資料)。同時記憶體存取操作可包含(舉例而言)將位元線充電及在頁緩衝器處感測並鎖存資料。
在另一實例中，內部控制器可包含一多執行緒控制器，該多執行緒控制器經組態以針對記憶體陣列230之兩個或兩個以上記憶體平面同時執行記憶體存取操作。舉例而言，內部控制器260之部分可與多執行緒控制器之每一執行緒相關聯。舉例而言，內部控制器260可包含執行緒以同時且獨立地控制行解碼器250及/或列解碼器240之存取線驅動器電路及電源電路以用於同時記憶體存取操作。內部控制器260可包含執行緒以(舉例而言)藉由控制與記憶體陣列230之兩個或兩個以上記憶體平面中之每一者相關聯之個別頁緩衝器、自該等個別頁緩衝器擷取資料及/或將資料提供至該等個別頁緩衝器而在同時記憶體存取操作期間存取該兩個或兩個以上記憶體平面中之每一者之各別頁(舉例而言，擷取資料或程式化資料)。
位址匯流排224將區塊(列)存取信號提供至一列解碼器240且將行存取信號提供至一行解碼器250。列解碼器240及行解碼器250可用以選擇記憶體或記憶體胞之區塊以用於記憶體操作(舉例而言，讀取、程式化及抹除操作)。行解碼器250可實現將資料信號提供至對應於行存取信號之記憶體行且允許自對應於行存取信號之行提供資料信號。在某些實例中，行解碼器250及/或列解碼器240可針對記憶體陣列230之每一記憶體平面包含一各別存取線驅動器電路及電源電路。存取線驅動器電路可經由一各別複數個全域存取線耦合至各別記憶體平面。
回應於由內部控制器260解碼之記憶體命令，讀取、程式化或抹除陣列230中之記憶體胞。耦合至記憶體陣列230之讀取、程式化、抹除電路268自內部控制器260接收控制信號且包含用於提供用於讀取、程式化及抹除操作之各種泵激電壓之電壓產生器。
在將列存取信號提供至位址匯流排224之後，內部控制器260將資料信號提供(例如，路由)至一快取暫存器270以用於一程式化操作。該等資料信號儲存於快取暫存器270中呈各自具有對應於I/O匯流排228之寬度之一大小之連續集。快取暫存器270循序地儲存用於陣列230中之記憶體胞之一整個頁(例如，列)之資料信號集。然後全部經儲存資料信號用以使由透過位址匯流排224耦合之區塊(列)位址選擇之陣列230中之一記憶體胞頁程式化。以一類似方式，在一讀取操作期間，來自透過位址匯流排224耦合之區塊(列)位址選擇之一記憶體胞頁之資料信號儲存於一資料暫存器280。然後將在大小上對應於I/O匯流排228之寬度之資料信號集透過內部控制器260自暫存器270循序地傳送至I/O匯流排228。
圖3圖解說明根據本發明之一實施例之經組態以執行對不同記憶體平面之同時記憶體存取之一記憶體300。記憶體300包含具有複數個記憶體平面372(0)至372(3)之一記憶體陣列370，該複數個記憶體平面各自包含一各別複數個記憶體胞。記憶體300可進一步包含一內部控制器360，該內部控制器包含一電源控制電路362及存取控制電路364，用於針對不同記憶體平面372(0)至372(3)同時執行記憶體存取操作。可以圖1之記憶體150及/或圖2之記憶體200來實施記憶體300。記憶體胞可係非揮發性記憶體胞(諸如NAND快閃胞)，或通常可係任一類型之記憶體胞。
可將記憶體平面372(0)至372(3)各自劃分成資料區塊，其中在記憶體存取操作期間可同時存取來自記憶體平面372(0)至372(3)中之每一者之一不同相對資料區塊。舉例而言，在記憶體存取操作期間，可同時存取記憶體平面372(0)之資料區塊382、記憶體平面372(1)之資料區塊383、記憶體平面372(2)之資料區塊384及記憶體平面372(3)之資料區塊385中之每一者。
記憶體平面372(0)至372(3)中之每一者可經耦合至一各別頁緩衝器376(0)至376(3)。每一頁緩衝器376(0)至376(3)可經組態以將資料提供至各別記憶體平面372(0)至372(3)，或自各別記憶體平面372(0)至372(3)接收資料。頁緩衝器376(0)至376(3)可受內部控制器360控制。自各別記憶體平面372(0)至372(3)接收之資料可分別鎖存於頁緩衝器376(0)至376(3)處，且由內部控制器360擷取，並提供於CAD匯流排226上。
記憶體平面372(0)至372(3)中之每一者可進一步經耦合至一各別存取線(A/L)驅動器電路374(0)至374(3)。A/L驅動器電路374(0)至374(3)可經組態以調節一相關聯之記憶體平面372(0)至372(3)之一各別區塊之一頁，用於一記憶體存取操作(諸如程式化資料、讀取資料或抹除資料)。A/L驅動器電路374(0)至374(3)中之每一者可經耦合至與一各別記憶體平面372(0)至372(3)相關聯之一各別複數個全域存取線。在與一平面之一區塊內之一頁相關聯之一記憶體存取操作期間，每複數個全域存取線可選擇性地經耦合至該區塊內之一各別複數個局域存取線。可基於來自內部控制器360之信號來控制A/L驅動器電路374(0)至374(3)。A/L驅動器電路374(0)至374(3)中之每一者可經耦合至一各別電源電路380(0)至380(3)，且可基於由各別電源電路380(0)至380(3)提供之電壓而將電壓提供至各別存取線。由電源電路380(0)至380(3)提供之電壓可係基於自內部控制器360所接收之信號。
內部控制器360可控制A/L驅動器電路374(0)至374(3)、頁緩衝器376(0)至376(3)及電源電路380(0)至380(3)，以同時執行與一記憶體命令與位址對群組(例如，自諸如圖1之110之一控制器接收)中之每一者相關聯的記憶體存取操作。舉例而言，內部控制器360可控制A/L驅動器電路374(0)至374(3)、頁緩衝器376(0)至376(3)及電源電路380(0)至380(3)，以執行同時記憶體存取操作。舉例而言，可以圖2之內部控 制器260'實施內部控制器360。
內部控制器360可經組態以執行一通用演算法，以控制A/L驅動器電路374(0)至374(3)、頁緩衝器376(0)至376(3)及電源電路380(0)至380(3)以執行同時記憶體存取操作。內部控制器360可包含電源控制電路362，該電源控制電路串聯地組態A/L驅動器電路374(0)至374(3)與電源電路380(0)至380(3)對中之兩者或兩者以上，用於同時記憶體存取操作。內部控制器360可進一步包含存取控制電路364，該存取控制電路經組態以控制頁緩衝器376(0)至376(3)中之兩者或兩者以上，以自各別記憶體平面372(0)至372(3)感測並鎖存資料，或將資料程式化至各別記憶體平面372(0)至372(3)，以執行同時記憶體存取操作。
在操作中，內部控制器360可經由CAD匯流排226接收一記憶體命令與位址對群組，其中每一對平行地或序列地到達。在某些實例中，記憶體命令與位址對群組中之每一者可與記憶體陣列370之不同各別記憶體平面372(0)至372(3)相關聯。內部控制器360可經組態以回應於記憶體命令與位址對群組而針對記憶體陣列370之不同記憶體平面372(0)至372(3)執行同時記憶體存取操作(例如，讀取操作或程式化操作)。
內部控制器360可經組態以執行一通用演算法以控制記憶體電路同時存取不同記憶體平面，而不管頁類型如何。舉例而言，內部控制器360之電源控制電路362可基於各別頁類型(例如，UP、MP、LP、SLC/MLC/TLC頁)串聯地組態用於與記憶體命令與位址對群組相關聯之兩個或兩個以上記憶體平面372(0)至372(3)之電源電路380(0)至380(3)及存取線驅動器電路374(0)至374(3)以用於同時記憶體存取操作。在已組態電源電路380(0)至380(3)及存取線驅動器電路374(0)至374(3)之後，內部控制器360之存取控制電路364可在同時記憶體存取操作期間同時控制頁緩衝器376(0)至376(3)以存取與該記憶體命令與 位址對群組相關聯之兩個或兩個以上記憶體平面372(0)至372(3)中之每一者之各別頁(諸如擷取資料或寫入資料)。舉例而言，存取控制電路364可同時(例如，平行及/或同時)控制頁緩衝器376(0)至376(3)以將位元線充電/放電、自兩個或兩個以上記憶體平面372(0)至372(3)感測資料及/或鎖存資料。
基於自內部控制器360所接收之信號，耦合至與記憶體命令與位址命令對群組相關聯之記憶體平面372(0)至372(3)之A/L驅動器電路374(0)至374(3)可自相關聯之記憶體平面372(0)至372(3)選擇記憶體或記憶體胞之區塊以用於記憶體操作(諸如讀取、程式化及/或抹除操作)。A/L驅動器電路374(0)至374(3)可驅動與一各別記憶體平面372(0)至372(3)相關聯之複數個全域存取線內之不同各別全域存取線。作為一實例，A/L驅動器電路374(0)可在與記憶體平面372(0)相關聯之第一複數個全域存取線中之一第一全域存取線上驅動一第一電壓，A/L驅動器電路374(1)可在與記憶體平面372(1)相關聯之第二複數個全域存取線中之一第三全域存取線上驅動一第二電壓，A/L驅動器電路374(2)可在與記憶體平面372(2)相關聯之第三複數個全域存取線中之一第七全域存取線上驅動一第三電壓等等，且可在第一、第二、第三等複數個全域存取線中之剩餘全域存取線中之每一者上驅動其他電壓。在某些實例中，除與欲經存取之一記憶體平面372(0)至372(3)之一頁相關聯之一存取線之外，可在全部存取線上提供通過電壓。內部控制器360、A/L驅動器電路374(0)至374(3)及電源電路380(0)至380(3)可允許同時存取不同各別頁及記憶體胞之不同各別區塊內之頁緩衝器376(0)至376(3)。舉例而言，可同時存取一第一記憶體平面之一第一區塊之一第一頁與一第二記憶體平面之一第二區塊之一第二頁，而不管頁類型如何。
在記憶體存取操作期間，頁緩衝器376(0)至376(3)可回應於來自 內部控制器360及各別記憶體平面372(0)至372(3)之信號而將資料提供至內部控制器360或自內部控制器360接收資料。內部控制器360可將所接收之資料提供至一控制器(諸如圖1之控制器110)。
將瞭解，記憶體300可包含多於或少於四個記憶體平面、A/L驅動器電路、電源電路及頁緩衝器。亦將瞭解，各別複數個全域存取線可包含8、16、32、64、128等個全域存取線。當不同各別頁具有一不同頁類型時，內部控制器360、A/L驅動器電路374(0)至374(3)及電源電路380(0)至380(3)可同時存取不同記憶體平面之不同各別區塊內之不同各別頁。
圖4係根據本發明之一實施例之用於針對不同記憶體平面執行同時記憶體存取操作之一方法之一流程圖400。可藉由圖1之記憶體150、圖2之記憶體200及/或圖3之記憶體300實施由流程圖400圖解說明之方法。
方法400可包含：在步驟410處，在一記憶體處接收複數個記憶體命令與位址對。與複數個記憶體命令與位址對中之其他記憶體命令與位址對相比，該複數個記憶體命令與位址對中之每一者可與記憶體之一不同記憶體平面(例如，圖3之記憶體平面372(0)至372(3))相關聯。可在一內部控制器(諸如圖2之內部控制器260及/或圖3之內部控制器310)處接收記憶體命令與位址對。
方法400可進一步包含：在步驟420處，回應於接收複數個記憶體命令與位址對而串聯地組態耦合至與該複數個記憶體命令與位址對相關聯之記憶體平面之存取線驅動器電路(例如，圖3之存取線驅動器電路374(0)至374(3))以存取各別記憶體平面處所儲存之資料以用於同時記憶體存取操作。方法400可進一步包含：回應於接收複數個記憶體命令與位址對而串聯地組態耦合至存取線驅動器之電源電路(例如，圖3之電源電路380(0)至380(3))以用於同時記憶體存取操作。串 聯地組態存取線驅動器電路及/或電源電路可由圖3之電源控制電路362執行。方法400可進一步包含：將各別電壓沿著各別存取線自存取線驅動器電路中之每一者提供至各別記憶體平面。
方法400可進一步包含：在步驟430處，在同時記憶體存取操作期間基於經組態存取線驅動器電路而自與記憶體命令與位址對群組相關聯之記憶體平面中之每一者平行地擷取資料。自與複數個記憶體命令與位址對相關聯之記憶體平面中之每一者平行地擷取資料可由圖3之存取控制電路364執行。自與複數個記憶體命令與位址對相關聯之記憶體平面中之每一者平行地擷取資料可包含：將與複數個記憶體命令與位址對相關聯之記憶體平面中之每一者之一各別位元線同時充電。自與複數個記憶體命令與位址對相關聯之記憶體平面中之每一者平行地擷取資料可進一步包含：在與複數個記憶體命令與位址對相關聯之記憶體平面中之每一者處同時感測資料。自與記憶體命令與位址對群組相關聯之記憶體平面中之每一者平行地擷取資料可進一步包含：在耦合至與複數個記憶體命令與位址對相關聯之記憶體平面中之每一者之一各別頁緩衝器處同時鎖存資料。
方法400可藉由一控制器實施，該控制器可藉由(舉例而言)一場可程式化閘陣列(FPGA)器件、一特殊應用積體電路(ASIC)、一處理單元(諸如一中央處理單元(CPU))、一數位信號處理器(DSP)、電路、另一硬體器件、一韌體器件或其任一組合實施。
圖5圖解說明根據本發明之一實施例之經組態以執行對不同記憶體平面之同時記憶體存取之一記憶體500。記憶體500包含具有複數個記憶體平面372(0)至372(2)之一記憶體陣列370，該複數個記憶體平面各自包含一各別複數個記憶體胞。記憶體500可進一步包含一多執行緒內部控制器560，該多執行緒內部控制器經組態以控制記憶體電路以用於針對不同記憶體平面372(0)至372(3)同時執行記憶體存取操 作。記憶體500包含先前已關於圖2之記憶體200及/或圖3之記憶體300所闡述之元件。圖5中已使用圖2及/或圖3中所使用之相同元件符號展示彼等元件，且共同元件之操作如同先前所闡述。因此，為簡潔起見，將不再重複對此等元件之操作之一詳細說明。可以圖1之記憶體150及/或圖2之記憶體200實施記憶體500。記憶體胞可係非揮發性記憶體胞(諸如NAND快閃胞)，或通常可係任一類型之記憶體胞。
多執行緒內部控制器560可包含各別控制電路560(0)至560(3)，該等各別控制電路中之每一者與一各別記憶體平面372(0)至372(3)相關聯。各別控制電路560(0)至560(3)可獨立地操作以控制各別記憶體電路同時執行與一記憶體命令與位址對群組(例如，自諸如圖1之110之一控制器接收)中之每一者相關聯之記憶體存取操作。每一各別控制電路560(0)至560(3)可包含(舉例而言)個別存取控制電路及電源控制電路。多執行緒內部控制器560之每一各別控制電路560(0)至560(3)可控制一各別A/L驅動器電路374(0)至374(3)、一各別頁緩衝器376(0)至376(3)及一各別電源電路380(0)至380(3)以執行同時記憶體存取操作。可以圖2之內部控制器260實施多執行緒內部控制器560。
在操作中，多執行緒內部控制器560可接收一記憶體命令與位址對群組，其中每一對經由CAD匯流排226平行或序列地到達。在某些實例中，記憶體命令與位址對群組中之每一者可與記憶體陣列370之不同各別記憶體平面372(0)至372(3)相關聯。多執行緒內部控制器560可經組態以回應於記憶體命令與位址對群組而控制記憶體電路以針對記憶體陣列370之不同記憶體平面372(0)至372(3)執行同時記憶體操作(例如，讀取操作或程式化操作)。
如先前所闡述，多執行緒內部控制器560之每一各別控制電路560(0)至560(3)可與一各別記憶體平面372(0)至372(3)相關聯。各別控制電路560(0)至560(3)中之每一者可提供由多執行緒內部控制器560接 收之記憶體命令與位址對群組中之一各別記憶體命令與位址對。多執行緒內部控制器560之兩個或兩個以上控制執行緒可獨立且同時地處理針對一各別記憶體平面372(0)至372(3)之記憶體命令與位址對群組中之一各別記憶體命令與位址對。各別控制電路560(0)至560(3)可同時且獨立地組態存取線驅動器電路374(0)至374(3)及電源電路380(0)至380(3)以用於同時記憶體存取操作。在記憶體存取操作期間，各別控制電路560(0)至560(3)可進一步地使用(舉例而言)電源控制電路來同時且獨立地控制頁緩衝器376(0)至376(3)並自頁緩衝器376(0)至376(3)擷取資料。
基於自多執行緒內部控制器560之各別控制電路560(0)至560(3)所接收之信號，耦合至與記憶體命令與位址命令對群組相關聯之記憶體平面372(0)至372(3)之A/L驅動器電路374(0)至374(3)可自相關聯之記憶體平面372(0)至372(3)選擇記憶體或記憶體胞之區塊以用於記憶體操作(諸如讀取、程式化及/或抹除操作)。A/L驅動器電路374(0)至374(3)可驅動各別複數個全域存取線內之不同各別全域存取線。多執行緒內部控制器560之各別控制電路560(0)至560(3)、A/L驅動器電路374(0)至374(3)及電源電路380(0)至380(3)可允許同時存取記憶體胞之不同各別區塊內之不同各別頁。舉例而言，可同時存取一第一記憶體平面之一第一區塊之一第一頁與一第二記憶體平面之一第二區塊之一第二頁，而不管頁類型如何。
在記憶體存取操作期間，頁緩衝器376(0)至376(3)可回應於來自各別控制電路560(0)至560(3)及各別記憶體平面372(0)至372(3)之信號而將資料提供至各別控制電路560(0)至560(3)或自各別控制電路560(0)至560(3)接收資料。多執行緒內部控制器560可將所接收之資料提供至一控制器(諸如圖1之控制器110)。
將瞭解，記憶體500可包含多於或少於四個記憶體平面、A/L驅 動器電路、電源電路及頁緩衝器。亦將瞭解，各別複數個全域存取線可包含8、16、32、64、128等個全域存取線。多執行緒內部控制器560之各別控制電路560(0)至560(3)、A/L驅動器電路374(0)至374(3)及電源電路380(0)至380(3)可同時存取不同記憶體平面之不同各別區塊內之不同各別頁，其可在記憶體500之隨機定址期間改良同時存取。
根據前述內容將瞭解，儘管本文已出於圖解說明目的闡述本發明之具體實施例，但可在不背離本發明之精神及範疇之情況下作出各種修改。因此，本發明不受除所附申請專利範圍之外的任何限制。
226‧‧‧命令、位址及資料匯流排
300‧‧‧記憶體
360‧‧‧內部控制器
362‧‧‧電源控制電路
364‧‧‧存取控制電路
370‧‧‧記憶體陣列
372(0)‧‧‧記憶體平面
372(1)‧‧‧記憶體平面
372(2)‧‧‧記憶體平面
372(3)‧‧‧記憶體平面
374(0)‧‧‧存取線驅動器電路
374(1)‧‧‧存取線驅動器電路
374(2)‧‧‧存取線驅動器電路
374(3)‧‧‧存取線驅動器電路
376(0)-376(3)‧‧‧頁緩衝器
380(0)-380(3)‧‧‧電源電路
382‧‧‧資料區塊
383‧‧‧資料區塊
384‧‧‧資料區塊
385‧‧‧資料區塊

Claims (34)

  1. 一種裝置，其包括：一記憶體陣列，其包括複數個記憶體平面，其中該複數個記憶體平面中之每一者包括複數個記憶體胞；及一控制器，其經組態以接收一記憶體命令與位址對群組，其中該記憶體命令與位址對群組中之每一記憶體命令與位址對係與該複數個記憶體平面中之一各別記憶體平面相關聯，該內部控制器經組態以同時執行與該記憶體命令與位址對群組中之每一記憶體命令與位址對相關聯的記憶體存取操作，而不論與該群組之該等對相關聯的頁類型。
  2. 如請求項1之裝置，進一步包括複數個存取線驅動器電路，其中該複數個存取線驅動器電路中之一存取線驅動器電路經組態以在記憶體存取操作期間基於來自該控制器的信號而將電壓提供至該複數個記憶體平面中之一平面的存取線。
  3. 如請求項2之裝置，其中該控制器包括一電源控制電路，該電源控制電路經組態以串聯地組態經耦合至與該記憶體命令與位址對群組相關聯之該複數個記憶體平面中之記憶體平面之該複數個存取線驅動器電路中的存取線驅動器電路，用於該等記憶體存取操作；其中該控制器進一步包括一存取控制電路，在串聯地組態該等存取線驅動器電路之後，該存取控制電路經組態以在該等記憶體存取操作期間自與該記憶體命令與位址對群組相關聯之該複數個記憶體平面中之該等記憶體平面同時擷取資料。
  4. 如請求項2之裝置，其中該控制器係包含複數個控制執行緒之一多執行緒控制器，該複數個控制執行緒中之每一控制執行緒經 組態以同時組態經耦合至與該記憶體命令與位址對群組相關聯之該複數個記憶體平面中之記憶體平面之該複數個存取線驅動器電路中的存取線驅動器電路，用於該等記憶體存取操作。
  5. 如請求項2之裝置，進一步包括複數個電源電路，其中該複數個電源電路中之一電源電路經組態以將兩個或兩個以上電壓提供至該複數個存取線驅動器電路中之一存取線驅動器電路，其中該複數個電源電路中之每一者係與該複數個記憶體平面中之一各別記憶體平面相關聯。
  6. 如請求項5之裝置，其中該控制器包括一電源控制電路，該電源控制電路經組態以串聯地組態與該複數個記憶體平面(與該記憶體命令與位址對群組相關聯)中之該等記憶體平面相關聯之該複數個電源電路中的電源電路，以提供各別電壓用於該等記憶體存取操作；其中該控制器進一步包括一存取控制電路，在串聯地組態該等電源電路之後，該存取控制電路經組態以在該等記憶體存取操作期間自與該記憶體命令與位址對群組相關聯之該複數個記憶體平面中之該等記憶體平面同時擷取資料。
  7. 如請求項5之裝置，其中該控制器係包含複數個控制執行緒之一多執行緒控制器，該複數個控制執行緒中之每一控制執行緒經組態以同時組態經耦合至與該記憶體命令與位址對群組相關聯之該複數個記憶體平面中之該等記憶體平面之該複數個電源電路中的電源電路，以提供各別電壓用於該等記憶體存取操作。
  8. 如請求項1之裝置，其中該複數個記憶體平面中之一記憶體平面之該複數個記憶體胞包含多層級記憶體胞、三層級記憶體胞或單層記憶體胞中之至少一者。
  9. 如請求項1之裝置，其中該記憶體命令與位址對群組中之每一者與一上部頁類型、一下部頁類型或一中部頁類型相關聯。
  10. 如請求項1之裝置，其中該複數個記憶體平面中之每一者被劃分成一各別複數個區塊，其中該記憶體命令與位址對群組中之至少兩者係與一各別複數個區塊內之一不同區塊相關聯。
  11. 一種裝置，其包括：一記憶體陣列，其具有複數個記憶體平面；複數個存取線驅動器電路，其中該複數個存取線驅動器電路中之一存取線驅動器電路經組態以將電壓提供至該複數個記憶體平面中之一各別記憶體平面的存取線；及一控制器，其經耦合至該複數個存取線驅動器電路，該控制器經組態以串聯地組態該複數個存取線驅動器電路，用於同時記憶體存取操作，該控制器進一步經組態以在該等同時記憶體存取操作期間，於串聯地組態該複數個存取線驅動器電路中的每一者之後，同時存取該複數個記憶體平面。
  12. 如請求項11之裝置，進一步包括複數個電源電路，其中該複數個電源電路中之每一者經組態以將電壓提供至該複數個存取線驅動器電路中之一各別者，其中該控制器進一步經組態以串聯地組態經耦合至該複數個存取線驅動器電路之該複數個電源電路，以提供各別電壓用於該等同時記憶體存取操作。
  13. 如請求項11之裝置，其中該控制器經組態以回應於一記憶體命令與位址對群組而串聯地組態該複數個存取線驅動器電路。
  14. 如請求項13之裝置，其中該記憶體命令與位址對群組係與不同頁類型相關聯。
  15. 如請求項11之裝置，其中該控制器包括一電源控制電路，該電源控制電路經組態以基於一相關聯頁類型而將信號提供至該複數個存取線驅動器電路，以控制經提供至該複數個記憶體平面的電壓。
  16. 如請求項11之裝置，進一步包括複數個頁緩衝器，其中該複數個頁緩衝器中之每一者經組態以自該複數個記憶體平面中之一各別者鎖存資料，其中該控制器經組態以在該等同時記憶體存取操作期間，自經耦合至該複數個記憶體平面之該複數個頁緩衝器同時擷取該資料。
  17. 如請求項11之裝置，其中該控制器進一步經組態以同時控制來自該複數個記憶體平面的資料感測。
  18. 一種裝置，其包括：一記憶體陣列，其具有一第一記憶體平面及一第二記憶體平面，該第一記憶體平面包含存取線，且該第二記憶體平面包含存取線；一第一存取線驅動器電路，其經組態以將電壓提供至該第一記憶體平面之存取線；一第二存取線驅動器電路，其經組態以將電壓提供至該第二記憶體平面之存取線；及一多執行緒控制器，其經耦合至該第一存取線驅動器電路及該第二存取線驅動器電路，該多執行緒控制器經組態以同時組態該第一存取線驅動器電路及該第二存取線驅動器電路，用於同時記憶體存取操作，該多執行緒控制器進一步經組態以在該等同時記憶體存取操作期間同時存取該第一記憶體平面及該第二記憶體平面，而不論該第一記憶體平面及該第二記憶體平面中所同時存取的頁類型。
  19. 如請求項18之裝置，其中，為了該等同時記憶體存取操作，該多執行緒控制器經組態以組態該第一存取線驅動器電路，以將一第一電壓提供於與欲經存取之該第一記憶體平面之一頁相關聯之一存取線上，且將不同於該第一電壓之其他電壓提供於與 該第一記憶體平面相關聯之剩餘存取線上，且該多執行緒控制器進一步經組態以組態該第二存取線驅動器電路，以將一第二電壓提供於與欲經存取之該第二記憶體平面之一頁相關聯之一存取線上，且將不同於該第二電壓之其他電壓提供於與該第二記憶體平面相關聯之剩餘存取線上。
  20. 如請求項19之裝置，進一步包括：一第一電源電路，其經組態以將一第一組電壓提供至該第一存取線驅動器電路，其中該第一組電壓包含該第一電壓；及一第二電源電路，其經組態以將一第二組電壓提供至該第二存取線驅動器電路，其中該第二組電壓包含該第二電壓，其中該第一組電壓係不同於該第二組電壓。
  21. 如請求項20之裝置，其中該多執行緒控制器進一步經組態以同時組態該第一電源電路以提供該第一組電壓與組態該第二電源電路以提供該第二組電壓，用於該等同時記憶體存取操作。
  22. 如請求項18之裝置，該記憶體進一步包括：一第一頁緩衝器，其經組態以回應於來自該多執行緒控制器之信號而自該第一記憶體平面鎖存資料；及一第二頁緩衝器，其經組態以回應於來自該多執行緒控制器之信號而自該第二記憶體平面鎖存資料。
  23. 如請求項22之裝置，其中該多執行緒控制器進一步經組態以自該第一頁緩衝器及該第二頁緩衝器同時擷取該資料。
  24. 一種方法，其包括：在一記憶體處接收複數個記憶體命令與位址對，其中與該複數個記憶體命令與位址對中之其他記憶體命令與位址對相比，該複數個記憶體命令與位址對中之每一者係與該記憶體之一不同記憶體平面相關聯； 回應於接收該複數個記憶體命令與位址對而串聯地組態經耦合至與該記憶體命令與位址對群組相關聯之記憶體平面的存取線驅動器電路，用於同時記憶體存取操作；及在該等同時記憶體存取操作期間，基於該等經組態存取線驅動器電路而自與該記憶體命令與位址對群組相關聯之該等記憶體平面中的每一者平行地擷取資料。
  25. 如請求項24之方法，進一步包括：回應於接收該複數個記憶體命令與位址對而串聯地組態經耦合至該等存取線驅動器電路的電源電路，用於該等同時記憶體存取操作。
  26. 如請求項25之方法，進一步包括：在該等同時記憶體存取操作期間，自該兩個或兩個以上記憶體平面同時擷取資料。
  27. 如請求項24之方法，進一步包括：將各別電壓沿著各別存取線自該等存取線驅動器電路中之每一者提供至該各別記憶體平面。
  28. 如請求項24之方法，其中自與該記憶體命令與位址對群組相關聯之該等記憶體平面中之每一者平行地擷取該資料包括：將與該記憶體命令與位址對群組相關聯之該等記憶體平面中之每一者之一各別位元線同時充電。
  29. 如請求項28之方法，其中自與該記憶體命令與位址對群組相關聯之該等記憶體平面中之每一者平行地擷取資料進一步包括：在與該記憶體命令與位址對群組相關聯之該等記憶體平面中之每一者處同時感測該資料。
  30. 如請求項29之方法，其中自與該記憶體命令與位址對群組相關聯之該等記憶體平面中的每一者平行地擷取資料進一步包括：在經耦合至與該記憶體命令與位址對群組相關聯之該等記憶體平面中之每一者之一各別頁緩衝器處同時鎖存該資料。
  31. 一種方法，其包括：在一記憶體處接收複數個記憶體命令與位址對，其中與該複數個記憶體命令與位址對中之其他記憶體命令與位址對相比，該複數個記憶體命令與位址對中之每一者係與該記憶體之一不同記憶體平面相關聯；及回應於接收該複數個記憶體命令與位址對而對該記憶體之該等記憶體平面中的兩者或兩者以上同時執行記憶體存取操作。
  32. 如請求項31之方法，進一步包括同時組態經耦合至該記憶體之該等記憶體平面中之該兩者或兩者以上的存取線驅動器電路，用於該等記憶體存取操作。
  33. 如請求項32之方法，進一步包括同時組態經耦合至該等存取線驅動器電路的電源電路，用於該等同時記憶體存取操作。
  34. 如請求項31之方法，其中同時執行該等記憶體存取操作受該記憶體之一多執行緒控制器控制。
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