CN103137203B - 非易失性存储装置、存储系统和控制器操作方法 - Google Patents

非易失性存储装置、存储系统和控制器操作方法 Download PDF

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Abstract

本申请公开了非易失性存储装置、存储系统和控制器操作方法。其中，存储系统的操作方法从非易失性存储装置向控制器提供了指示空闲状态或忙碌状态的就绪/忙碌信号。控制器产生下一条指令，但响应于就绪/忙碌信号和非易失性存储装置的多个平面中的目标平面的空闲或忙碌状态而将下一条指令传送给非易失性存储装置。

Description

非易失性存储装置、存储系统和控制器操作方法
相关申请的交叉引用
本申请要求2011年11月21日提交的韩国专利申请No.10-2011-0121719的优先权，该申请的主题通过引用并入本文。
技术领域
本发明构思涉及半导体存储装置，更具体地，涉及非易失性存储装置、控制非易失性存储装置的控制器和对这种控制器进行操作的方法。
背景技术
半导体存储装置是使用诸如硅（Si）、锗（Ge）、砷化镓（GaAs）、磷化铟（InP）之类的半导体制造的存储装置。半导体存储装置分为易失性存储装置和非易失性存储装置。
易失性存储装置在断电时会丢失所存储的内容。易失性存储装置包括静态RAM（SRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）等。非易失性存储装置即使在断电时也可以保留所存储的内容。非易失性存储装置包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦除及可编程ROM（EEPROM）、闪存装置、相变RAM（PRAM）、磁性RAM（MRAM）、电阻式RAM（RRAM）、铁电RAM（FRAM）等。闪存装置粗略地分为NOR型和NAND型。
发明内容
在一个实施例中，本发明构思针对这样一种非易失性存储装置，其包括：第一平面，其配置为响应于从控制器接收的第一指令而执行针对第一存储单元阵列的第一操作；第二平面，其配置为响应于从所述控制器接收的第二指令而执行针对第二存储单元阵列的第二操作，所述第二存储单元阵列在物理上与所述第一存储单元阵列分开；以及数据输入/输出（I/O）电路，其响应于读取指令，经由公用数据总线将从所述第一存储单元阵列和所述第二存储单元阵列中的至少一个获取的读取数据传送给所述控制器；响应于编程指令，经由所述公用数据总线将从所述控制器接收的编程数据传送给所述第一存储单元阵列和所述第二存储单元阵列中的至少一个；并且提供指示空闲状态和忙碌状态之一的就绪/忙碌信号，其中所述就绪/忙碌信号的状态判定是否执行所述第一指令和所述第二指令。
在另一个实施例中，本发明构思针对这样一种控制器的操作方法，所述控制器控制包括多个平面的非易失性存储装置，相对于所述多个平面中的其它平面，每个平面被分别并独立地配置为执行操作，所述操作方法包括：产生针对所述多个平面中的目标平面的下一条指令；执行状态读取操作以判定所述目标平面是处于空闲状态还是处于忙碌状态；如果所述目标平面处于空闲状态，则将所述下一条指令传送给所述非易失性存储装置以执行，如果所述目标平面处于忙碌状态，则为所述下一条指令判定优先级。
在另一个实施例中，本发明构思针对这样一种存储系统的操作方法，所述存储系统包括控制器和非易失性存储装置，所述非易失性存储装置包括相对于彼此被分别并独立地配置以执行操作的第一平面和第二平面，所述操作方法包括：从所述非易失性存储装置提供指示所述非易失性装置的空闲状态和忙碌状态之一的就绪/忙碌信号；在所述控制器中，产生指示针对所述第一平面的第一操作的下一条指令；然后，如果所述就绪/忙碌信号指示空闲状态，则执行状态读取操作以判定所述第一平面是否处于空闲状态，如果所述第一平面是处于空闲状态，则立即将所述下一条指令传送给所述非易失性存储装置，否则等待将所述下一条指令传送给所述非易失性存储装置。
在另一个实施例中，本发明构思针对这样一种存储系统，其包括：控制器和由所述控制器控制其操作的非易失性存储装置，其中所述非易失性存储装置包括：第一平面，其配置为响应于从所述控制器接收的第一指令而执行针对第一存储单元阵列的第一操作；第二平面，其配置为响应于从所述控制器接收的第二指令而执行针对第二存储单元阵列的第二操作，所述第二存储单元阵列在物理上与所述第一存储单元阵列分开；以及数据输入/输出（I/O）电路，其响应于读取指令，经由公用数据总线将从所述第一存储单元阵列和所述第二存储单元阵列中的至少一个获取的读取数据传送给所述控制器；响应于编程指令，经由所述公用数据总线将从所述控制器接收的编程数据传送给所述第一存储单元阵列和所述第二存储单元阵列中的至少一个；并且提供指示空闲状态和忙碌状态之一的就绪/忙碌信号，其中所述就绪/忙碌信号的状态判定是否执行所述第一指令和所述第二指令。
附图说明
通过以下参考附图进行的说明，上述和其它的目的和特征将会变得清楚，其中，
图1是示意性地示出了根据本发明构思的一个实施例的非易失性存储装置的框图。
图2是描述了在第一平面的存储单元阵列和第二平面的存储单元阵列处执行编程、读取或擦除的示例的示图。
图3是描述了根据本发明构思的一个实施例的图1中的非易失性存储装置的操作的时序图。
图4A至图4C是示出了从图1的数据I/O电路输出的就绪/忙碌信号R/nB的示例的表。
图5是描述了在第一平面的存储单元阵列处执行的编程、读取或擦除操作的示图。
图6是描述了根据本发明构思的另一个实施例的图1中的非易失性存储装置的操作的时序图。
图7是示意性地示出了根据本发明构思的一个实施例的图1中的第一平面的读写电路的框图。
图8是示意性地示出了根据本发明构思的一个实施例的存储系统的框图。
图9是概括了根据本发明构思的一个实施例的图8中的控制器的操作方法的流程图。
图10是概括了根据本发明构思的另一个实施例的图8中的控制器的操作方法的流程图。
图11是示意性地示出了根据本发明构思的另一个实施例的非易失性存储装置的框图。
图12是示出了根据第一平面和第二平面的状态的就绪/忙碌信号的表。
图13是示意性地示出了根据本发明构思的又一个实施例的非易失性存储装置的框图。
图14是概括了与根据本发明构思的又一个实施例的图13中的非易失性存储装置进行通信的控制器的操作方法的流程图。
图15是示出了图8中的存储系统的应用的框图。
图16是示出了根据本发名构思的一个实施例的存储卡的示图。
图17是示出了根据本发名构思的一个实施例的固态驱动器的示图。
图18是示出了根据本发名构思的一个实施例的计算系统的框图。
具体实施方式
现在将参考附图对本发明构思的特定实施例以另外的细节进行说明。然而，本发明构思可以按照许多不同的形式具体实施，而不应被理解为仅限于所示出的实施例。相反，提供这些实施例是为了使得本公开是充分和完整的，并将向本领域普通技术人员全面传达本发明构思的范围。在整个书面说明和附图中，使用相同的参考编号和标号来表示相同或类似的元件。
要理解的是，尽管这里可能使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应由这些术语限制。这些术语只是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分进行区分。因此，在不背离本发明构思的教导的情况下，下面所讨论的第一元件、组件、区域、层或部分也能够被称为第二元件、组件、区域、层或部分。
这里所使用的用语仅以说明具体的实施例为目的，而并非意在限制本发明构思。除非上下文明确另有指出，否则在此使用的单数形式“一”、“一个”和“该”也包括复数形式。还要理解的是，当在本说明中使用的术语“包括”和/或“包括……的”时，指定了存在所陈述的特征、整数、步骤、操作、元件和/或组件，但是并未排除存在或添加一个或多个其它特征、整数、步骤、操作、元件、组件和/或它们的组。在此使用的术语“和/或”包括一个或多个相关列出项的任何及全部组合。
要理解的是，当一个元件或层被称作“连接到”、“耦接到”另一个元件或层或者“在另一个元件或层之上”、“与另一个元件或层邻近”时，能够将所述一个元件或层直接连接或耦接到所述另一个元件或层或者直接与所述另一个元件或层邻近或直接在所述另一个元件或层之上，或者也可以存在中间元件或层。相反，当一个元件被称作“直接连接到”、“直接耦接到”另一个元件或层或者“直接在另一个元件或层之上”、“与另一个元件或层直接邻近”时，不存在中间元件或层。
在此使用的所有术语（包括技术术语和科技术语）与本发明构思所属领域的技术人员常通常理解的含义相同。还要理解的是，诸如已在常用词典中定义的术语应解释为与在相关领域和/或本说明书的范围内的含义一致，不应以理想化的意思或者过度正式的意思理解，除非在此明确规定。
在所示出的实施例中，以NAND闪存装置为背景对本发明构思进行说明。然而，本发明构思并不仅限于NAND闪存。相反，本发明构思可适用于电可擦除及可编程ROM（EEPROM）、NOR闪存装置、相变RAM（PRAM）、磁RAM（MRAM）、电阻式RAM（RRAM）和铁电RAM（FRAM）等。
图1是示意性地示出了根据本发明构思的一个实施例的非易失性存储装置的框图。参考图1，非易失性存储装置100可包括第一平面P1、第二平面P2、数据输入/输出（I/O）电路150和电荷泵160。第一平面P1可包括存储单元阵列110a、地址解码器120a、读/写电路130a和控制逻辑与高电压产生器140a。第二平面P2可包括存储单元阵列110b、地址解码器120b、读/写电路130b和控制逻辑与高电压产生器140b。第一平面P1和第二平面P2可具有相同的结构。
存储单元阵列110a/110b可经由字线WL1/WL2与地址解码器120a/120b连接，并且经由位线BL1/BL2与读写电路130a/130b连接。存储单元阵列110a/110b可包括多个非易失性存储单元，其包括单层存储单元（SLC）和/或多层存储单元（MLC）。在所示实施例中，沿行方向布置的存储单元可连接到字线WL1/WL2，沿列方向布置的存储单元可连接到位线BL1/BL2。例如，沿列方向布置的存储单元可形成多个单元组（例如，串）。多个单元组可分别连接到位线BL1/BL2。在所示实施例中，可由各存储一位或多位数据的多个存储单元构成存储单元阵列110a/110b。
地址解码器120a/120b可经由字线与存储单元阵列110a/110b连接。地址解码器120a/120b可配置为响应于控制逻辑与高电压产生器140a/140b的控制而操作。地址解码器120a/120b可从外部接收地址ADDR。第一平面P1的地址解码器120a和第二平面P2的地址解码器120b可经由同一总线接收地址ADDR。
地址解码器120a/120b可被配置为对输入地址ADDR的行地址进行解码。使用已解码的行地址，地址解码器120a/120b可对字线WL1/WL2进行选择。地址解码器120a/120b可配置为对输入地址ADDR的列地址进行解码。可将已解码的列地址DCA1/DCA1发送给读写电路130a/130b。在所示实施例中，地址解码器120a/120b可包括诸如行解码器、列解码器和地址缓冲器之类的构成元件。
读写电路130a/130b可经由位线BL1/BL2与存储单元阵列110a/110b连接，并且经由数据线DL与数据I/O电路150连接。第一平面P1的读写电路130a和第二平面P2的读写电路130b可经由数据线DL与数据输入/输出电路150连接。
读写电路130a/130b可响应于控制逻辑与高电压产生器140a/140b的控制而操作。读写电路130a/130b可配置为从地址解码器120a/120b接收已解码的列地址DCA1/DCA2。使用已解码的列地址DCA1/DCA2，读写电路130a/130b可对位线BL1/BL2进行选择。
在所示实施例中，读写电路130a/130b可从数据I/O电路150接收数据以将输入数据写入存储单元阵列110a/110b。读写电路130a/130b可从存储单元阵列110a/110b读取数据以将该数据传送给数据I/O电路150。读写电路130a/130b可从存储单元阵列110a/110b的第一存储区域读取数据以将该数据写入存储单元阵列110a/110b的第二存储区域。例如，读写电路130a/130b可配置为执行回写（copy-back）操作。
在所示实施例中，读写电路130a/130b可包括诸如页面缓冲器（或者，页面寄存器）、列选择器之类的构成元件。在其它的示例实施例中，读写电路130a/130b可包括诸如传感器放大器、写驱动器、列选择器之类的构成元件。
控制逻辑与高电压产生器140a/140b可连接到地址解码器120a/120b、读写电路130a/130b和数据I/O电路150。控制逻辑与高电压产生器140a/140b可从电荷泵160接收高电压VPP。使用高电压VPP，控制逻辑与高电压产生器140a/140b可产生用于第一平面P1/第二P2的编程、读取或擦除所需要的各种电压。控制逻辑与高电压产生器140a/140b可将电压提供给地址解码器120a/120b、读写电路130a/130b和存储单元阵列110a/110b。
控制逻辑与高电压产生器140a/140b可接收外部提供的控制信号CTRL和外部提供的指令CMD。第一平面P1的控制逻辑与高电压产生器140a和第二平面P2的控制逻辑与高电压产生器140b可经由公用总线接收控制信号CTRL和指令CMD。
控制逻辑与高电压产生器140a/140b可响应于控制信号CTRL而操作。控制逻辑与高电压产生器140a/140b可将输入的指令CMD进行解码，并可根据已解码的指令进行操作。例如，控制逻辑与高电压产生器140a/140b可控制地址解码器120a/120b和读写电路130a/130b以便能够执行编程操作、读取操作和/或擦除操作。
数据I/O电路150可经由数据线DL与读写电路130a和130b连接。数据I/O电路150可经由公用数据线DL与第一平面P1的读写电路130a和第二平面P2的读写电路130b连接。
数据I/O电路150可响应于控制逻辑与高电压产生器140a/140b而操作。数据I/O电路150可配置为与外部交换数据。数据I/O电路150可配置为经由数据线DL将从外部提供的数据传送给读写电路130a/130b。数据I/O电路150可配置为经由数据线DL将经由读写电路130a/130b传送的数据输出至外部。在所示实施例中，数据I/O电路150可包括诸如数据缓冲器的构成元件。
电荷泵160可被配置为产生高电压（HV）信号（比如，VPP）。电荷泵160可将高电压VPP提供给第一平面P1的控制逻辑与高电压产生器140a和第二平面P2的控制逻辑与高电压产生器140b。
图2进一步示出了存储单元阵列110a和110b以对根据第一平面的存储单元阵列和第二平面的存储单元阵列所执行的编程、读取和/或擦除的示例进行概念性说明。参考图1和图2，假定存储单元阵列110a包括多个存储块BLK1a至BLKna，假定存储单元阵列110b包括多个存储块BLK1b至BLKnb。
可独立执行存储单元阵列110a和110b的编程、读取和/或擦除。例如，当在存储单元阵列110a的存储块BLK3a处执行编程、读取或擦除时，可在存储单元阵列110b的存储块BLK3b处执行编程、读取或擦除。当执行存储块BLK3a的编程时，可在存储块BLK3b处执行编程、读取或擦除。可独立执行第一平面P1和第二平面P2的编程、读取或擦除。
存储单元阵列110a和存储单元阵列110b的独立的编程、读取和/或擦除不限于位于存储单元阵列内相似位置的存储块。例如，当在存储单元阵列110a的存储块BLK3a上执行编程、读取或擦除时，能够对放置在与存储块BLK3a不同位置的存储单元阵列110b的存储块（比如，BLK1b）进行编程、读取或擦除。
图3是描述了图1的非易失性存储装置100的操作的时序图。在图3中，示出了与第一平面P1和第二平面P2有关的非易失性存储装置100的I/O时序。
参考图1和图3，非易失性存储装置100首先接收编程指令PC。此时，第一平面P1和第二平面P2的每个控制逻辑与高电压产生器140a和140b可以对编程指令PC进行解码。在图3中，术语“CD”可以表示在第一平面P1和第二平面P2各自处执行的指令解码。
还向非易失性存储装置100提供第一地址A1。第一平面P1和第二平面P2的地址解码器120a和120b分别对第一地址A1进行解码。在图3中，术语“AD”可以表示分别由第一平面P1和第二平面P2执行的地址解码。
已解码的地址可以表示（或“指向”）第一平面P1。即，可以根据已解码的地址选择第一平面P1而不选择第二平面P2。因此，未被选择的第二平面P2的控制逻辑与高电压产生器140b可忽略已解码的指令。
经由数据I/O电路150对从外部提供给非易失性存储装置100的“程序数据”进行传送。作为响应，数据I/O电路150将向数据线DL提供“输入数据”。被选择的第一平面P1的读写电路130a将“载入”从数据线DL输入的数据。之后，可以使用已载入到读写电路130a的数据执行与第一平面P1相关联的编程操作。
在第一平面的编程期间，可将读取指令RC提供给非易失性存储装置100。第一平面P1和第二平面P2的控制逻辑与高电压产生器140a和140b的每一个可以对读取指令RC进行解码。地址解码器120a和120b接收并解码与读取指令RC相关联的第二地址A2。在此，假设第二地址A2指向第二平面P2。
在针对第一平面P1的正在进行的编程操作期间，可以执行针对第二平面P2的第二个接收到的读取操作。即，可以从存储单元阵列110b取出“读取数据”并将“读取数据”存储于读写电路130b中。因此，在针对第一平面P1的编程操作期间，可以经由数据I/O电路150将存储在读写电路130中的读取数据输出至外部电路（例如，主机或控制器）。
如上所述，当正在对第一平面P1进行编程时，可以并行地读取第二平面P2，并且输出作为结果的读取数据。在这种情况下，词语“并行”表示具有一些时间重叠（全部或部分）的正在被执行的至少两项操作。由于第一平面P1和第二平面P2可以独立执行编程、读取或擦除操作，因此可提高非易失性存储装置100的总体运行速度。
在前述示例中，第一平面P1和第二平面P2分别响应于编程指令PC和读取指令RC而并行地执行读取和编程操作。然而，本发明构思的实施例不限于此。
在前述示例中，要理解的是，如果不是存在针对第一平面P1的正在执行的编程操作，地址解码器120a将会对第二地址A2进行解码，控制逻辑和高电压产生器140a将对第二个接收到的读取指令RC进行解码。然而，由于与正在执行的编程操作相关的第一平面P1的“忙碌状态”，因此第一平面P1的地址解码器120a将忽略第二地址A2，并且控制逻辑和高电压产生器140a将忽略读取指令RC。即，地址解码器120a以及控制逻辑和高电压产生器140a可被配置为只有当处于“空闲状态”时（即，当第一平面P1当前未执行操作时）才执行各自的解码操作。
图4A、图4B和图4C是分别示出图1的数据I/O电路150产生的就绪/忙碌信号R/nB的示例的表。
参考图1和图4A，当第一平面P1和第二平面P2中的至少一个处于空闲状态时，数据I/O电路150输出指示空闲状态（比如，逻辑“低”）的就绪/忙碌信号R/nB。但是，当第一平面P1和第二平面P2都处于忙碌状态时，数据I/O电路150输出指示忙碌状态（比如，逻辑“高”）的就绪/忙碌信号R/nB。
参考图1和图4B，当第一平面P1和第二平面P2中的至少一个处于忙碌状态时，数据I/O电路150输出指示忙碌状态的就绪/忙碌信号R/nB，只有当第一平面P1和第二平面P2都处于空闲状态时，数据I/O电路150才输出指示空闲状态的就绪/忙碌信号R/nB。
参考图1和图4C,当第一平面P1和第二平面P2都处于空闲状态时，数据I/O电路150输出指示空闲状态的就绪/忙碌信号R/nB，当第一平面P1和第二平面P2都处于忙碌状态时，数据I/O电路150输出指示忙碌状态的就绪/忙碌信号R/nB。然而，当第一平面P1处于忙碌状态且第二平面P2处于空闲状态时，数据I/O电路150输出具有第一波型的就绪/忙碌信号R/nB，但是当第二平面P2处于忙碌状态且第一平面P1处于空闲状态时，数据I/O电路150输出具有与第一波形不同的第二波型的就绪/忙碌信号R/nB。
图5示出了图1的第一平面P1的存储单元阵列110a，并且还描述了一种执行编程、读取和/或擦除操作的方法。参考图1和图5，假设响应于接收到的第一指令的第一操作（比如，编程、读取或擦除操作）是针对第三存储块BLK3a的。在第一操作的执行期间，接收到针对第二存储块BLK2a的第二操作（比如，编程、读取或擦除操作）的第二指令。进一步假设第二指令具有高于第一指令的优先级。在这种情况下，挂起第一操作的执行，并执行第二操作。只有在针对第二存储块BLK2a的第二操作结束之后，才恢复针对第三存储块BLK3a的第一操作。
关于第二平面P2也可执行为了后接收到的较高优先级的操作而挂起和恢复首先接收到的较低优先级的操作。将认识到，挂起/恢复执行优先级的使用有效地将存储装置资源分配给了较高优先级的操作，从而提高了易失性存储装置100整体的运行速度。
图6是进一步描述了根据本发明构思的一个实施例的图1的非易失性存储装置100的操作的时序图。在图6中，示出了涉及第一平面P1和第二平面P2的非易失性存储装置100的I/O时序。
参考图1和图6，非易失性存储装置100接收第一编程指令PC。假设指示编程操作的第一编程指令PC具有相对较低的执行优先级。第一平面P1和第二平面P2的每个控制逻辑和高电压产生器140a和140b可以分别对编程指令PC进行解码。
将与第一编程指令PC相关联的第一地址A1提供给非易失性存储装置100。第一平面P1和第二平面P2的地址解码器120a和120b可以分别对第一输入地址进行解码。但是，假设通过已解码的地址AD选择了第一平面P1（即，第一指令PC所指示的第一操作是针对第一平面P1的）。
将与第一编程指令和第一地址一起提供给非易失性存储装置100的编程数据载入到第一平面P1的读写电路130a。接着，可以使用已载入的数据执行针对第一平面P1的（第一）编程操作。
在第一平面P1的编程期间，将指示读取操作的第二指令RC提供给非易失性存储装置100。假定读取指令RC具有比第一指令PC相对更高的优先级。同样，第一平面P1和第二平面P2的每个控制逻辑和高电压产生器140a和140b可以分别对读取指令RC进行解码。
非易失性存储装置100还接收到与（第二）读取指令RC相关联的第二地址A2。地址解码器120a和120b可以对第二地址A2进行解码。
在一种情况下，读取操作（即，第二指令和伴随的第二地址）可能是针对第二平面P2的，从而导致第一操作和第二操作的并行执行。然而，在另一种情况下，读取操作可能是针对第一平面P1的。由于第二指令RC的优先级高于第一指令PC的优先级，而且已经正在第一平面P1中执行第一操作，因此挂起第一操作并独立地备份与正在执行的编程操作相关联的数据。
在挂起编程操作之后，执行针对第一平面P1的读取操作。如前，将读取数据存储在读写电路130a中，随后经由数据线DL和数据I/O电路150将读取数据提供给外部电路。
在输出读取数据后，复原与首先接收到的编程操作相关联的“已备份数据”，并且使用已复原的数据为第一平面P1恢复第一操作。
在第一平面P1的已恢复的编程期间，非易失性存储装置100接收到第三指令（擦除指令EC）。同样，第一平面P1和第二平面P2的每个控制逻辑和高电压产生器140a和140b可以分别对擦除指令EC进行解码。
非易失性存储装置100还接收到与擦除指令EC相关联的第三地址A3。地址解码器120a和120b可以对表示第二平面P2的第三地址A3进行解码。在第一平面P1的（第一操作）编程期间，在第二平面P2上并行执行（第三操作）擦除操作。
因此，在前述所示出的实施例中，非易失性存储装置100可以识别与接收到的指令相关联的优先级信息。之后，该优先级信息可以用于为各种操作来控制挂起/恢复功能。
在其它的实施例中，可以由与非易失性存储装置100一起操作的外部装置（例如，控制器）来做出根据优先权信息而做出的“优先级判定”。接着，使用优先权判定，外部装置可以将某种控制信号（比如，特定的挂起和恢复指令和/或控制信号）传输给非易失性存储装置100。
图7是进一步示出了根据本发明构思的一个实施例的图1的第一平面P1的读写电路的框图。参考图1和图7，读写电路130a包括多个分别与多条位线BL1中的一条连接的页面缓冲器131a。多个页面缓冲器131a中的每一个包括主锁存器133a和补充锁存器135a。
主锁存器133a可以用于存储与正在执行的操作（即，“当前操作”）相关联的数据。例如，主锁存器133a可以用于存储编程数据、与编程验证结果相关联的数据、读取数据、与擦除验证结果相关联的数据等。
相反，补充锁存器135a可以用于存储与“已挂起的操作”关联的备份数据。例如，补充锁存器135a可以用于存储与已挂起的编程操作关联的编程数据、与编程验证结果相关联的数据、读取数据、与擦除验证结果相关联的数据等。
操作期间，可将编程数据、与编程验证结果相关联的数据、读取数据、与擦除验证结果相关联的数据等存储在主锁存器133a中。当将操作挂起时，可以由补充锁存器135a备份存储在主锁存器133a中的数据。当恢复已挂起的操作时，将存储在补充锁存器135a中的数据传送给主锁存器133a。例如，可以复原与已挂起的编程操作相关联的编程数据。
图8是示出了根据本发明构思的一个实施例的存储系统的框图。参考图8，存储系统1000一般包括非易失性存储装置1100和控制器1200。
非易失性存储装置1100可大致上与根据图1至图7所述的非易失性存储装置100相同，并且可以按照相似方式进行操作。
控制器1200位于主机和非易失性存储装置1100之间。响应于来自主机的请求，控制器1200控制非易失性存储装置1100的操作。例如，控制器1200可配置为控制非易失性存储装置1100的读取操作、写入操作、擦除操作和后台操作。控制器1200可配置为在非易失性存储装置1100和主机之间提供接口。控制器1200可配置为用于控制非易失性存储装置1100的驱动固件。
在所示出的实施例中，控制器1200可配置为向非易失性存储装置1100提供控制信号CTRL、指令CMD和地址ADDR。控制器1200可配置为与非易失性存储装置1100交换数据。控制器1200可配置为从非易失性存储装置1100接收就绪/忙碌信号R/nB。
在所示出的实施例中，控制器1200可包括诸如RAM、处理单元、主机接口和存储器接口之类的组成元件。RAM可用作处理单元的工作存储器、非易失性存储装置1100与主机之间的高速缓冲存储器或者非易失性存储装置1100与主机之间的超高速缓冲存储器中的至少一个。处理单元可控制控制器1200的总体操作。
主机接口可根据特定的通信协议与非易失性存储装置1100进行通信。示例性地，控制器1200可配置为经由下列各种协议中的至少一种与外部装置（例如，主机）进行通信，诸如USB（通用串行总线）协议、MMC（多媒体卡）协议、PCI（外围部件互连）协议、PCI-E（PCI-Express）协议、ATA（高技术配置）协议、串行-ATA协议、并行-ATA协议、SCSI（小型计算机系统接口）协议、ESDI（增强型小型设备接口）协议、或者IDE（集成设备电路）协议。存储接口可以与非易失性存储装置1100接合。存储接口可包括NAND接口或者NOR接口。
存储系统1000可配置为还包括错误检测和校正（ECC）块。ECC块可配置为使用导出的诸如（例如）奇偶校验数据之类的ECC数据对从非易失性存储装置1100获取的读取数据中的错误进行检测和/或校正。在一些实施例中，可将ECC块提供为控制器1200的组成元件，和/或非易失性存储装置1100的组成元件。
可以将控制器1200和非易失性存储装置1100集成为一个半导体装置。可以将控制器1200和非易失性存储装置1100集成以形成存储卡。例如，可以将控制器1200和非易失性存储装置1100集成以形成诸如PC（或PCMCIA）卡、紧凑型闪存（CF）卡、智能媒介（SM）卡、记忆棒、多媒体卡（MMC、RS-MMC、MMCmicro）、SD卡（SD、mini SD、SDHC）、通用闪存（UFS）装置等。
在所示出的实施例中，可以将控制器1200和非易失性存储装置1100集成以形成固态驱动器（SSD）。SSD可包括配置为使用半导体存储器存储数据的存储装置。在将存储系统1000用作SSD的情况下，可明显提高与存储系统1000连接的主机的运行速度。
存储系统1000可用作计算机、便携式计算机、超便携移动个人计算机（UMPC）、工作站、上网本、PDA、网络平板电脑、平板计算机、无线手机、手机、智能手机、电子书、PMP（便携式多媒体播放器）、DMB（数字多媒体广播）播放器、数码照相机、数字录音机/数字音频播放机、数字图像/视频记录器/播放器、智能电视、便携式游戏机、导航系统、黑匣子、三维电视、形成数据中心的存储器、在无线环境中能够发送和接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成通信网络的各种装置设备之一、RFID或构成计算系统的各种电子装置之一。
在所示出的实施例中，可使用各种封装类型对非易失性存储装置1100或存储系统1000进行封装，诸如PoP（层叠封装）、球栅阵列（BGA）、芯片级封装（CSP）、带引线塑料芯片载体（PLCC）、塑料双列直插式封装（PDIP）、华夫组件芯片（Die in Waffle Pack）、晶圆形式芯片（Die in Wafer Form）、板上芯片（COB）、陶瓷双列直插式封装（CERDIP）、塑料公制四方扁平封装（MQFP）、薄型四方扁平封装（TQFP）、小外形集成电路（SOIC）、超小型封装（SSOP）、薄型小尺寸封装（TSOP）、系统级封装（SIP）、多芯片封装（MCP）、晶圆级制造封装（WFP）、晶圆级处理堆叠封装（WSP）。
图9是概括了关于根据本发明构思的一个实施例的图8的控制器1200的操作方法的流程图。在所示出的实施例中，当非易失性存储装置1100提供如图4A的表所描述的就绪/忙碌信号R/nB时，可使用图9的操作方法。
参考图1、图8和图9，在操作S110，控制器1200可以用于产生“下一条”指令。控制器1200在外部主机的控制下或根据预设调度产生下一条指令。
在操作S120，控制器1200检查由非易失性存储装置1100提供的就绪/忙碌信号R/nB。
在操作S130，对就绪/忙碌信号R/nB是否指示空闲状态做出判定。可为第一平面P1和第二平面P2的至少一个做出就绪/忙碌信号R/nB的空闲状态指示。如果就绪/忙碌信号R/nB指示空闲状态（S130为是），则在操作S140执行状态读取操作。状态读取操作可以是由控制器1200执行以检查非易失性存储装置1100的状态的操作。使用状态读取操作，可为第一平面P1和第二平面P2中的每一个判定空闲状态或忙碌状态。
在操作S150，对目标平面是否处于空闲状态做出判定。如果目标平面是处于空闲状态（S150为是），则将下一条指令传送给非易失性存储装置1100用于操作S170中的执行。
然而，如果就绪/忙碌信号R/nB未指示空闲状态（S130为否）或者如果目标平面是处于忙碌状态（S150为否），则方法进行至操作S160，在该操作中对优先级进行判定。如果下一条指令的优先级高于正在对目标平面执行的当前指令，则方法进行至操作S170，并且将下一条指令传送给非易失性存储装置1100。值得注意的是，可以将单独的挂起指令与下一条指令一起传送给非易失性存储装置1100。然而，如果下一条指令的优先级低于正在对目标平面执行的当前指令（S160为否），则方法返回到操作S120。
图10是概括了关于根据本发明构思的另一个实施例的图8的控制器1200的操作方法的流程图。在所示出的实施例中，当非易失性存储装置1100根据图4B的表提供就绪/忙碌信号R/nB时，可以通过控制器1200控制图10的操作方法。
参考图1、图8和图10，在操作S210，控制器1200产生下一条指令。
在操作S220，控制器1200检查与第一平面P1和第二平面P2有关的就绪/忙碌信号R/nB的状态。当就绪/忙碌信号R/nB指示空闲状态时（S230为否），方法进行至操作S270，在该操作中将下一条指令传送给非易失性存储装置1100。
然而，如果就绪/忙碌信号R/nB指示忙碌状态时（S230为是），则在操作S240执行状态读取操作。在操作S250，控制器1200根据状态读取结果判定目标平面是否空闲。如果目标平面是处于空闲状态（S250为是），则在操作S270控制器1200将下一条指令传送给非易失性存储装置1100。然而，如果目标平面是处于忙碌状态（S250为否），则在操作S260判定下一条指令的优先级。
如果下一条指令的优先级高于正在执行的当前指令的优先级，则方法进行至操作S270，在该操作中将下一条指令传送给非易失性存储装置1100。在此同样地，控制器1200可以将单独的挂起指令与当前指令一起发出。然而，如果下一条指令的优先级低于当前指令的优先级，则方法返回到操作S220。
在所示出的实施例中，当非易失性存储装置1100提供如图4C所示的就绪/忙碌信号R/nB时，控制器1200可通过检查就绪/忙碌信号R/nB的电平和波形为目标平面判定空闲状态。即，可以不需要单独的状态读取操作。
图11是示出了根据本发明构思的另一个实施例的非易失性存储装置的框图。参考图11，第一平面P1可包括存储单元阵列210a、地址解码器220a、读/写电路230a以及控制逻辑和高电压产生器240a。第二平面P2可包括存储单元阵列210b、地址解码器220b、读/写电路230b以及控制逻辑和高电压产生器240b。第一平面P1和第二平面P2可具有相同的结构。与图1的非易失性存储装置100相比，数据I/O电路250可输出两个独立的就绪/忙碌信号R/nB1和R/nB2。
图12是示出了根据第一平面和第二平面的状态的就绪/忙碌信号的表。参考图11和图12，第一就绪/忙碌信号R/nB1可指示第一平面P1的空闲状态或忙碌状态。第二就绪/忙碌信号R/nB2可指示第二平面P2的空闲状态或忙碌状态。
可通过将就绪/忙碌信号R/nB1和就绪/忙碌信号R/nB2指定给第一平面P1和第二平面P2而容易地判定第一平面P1和第二平面P2的空闲和忙碌状态。
可以修改或应用参考图8所述的存储系统1000的控制器1200以接收就绪/忙碌信号R/nB1和就绪/忙碌信号R/nB2，并根据已输入的就绪/忙碌信号R/nB1和就绪/忙碌信号R/nB2判定第一平面P1和第二平面P2的空闲和忙碌状态。
图13是示意性地示出了根据本发明的又一个实施例的非易失性存储装置的框图。参考图13，第一平面P1可包括存储单元阵列310a、地址解码器320a、读/写电路330a以及控制逻辑和高电压产生器340a。第二平面P2可包括存储单元阵列310b、地址解码器320b、读/写电路330b以及控制逻辑和高电压产生器340b。第一平面P1和第二平面P2可具有相同的结构。与图1的非易失性存储装置100相比，数据I/O电路350不输出就绪/忙碌信号R/nB。
可以修改或应用参考图8所述的存储系统1000的控制器1200以便在不接收就绪/忙碌信号R/nB的情况下判定第一平面P1和第二平面P2的空闲和忙碌状态。
图14是概括了关于与根据本发明构思的又一个实施例的图13中的非易失性存储装置配合操作的控制器的操作方法的流程图。参考图8、图13和图14，在操作S310，控制器1200产生下一条指令。
在操作S320，控制器1200执行状态读取操作。在操作S330，控制器1200可基于读取操作结果的状态判定目标平面是否处于空闲状态。如果目标平面处于空闲状态，则在操作S340，控制器1200将下一条指令传送给非易失性存储装置1100。如果判定目标平面没有处于空闲状态，则方法进行至操作S350，在该操作中对指令的优先级进行判定。如果下一条指令的优先级高于正在目标平面中执行的当前指令的优先级，则方法进行至操作S340，在该操作中将下一条指令传送给非易失性存储装置1100。同样地，可以将单独的挂起指令与下一条指令一起发送。如果下一条指令的优先级低于当前指令的优先级，则方法进行至操作S320。
图15是示出了关于图8的存储系统的一种可能的应用的框图。参考图15，存储系统2000可包括非易失性存储装置2100和控制器2200。非易失性存储装置2100可包括形成多个组的多个非易失性存储器芯片。各组中的非易失性存储器芯片可配置为经由一个公用信道与控制器2200进行通信。在所示出的实施例中，多个非易失性存储器芯片可经由多个信道CH1至CHk与控制器2200进行通信。
每个非易失性存储器芯片可以是根据图1至图7所述的非易失性存储装置100、根据图11和图12所述的非易失性存储装置200或根据图13和图14所述的非易失性存储装置300，并可以按照相同的方式进行操作。控制器2200可以按照根据图9、图10或图14所述的方式进行操作。
图15中，对一个信道连接有多个非易失性存储器芯片的情况进行了说明。然而，可以修改存储系统2000以使得一个信道连接有一个非易失性存储器芯片。
图16是示出了根据本发明构思的一个实施例的存储卡的示图。参考图16，存储卡3000可包括非易失性存储装置3100、控制器3200和连接器3300。
非易失性存储装置3100可以是根据图1至图7所述的非易失性存储装置100、根据图11和12图所述的非易失性存储装置200或根据图13和图14所述的非易失性存储装置300，并可以按照相同的方式进行操作。控制器3200可以按照根据图9、图10或图14所述的方式进行操作。
连接器3300可以使存储卡3000与主机电连接。
存储卡3000可以由诸如PC（PCMCIA）卡、CF卡、SM（或SMC）卡、记忆棒、多媒体卡（MMC、RS-MMC、MMCmicro）、安全卡（SD、miniSD、microSD、SDHC）或通用闪存（UFS）设备之类的存储卡形成。
图17是示出了根据本发明构思的一个实施例的固态驱动器（SSD）的示图。参考图17，SSD 4000可包括多个非易失性存储装置4100、控制器4200和连接器4300。
每个非易失性存储装置4100可以是根据图1至图7所述的非易失性存储装置100、根据图11和12图所述的非易失性存储装置200或根据图13和图14所述的非易失性存储装置300，并可以按照相同的方式进行操作。控制器4200可以按照根据图9、图10或图14所述的方式进行操作。
连接器4300可以使固态驱动器4000与主机电连接。
图18是示出了根据本发明构思的一个实施例的计算系统的图框。参考图18，计算系统5000可包括中央处理单元5100、RAM 5200、用户接口5300、调制解调器5400和存储系统2000。
存储系统2000可以经由系统总线5500与元件5100至5400电连接。可以将经由用户接口5300提供的数据或由中央处理单元5100处理的数据存储于存储系统2000中。
图18中，示出了非易失性存储装置2100经由控制器2200与系统总线500连接的情况。然而，非易失性存储装置2100可以直接电连接至系统总线5500。
图18中的存储系统2000可以是根据图15所述的存储系统。然而，存储系统2000可被参考图8所述的存储系统1000替代。
在所示出的实施例中，计算系统可配置为包括所有参考图8至图15所述的存储系统1000和存储系统2000。
在本发明构思的特定实施例的范围内，可以对非易失性存储装置的不同平面独立地进行编程、读取或擦除，并可以根据优先级进行操作的挂起或恢复。因此，可提供具有提高了运行速度的非易失性存储装置和控制该非易失性存储装置的控制器的操作方法。
上述所公开的主题将被视为说明性的而非限制性的，所附的权利要求意在涵盖所有这样的修改、加强和其它实施例。因此，在法律所允许的最大程度下，保护范围由权利要求及其等价物所允许的最宽泛的解释所确定，而不应当被前述详细说明所限制或限定。

Claims (18)

1.一种非易失性存储装置，其包括：
第一平面，其配置为响应于从控制器接收的第一指令而执行针对第一存储单元阵列的第一操作；
第二平面，其配置为响应于从所述控制器接收的第二指令而执行针对第二存储单元阵列的第二操作，所述第二存储单元阵列在物理上与所述第一存储单元阵列分开；以及
数据输入/输出电路，其响应于读取指令，经由公用数据总线将从所述第一存储单元阵列和所述第二存储单元阵列中的至少一个获取的读取数据传送给所述控制器；响应于编程指令，经由所述公用数据总线将从所述控制器接收的编程数据传送给所述第一存储单元阵列和所述第二存储单元阵列中的至少一个；并且提供指示空闲状态和忙碌状态之一的就绪/忙碌信号，
其中所述就绪/忙碌信号的状态判定是否执行所述第一指令和所述第二指令，并且
其中，所述第一平面包括第一地址解码器和第一控制逻辑，所述第二平面包括第二地址解码器和第二控制逻辑，所述第一地址解码器和所述第二地址解码器经由同一地址总线接收相同的地址并对所述相同的地址进行解码，以根据已解码的地址选择所述第一平面和所述第二平面中的一个，并且
所述第一控制逻辑和所述第二控制逻辑经由同一公用控制总线从所述控制器接收所述第一指令和所述第二指令，并且当根据已解码的地址选择所述第一平面时，所述第二控制逻辑忽略所接收的指令，当根据已解码的地址选择所述第二平面时，所述第一控制逻辑忽略所接收的指令。
2.根据权利要求1所述的非易失性存储装置，其中所述就绪/忙碌信号除在所述第一指令和所述第二指令都在被并行地执行时以外指示空闲状态。
3.根据权利要求1所述的非易失性存储装置，其中所述就绪/忙碌信号除在所述第一指令和所述第二指令都不在被执行时以外指示忙碌状态。
4.根据权利要求1所述的非易失性存储装置，其中所述就绪/忙碌信号只有在所述第一指令和所述第二指令都不在被执行时指示空闲状态，并且只有在所述第一指令和所述第二指令都在被并行地执行时指示忙碌状态。
5.根据权利要求3所述的非易失性存储装置，其中所述就绪/忙碌信号在只有所述第一指令在被执行时还指示第一波形，并且在只有所述第二指令在被执行时还指示第二波形。
6.根据权利要求1所述的非易失性存储装置，其中所述第一平面包括：
所述第一存储单元阵列，其包括多个非易失性存储单元；
所述第一地址解码器，其对从所述控制器与所述第一指令一起接收的第一地址进行解码以生成经由多条字线施加于所述第一存储单元阵列的多个非易失性存储单元的字线信号；
第一读写电路，其经由所述公用数据总线与所述数据输入/输出电路连接，并经由多条位线与所述第一存储单元阵列的多个非易失性存储单元连接；以及
所述第一控制逻辑，其控制所述第一地址解码器和所述第一读写电路以对所述第一指令进行解码并执行所述第一操作，并且
所述第二平面包括：
所述第二存储单元阵列，其包括多个非易失性存储单元；
所述第二地址解码器，其对从所述控制器与所述第二指令一起接收的第二地址进行解码以生成经由多条字线施加于所述第二存储单元阵列的多个非易失性存储单元的字线信号；
第二读写电路，其经由所述公用数据总线与所述数据输入/输出电路连接，并经由多条位线与所述第二存储单元阵列的多个非易失性存储单元连接；以及
所述第二控制逻辑，其控制所述第二地址解码器和所述第二读写电路以对所述第二指令进行解码并执行所述第二操作。
7.根据权利要求6所述的非易失性存储装置，其中所述第一平面和所述第二平面具有相同的结构和配置。
8.根据权利要求7所述的非易失性存储装置，其中所述第一控制逻辑和所述第二控制逻辑都经由与所述公用数据总线分开的公用控制总线接收所述第一指令和所述第二指令。
9.根据权利要求8所述的非易失性存储装置，其中所述第一地址解码器和所述第二地址解码器都经由与所述公用数据总线分开的公用地址总线接收所述第一地址和所述第二地址。
10.根据权利要求7所述的非易失性存储装置，其中所述第一读写电路包括：
多个主锁存器，其配置为存储与所述第一平面中正被执行的当前操作相关联的数据；以及
多个补充锁存器，其配置为存储与所述第一平面中在当前操作之前被执行的已挂起的操作关联的数据。
11.一种控制器的操作方法，所述控制器控制包括多个平面的非易失性存储装置，相对于所述多个平面中的其它平面，每个平面被分别并独立地配置为执行操作，所述多个平面经由同一地址总线接收相同的地址并对所述相同的地址进行解码，以根据已解码的地址选择所述多个平面中的一个作为目标平面，当选择了所述目标平面时，所述多个平面中除所述目标平面之外的其他平面忽略所接收的指令，
所述操作方法包括：
产生针对所述目标平面的下一条指令；
针对非易失性存储装置执行状态读取操作以判定所述目标平面是处于空闲状态还是处于忙碌状态；
如果所述目标平面处于空闲状态，则将所述下一条指令传送给所述非易失性存储装置以执行，如果所述目标平面处于忙碌状态，则为所述下一条指令判定优先级；
其中在产生所述下一条指令时所述目标平面正在执行针对当前指令的操作，并且所述方法还包括：
判定所述下一条指令的优先级是否高于所述当前指令的优先级。
12.根据权利要求11所述的操作方法，还包括：
如果所述下一条指令的优先级高于所述当前指令的优先级，则立即将所述下一条指令传送给所述非易失性存储装置，如果所述下一条指令的优先级不高于所述当前指令的优先级，则等待直到所述当前指令执行完之后才传送所述下一条指令。
13.一种存储系统的操作方法，所述存储系统包括控制器和非易失性存储装置，所述非易失性存储装置包括相对于彼此被分别并独立地配置以执行操作的第一平面和第二平面，所述第一平面配置为响应于从控制器接收的第一指令而执行操作，所述第二平面配置为响应于从控制器接收的第二指令而执行操作，所述第一平面和所述第二平面经由同一地址总线接收相同的地址并对所述相同的地址进行解码，以根据已解码的地址选择所述第一平面和所述第二平面之一，当根据已解码的地址选择所述第一平面时，所述第二平面忽略所接收的指令，当根据已解码的地址选择所述第二平面时，所述第一平面忽略所接收的指令，所述操作方法包括：
从所述非易失性存储装置提供指示所述非易失性存储装置的空闲状态和忙碌状态之一的就绪/忙碌信号；
在所述控制器中，产生指示针对所述第一平面的第一操作的下一条指令；然后，
如果所述就绪/忙碌信号指示空闲状态，则由所述控制器对所述非易失性存储装置执行状态读取操作以判定所述第一平面是否处于空闲状态，如果所述第一平面是处于空闲状态，则立即将所述下一条指令传送给所述非易失性存储装置，否则等待将所述下一条指令传送给所述非易失性存储装置。
14.根据权利要求13所述的操作方法，其中所述就绪/忙碌信号除在所述第一指令和所述第二指令都在被并行地执行时以外指示空闲状态。
15.根据权利要求14所述的操作方法，还包括：
如果所述就绪/忙碌信号指示忙碌状态，则为所述下一条指令判定优先级，并等待将所述下一条指令传送给所述非易失性存储装置；以及
如果所述就绪/忙碌信号指示空闲状态且所述状态读取操作判定所述第一平面不是处于空闲状态，则等待将所述下一条指令传送给所述非易失性存储装置。
16.根据权利要求13所述的操作方法，其中所述就绪/忙碌信号除在所述第一指令和所述第二指令都不在被执行时以外指示忙碌状态。
17.一种存储系统，其包括：
控制器和由所述控制器控制其操作的非易失性存储装置，
其中所述非易失性存储装置包括：
第一平面，其配置为响应于从所述控制器接收的第一指令而执行针对第一存储单元阵列的第一操作；
第二平面，其配置为响应于从所述控制器接收的第二指令而执行针对第二存储单元阵列的第二操作，所述第二存储单元阵列在物理上与所述第一存储单元阵列分开；以及
数据输入/输出电路，其响应于读取指令，经由公用数据总线将从所述第一存储单元阵列和所述第二存储单元阵列中的至少一个获取的读取数据传送给所述控制器；响应于编程指令，经由所述公用数据总线将从所述控制器接收的编程数据传送给所述第一存储单元阵列和所述第二存储单元阵列中的至少一个；并且提供指示空闲状态和忙碌状态之一的就绪/忙碌信号，
其中所述就绪/忙碌信号的状态判定是否执行所述第一指令和所述第二指令，并且
其中，所述第一平面包括第一地址解码器和第一控制逻辑，所述第二平面包括第二地址解码器和第二控制逻辑，所述第一地址解码器和所述第二地址解码器经由同一地址总线接收相同的地址并对所述相同的地址进行解码，以根据已解码的地址选择所述第一平面和所述第二平面中的一个，并且
所述第一控制逻辑和所述第二控制逻辑经由同一公用控制总线从所述控制器接收所述第一指令和所述第二指令，并且当根据已解码的地址选择所述第一平面时，所述第二控制逻辑忽略所接收的指令，当根据已解码的地址选择所述第二平面时，所述第一控制逻辑忽略所接收的指令。
18.根据权利要求17所述的存储系统，其中所述就绪/忙碌信号除在所述第一指令和所述第二指令都在被并行地执行时以外指示空闲状态。
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