JP7105911B2 - 半導体記憶装置 - Google Patents

Description

実施形態は、半導体記憶装置に関する。

データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。

特開２００４－３４８７８８号公報

半導体記憶装置のレイテンシを改善する。

実施形態の半導体記憶装置は、複数のプレーンと、シーケンサと、電圧生成回路と、
を含む。複数のプレーンの各々は、メモリセルの集合であるブロックを複数有する。シーケンサは、第１動作と、第１動作よりも短い第２動作とを実行する。電圧生成回路は、第１及び第２ドライバモジュールを含む。シーケンサは、第１動作の実行を指示する第１コマンドセットを受信すると第１動作を実行する。シーケンサは、第１動作を実行している間に第２動作の実行を指示する第２コマンドセットを受信すると、第１動作の対象であるブロックのアドレスと第２動作の対象であるブロックのアドレスとに基づいて、第１動作をサスペンドして第２動作を実行する、又は第１動作と並行して第２動作を実行する。複数のプレーンは、第１ドライバモジュールによって電源が供給される第１及び第２プレーンと、第２ドライバモジュールによって電源が供給される第３及び第４プレーンと、第１ドライバモジュールによって電源が供給され且つ第１プレーンと電源回路の一部を共有する第５プレーンと、を含む。シーケンサは、第１プレーンに含まれたブロックを対象とした第１動作を実行している間において、第１プレーンに含まれたブロックを対象とした第２コマンドセットを受信した場合、第１動作をサスペンドして第２動作を実行し、第２プレーン、第３プレーン、及び第４プレーンのいずれかに含まれたブロックを対象とした第２コマンドセットを受信した場合、第１動作と並行して第２動作を実行し、第５プレーンに含まれたブロックを対象とした第２コマンドセットを受信すると、第１動作をサスペンドして第２動作を実行する。

図１は、第１実施形態に係る半導体記憶装置の構成例を示すブロック図である。 図２は、第１実施形態に係る半導体記憶装置の備えるプレーングループの構成例を示すブロック図である。 図３は、第１実施形態に係る半導体記憶装置におけるプレーンの構成例を示すブロック図である。 図４は、第１実施形態に係る半導体記憶装置におけるメモリセルアレイの回路構成の一例を示す回路図である。 図５は、第１実施形態に係る半導体記憶装置におけるメモリセルアレイの断面構造の一例を示す断面図である。 図６は、第１実施形態に係る半導体記憶装置におけるメモリピラーの断面構造の一例を示す断面図である。 図７は、第１実施形態に係る半導体記憶装置におけるメモリセルトランジスタの閾値電圧の分布の一例を示す閾値分布図である。 図８は、第１実施形態に係る半導体記憶装置におけるロウデコーダモジュールの回路構成の一例を示す回路図である。 図９は、第１実施形態に係る半導体記憶装置におけるセンスアンプモジュールの回路構成の一例を示す回路図である。 図１０は、第１実施形態に係る半導体記憶装置における判定回路の回路構成の一例を示す回路図である。 図１１は、第１実施形態に係る半導体記憶装置における読み出し動作の一例を説明するためのコマンドシーケンス及びタイミングチャートである。 図１２は、第１実施形態に係る半導体記憶装置における消去動作の一例を説明するためのコマンドシーケンス及びタイミングチャートである。 図１３は、第１実施形態に係る半導体記憶装置の消去動作における、選択されたプレーンとその他のプレーンとの関係の一例を示すブロック図である。 図１４は、第１実施形態に係る半導体記憶装置の消去動作における、選択されたプレーンとその他のプレーンとの関係の一例を示すブロック図である。 図１５は、第１実施形態に係る半導体記憶装置の消去動作における、選択されたプレーンとその他のプレーンとの関係の一例を示すブロック図である。 図１６は、第１実施形態に係る半導体記憶装置における、消去動作と同電源グループのプレーンが選択されたバックグラウンド読み出しとを説明するためのコマンドシーケンス及びタイミングチャートである。 図１７は、第１実施形態に係る半導体記憶装置における、同電源グループのプレーンが選択されたバックグラウンド読み出しのより詳細な実行タイミングの一例を説明するためのタイミングチャートである。 図１８は、第１実施形態に係る半導体記憶装置における、同電源グループのプレーンが選択されたバックグラウンド読み出しのより詳細な実行タイミングの一例を説明するためのタイミングチャートである。 図１９は、第１実施形態に係る半導体記憶装置における、同電源グループのプレーンが選択されたバックグラウンド読み出しのより詳細な実行タイミングの一例を説明するためのタイミングチャートである。 図２０は、第１実施形態に係る半導体記憶装置における、同電源グループのプレーンが選択されたバックグラウンド読み出しのより詳細な実行タイミングの一例を説明するためのタイミングチャートである。 図２１は、第１実施形態に係る半導体記憶装置における、同電源グループのプレーンが選択されたバックグラウンド読み出しのより詳細な実行タイミングの一例を説明するためのタイミングチャートである。 図２２は、第１実施形態に係る半導体記憶装置における、同電源グループのプレーンが選択されたバックグラウンド読み出しのより詳細な実行タイミングの一例を説明するためのタイミングチャートである。 図２３は、第１実施形態に係る半導体記憶装置における、同電源グループのプレーンが選択されたバックグラウンド読み出しのより詳細な実行タイミングの一例を説明するためのタイミングチャートである。 図２４は、第１実施形態に係る半導体記憶装置における、同電源グループのプレーンが選択されたバックグラウンド読み出しのより詳細な実行タイミングの一例を説明するためのタイミングチャートである。 図２５は、第１実施形態に係る半導体記憶装置における、消去動作と異電源グループのプレーンが選択されたバックグラウンド読み出しとを説明するためのコマンドシーケンス及びタイミングチャートである。 図２６は、第１実施形態に係る半導体記憶装置における、消去動作と同一ペアプレーンが選択されたサスペンド読み出しとを説明するためのコマンドシーケンス及びタイミングチャートである。 図２７は、第１実施形態に係る半導体記憶装置における、同一ペアプレーンが選択されたサスペンド読み出しのより詳細な実行タイミングの一例を説明するためのタイミングチャートである。 図２８は、第１実施形態に係る半導体記憶装置における、同一ペアプレーンが選択されたサスペンド読み出しのより詳細な実行タイミングの一例を説明するためのタイミングチャートである。 図２９は、第１実施形態に係る半導体記憶装置における、同一ペアプレーンが選択されたサスペンド読み出しのより詳細な実行タイミングの一例を説明するためのタイミングチャートである。 図３０は、第１実施形態に係る半導体記憶装置における、同一ペアプレーンが選択されたサスペンド読み出しのより詳細な実行タイミングの一例を説明するためのタイミングチャートである。 図３１は、第１実施形態に係る半導体記憶装置における、同一ペアプレーンが選択されたサスペンド読み出しのより詳細な実行タイミングの一例を説明するためのタイミングチャートである。 図３２は、第１実施形態に係る半導体記憶装置における、同一ペアプレーンが選択されたサスペンド読み出しのより詳細な実行タイミングの一例を説明するためのタイミングチャートである。 図３３は、第１実施形態に係る半導体記憶装置における、同一ペアプレーンが選択されたサスペンド読み出しのより詳細な実行タイミングの一例を説明するためのタイミングチャートである。 図３４は、第１実施形態の比較例における、消去動作とサスペンド読み出しとを説明するためのコマンドシーケンス及びタイミングチャートである。 図３５は、第２実施形態に係る半導体記憶装置における消去動作の一例を説明するためのコマンドシーケンス及びタイミングチャートである。 図３６は、第２実施形態に係る半導体記憶装置における、同電源グループのプレーンが選択されたバックグラウンド読み出しのより詳細な実行タイミングの一例を説明するためのタイミングチャートである。 図３７は、第３実施形態に係る半導体記憶装置における、消去動作と同一ペアプレーンが選択されたサスペンド読み出しとを説明するためのコマンドシーケンス及びタイミングチャートである。 図３８は、第３実施形態に係る半導体記憶装置における、消去動作と同一ペアプレーンが選択されたサスペンド読み出しとを説明するためのコマンドシーケンス及びタイミングチャートである。 図３９は、第１実施形態に係る半導体記憶装置を含むメモリシステムの一例を示すブロック図である。

実施形態

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。

以下の説明において、略同一の機能及び構成を有する構成要素には同一の符号が付されている。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。

本明細書において、“Ｈ”レベルは、ＮＭＯＳトランジスタがオン状態になり、ＰＭＯＳトランジスタがオフ状態になる電圧に対応している。“Ｌ”レベルは、ＮＭＯＳトランジスタがオフ状態になり、ＰＭＯＳトランジスタがオン状態になる電圧に対応している。

［１］第１実施形態
以下で説明される実施形態に係る半導体記憶装置は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。まず、第１実施形態に係る半導体記憶装置１０について説明する。

［１－１］構成
［１－１－１］半導体記憶装置１０の全体構成
図１は、第１実施形態に係る半導体記憶装置１０の構成例を示している。図１に示すように、第１実施形態に係る半導体記憶装置１０は、例えば入出力回路１１、レジスタセット１２、ロジックコントローラ１３、シーケンサ１４、レディ／ビジー制御回路１５、電圧生成回路１６、並びにプレーングループＰＧ１及びＰＧ２を備えている。

入出力回路１１は、例えば８ビット幅の入出力信号Ｉ／Ｏ１～Ｉ／Ｏ８を、外部のメモリコントローラとの間で送受信する。入出力信号Ｉ／Ｏは、データＤＡＴ、ステータス情報ＳＴＳ、アドレス情報ＡＤＤ、コマンドＣＭＤ等を含み得る。また、入出力回路１１は、各プレーングループＰＧとの間で、データバスを介してデータＤＡＴを送受信する。

レジスタセット１２は、ステータスレジスタ１２Ａ、アドレスレジスタ１２Ｂ、及びコマンドレジスタ１２Ｃを含んでいる。ステータスレジスタ１２Ａ、アドレスレジスタ１２Ｂ、及びコマンドレジスタ１２Ｃは、それぞれステータス情報ＳＴＳ、アドレス情報ＡＤＤ、及びコマンドＣＭＤを保持する。

ステータス情報ＳＴＳは、例えばシーケンサ１４の動作状態に基づいて更新される。また、ステータス情報ＳＴＳは、メモリコントローラからの指示に基づいてステータスレジスタ１２Ａから入出力回路１１に転送され、メモリコントローラに出力される。アドレス情報ＡＤＤは、入出力回路１１からアドレスレジスタ１２Ｂに転送され、例えばブロックアドレス、ページアドレス、カラムアドレス等を含み得る。コマンドＣＭＤは、入出力回路１１からコマンドレジスタ１２Ｃに転送され、半導体記憶装置１０の各種動作に関する命令を含んでいる。

ロジックコントローラ１３は、外部のメモリコントローラから受信した制御信号に基づいて、入出力回路１１及びシーケンサ１４を制御する。このような制御信号としては、例えばチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎが使用される。

チップイネーブル信号ＣＥｎは、半導体記憶装置１０をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥは、受け取った入出力信号Ｉ／ＯがコマンドＣＭＤであることを入出力回路１１に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、受け取った入出力信号Ｉ／Ｏがアドレス情報ＡＤＤであることを入出力回路１１に通知するための信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を入出力回路１１に命令するための信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を入出力回路１１に命令するための信号である。ライトプロテクト信号ＷＰｎは、電源のオンオフ時に半導体記憶装置１０を保護状態にするための信号である。

シーケンサ１４は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１４は、コマンドレジスタ１２Ｃに保持されたコマンドＣＭＤと、アドレスレジスタ１２Ｂに保持されたアドレス情報ＡＤＤとに基づいて、読み出し動作、書き込み動作、消去動作等を実行する。また、シーケンサ１４は、判定回路ＤＣを含んでいる。

判定回路ＤＣは、アドレスデコーダとしての機能を有する。そして、判定回路ＤＣは、アドレス情報ＡＤＤ及びコマンドＣＭＤに基づいて、所定の制御信号を生成する。この制御信号は、例えば半導体記憶装置１０が消去動作中に割り込み処理の実行を指示するコマンドを受信した際に参照される。判定回路ＤＣの詳細については後述する。

レディ／ビジー制御回路１５は、シーケンサ１４の動作状態に基づいて、レディ／ビジー信号ＲＢｎを生成する。レディ／ビジー信号ＲＢｎは、半導体記憶装置１０がレディ状態であるかビジー状態であるかを、外部のメモリコントローラに通知するための信号である。尚、本明細書において“レディ状態”は、半導体記憶装置１０がメモリコントローラからの命令を受け付ける状態であることを示し、“ビジー状態”は、半導体記憶装置１０がメモリコントローラからの命令を受け付けない状態であることを示している。

電圧生成回路１６は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。電圧生成回路１６は、例えばドライバモジュールＤＲＭ１及びＤＲＭ２を含んでいる。ドライバモジュールＤＲＭ１は、プレーングループＰＧ１に対して電圧を供給し、ドライバモジュールＤＲＭ２は、プレーングループＰＧ２に対して電圧を供給する。つまり、プレーングループＰＧ１及びＰＧ２は、互いに異なる電源に接続されている。

プレーングループＰＧは、複数のプレーンＰＬを含んでいる。プレーンＰＬは、データを不揮発に記憶するメモリセルトランジスタの集合を含んでいる。プレーンＰＬの詳細については後述する。プレーングループＰＧ１及びＰＧ２は、シーケンサ１４によって独立に制御され得る。

図２は、第１実施形態に係る半導体記憶装置１０の備えるプレーングループＰＧの構成例を示している。図２に示すように、例えば、プレーングループＰＧ１はプレーンＰＬ０～ＰＬ７を含み、プレーングループＰＧ２はプレーンＰＬ８～ＰＬ１５を含んでいる。

プレーングループＰＧ１において、例えばプレーンＰＬ０及びＰＬ１の組と、プレーンＰＬ２及びＰＬ３の組と、プレーンＰＬ４及びＰＬ５の組と、プレーンＰＬ６及びＰＬ７の組とは、それぞれペアプレーンＰＰ０～ＰＰ３を構成している。

プレーングループＰＧ２において、例えばプレーンＰＬ８及びＰＬ９の組と、プレーンＰＬ１０及びＰＬ１１の組と、プレーンＰＬ１２及びＰＬ１３の組と、プレーンＰＬ１４及びＰＬ１５の組とは、それぞれペアプレーンＰＰ１４～ＰＰ１５を構成している。

ペアプレーンＰＰの各々は、シーケンサ１４によって独立に制御され得る。また、ペアプレーンＰＰの各々には、共有回路ＳＣが設けられている。共有回路ＳＣは、ペアプレーンＰＰに含まれた２つのプレーンＰＬによって共有される回路である。例えば、共有回路ＳＣは、各プレーンＰＬ含まれた構成要素に電圧を供給する電源回路を含んでいる。

尚、プレーングループＰＧが含むプレーンＰＬ及びペアプレーンＰＰの個数は、任意の個数に設計され得る。また、ペアプレーンＰＰを構成する２つのプレーンＰＬが共有する共有回路ＣＳは、電源回路に限定されず、任意の機能を有する回路を含み得る。

図３は、第１実施形態に係る半導体記憶装置１０におけるプレーンＰＬの構成例を示している。図３に示すように、各プレーンＰＬは、例えばメモリセルアレイ２０、ロウデコーダモジュール２１、及びセンスアンプモジュール２２を含んでいる。

メモリセルアレイ２０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ２０には、複数のビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）と、複数のワード線と、ソース線と、ウェル線とが設けられる。各メモリセルトランジスタは、１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ２０の詳細な構成については後述する。

ロウデコーダモジュール２１は、ブロックアドレスに基づいて、各種動作を実行するブロックＢＬＫを選択する。そして、ロウデコーダモジュール２１は、電圧生成回路１６から供給された電圧を、選択したブロックＢＬＫ内の各種配線に転送する。例えば、ロウデコーダモジュール２１は、複数のロウデコーダＲＤ０～ＲＤｎを含んでいる。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。ロウデコーダＲＤの詳細な回路構成については後述する。

センスアンプモジュール２２は、読み出し動作において、メモリセルアレイ２０からデータを読み出し、読み出したデータを入出力回路１１に転送する。また、センスアンプモジュール２２は、書き込み動作において、入出力回路１１から受け取ったデータに基づいて、ビット線ＢＬに所望の電圧を印加する。例えば、センスアンプモジュール２２は、複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍを含んでいる。センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられている。センスアンプユニットＳＡＵの詳細な回路構成については後述する。

尚、以上で説明したプレーンＰＬは、少なくともメモリセルアレイ２０を含んでいれば良い。この場合に、ロウデコーダモジュール２１やセンスアンプモジュール２２は、各ペアプレーンＰＰ内の共有回路ＳＣに含まれ得る。

［１－１－２］メモリセルアレイ２０の構成
次に、第１実施形態に係る半導体記憶装置１０におけるメモリセルアレイ２０の詳細な構成について説明する。

（メモリセルアレイ２０の回路構成について）
図４は、第１実施形態に係る半導体記憶装置１０におけるメモリセルアレイ２０の回路構成の一例であり、１つのブロックＢＬＫを抽出して示している。図４に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含んでいる。

各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍにそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。

メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端と、関連付けられたビット線ＢＬとの間には、選択トランジスタＳＴ１が接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端には、選択トランジスタＳＴ２のドレインが接続される。選択トランジスタＳＴ２のソースには、ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬのそれぞれが接続される。

同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３に含まれた複数の選択トランジスタＳＴ１のそれぞれのゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。複数のメモリセルトランジスタＭＴ０～ＭＴ７のそれぞれの制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。複数の選択トランジスタＳＴ２のそれぞれのゲートは、選択ゲート線ＳＧＳに共通接続される。

ビット線ＢＬ０～ＢＬｍは、複数のブロックＢＬＫ間で共有される。同じカラムアドレスに対応するＮＡＮＤストリングＮＳには、同じビット線ＢＬが接続される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬのそれぞれは、例えば複数のブロックＢＬＫ間で共有される。

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。

尚、以上で説明したメモリセルアレイ２０の回路構成はあくまで一例であり、これに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれの個数は、それぞれ任意の個数に設計され得る。ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳのそれぞれの本数は、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれの個数にそれぞれ対応して設計される。

（メモリセルアレイ２０の断面構造について）
図５は、第１実施形態に係る半導体記憶装置１０におけるメモリセルアレイ２０の断面構造の一例であり、１つのブロックＢＬＫに対応する構造体を抽出して示している。尚、以下で参照される断面図では、図を見易くするために、層間絶縁膜、配線、コンタクト等の構成要素が適宜省略されている。Ｘ方向は、ビット線ＢＬの延伸方向に対応している。Ｙ方向は、ワード線ＷＬの延伸方向に対応している。Ｚ方向は、半導体基板の表面に対する鉛直方向に対応している。

図５に示すように、メモリセルアレイ２０が形成される領域には、例えばＰ型ウェル領域３０、絶縁体層３３、４層の導電体層３４、８層の導電体層３５、４層の導電体層３６、複数のメモリピラーＭＰ、導電体層３７、３８及び３９、並びに複数のコンタクトＣＰが含まれている。

Ｐ型ウェル領域３０は、半導体基板の表面近傍に設けられる。Ｐ型ウェル領域３０は、、互いに離れて配置されたｎ^＋不純物拡散領域３１及びｐ^＋不純物拡散領域３２を含んでいる。ｎ^＋不純物拡散領域３１及びｐ^＋不純物拡散領域３２の各々は、Ｐ型ウェル領域３０の表面近傍に設けられる。

Ｐ型ウェル領域３０上には、絶縁体層３３が設けられる。絶縁体層３３上には、互いに離れて積層された４層の導電体層３４が設けられる。最下層の導電体層３４と絶縁体層３３とは、ｎ^＋不純物拡散領域３１の近傍まで設けられる。最上層の導電体層３４の上方には、互いに離れて積層された８層の導電体層３５が設けられる。最上層の導電体層３５の上方には、互いに離れて積層された４層の導電体層３６が設けられる。最上層の導電体層３６の上方には、導電体層３７が設けられる。

導電体層３４は、ＸＹ平面に沿って広がった構造を有し、選択ゲート線ＳＧＳとして使用される。導電体層３５は、ＸＹ平面に沿って広がった構造を有し、８層の導電体層３５は、下層から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層３６は、Ｙ方向に沿って延伸した構造を有し、各配線層において対応するストリングユニットＳＵ毎に分離されている。導電体層３６は、選択ゲート線ＳＧＤとして使用される。導電体層３７は、Ｘ方向に延伸した構造を有し、図示せぬ領域において、複数の導電体層３７は、Ｙ方向に配列している。導電体層３７は、ビット線ＢＬとして使用される。

導電体層３８及び３９のそれぞれは、例えば最上層の導電体層３６と導電体層３７との間の配線層に配置される。導電体層３８は、ソース線ＣＥＬＳＲＣとして使用され、導電体層３９は、ウェル線ＣＰＷＥＬＬとして使用される。コンタクトＣＰは、導電体層３８及びｎ^＋不純物拡散領域３１間と、導電体層３９及びｐ^＋不純物拡散領域３２間とのそれぞれに設けられる。導電体層３８及び３９は、コンタクトＣＰを介してそれぞれｎ^＋不純物拡散領域３１及びｐ^＋不純物拡散領域３２に電気的に接続される。

複数のメモリピラーＭＰの各々は、絶縁体層３３と、４層の導電体層３４と、８層の導電体層３５と、４層の導電体層３６とのそれぞれを貫通（通過）している。また、複数のメモリピラーＭＰの各々は、例えば半導体部材４０、及び積層膜４１を含んでいる。

半導体部材４０は、例えばＺ方向に沿って延伸した柱状に形成される。半導体部材４０の側面は、積層膜４１によって覆われている。半導体部材４０の下部は、Ｐ型ウェル領域３０に接触している。半導体部材４０の上部は、例えばコンタクトＣＨを介して導電体層３７に接触している。同じカラムアドレスに対応するメモリピラーＭＰ内の半導体部材４０は、同じ導電体層３７に電気的に接続される。尚、半導体部材４０と導電体層３７との間は、コンタクトや配線等を介して電気的に接続されても良い。

図６は、図５のＶＩ－ＶＩ線に沿った断面図であり、導電体層３５を含む配線層におけるメモリピラーＭＰの断面構造の一例を示している。図６に示すように、積層膜４１は、例えばトンネル酸化膜４２、絶縁膜４３、及びブロック絶縁膜４４を含んでいる。

トンネル酸化膜４２は、半導体部材４０の側面を囲っている。トンネル酸化膜４２の側面には、絶縁膜４３が設けられる。絶縁膜４３の側面には、ブロック絶縁膜４４が設けられる。ブロック絶縁膜４４の側面には、導電体層３５が接触している。尚、メモリピラーＭＰの中央部には、側面が半導体部材４０によって囲まれた絶縁体が設けられても良い。

以上で説明したメモリセルアレイ２０の構造において、メモリピラーＭＰと導電体層３４とが交差する部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層３５とが交差する部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２５とが交差する部分は、選択トランジスタＳＴ１として機能する。

つまり、本例において１つのメモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。ストリングユニットＳＵは、Ｙ方向に並ぶ複数のメモリピラーＭＰの集合によって形成される。ＮＡＮＤストリングＮＳに含まれたトランジスタの電流経路としては、半導体部材４０が使用される。ＮＡＮＤストリングＮＳとソース線ＣＥＬＳＲＣとの間は、選択トランジスタＳＴ２がオン状態とされた場合にＰ型ウェル領域３０の表面近傍に形成されたチャネルによって電気的に接続される。

尚、以上で説明したメモリセルアレイ２０の構造はあくまで一例であり、適宜変更され得る。例えば、導電体層３５の層数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳとして使用される導電体層３４の層数は、任意の層数に設計され得る。選択ゲート線ＳＧＤとして使用される導電体層３６の層数は、任意の層数に設計され得る。

（メモリセルトランジスタＭＴの閾値分布について）
図７は、第１実施形態に係る半導体記憶装置１０におけるメモリセルトランジスタＭＴの閾値分布の一例を示している。図７に示されたグラフの縦軸はメモリセルトランジスタＭＴの個数に対応し、横軸はメモリセルトランジスタＭＴの閾値電圧に対応している。

図７に示すように、第１実施形態に係る半導体記憶装置１０では、１つのセルユニットＣＵに含まれた複数のメモリセルトランジスタＭＴの閾値電圧によって、４種類の閾値分布が形成され得る。すなわち、第１実施形態に係る半導体記憶装置１０におけるメモリセルトランジスタＭＴは、２ビット（４値）のデータを保持可能なＭＬＣ（Multi Level Cell）である。この４種類の閾値分布は、例えば閾値電圧の低い方から順に、“ＥＲ”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態と称される。尚、メモリセルトランジスタＭＴがＭＬＣである例を示したが、メモリセルトランジスタＭＴは、１ビット（２値）のデータを保持可能なＳＬＣ（Single Level Cell）であっても良い。この場合、例えば、後述するセンスアンプモジュール２２におけるラッチ回路の数を削減しても良い。

隣り合う閾値分布の間のそれぞれには、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。例えば、“ＥＲ”状態と“Ａ”状態との間、且つ“Ａ”状態の近傍には、“Ａ”状態に対応するベリファイ電圧ＡＶが設定される。同様に、“Ｂ”状態及び“Ｃ”状態に対応して、それぞれベリファイ電圧ＢＶ及びＣＶが設定される。書き込み動作においてシーケンサ１４は、あるデータを記憶させるメモリセルトランジスタＭＴの閾値電圧が当該データに対応するベリファイ電圧を超えたことを検知すると、当該メモリセルトランジスタＭＴのプログラムを完了する。

隣り合う閾値分布の間のそれぞれには、それぞれ読み出し動作で使用される読み出し電圧も設定される。例えば、“ＥＲ”状態及び“Ａ”状態間には、読み出し電圧ＡＲが設定される。同様に、“Ａ”状態及び“Ｂ”状態間に読み出し電圧ＢＲが設定され、“Ｂ”状態及び“Ｃ”状態間に読み出し電圧ＣＲが設定される。例えば、読み出し電圧ＡＲ、ＢＲ及びＣＲは、それぞれベリファイ電圧ＡＶ、ＢＶ及びＣＶよりも低い電圧に設定される。メモリセルトランジスタＭＴは、ゲートに読み出し電圧が印加されると、記憶するデータに応じてオン状態又はオフ状態になる。

最も高い閾値分布よりも高い電圧には、読み出しパス電圧Ｖreadが設定される。具体的には、読み出しパス電圧Ｖreadは、“Ｃ”状態における最大の閾値電圧よりも高い電圧に設定される。メモリセルトランジスタＭＴは、ゲートに読み出しパス電圧Ｖreadが印加されると、記憶するデータに依らずにオン状態になる。

そして、以上で説明された４種類の閾値分布には、それぞれ異なる２ビットデータが割り当てられる。以下に、閾値分布に対するデータの割り付けの一例を羅列する。

“ＥＲ”状態：“１１（上位ビット／下位ビット）”データ
“Ａ”状態：“０１”データ
“Ｂ”状態：“００”データ
“Ｃ”状態：“１０”データ。

このようなデータの割り付けが適用された場合、下位ビットで構成される１ページデータ（下位ページデータ）は、読み出し電圧ＢＲを用いた読み出し処理によって確定する。上位ビットで構成される１ページデータ（上位ページデータ）は、読み出し電圧ＡＲ及びＣＲのそれぞれを用いた読み出し処理によって確定する。

［１－１－３］ロウデコーダモジュール２１の回路構成
図８は、第１実施形態に係る半導体記憶装置１０におけるロウデコーダモジュール２１の回路構成の一例を示し、ドライバモジュールＤＲＭとメモリセルアレイ２０との関係も併せて示している。図８に示すように、ロウデコーダモジュール２１は、複数の信号線を介してドライバモジュールＤＲＭに接続される。

以下に、ブロックＢＬＫ０に対応するロウデコーダＲＤ０に着目して、ロウデコーダＲＤの詳細な回路構成について説明する。ロウデコーダＲＤは、例えばブロックデコーダＢＤ並びにトランジスタＴＲ０～ＴＲ１７を含んでいる。

ブロックデコーダＢＤは、ブロックアドレスをデコードして、デコード結果に基づいて転送ゲート線ＴＧ及びｂＴＧのそれぞれに所定の電圧を印加する。転送ゲート線ＴＧは、トランジスタＴＲ０～ＴＲ１２のそれぞれのゲートに共通接続される。転送ゲート線ｂＴＧには、転送ゲート線ＴＧの反転信号が入力され、転送ゲート線ｂＴＧは、トランジスタＴＲ１３～ＴＲ１７のそれぞれのゲートに共通接続される。

トランジスタＴＲ０～ＴＲ１７のそれぞれは、高耐圧のｎチャネルＭＯＳトランジスタである。トランジスタＴＲは、ドライバモジュールＤＲＭから配線された信号線と、対応するブロックＢＬＫに設けられた配線との間に接続される。

具体的には、トランジスタＴＲ０のドレインは、信号線ＳＧＳＤに接続される。トランジスタＴＲ０のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１～ＴＲ８のそれぞれのドレインは、それぞれ信号線ＣＧ０～ＣＧ７に接続される。トランジスタＴＲ１～ＴＲ８のそれぞれのソースは、それぞれワード線ＷＬ０～ＷＬ７に接続される。トランジスタＴＲ９～ＴＲ１２のそれぞれのドレインは、それぞれ信号線ＳＧＤＤ０～ＳＧＤＤ３に接続される。トランジスタＴＲ９～ＴＲ１２のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。

トランジスタＴＲ１３のドレインは、信号線ＵＳＧＳに接続される。トランジスタＴＲ１３のソースは、選択ゲート線ＳＧＳに接続される。トランジスタＴＲ１４～ＴＲ１７のそれぞれのドレインは、信号線ＵＳＧＤに共通接続される。トランジスタＴＲ１４～ＴＲ１７のそれぞれのソースは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。

以上の構成によりロウデコーダモジュール２１は、ブロックＢＬＫを選択することが出来る。例えば、各種動作時において、選択されたブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｈ”レベル及び“Ｌ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加し、非選択のブロックＢＬＫに対応するブロックデコーダＢＤは、“Ｌ”レベル及び“Ｈ”レベルの電圧をそれぞれ転送ゲート線ＴＧ及びｂＴＧに印加する。

尚、以上で説明したロウデコーダモジュール２１の回路構成はあくまで一例であり、適宜変更され得る。例えば、ロウデコーダモジュール２１が含むトランジスタＴＲの個数は、各ブロックＢＬＫに設けられる配線の本数に基づいた個数に設計され得る。図８に示されたドライバモジュールＤＲＭは、メモリセルアレイ２０に設けられたソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬとのそれぞれに対して電圧を印加することが出来る。

［１－１－４］センスアンプモジュール２２の回路構成
図９は、第１実施形態に係る半導体記憶装置１０におけるセンスアンプモジュール１９の回路構成の一例であり、１つのセンスアンプユニットＳＡＵに対応する回路構成を抽出して示している。図９に示すように、センスアンプユニットＳＡＵは、例えばセンスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬを含んでいる。

センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬの電圧に基づいて、読み出しデータが“０”であるか“１”であるかを判定する。言い換えると、センスアンプ部ＳＡは、対応するビット線ＢＬに読み出されたデータをセンスして、選択されたメモリセルの記憶するデータを判定する。

ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬのそれぞれは、読み出しデータや書き込みデータ等を一時的に保持する。例えば、ラッチ回路ＸＤＬは、センスアンプユニットＳＡＵと入出力回路１１との間のデータＤＡＴの入出力に使用され得る。すなわち、ラッチ回路ＸＤＬは、半導体記憶装置１０のキャッシュメモリとして使用され得る。一方で、ラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬは、ラッチ回路ＸＤＬと比べて、センスアンプ部ＳＡにより近い領域に配置されており、読み出し動作、書き込み動作、消去動作において、優先的に使用され得る。一方で、ラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬは、ラッチ回路ＸＤＬと比べて、センスアンプ部ＳＡにより近い領域に配置されており、読み出し動作、書き込み動作、消去動作において、優先的に使用され得る。また、例えば、メモリセルトランジスタＭＴがＳＬＣである場合は、ラッチ回路ＡＤＬ及びＢＤＬを設けなくても良い。この場合、１つのセンスアンプユニットＳＡＵは、センスアンプ部ＳＡと、その近傍に配置されたラッチ回路ＳＤＬと、入出力回路１１との間のデータＤＡＴの入出力に使用されるラッチ回路ＸＤＬのみを含む。

例えば、半導体記憶装置１０は、ラッチ回路ＳＤＬ、ＡＤＬ及びＢＤＬが使用中であったとしても、ラッチ回路ＸＤＬ（キャッシュメモリ）が空いていればレディ状態になることが出来る。レディ状態がラッチ回路ＸＤＬ（キャッシュメモリ）の状態と関連付けて定義されていることを、「キャッシュレディ」という。「キャッシュレディ」は、レディ状態をラッチ回路ＸＤＬ以外の内部回路の動作と関連付けて定義する場合と比べて、半導体記憶装置１０がレディ状態になるための条件が緩和されているため、動作が開始されてビジー状態に遷移してからレディ状態に再び遷移するまでの期間を、短くすることができる。

以下に、センスアンプ部ＳＡ、並びにラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬのそれぞれの詳細な回路構成の一例について説明する。例えば、センスアンプ部ＳＡは、トランジスタ５０～５８並びにキャパシタ５９を含み、ラッチ回路ＳＤＬは、トランジスタ６０及び６１並びにインバータ６２及び６３を含んでいる。

トランジスタ５０は、ＰＭＯＳトランジスタである。トランジスタ５１、５２、５４～５８、６０及び６１のそれぞれは、ＮＭＯＳトランジスタである。トランジスタ５３は、高耐圧のＮＭＯＳトランジスタである。

トランジスタ５０の一端は、電源線に接続される。トランジスタ５０の一端に接続された電源線には、例えば電源電圧Ｖddが印加される。トランジスタ５０のゲートは、ラッチ回路ＳＤＬのノードＩＮＶ（ＳＤＬ）に接続される。トランジスタ５１の一端は、トランジスタ５０の他端に接続される。トランジスタ５１の他端は、ノードＣＯＭに接続される。トランジスタ５１のゲートには、制御信号ＢＬＸが入力される。トランジスタ５１の他端は、ノードＣＯＭに接続される。トランジスタ５２の一端は、ノードＣＯＭに接続される。トランジスタ５２のゲートには、制御信号ＢＬＣが入力される。トランジスタ５３の一端は、トランジスタ５２の他端に接続される。トランジスタ５３の他端は、対応するビット線ＢＬに接続される。トランジスタ５３のゲートには、制御信号ＢＬＳが入力される。

トランジスタ５４の一端は、ノードＣＯＭに接続される。トランジスタ５４の他端は、ノードＳＲＣに接続される。ノードＳＲＣには、例えば接地電圧Ｖssが印加される。トランジスタ５４のゲートは、ラッチ回路ＳＤＬのノードＩＮＶ（ＳＤＬ）に接続される。トランジスタ５５の一端は、トランジスタ５０の他端に接続される。トランジスタ５５の他端は、ノードＳＥＮに接続される。トランジスタ５５のゲートには、制御信号ＨＬＬが入力される。トランジスタ５６の一端は、ノードＳＥＮに接続される。トランジスタ５６の他端は、ノードＣＯＭに接続される。トランジスタ５６のゲートには、制御信号ＸＸＬが入力される。

トランジスタ５７の一端は、接地される。トランジスタ５７のゲートは、ノードＳＥＮに接続される。トランジスタ５８の一端は、トランジスタ５７の他端に接続される。トランジスタ５８の他端は、バスＬＢＵＳに接続される。トランジスタ５８のゲートには、制御信号ＳＴＢが入力される。キャパシタ５９の一端は、ノードＳＥＮに接続される。キャパシタ５９の他端には、クロックＣＬＫが入力される。

ラッチ回路ＳＤＬにおいて、トランジスタ６０及び６１のそれぞれの一端は、バスＬＢＵＳに接続される。トランジスタ６０及び６１の他端は、それぞれノードＩＮＶ及びＬＡＴに接続される。トランジスタ６０及び６１のゲートには、それぞれ制御信号ＳＴＩ及びＳＴＬが入力される。インバータ６２の入力ノードとインバータ６３の出力ノードとのそれぞれは、ノードＬＡＴに接続される。インバータ６２の出力ノードとインバータ６３の入力ノードとのそれぞれは、ノードＩＮＶに接続される。

ラッチ回路ＡＤＬ、ＢＤＬ及びＸＤＬの回路構成は、例えばラッチ回路ＳＤＬの回路構成と同様である。一方で、トランジスタ６０及び６１のそれぞれには、ラッチ回路ＳＤＬと異なる制御信号が入力される。例えば、ラッチ回路ＡＤＬでは、トランジスタ６０及び６１のゲートにそれぞれ制御信号ＡＴＩ及びＡＴＬが入力される。また、ラッチ回路ＳＤＬ、ＡＤＬ、ＢＤＬ及びＸＤＬのそれぞれのノードＩＮＶ及びＬＡＴは、それぞれ独立に設けられている。

以上で説明した制御信号ＢＬＸ、ＢＬＣ、ＢＬＳ、ＨＬＬ、ＸＸＬ、ＳＴＢ、ＳＴＩ、ＳＴＬ、ＡＴＩ及びＡＴＬのそれぞれは、例えばシーケンサ１４によって生成される。センスアンプ部ＳＡがビット線ＢＬに読み出されたデータを判定するタイミングは、シーケンサ１４が制御信号ＳＴＢがアサートするタイミングに基づいている。以下の説明において、「制御信号ＳＴＢをアサートする」とは、シーケンサ１４が制御信号ＳＴＢを“Ｌ”レベルから“Ｈ”レベルに一時的に変化させることに対応している。

尚、以上で説明したセンスアンプモジュール２２の回路構成はあくまで一例であり、これに限定されない。例えば、センスアンプユニットＳＡＵが含むラッチ回路の個数は、メモリセルトランジスタＭＴに記憶させるデータのビット数に基づいて適宜変更され得る。センスアンプユニットＳＡＵの回路構成に依っては、「制御信号ＳＴＢをアサートする」に対応する動作が、シーケンサ１４が制御信号ＳＴＢを“Ｈ”レベルから“Ｌ”レベルに一時的に変化させる動作に対応する場合もある。

［１－１－５］判定回路ＤＣの回路構成
図１０は、第１実施形態に係る半導体記憶装置１０における判定回路ＤＣの回路構成の一例を示している。図１０に示すように、判定回路ＤＣには、アドレスＥＰＧ１及びＥＰＧ２、アドレスＲＰＧ１及びＲＰＧ２、アドレスＥＰＰ０～ＥＰＰ７、並びにアドレスＲＰＰ０～ＲＰＰ７が入力される。また、判定回路ＤＣは、ＡＮＤ回路ＡＣ０～ＡＣ１４、ＯＲ回路ＯＣ０及びＯＣ１、インバータＩＮＶ０～ＩＮＶ２、並びにフリップフロップ回路ＦＦ０～ＦＦ２を含んでいる。

アドレスＥＰＧ１及びＥＰＧ２のそれぞれは、半導体記憶装置１０がフォアグラウンドで消去動作を実行するプレーングループＰＧを示すアドレス情報である。アドレスＥＰＧ１及びＥＰＧ２は、それぞれプレーングループＰＧ１及びＰＧ２に対応している。

アドレスＲＰＧ１及びＲＰＧ２のそれぞれは、半導体記憶装置１０が割り込み処理で読み出し動作を実行するプレーングループＰＧを示すアドレス情報である。アドレスＲＰＧ１及びＲＰＧ２は、それぞれプレーングループＰＧ１及びＰＧ２に対応している。

アドレスＥＰＧ１、ＥＰＧ２、ＲＰＧ１及びＲＰＧ２のそれぞれは、例えば選択されたプレーングループＰＧに対応する場合に“Ｈ”レベルの信号となり、非選択のプレーングループＰＧに対応する場合に“Ｌ”レベルの信号となる。

アドレスＥＰＰ０～ＥＰＰ７のそれぞれは、半導体記憶装置１０がフォアグラウンドで消去動作を実行するペアプレーンＰＰを示すアドレス情報である。アドレスＥＰＰ０～ＥＰＰ７は、それぞれペアプレーンＰＰ０～ＰＰ７に対応している。

アドレスＲＰＰ０～ＲＰＰ７のそれぞれは、半導体記憶装置１０が割り込み処理で読み出し動作を実行するペアプレーンＰＰを示すアドレス情報である。アドレスＲＰＰ０～ＲＰＰ７は、それぞれペアプレーンＰＰ０～ＰＰ７に対応している。

アドレスＥＰＰ０～ＥＰＰ７、及びＲＰＰ０～ＲＰＰ７のそれぞれは、例えば選択されたペアプレーンＰＰに対応する場合に“Ｈ”レベルの信号となり、非選択のペアプレーンＰＰに対応する場合に“Ｌ”レベルの信号となる。

ＡＮＤ回路ＡＣ０には、アドレスＥＰＧ１及びＲＰＧ１が入力される。ＡＮＤ回路ＡＣ１には、アドレスＥＰＧ２及びＲＰＧ２が入力される。ＯＲ回路ＯＣ０には、ＡＮＤ回路ＡＣ０及びＡＣ１のそれぞれの出力信号が入力される。

ＡＮＤ回路ＡＣ２には、アドレスＥＰＰ０及びＲＰＰ０が入力される。ＡＮＤ回路ＡＣ３には、アドレスＥＰＰ１及びＲＰＰ１が入力される。ＡＮＤ回路ＡＣ４には、アドレスＥＰＰ２及びＥＰＰ２が入力される。ＡＮＤ回路ＡＣ５には、アドレスＥＰＰ３及びＲＰＰ３が入力される。ＡＮＤ回路ＡＣ６には、アドレスＥＰＰ４及びＲＰＰ４が入力される。ＡＮＤ回路ＡＣ７には、アドレスＥＰＰ５及びＲＰＰ５が入力される。ＡＮＤ回路ＡＣ８には、アドレスＥＰＰ６及びＲＰＰ６が入力される。ＡＮＤ回路ＡＣ９には、アドレスＥＰＰ７及びＲＰＰ７が入力される。ＯＲ回路ＯＣ１には、ＡＮＤ回路ＡＣ２～ＡＣ９のそれぞれの出力信号が入力される。

ＡＮＤ回路ＡＣ１０には、インバータＩＮＶ０を介したＯＲ回路ＯＣ０の出力信号と、インバータＩＮＶ１を介したＯＲ回路ＯＣ１の出力信号とが入力される。ＡＮＤ回路ＡＣ１１には、ＯＲ回路ＯＣ０の出力信号と、インバータＩＮＶ２を介したＯＲ回路ＯＣ１の出力信号とが入力される。

ＡＮＤ回路ＡＣ１２には、ＡＮＤ回路ＡＣ１０の出力信号が入力される。ＡＮＤ回路ＡＣ１３には、ＡＮＤ回路ＡＣ１１の出力信号が入力される。ＡＮＤ回路ＡＣ１４には、ＯＲ回路ＯＣ１の出力信号が入力される。また、ＡＮＤ回路ＡＣ１２～ＡＣ１４のそれぞれには、コマンドＣＭＤが入力される。このコマンドＣＭＤは、例えば所定のコマンドがコマンドレジスタ１２Ｃに保持されると“Ｈ”レベルの信号となる。

フリップフロップ回路ＦＦ０の入力Ｄには、ＡＮＤ回路ＡＣ１２の出力信号が入力される。フリップフロップ回路ＦＦ１の入力Ｄには、ＡＮＤ回路ＡＣ１３の出力信号が入力される。フリップフロップ回路ＦＦ２の入力Ｄには、ＡＮＤ回路ＡＣ１４の出力信号が入力される。フリップフロップ回路ＦＦ０～ＦＦ２のそれぞれのクロックには、例えばライトイネーブル信号ＷＥｎが入力される。

フリップフロップ回路ＦＦ０～ＦＦ２のそれぞれは、入力Ｄに入力された信号とクロックに入力された信号とに基づいて、出力Ｑから制御信号を出力する。具体的には、フリップフロップ回路ＦＦ０の出力Ｑから、制御信号ＤＩＦＦＶＧが出力される。フリップフロップ回路ＦＦ１の出力Ｑから、制御信号ＳＡＭＥＶＧが出力される。フリップフロップ回路ＦＦ２の出力Ｑから、制御信号ＳＡＭＥＰＰが出力される。

制御信号ＤＩＦＦＶＧは、フォアグラウンドで消去動作が実行されているプレーンＰＬと、割り込み処理で読み出し動作が実行されるプレーンＰＬとの間で、プレーングループＰＧとが異なっていることを示す制御信号である。

制御信号ＳＡＭＥＶＧは、フォアグラウンドで消去動作が実行されているプレーンＰＬと、割り込み処理で読み出し動作が実行されるプレーンＰＬとの間で、プレーングループＰＧが同じであり、且つ含まれるペアプレーンＰＰが異なることを示す制御信号である。

制御信号ＳＡＭＥＰＰは、フォアグラウンドで消去動作が実行されているプレーンＰＬを含むペアプレーンＰＰと、割り込み処理で読み出し動作が実行されるプレーンＰＬを含むペアプレーンＰＰとが同じであることを示す制御信号である。

以上で説明した判定回路ＤＣの回路構成では、半導体記憶装置１０が消去動作中に割り込み処理の命令を受信すると、フォアグラウンドで消去動作が実行されているプレーンＰＬのアドレスと、割り込み処理で読み出し動作が実行されるプレーンＰＬのアドレスとに基づいて、制御信号ＤＩＦＦＶＧ、ＳＡＭＥＶＧ、及びＳＡＭＥＰＰのうちいずれか一つの制御信号が“Ｈ”レベルになる。

尚、判定回路ＤＣの回路構成はこれに限定されず、任意の回路構成に設計され得る。判定回路ＤＣは、少なくとも２種類のアドレス情報に基づいて、フォアグラウンドにおける動作が実行されているプレーンＰＬと、割り込み処理における動作が実行されるプレーンＰＬとの関係を示す情報を出力できれば良い。

［１－２］動作
次に、第１実施形態に係る半導体記憶装置１０における読み出し動作と、消去動作と、消去動作中の割り込み処理とについて順に説明する。

尚、以下の説明では、選択されたブロックＢＬＫのことを選択ブロックＢＬＫselと称し、非選択のブロックＢＬＫのことを非選択ブロックＢＬＫuselと称する。電圧生成回路１６がワード線ＷＬに電圧を印加することは、電圧生成回路１６が信号線ＣＧ及びロウデコーダモジュール２１を介してワード線ＷＬに電圧を印加することに対応している。

［１－２－１］読み出し動作
図１１は、第１実施形態に係る半導体記憶装置１０における上位ページの読み出し動作の一例を示すタイミングチャートである。図１１に示すように、上位ページの読み出し動作において、外部のメモリコントローラは、例えばコマンド“００ｈ”、アドレス情報“ＡＤＤ”、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。

コマンド“００ｈ”は、読み出し動作を指定するコマンドである。コマンド“３０ｈ”は、読み出し動作の実行を指示するコマンドである。コマンド“３０ｈ”を受信すると、シーケンサ１４は、半導体記憶装置１０をレディ状態からビジー状態に遷移させ、受信したコマンド及びアドレス情報に基づいて読み出し動作を開始する。

読み出し動作が開始すると、電圧生成回路１６は、非選択のワード線ＷＬに読み出しパス電圧Ｖreadを印加し、選択されたワード線ＷＬに読み出し電圧ＡＲ及びＣＲを順に印加する。また、シーケンサ１４は、読み出し電圧ＡＲ及びＣＲが選択ワード線ＷＬselに印加されている間に、それぞれ制御信号ＳＴＢをアサートする。

各センスアンプユニットＳＡＵにおいて、読み出し電圧ＡＲによる読み出し結果は、例えばラッチ回路ＡＤＬに保持される。その後、読み出し電圧ＣＲによる読み出し結果と、ラッチ回路ＡＤＬに保持された読み出し電圧ＡＲによる読み出し結果とに基づいて上位ページの読み出しデータが演算され、演算結果が例えばラッチ回路ＸＤＬに保持される。

上位ページの読み出しデータが確定すると、シーケンサ１４は読み出し動作を終了し、半導体記憶装置１０をビジー状態からレディ状態に遷移させる。そして、各センスアンプユニットＳＡＵのラッチ回路ＸＤＬに保持された読み出し結果が、メモリコントローラの指示に基づいて、メモリコントローラに出力される（図１１、“Ｄout”）。

尚、半導体記憶装置１０は、下位ページの読み出し動作においても、上位ページの読み出し動作と同様に実行することが出来る。読み出し動作で印加される電圧の種類及び数は、メモリセルトランジスタＭＴが記憶するデータのビット数や、データの割り付けに基づいて適宜変更され得る。読み出し動作で使用されるコマンドは、適宜変更され得る。

［１－２－２］消去動作
図１２は、第１実施形態に係る半導体記憶装置１０における消去動作の一例を示すタイミングチャートである。図１２に示すように、消去動作において、外部のメモリコントローラは、例えばコマンド“６０ｈ”、アドレス情報“ＡＤＤ”、及びコマンド“Ｄ０ｈ”を順に半導体記憶装置１０に送信する。

コマンド“６０ｈ”は、消去動作を指定するコマンドである。コマンド“Ｄ０ｈ”は、通常の消去動作の実行を指示するコマンドである。コマンド“Ｄ０ｈ”を受信すると、シーケンサ１４は、半導体記憶装置１０をレディ状態からビジー状態に遷移させ、受信したコマンド及びアドレス情報に基づいて消去動作を開始する。

消去動作において、電圧生成回路１６は、選択ブロックＢＬＫsel内のワード線ＷＬにＶssを印加し、ウェル線ＣＰＷＥＬＬにＶeraを印加する。Ｖeraは、消去電圧として使用される高電圧である。すると、選択ブロックＢＬＫsel内のＮＡＮＤストリングＮＳにおいてチャネル－制御ゲート間に電位差が生じ、電荷蓄積層に保持された電子がチャネルに引き抜かれる。その結果、選択ブロックＢＬＫsel内のメモリセルトランジスタＭＴの閾値電圧が低下し、“ＥＲ”レベルに分布する。

続けて、シーケンサ１４は、消去ベリファイを実行する。具体的には、シーケンサ１４は、ウェル線ＣＰＷＥＬＬの電圧をＶeraからＶssに下降させた後に、Ｖevfを用いた読み出し動作を選択ブロックＢＬＫselに対して実行する。Ｖevfは、“ＥＲ”状態と“Ａ”状態との間の電圧に設定される。消去ベリファイにパスしたメモリセルトランジスタＭＴの閾値電圧は、“ＥＲ”状態に分布している。Ｖevfは、例えば選択ブロックＢＬＫselに対応する全てのワード線ＷＬに印加される。

消去ベリファイにパスすると、シーケンサ１４は、消去動作を終了して、半導体記憶装置１０をビジー状態からレディ状態に遷移させる。尚、消去ベリファイは、ブロックＢＬＫ単位で実行されても良いし、ストリングユニットＳＵ単位で実行されても良い。消去ベリファイにフェイルした場合に、シーケンサ１４は、同じブロックＢＬＫ選択した消去動作を再び実行しても良い。

以上で説明した消去動作は、例えば昇圧期間、消去期間、降圧期間、及び消去ベリファイ期間に分類され得る。昇圧期間は、時刻ｔ０及びｔ１間の期間（図１２、（１））に対応し、ウェル線ＣＰＷＥＬＬの電圧がＶssからＶeraまで上昇する期間である。消去期間は、時刻ｔ１及びｔ２間の期間（図１２、（２））に対応し、電荷蓄積層に保持された電子が主に引き抜かれる期間である。降圧期間は、時刻ｔ２及びｔ３間の期間（図１２、（３））に対応し、ウェル線ＣＰＷＥＬＬの電圧がＶeraからＶssに下降する期間である。消去ベリファイ期間は、時刻ｔ３及びｔ４間の期間（図１２、（４））に対応し、消去ベリファイが実行される期間である。これらの期間は、後述する割り込み処理の実行タイミングの説明に使用される。

［１－２－３］消去動作中の割り込み処理
第１実施形態に係る半導体記憶装置１０は、消去動作中に外部のメモリコントローラから読み出し動作の指示を受信した場合、消去動作を適宜中断して割り込み処理を実行する。この割り込み処理の実行タイミングは、消去動作が実行されているプレーンＰＬと、読み出し動作を実行するプレーンＰＬとの関係に基づいて、複数種類考えられ得る。

例えば、割り込み処理においてプレーンＰＬ０～ＰＬ１５は、例えば同電源グループと、異電源グループと、同一ペアプレーンとに分類される。同電源グループは、選択されたプレーンＰＬと同じプレーングループＰＧに含まれ、且つ異なるペアプレーンＰＰであるプレーンＰＬの集合である。異電源グループは、選択されたプレーンＰＬと異なるプレーングループＰＧに含まれるプレーンＰＬの集合である。同一ペアプレーンは、同じペアプレーンＰＰに含まれるプレーンＰＬの集合である。

図１３、図１４、図１５のそれぞれは、第１実施形態に係る半導体記憶装置１０の消去動作における、選択されたプレーンＰＬとその他のプレーンＰＬとの関係の一例を示している。図１３、図１４、図１５は、それぞれ１つのプレーンＰＬ、２つのプレーンＰＬ、４つのプレーンＰＬが選択される場合に対応している。

図１３に示された一例では、消去対象としてプレーンＰＬ０が選択されている。この場合、プレーンＰＬ２～ＰＬ７は、同電源グループに含まれる。プレーンＰＬ８～ＰＬ１５は、異電源グループに含まれる。プレーンＰＬ０及びＰＬ１は、同一ペアプレーンに含まれる。

図１４に示された一例では、消去対象としてプレーンＰＬ０及びＰＬ１、すなわちペアプレーンＰＰ０が選択されている。この場合、プレーンＰＬ２～ＰＬ７は、同電源グループに含まれる。プレーンＰＬ８～ＰＬ１５は、異電源グループに含まれる。プレーンＰＬ０及びＰＬ１は、同一ペアプレーンに含まれる。

図１５に示された一例では、消去対象としてプレーンＰＬ０、ＰＬ１、ＰＬ８及びＰＬ９、すなわちペアプレーンＰＰ０及びＰＰ４が選択されている。この場合、プレーンＰＬ２～ＰＬ７及びＰＬ１０～ＰＬ１５は、同電源グループに含まれる。プレーンＰＬ０、ＰＬ１、ＰＬ８及びＰＬ９は、同一ペアプレーンに含まれる。本例において異電源グループに含まれるプレーンＰＬは存在しない。

以上のように、第１実施形態に係る半導体記憶装置１０では、選択されたプレーンＰＬの数及び場所に対応して、適宜グループ分けが実施される。尚、消去動作が実行されるプレーンＰＬの数及び組み合わせは、以上で説明した組み合わせに限定されず、任意の数及び組み合わせに設定され得る。

また、第１実施形態に係る半導体記憶装置１０は、割り込み処理を高速に実行するために、図１２を用いて説明した消去動作と異なるコマンドを用いた消去動作を実行する。この消去動作では、シーケンサ１４が消去動作を開始した後に半導体記憶装置１０をレディ状態に遷移させ、半導体記憶装置１０はレディ状態で消去動作を進行する。このような消去動作は、上述した「キャッシュレディ」のようにビジー状態に遷移してからレディ状態に再び遷移するまでの期間を短くすることができ、例えばキャッシュ消去動作と称される。第１実施形態に係る半導体記憶装置１０は、上述したグループ分けと、キャッシュ消去動作中に読み出しコマンドを受信したタイミングとに基づいて、適宜割り込み処理を実行する。

以下に、同電源グループが選択された割り込み処理と、異電源グループが選択された割り込み処理と、同一ペアプレーンが選択された割り込み処理とについて順に説明する。尚、以下では、割り込み処理として、消去動作と並行して実行される読み出し動作のことをバックグラウンド読み出しと称し、消去動作を中断して実行される読み出し動作のことをサスペンド読み出しと称する。

［１－２－３－１］同電源グループが選択された割り込み処理
図１６は、第１実施形態に係る半導体記憶装置１０における、キャッシュ消去動作と同電源グループのプレーンが選択された割り込み処理とのコマンドシーケンス及びタイミングチャートの一例を示している。尚、各種動作前における、制御信号ＤＩＦＦＶＧ、ＳＡＭＥＶＧ及びＳＡＭＥＰＰのそれぞれは“Ｌ”レベルである。

図１６に示すように、まずメモリコントローラは、例えばコマンド“６０ｈ”、アドレス情報“ＡＤＤ”、及びコマンド“Ｄ３ｈ”を順に半導体記憶装置１０に送信する。コマンド“Ｄ３ｈ”は、キャッシュ消去動作の実行を指示するコマンドである。

コマンド“Ｄ３ｈ”を受信すると、シーケンサ１４は、半導体記憶装置１０をレディ状態からビジー状態に遷移させる。そして、シーケンサ１４は、受信したコマンド及びアドレス情報に基づいて、図１２を用いて説明した動作と同様の消去動作を開始する（図１６、“Erase”）。

消去動作を開始すると、シーケンサ１４は、半導体記憶装置１０をビジー状態からレディ状態に遷移させる。すると、半導体記憶装置１０は、レディ状態で図１２に示された期間（１）～（４）に対応する処理を順に実行する。

半導体記憶装置１０がレディ状態且つ消去動作が終了する前に、メモリコントローラは、例えばコマンド“００ｈ”、アドレス情報“ＡＤＤ”、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。このアドレス情報“ＡＤＤ”は、消去動作が実行されているプレーンＰＬに対する同電源グループのプレーンＰＬを指定する情報を含んでいる。

コマンド“３０ｈ”を受信すると、シーケンサ１４は、半導体記憶装置１０をレディ状態からビジー状態に遷移させる。そして、シーケンサ１４は、受信したコマンド及びアドレス情報と、判定回路ＤＣが生成する制御信号とに基づいて、割り込み処理の読み出し動作を開始する（図１６、“Read”）。

本例において、判定回路ＤＣには、同電源グループのプレーンＰＬを指定するアドレス情報が入力される。このため、制御信号ＳＡＭＥＶＧは“Ｈ”レベルになり、制御信号ＤＩＦＦＶＧ及びＳＡＭＥＰＰのそれぞれは“Ｌ”レベルを維持する。

つまり、シーケンサ１４は、制御信号ＳＡＭＥＶＧが“Ｈ”レベルであることに基づいて、消去動作と並行して、同電源グループのプレーンＰＬが選択されたバックグラウンド読み出しを実行する。バックグラウンド読み出しの詳細な動作は、例えば図１１を用いて説明した読み出し動作と同様であるため、説明を省略する。

バックグラウンド読み出しが終了すると、シーケンサ１４は、半導体記憶装置１０をビジー状態からレディ状態に遷移させる。このとき、判定回路ＤＣが出力する制御信号ＳＡＭＥＶＧは、例えば当該読み出し動作に係る処理が完了したことに基づいて、“Ｌ”レベルに戻る。メモリコントローラは、読み出し動作を指示した後に半導体記憶装置１０がレディ状態になったことを検知すると、半導体記憶装置１０に読み出しデータを出力させる（図１６、“Ｄout”）。

読み出しデータを受信した後に、メモリコントローラは、例えばコマンド“４８ｈ”を半導体記憶装置１０に送信する。コマンド“４８ｈ”は、割り込み処理の終了を半導体記憶装置１０に通知するコマンドである。コマンド“４８ｈ”を受信すると、シーケンサ１４は、消去動作を引き続き実行する。

尚、半導体記憶装置１０は、レディ状態で消去動作を実行しているため、消去動作が終了した場合においてもレディ状態のまま変化しない。これに対してメモリコントローラは、書き込み動作やその他のブロックＢＬＫに対する消去動作等を実行する場合、ステータスリードを実行する。ステータスリードにおいてメモリコントローラは、例えばコマンド“７０ｈ”を半導体記憶装置１０に送信する。半導体記憶装置１０は、コマンド“７０ｈ”を受信すると、消去動作が終了しているか否かを示す情報を含むステータス情報ＳＴＳをメモリコントローラに出力する。これにより、メモリコントローラは、半導体記憶装置１０の消去動作が終了しているか否かを確認することが出来る。

以上で説明したバックグラウンド読み出しが実行されるタイミングは、消去動作の進捗状況に基づいて変化し得る。以下に、第１実施形態に係る半導体記憶装置１０において、バックグラウンド読み出しが実行されるタイミングの一例について複数種類説明する。

（昇圧期間に読み出しコマンドを受信した場合）
図１７、図１８、図１９のそれぞれは、第１実施形態に係る半導体記憶装置１０における、同電源グループのプレーンＰＬが選択されたバックグラウンド読み出しの実行タイミングの一例を示し、半導体記憶装置１０が消去動作の昇圧期間に読み出しコマンドを受信した場合の動作に対応している。

尚、以下で参照される同様の図面には、消去動作に対応するフォアグラウンド動作の期間と、割り込み処理の読み出し動作に対応するバックグラウンド動作の期間と、消去動作が実行されているプレーンＰＬのウェル線ＣＰＷＥＬＬに印加される電圧の一例とがそれぞれ示されている。

図１７に示された一例では、半導体記憶装置１０が、昇圧期間（図１７、（１））に読み出しコマンド（例えば“３０ｈ”）を受信すると、直ちにバックグラウンド読み出しを開始する。言い換えると、半導体記憶装置１０は、読み出しコマンドを受信した後に、消去動作をサスペンドすることなく、バックグラウンド読み出しを開始する。つまり、本例では、フォアグラウンドの消去動作における昇圧期間の処理と、バックグラウンド読み出しの処理とが並行して実行される。

図１８に示された一例では、半導体記憶装置１０が、昇圧期間（図１８、（１））に読み出しコマンド（例えば“３０ｈ”）を受信すると、ウェル線ＣＰＷＥＬＬの昇圧を停止して、直ちにバックグラウンド読み出しを開始する。バックグラウンド読み出しが実行されている期間において、ウェル線ＣＰＷＥＬＬの電圧は、例えば昇圧を停止した時点の状態に維持される。そして、バックグラウンド読み出しが終了すると、半導体記憶装置１０は、ウェル線ＣＰＷＥＬＬの昇圧を再開する。つまり、本例では、フォアグラウンドの消去動作における昇圧期間の処理が、バックグラウンド読み出しの処理が実行されている期間において停止し、バックグラウンド読み出しの処理が終了したことに基づいて再開する。

図１９に示された一例では、半導体記憶装置１０が、昇圧期間（図１９、（１））に読み出しコマンド（例えば“３０ｈ”）を受信すると、昇圧期間の終了を待ってからバックグラウンド読み出しを開始する。言い換えると、半導体記憶装置１０は、読み出しコマンドを受信した後に、昇圧期間におけるバックグラウンド読み出しをサスペンドし、昇圧期間が終了したことに基づいてバックグラウンド読み出しを開始する。つまり、本例では、フォアグラウンドの消去動作における昇圧期間の処理と、バックグラウンド読み出しの処理とが重ならないように実行される。

（消去期間に読み出しコマンドを受信した場合）
図２０及び図２１のそれぞれは、第１実施形態に係る半導体記憶装置１０における、同電源グループのプレーンＰＬが選択されたバックグラウンド読み出しの実行タイミングの一例を示し、半導体記憶装置１０が消去動作の消去期間に読み出しコマンドを受信した場合の動作に対応している。

図２０に示された一例では、半導体記憶装置１０が、消去期間（図２０、（２））に読み出しコマンド（例えば“３０ｈ”）を受信すると、直ちにバックグラウンド読み出しを開始する。言い換えると、半導体記憶装置１０は、読み出しコマンドを受信した後に、消去動作をサスペンドすることなくバックグラウンド読み出しを開始する。つまり、本例では、フォアグラウンドの消去動作における消去期間の処理と、バックグラウンド読み出しの処理とが並行して実行される。

図２１に示された一例では、半導体記憶装置１０が、消去期間（図２１、（２））に読み出しコマンド（例えば“３０ｈ”）を受信すると、消去期間の終了を待ってからバックグラウンド読み出しを開始する。言い換えると、半導体記憶装置１０は、読み出しコマンドを受信した後に、消去期間におけるバックグラウンド読み出しをサスペンドし、消去期間が終了したことに基づいてバックグラウンド読み出しを開始する。つまり、本例では、フォアグラウンドの消去動作における消去期間の処理と、バックグラウンド読み出しの処理とが重ならないように実行される。

（降圧期間に読み出しコマンドを受信した場合）
図２２及び図２３のそれぞれは、第１実施形態に係る半導体記憶装置１０における、同電源グループのプレーンＰＬが選択されたバックグラウンド読み出しの実行タイミングの一例を示し、半導体記憶装置１０が消去動作の降圧期間に読み出しコマンドを受信した場合の動作に対応している。

図２２に示された一例では、半導体記憶装置１０が、降圧期間（図２２、（３））に読み出しコマンド（例えば“３０ｈ”）を受信すると、直ちにバックグラウンド読み出しを開始する。言い換えると、半導体記憶装置１０は、読み出しコマンドを受信した後に、消去動作をサスペンドすることなく、バックグラウンド読み出しを開始する。つまり、本例では、フォアグラウンドの消去動作における降圧期間の処理と、バックグラウンド読み出しの処理とが並行して実行される。

図２３に示された一例では、半導体記憶装置１０が、降圧期間（図２３、（３））に読み出しコマンド（例えば“３０ｈ”）を受信すると、降圧期間の終了を待ってからバックグラウンド読み出しを開始する。言い換えると、半導体記憶装置１０は、読み出しコマンドを受信した後に、降圧期間中におけるバックグラウンド読み出しをサスペンドし、降圧期間が終了したことに基づいてバックグラウンド読み出しを開始する。つまり、本例では、フォアグラウンドの消去動作における降圧期間の処理と、バックグラウンド読み出しの処理とが重ならないように実行される。

（消去ベリファイ期間に読み出しコマンドを受信した場合）
図２４及び図２５のそれぞれは、第１実施形態に係る半導体記憶装置１０における、同電源グループのプレーンＰＬが選択されたバックグラウンド読み出しの実行タイミングの一例を示し、半導体記憶装置１０が消去動作の消去ベリファイ期間に読み出しコマンドを受信した場合の動作に対応している。

尚、以下で参照される同様の図面には、消去ベリファイ期間において、ストリングユニットＳＵ単位で消去ベリファイが実行される場合の動作が例示されている。例えば、あるブロックＢＬＫにおいて消去ベリファイは、ストリングユニットＳＵ０～ＳＵ３の順に実行される。また、１サイクルの消去ベリファイにおける、読み出し動作が“Ｅvfy”、検知動作が“Ｅdet”としてそれぞれ表示されている。検知動作では、直前に実行された消去ベリファイにおける読み出し動作の結果に基づいて、当該ストリングユニットＳＵの消去ベリファイにパスしているか否かが判定される。

図２４に示された一例では、半導体記憶装置１０が、消去ベリファイ期間（図２４、（４））に読み出しコマンド（例えば“３０ｈ”）を受信すると、直ちにバックグラウンド読み出しを開始する。言い換えると、半導体記憶装置１０は、読み出しコマンドを受信した後に、消去動作をサスペンドすることなく、バックグラウンド読み出しを開始する。つまり、本例では、フォアグラウンドの消去動作における消去ベリファイ期間の処理と、バックグラウンド読み出しの処理とが並行して実行される。

図２５に示された一例では、半導体記憶装置１０が、消去ベリファイ期間（図２５、（４））に読み出しコマンド（例えば“３０ｈ”）を受信すると、１サイクルの消去ベリファイの終了を待ってからバックグラウンド読み出しを開始する。言い換えると、半導体記憶装置１０は、読み出しコマンドを受信した時点で実行されている１サイクルの消去ベリファイが実行されている期間において、バックグラウンド読み出しをサスペンドする。そして、半導体記憶装置１０は、１サイクルの消去ベリファイが終了したことに基づいてバックグラウンド読み出しを開始する。バックグラウンド読み出しが終了すると、半導体記憶装置１０は、次のストリングユニットＳＵに対する消去ベリファイを再開する。

具体的には、例えばストリングユニットＳＵ１に対する消去ベリファイが実行されている間に読み出しコマンドを受信すると、半導体記憶装置１０は、ストリングユニットＳＵ１に対する消去ベリファイ（すなわち、読み出し動作“Ｅvfy”と検知動作“Ｅdet”との組）が終了するまでバックグラウンド読み出しをサスペンドする。

そして、半導体記憶装置１０は、ストリングユニットＳＵ１における消去ベリファイの検知動作が終了したことに基づいて、バックグランド読み出しを開始する。それから、半導体記憶装置１０は、バックグラウンド読み出しが終了したことに基づいて、ストリングユニットＳＵ２に対する消去ベリファイを開始する。このように、本例では、フォアグラウンドの消去動作における１サイクルの消去ベリファイの処理と、バックグラウンド読み出しの処理とが重ならないように実行される。

［１－２－３－２］異電源グループが選択された割り込み処理
図２６は、第１実施形態に係る半導体記憶装置１０における、キャッシュ消去動作と異電源グループのプレーンが選択された割り込み処理とのコマンドシーケンス及びタイミングチャートの一例を示している。

図２６に示すように、異電源グループのプレーンが選択された割り込み処理における動作は、図１６を用いて説明した同電源グループのプレーンが選択された割り込み処理における動作に対して、“Ｈ”レベルになる制御信号の種類が異なっている。

具体的には、本例において、判定回路ＤＣには、異電源グループのプレーンＰＬを指定するアドレス情報が入力される。このため、制御信号ＤＩＦＦＶＧは“Ｈ”レベルになり、制御信号ＳＡＭＥＶＧ及びＳＡＭＥＰＰのそれぞれは“Ｌ”レベルを維持する。

消去動作中に読み出しコマンド（例えば“３０ｈ”）を受信すると、シーケンサ１４は、制御信号ＤＩＦＦＶＧが“Ｈ”レベルであることに基づいて、消去動作と並行して、異電源グループのプレーンＰＬが選択されたバックグラウンド読み出しを実行する。

それから、バックグラウンド読み出しが終了すると、シーケンサ１４は、半導体記憶装置１０をビジー状態からレディ状態に遷移させる。このとき、判定回路ＤＣが出力する制御信号ＤＩＦＦＶＧは、例えば当該読み出し動作に係る処理が完了したことに基づいて、“Ｌ”レベルに戻る。図２６におけるその他の動作は、例えば図１６を用いて説明したコマンドシーケンス及びタイミングチャートと同様であるため、説明を省略する。

尚、異電源グループが選択されたバックグラウンド読み出しは、サスペンド無しで実行されても良い。つまり、異電源グループが選択されたバックグラウンド読み出しは、フォアグラウンドにおける消去動作のいずれの期間においても、直ちに実行され得る。これに限定されず、異電源グループが選択されたバックグラウンド読み出しは、同電源グループが選択されたバックグラウンド読み出しと同様のタイミングで実行されても良い。

［１－２－３－３］同一ペアプレーンが選択された割り込み処理
図２７は、第１実施形態に係る半導体記憶装置１０における、キャッシュ消去動作と同一ペアプレーンが選択された割り込み処理とのコマンドシーケンス及びタイミングチャートの一例を示している。

図２７に示すように、同一ペアプレーンが選択された割り込み処理における動作は、図１６を用いて説明した同電源グループのプレーンが選択された割り込み処理における動作に対して、“Ｈ”レベルになる制御信号と消去動作が実行される期間とが異なっている。

具体的には、本例において、判定回路ＤＣには、同一ペアプレーンを指定するアドレス情報が入力される。このため、制御信号ＳＡＭＥＰＰは“Ｈ”レベルになり、制御信号ＤＩＦＦＶＧ及びＳＡＭＥＶＧのそれぞれは“Ｌ”レベルを維持する。

消去動作中に読み出しコマンド（例えば“３０ｈ”）を受信すると、シーケンサ１４は、制御信号ＳＡＭＥＰＰが“Ｈ”レベルであることに基づいて、フォアグラウンドにおける消去動作を中断して、同一ペアプレーンが選択されたサスペンド読み出しを実行する。サスペンド読み出しの詳細な動作は、例えば図１１を用いて説明した読み出し動作と同様であるため、説明を省略する。

サスペンド読み出しが終了すると、シーケンサ１４は、半導体記憶装置１０をビジー状態からレディ状態に遷移させる。このとき、判定回路ＤＣが出力する制御信号ＳＡＭＥＰＰは、例えば当該読み出し動作に係る処理が完了したことに基づいて、“Ｌ”レベルに戻る。メモリコントローラは、読み出し動作を指示した後に半導体記憶装置１０がレディ状態になったことを検知すると、半導体記憶装置１０に読み出しデータを出力させる（図２７、“Ｄout”）。

読み出しデータを受信した後に、メモリコントローラは、例えばコマンド“４８ｈ”を半導体記憶装置１０に送信する。コマンド“４８ｈ”を受信すると、シーケンサ１４は、消去動作を再開する。

以上で説明したサスペンド読み出しが実行されるタイミングは、消去動作の進捗状況に基づいて変化し得る。以下に、第１実施形態に係る半導体記憶装置１０において、サスペンド読み出しが実行されるタイミングの一例について複数種類説明する。

（消去期間に読み出しコマンドを受信した場合）
図２８、図２９、図３０及び図３１のそれぞれは、第１実施形態に係る半導体記憶装置１０における、同一ペアプレーンのプレーンＰＬが選択されたサスペンド読み出しの実行タイミングの一例を示し、半導体記憶装置１０が消去動作の消去期間に読み出しコマンドを受信した場合の動作に対応している。

尚、図２８、図２９、図３０及び図３１のそれぞれには、消去期間におけるステップ数が表示されている。本例において半導体記憶装置１０は、消去期間が“０”～“９”ステップ実行されたことに基づいて、消去期間を終了する。また、図２９、図３０及び図３１に示された一例では、消去期間に１回の割り込み処理が実行され、消去動作が第１期間と第２期間とに分割される。

図２８に示された一例では、半導体記憶装置１０が、消去期間（図２８、第１期間（２））に読み出しコマンド（例えば“３０ｈ”）を受信すると、まず消去期間を所定のステップまで実行し、消去処理を完了させる。そして、半導体記憶装置１０は、ウェル線ＣＰＷＥＬＬの電圧をＶssまで下降させたことに基づいて、サスペンド読み出しを開始する。サスペンド読み出しが終了すると、メモリコントローラはコマンド“４８ｈ”を送信する。半導体記憶装置１０がコマンド“４８ｈ”を受信すると、シーケンサ１４は消去動作を再開し、消去ベリファイ期間の処理を開始する。言い換えると、半導体記憶装置１０は、読み出しコマンドを受信すると、消去期間の処理と降圧期間の処理とが終了した後、且つ消去ベリファイ期間の前に、サスペンド読み出しを実行する。

図２９に示された一例では、半導体記憶装置１０が、消去期間（図２９、第１期間（２））に読み出しコマンド（例えば“３０ｈ”）を受信すると、直ちに消去動作を中断して、サスペンド読み出しを開始する。具体的には、半導体記憶装置１０は、例えば消去期間における“５”ステップの処理の途中で読み出しコマンドを受信した場合、直ちにウェル線ＣＰＷＥＬＬの電圧を下降させる（図２９、第１期間（３））。そして、ウェル線ＣＰＷＥＬＬの電圧がＶssまで下降すると、半導体記憶装置１０は、同一ペアプレーンに対するサスペンド読み出しを実行する。

サスペンド読み出しが終了すると、メモリコントローラはコマンド“４８ｈ”を送信する。半導体記憶装置１０がコマンド“４８ｈ”を受信すると、シーケンサ１４は消去動作を再開し、ウェル線ＣＰＷＥＬＬの電圧を上昇させる（図２９、第２期間（１））。ウェル線ＣＰＷＥＬＬの電圧がＶeraまで上昇すると、シーケンサ１４は、消去動作が中断された時点のカウントから、消去期間のカウントを再開する。つまり、本例においてシーケンサ１４は、消去期間の処理を“５”ステップの処理から再開する。そして、シーケンサ１４は、消去期間において“９”ステップの処理が完了したことに基づいて消去期間の処理を終了し、消去ベリファイ期間の処理に移行する。

図３０に示された一例では、半導体記憶装置１０が、消去期間（図３０、第１期間（２））に読み出しコマンド（例えば“３０ｈ”）を受信すると、読み出しコマンド受信時のステップの処理が終了したことに基づいて消去動作を中断して、バックグラウンド読み出しを開始する。言い換えると、半導体記憶装置１０は、読み出しコマンドを受信すると、消去期間で１ステップ分の処理が終了するまで割り込み処理をサスペンドし、その後にサスペンド読み出しを開始する。

具体的には、半導体記憶装置１０は、例えば消去期間における“５”ステップの処理の途中で読み出しコマンドを受信した場合、“５”ステップの処理が完了するまで処理期間を継続する。そして、半導体記憶装置１０は、“５”ステップの処理が完了すると、ウェル線ＣＰＷＥＬＬの電圧を下降させる（図３０、第１期間（３））。ウェル線ＣＰＷＥＬＬの電圧がＶssまで下降すると、半導体記憶装置１０は、同一ペアプレーンに対するサスペンド読み出しを実行する。

サスペンド読み出しが終了すると、メモリコントローラはコマンド“４８ｈ”を送信する。半導体記憶装置１０がコマンド“４８ｈ”を受信すると、シーケンサ１４は消去動作を再開し、ウェル線ＣＰＷＥＬＬの電圧を上昇させる（図３０、第２期間（１））。ウェル線ＣＰＷＥＬＬの電圧がＶeraまで上昇すると、シーケンサ１４は、第１期間における最後のサイクルから進めて、消去期間の処理を再開する。つまり、本例においてシーケンサ１４は、“５”ステップの次の“６”ステップの処理から再開する。そして、シーケンサ１４は、消去期間において“９”ステップの処理が完了したことに基づいて消去期間の処理を終了し、消去ベリファイ期間の処理に移行する。

図３１に示された一例では、半導体記憶装置１０が、消去期間（図３１、第１期間（２））に読み出しコマンド（例えば“３０ｈ”）を受信すると、読み出しコマンド受信時のステップに対する次のステップの処理が終了したことに基づいて消去動作を中断して、バックグラウンド読み出しを開始する。言い換えると、半導体記憶装置１０は、読み出しコマンドを受信すると、消去期間で２ステップ分の処理が終了するまで割り込み処理をサスペンドし、その後にサスペンド読み出しを開始する。

具体的には、半導体記憶装置１０は、例えば消去期間における“５”ステップの処理の途中で読み出しコマンドを受信した場合、“５”ステップの次の“６”ステップの処理が完了するまで処理期間を継続する。そして、半導体記憶装置１０は、“６”ステップの処理が完了すると、ウェル線ＣＰＷＥＬＬの電圧を下降させる（図３１、第１期間（３））。ウェル線ＣＰＷＥＬＬの電圧がＶssまで下降すると、半導体記憶装置１０は、同一ペアプレーンに対するサスペンド読み出しを実行する。

サスペンド読み出しが終了すると、メモリコントローラはコマンド“４８ｈ”を送信する。半導体記憶装置１０がコマンド“４８ｈ”を受信すると、シーケンサ１４はフォアグラウンドにおける消去動作を再開し、ウェル線ＣＰＷＥＬＬの電圧を上昇させる（図３１、第２期間（１））。ウェル線ＣＰＷＥＬＬの電圧がＶeraまで上昇すると、シーケンサ１４は、第１期間における最後のサイクルから進めて、消去期間の処理を再開する。つまり、本例においてシーケンサ１４は、“６”ステップの次の“７”ステップの処理から再開する。そして、シーケンサ１４は、消去期間において“９”ステップがカウントされたことに基づいて消去期間の処理を終了し、消去ベリファイ期間の処理に移行する。

尚、読み出しコマンドを受信してから消去動作を中断するまでのステップ数は、任意の数値に設定され得る。また、半導体記憶装置１０は、この消去動作を中断するまでのステップ数と、読み出しコマンドを受信したタイミングに依っては、消去期間を最後まで処理してから、割り込み処理を開始しても良い。

例えば、図３０に示された一例において、半導体記憶装置１０は、“９”サイクルの処理の途中で読み出しコマンドを受信した場合、“９”サイクルの処理が完了してから割り込み処理を実行しても良い。図３１に示された一例において、半導体記憶装置１０は、“８”又は“９”サイクルの処理の途中で読み出しコマンドを受信した場合、“９”サイクルの処理が完了してから割り込み処理を実行しても良い。

（消去ベリファイ期間に読み出しコマンドを受信した場合）
図３２及び図３３のそれぞれは、第１実施形態に係る半導体記憶装置１０における、同電源グループのプレーンＰＬが選択されたバックグラウンド読み出しの実行タイミングの一例を示し、半導体記憶装置１０が消去動作の消去ベリファイ期間に読み出しコマンドを受信した場合の動作に対応している。

図３２に示された一例では、半導体記憶装置１０が、消去ベリファイ期間（図３２、（４））に読み出しコマンド（例えば“３０ｈ”）を受信すると、消去ベリファイの対象である全てのストリングユニットＳＵに対する消去ベリファイが完了してから割り込み処理（読み出し動作）を開始する。言い換えると、半導体記憶装置１０は、読み出しコマンドを受信した時点で実行されている消去ベリファイ期間の処理を完了させてから、サスペンド読み出しを実行する。

具体的には、例えばストリングユニットＳＵ１に対する消去ベリファイが実行されている間に読み出しコマンドを受信すると、半導体記憶装置１０は、ストリングユニットＳＵ１、ＳＵ２及びＳＵ３のそれぞれに対する消去ベリファイが終了するまで、割り込み処理をサスペンドする。そして、半導体記憶装置１０は、ストリングユニットＳＵ３における消去ベリファイの検知動作が終了すると、コマンド“４８ｈ”を受信したことに基づいて、割り込み処理を開始する。尚、本例では、割り込み処理を開始した時点で消去動作が終了しているため、図２７を用いて説明したコマンド“４８ｈ”に基づいた消去動作の再開処理は省略され得る。

図３３に示された一例では、半導体記憶装置１０が、消去ベリファイ期間（図３３、（４））に読み出しコマンド（例えば“３０ｈ”）を受信すると、直ちにサスペンド読み出しを開始する。言い換えると、半導体記憶装置１０は、読み出しコマンドを受信した時点で実行されている消去ベリファイ期間の処理を中断して、サスペンド読み出しを実行する。そして、サスペンド読み出しが終了すると、メモリコントローラはコマンド“４８ｈ”を送信する。半導体記憶装置１０がコマンド“４８ｈ”を受信すると、中断された消去ベリファイのサイクルを巻き戻して再開する。つまり、半導体記憶装置１０は、中断された消去ベリファイのサイクルを初めから実行する。

具体的には、例えばストリングユニットＳＵ１に対する消去ベリファイが実行されている間に読み出しコマンドを受信すると、半導体記憶装置１０は、直ちにサスペンド読み出しを実行する。そして、サスペンド読み出しが終了すると、半導体記憶装置１０は、ストリングユニットＳＵ１に対する消去ベリファイを初めから再び実行する。

尚、半導体記憶装置１０は、同一ペアプレーンが選択されたサスペンド読み出しを実行するタイミングは以上で説明した例に限定されない。例えば、半導体記憶装置１０は、図２５で説明したように、１サイクルの消去ベリファイが終了したことに基づいて、同一ペアプレーンのサスペンド読み出しを実行しても良い。

［１－３］第１実施形態の効果
以上で説明した第１実施形態に係る半導体記憶装置１０に依れば、半導体記憶装置１０のレイテンシを改善することが出来る。以下に、比較例を用いて第１実施形態の詳細な効果について説明する。

図３４は、第１実施形態の比較例における、消去動作中のサスペンド読み出しにおけるコマンドシーケンス及びタイミングチャートの一例を示している。図３４に示すように、第１実施形態の比較例では、まず図１１を用いて説明した消去動作が実行され、半導体記憶装置１０がビジー状態に遷移する。そして、メモリコントローラは、半導体記憶装置１０が消去動作を実行している間に、外部のホスト機器から読み出し動作の命令を受信すると、コマンド“ＦＦｈ”を半導体記憶装置１０に送信する。コマンド“ＦＦｈ”は、半導体記憶装置１０に対して処理中の動作のサスペンドを指示するコマンドである。

半導体記憶装置１０は、コマンド“ＦＦｈ”を受信すると消去動作をサスペンドし、サスペンド処理が完了するとレディ状態に遷移する。すると、メモリコントローラは、半導体記憶装置１０がレディ状態になったことに基づいて、例えばコマンド“００ｈ”、アドレス情報“ＡＤＤ”、コマンド“３０ｈ”を半導体記憶装置１０に送信する。

半導体記憶装置１０は、コマンド“３０ｈ”を受信するとビジー状態に遷移し、受信したコマンド等に基づいて読み出し動作（サスペンド読み出し）を実行する。半導体記憶装置１０は、サスペンド読み出しが終了するとレディ状態に遷移し、メモリコントローラの指示に基づいて読み出しデータ“Ｄout”をメモリコントローラに出力する。

メモリコントローラは、読み出しデータの受信が完了すると、例えばコマンド“２７ｈ”と、中断されている消去動作と同じコマンドセットとを続けて半導体記憶装置１０に送信する。コマンド“２７ｈ”は、サスペンドされている動作の再開を半導体記憶装置１０に指示するコマンドである。半導体記憶装置１０は、コマンド“Ｄ０ｈ”を受信するとビジー状態に遷移し、消去動作を再開する。

以上で説明した第１実施形態の比較例のようにサスペンド読み出しが実行された場合、サスペンド読み出しを実行している間に消去動作が進行しない。このため、第１実施形態の比較例では、消去動作の進行が遅れ得る。また、第１実施形態の比較例では、メモリコントローラが半導体記憶装置１０をサスペンドさせてから読み出し動作のコマンドを送信するため、これらの処理時間がレイテンシの低下に影響し得る。

これに対して、第１実施形態に係る半導体記憶装置１０は、消去動作の実行にコマンド“Ｄ３ｈ”を用いて、レディ状態で消去動作を進行するキャッシュ消去動作を使用する。そして、第１実施形態に係る半導体記憶装置１０は、消去動作の途中で割り込み処理の読み出し動作の指示を受信した場合に、消去動作が実行されているプレーンＰＬと、割り込み処理で選択されたプレーンＰＬとの関係性に基づいて、割り込み処理の実行方法を変更する。

例えば、割り込み処理で同電源グループのプレーンＰＬが選択された場合と、異電源グループのプレーンＰＬが選択された場合とのそれぞれにおいて、半導体記憶装置１０は、フォアグラウンドの消去動作と、割り込み処理の読み出し動作とを並行して実行する。割り込み処理で同一ペアプレーンが選択された場合、半導体記憶装置１０は、フォアグラウンドの消去動作をサスペンドしてから、割り込み処理の読み出し動作を実行する。

さらに、第１実施形態に係る半導体記憶装置１０では、読み出しコマンドを受信したタイミングと消去動作の進行状態とに基づいて、割り込み処理の実行タイミングを適宜調節して割り込み処理を実行する。

例えば、割り込み処理において同電源グループのプレーンＰＬが選択された場合に、半導体記憶装置１０は、読み出しコマンドを受信した際にサスペンド無しで割り込み処理を実行する。この場合、半導体記憶装置１０は、割り込み処理の読み出しデータを最も早くメモリコントローラに送信することが出来る。

割り込み処理において同電源グループのプレーンＰＬが選択された場合に、半導体記憶装置１０は、読み出しコマンドを受信すると、割り込み処理を所定の期間サスペンドしてから実行する。この場合、半導体記憶装置１０は、割り込み処理の読み出し動作において、フォアグラウンドで実行されている消去動作によって生じる同電源グループの電源ノイズの影響を抑制することが出来る。

割り込み処理において異電源グループのプレーンＰＬが選択された場合、消去動作により生じる電源ノイズの影響が小さいことが考えられる。このため、半導体記憶装置１０は、読み出しコマンドの受信に応答してサスペンド無しで割り込み処理を実行するによって、常に良好なレイテンシを維持することが出来る。

割り込み処理において同一ペアプレーンが選択された場合、半導体記憶装置１０は、読み出しコマンドを受信した際に、割り込み処理を実行するために所定のタイミングで消去動作をサスペンドする。例えば、レイテンシを優先したい場合に、半導体記憶装置１０は、読み出しコマンドを受信すると直ちに消去動作をサスペンドして割り込み処理を実行する。一方で、レイテンシと併せて消去動作の進行も担保したい場合に、半導体記憶装置１０は、読み出しコマンドを受信した際に所定の期間だけ読み出し処理をサスペンドすることによって、消去動作の巻き戻しを抑制することが出来る。

以上のように、第１実施形態に係る半導体記憶装置１０は、レディ状態で消去動作を進行することによって、サスペンドのコマンド“ＦＦｈ”を使用すること無く割り込み処理を実行することが出来る。また、第１実施形態に係る半導体記憶装置１０は、極力消去動作を止めること無く割り込み処理の読み出し動作を実行することが出来、且つ消去動作をサスペンドした場合においても消去動作への影響を抑制することが出来る。

その結果、第１実施形態に係る半導体記憶装置１０は、比較例における割り込み処理の読み出し動作よりも早く読み出しデータをメモリコントローラに出力することが出来る。つまり、第１実施形態に係る半導体記憶装置１０は、比較例における割り込み処理の読み出し動作よりもレイテンシを改善することが出来る。

尚、第１実施形態で説明した割り込み処理は、連続で実行されても良い。この場合、メモリコントローラは、割り込み処理による読み出しデータを受信した後に、コマンド“４８ｈ”を発行せずに、続けて読み出し動作の実行を半導体記憶装置１０に指示する。そして、メモリコントローラは、一連の割り込み処理が終了すると、コマンド“４８ｈ”を半導体記憶装置１０に送信して、消去動作を再開させる。

連続した割り込み処理において選択されるプレーンＰＬは、電源グループ（例えば同電源グループ、異電源グループ、同一ペアプレーン）による制約を受けない。例えば、連続した割り込み処理において同一ペアプレーンが選択されると、当該割り込み処理が実行されてからコマンド“４８ｈ”が発行されるまで、半導体記憶装置１０の消去動作がサスペンドされる。また、同電源グループが選択された割り込み処理と同一ペアプレーンが選択された割り込み処理とが連続して実行される場合、前者の処理はサスペンド無しで実行されるが、後者の処理を指示するコマンドを受信した際には、所定のタイミングで消去動作をサスペンドする。この場合でも、サスペンドされた消去動作は、コマンド“４８ｈ”を半導体記憶装置１０に送信することで再開させることができる。

［２］第２実施形態
第２実施形態に係る半導体記憶装置１０の構成は、第１実施形態に係る半導体記憶装置１０と同様である。第２実施形態に係る半導体記憶装置１０は、第１実施形態に対して、消去動作の消去期間における動作が異なる。以下に、第２実施形態に係る半導体記憶装置１０について、第１実施形態と異なる点を説明する。

［２－１］消去動作
図３５は、第２実施形態に係る半導体記憶装置１０における消去動作の一例を示すタイミングチャートである。図３５に示すように、第２実施形態における消去動作は、第１実施形態において図１２を用いて説明した消去動作に対して、消去期間における動作が異なっている。

具体的には、消去期間において電圧生成回路は、ウェル線ＣＰＷＥＬＬの電圧を複数回ステップアップすることによって、Ｖeraまで上昇させる。図３５には、ウェル線ＣＰＷＥＬＬの電圧のステップアップ量がＶdeltaとして示され、消去期間におけるウェル線ＣＰＷＥＬＬの電圧の変化がステップＳ０～Ｓ３として示されている。

尚、消去期間の開始時点（時刻ｔ１）におけるウェル線ＣＰＷＥＬＬの電圧は、任意の電圧に設定され得る。また、消去期間におけるウェル線ＣＰＷＥＬＬの電圧のステップアップ数は任意の回数に設定され得、ステップアップ量は任意の電圧に設定され得る。ウェル線ＣＰＷＥＬＬに印加された消去期間におけるステップアップ途中の電圧は、消去電圧と称されても良い。

第２実施形態に係る半導体記憶装置１０は、コマンド“Ｄ０ｈ”がコマンド“Ｄ３ｈ”に置き換えられると、キャッシュ消去動作として図３５と同様の消去動作を実行することが出来る。第２実施形態における消去動作のその他の動作は、第１実施形態における消去動作と同様のため、説明を省略する。

［２－２］消去動作中の割り込み処理
以上で説明した第２実施形態における消去動作は、第１実施形態で説明した割り込み処理においてフォアグラウンドで実行されている消去動作に適用することも可能である。この場合に実行される割り込み処理の実行タイミングは、第１実施形態で説明した割り込み処理の実行タイミングが全て適用され得る。また、第２実施形態における消去動作が使用された場合、同電源グループのプレーンＰＬが選択されたバックグラウンド読み出しにおいて、第１実施形態と異なる動作が実行され得る。

図３６は、第２実施形態に係る半導体記憶装置１０における、同電源グループのプレーンＰＬが選択されたバックグラウンド読み出しの実行タイミングの一例を示し、半導体記憶装置１０が消去動作の消去期間に読み出しコマンドを受信した場合の動作に対応している。

図３６に示された一例では、半導体記憶装置１０が、消去期間（図２０、（２））に読み出しコマンド（例えば“３０ｈ”）を受信すると、直ちにバックグラウンド読み出しを開始する。そして、バックグラウンド読み出しが実行されている期間において、半導体記憶装置１０は、ウェル線ＣＰＷＥＬＬの電圧のステップアップを停止する。つまり、バックグラウンド読み出しが実行されている期間において、ウェル線ＣＰＷＥＬＬの電圧が維持される。バックグラウンド読み出しが終了すると、半導体記憶装置１０は、消去期間の処理を再開し、ウェル線ＣＰＷＥＬＬの電圧のステップアップを再開する。

具体的には、消去期間のステップＳ２に読み出しコマンドを受信した場合、半導体記憶装置１０は直ちにバックグラウンド読み出しを開始する。そして、バックグラウンド読み出しが実行されている間に、ウェル線ＣＰＷＥＬＬの電圧はステップＳ２における電圧が維持される。バックグラウンド読み出しが終了すると、ウェル線ＣＰＷＥＬＬの電圧のステップアップが再開される。その他の動作は、例えば図２０を用いて説明した動作と同様のため、説明を省略する。

［２－３］第２実施形態の効果
以上のように、第２実施形態に係る半導体記憶装置１０は、第１実施形態と異なる消去動作を用いて、消去動作中の割り込み処理を第１実施形態と同様に実行することが出来る。従って、第２実施形態に係る半導体記憶装置１０は、第１実施形態と同様の効果を得ることが出来、レイテンシを改善することが出来る。

尚、第１実施形態で説明した消去動作と、第２実施形態で説明した消去動作とは、半導体記憶装置１０によって使い分けられても良い。これらの消去動作は、例えば、消去動作で選択されたブロックＢＬＫに応じて使い分けられても良いし、適宜使い分けられ得る。これらの消去動作は、メモリコントローラが発行するコマンドによって使い分けられても良いし、半導体記憶装置１０が所定の条件に基づいて使い分けられても良い。

［３］第３実施形態
第３実施形態に係る半導体記憶装置１０の構成は、第１実施形態に係る半導体記憶装置１０と同様である。第３実施形態に係る半導体記憶装置１０は、第１実施形態で同一ペアプレーンが選択された割り込み処理を実行するタイミングを、特殊なコマンドを用いて使い分ける。以下に、第３実施形態に係る半導体記憶装置１０について、第１及び第２実施形態と異なる点を説明する。

［３－１］消去動作中の割り込み処理
図３７及び図３８のそれぞれは、第３実施形態に係る半導体記憶装置１０における、キャッシュ消去動作と同一ペアプレーンが選択された割り込み処理とのコマンドシーケンス及びタイミングチャートの一例を示している。図３７及び図３８に示すように、第３実施形態における動作は、第１実施形態において図２７を用いて説明した動作に対して、コマンドシーケンスと、割り込み処理（サスペンド読み出し）後に消去動作が再開するタイミングとが異なっている。

図３７に示された一例では、メモリコントローラは、割り込み処理の読み出し動作に対応して、コマンド“ｘｘｈ”、コマンド“００ｈ”、アドレス情報“ＡＤＤ”、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。コマンド“ｘｘｈ”は、第１の条件で割り込み処理を実行することを半導体記憶装置１０に指示するコマンドである。半導体記憶装置１０は、コマンド“３０ｈ”を受信すると、第１実施形態で説明したタイミングで消去動作を中断し、割り込み処理の読み出し動作を開始する。図３７におけるこれ以降の動作は、図２７を用いて説明した動作と同様である。

一方で、図３８に示された一例では、メモリコントローラは、割り込み処理の読み出し動作に対応して、コマンド“ｙｙｈ”、コマンド“００ｈ”、アドレス情報“ＡＤＤ”、及びコマンド“３０ｈ”を順に半導体記憶装置１０に送信する。コマンド“ｙｙｈ”は、第１の条件と異なる第２の条件で割り込み処理を実行することを半導体記憶装置１０に指示するコマンドである。半導体記憶装置１０は、コマンド“３０ｈ”を受信すると、消去動作を完了させてから、続けて割り込み処理（サスペンド読み出し）を実行する。このとき、半導体記憶装置１０は、消去動作から続けてビジー状態が維持され、サスペンド読み出しが終了すると、ビジー状態からレディ状態に遷移する。

［３－２］第３実施形態の効果
以上のように、第３実施形態に係る半導体記憶装置１０は、コマンドを使い分けることによって、割り込み処理の読み出しデータを出力させるタイミングを変更することが出来る。例えば、メモリコントローラは、早急にデータが欲しい場合に、第１の条件におけるコマンドシーケンスを使用し、データが必要な時間に余裕がある場合に、第２の条件におけるコマンドシーケンスを使用する。

つまり、第３実施形態に係る半導体記憶装置１０は、コマンドを使い分けることによって、レイテンシの異なる割り込み処理を実行することが出来る。その結果、第３実施形態に係る半導体記憶装置１０は、必要に応じて割り込み処理による消去動作のパフォーマンス低下を抑制することが出来る。

［４］変形例等
実施形態の半導体記憶装置＜例えば図１、１０＞は、複数のプレーン＜例えば図２、ＰＬ＞と、シーケンサ＜例えば図１、１４＞とを含む。複数のプレーンの各々は、メモリセルの集合であるブロックを複数有する。シーケンサは、第１動作と、第１動作よりも短い第２動作とを実行する。シーケンサは、第１動作の実行を指示する第１コマンドセットを受信すると前記第１動作を実行する。シーケンサは、第１動作を実行している間に第２動作の実行を指示する第２コマンドセットを受信すると、第１動作の対象であるブロックのアドレスと第２動作の対象であるブロックのアドレスとに基づいて、第１動作をサスペンドして第２動作を実行する＜例えば図１６、図２６＞、又は第１動作と並行して第２動作を実行する＜例えば図２７＞。これにより、半導体記憶装置のレイテンシを改善することが出来る。

上記実施形態で説明された半導体記憶装置１０は、例えばメモリコントローラと組み合わされたメモリシステムとして使用され得る。図３９は、第１実施形態に係る半導体記憶装置１０を含むメモリシステム１の一例を示すブロック図である。図３９に示すように、メモリシステム１は、例えば半導体記憶装置１０－１～１０－４、メモリコントローラ２、及びＤＲＡＭ（Dynamic Random Access Memory）３を含んでいる。

半導体記憶装置１０－１～１０－４のそれぞれは、半導体記憶装置１０と同様の構成を有する。メモリコントローラ２は、半導体記憶装置１０－１～１０－４のそれぞれに接続され、上記実施形態の動作の説明で使用された外部のメモリコントローラと同様に動作することが出来る。また、メモリコントローラ２は、外部のホスト機器４の命令に基づいて動作する。ＤＲＡＭ３は、メモリコントローラ２に接続され、例えばメモリコントローラ２の外部記憶領域として使用される。尚、メモリシステム１に含まれた半導体記憶装置１０の個数は、任意の個数に設計され得る。ＤＲＡＭ３は、メモリコントローラ２に内蔵されても良い。上記実施形態で説明した動作は、メモリシステム１によって実行され得る。

上記実施形態では、半導体記憶装置１０が消去動作を実行している間に、割り込み処理として読み出し動作を実行する場合について例示したが、これに限定されない。例えば、半導体記憶装置１０は、書き込み動作や読み出し動作を実行している間に、上記実施形態で説明したように割り込み処理を実行しても良い。また、割り込み処理において実行される動作は読み出し動作に限定されず、消去動作や書き込み動作が実行されても良い。この場合に、判定回路ＤＣに入力されるアドレスＥＰＧ及びＥＰＰは、フォアグラウンドの動作におけるアドレス情報に対応し、判定回路ＤＣに入力されるアドレスＲＰＧ及びＲＰＰは、割り込み処理の動作におけるアドレス情報に対応する。

上記実施形態では、半導体記憶装置１０が消去動作中に割り込み処理が実行された場合に、コマンド“４８ｈ”を用いて消去動作を再開させる場合について例示したが、これに限定されない。例えば、半導体記憶装置１０は、割り込み処理の読み出し動作により得られた読み出しデータをメモリコントローラに出力した後に、自発的に消去動作を再開しても良い。言い換えると、半導体記憶装置１０は、メモリコントローラの指示に依らずに、消去動作の再開するように構成されても良い。

上記実施形態では、プレーングループＰＧがペアプレーンＰＰを含む場合について例示したが、プレーングループＰＧは、ペアプレーンＰＰを含んでいなくても良い。この場合、プレーングループＰＧは、独立した複数のプレーンＰＬによって構成される。このような場合においても、半導体記憶装置１０は、上記実施形態で説明した動作を実行することが出来、上記実施形態と同様の効果を得ることが出来る。

上記実施形態で説明された割り込み処理における動作タイミングは、ユーザにより選択され得る。半導体記憶装置１０は、これらの動作タイミングに関するパラメータを保持し、当該パラメータに基づいて動作タイミングが変更されても良い。また、割り込み処理における動作タイミングは、フォアグラウンドの動作に対応するアドレスと、割り込み処理の動作に対応するアドレスとの関係や、フォアグラウンドの動作と割り込み処理の動作とお組み合わせ等に応じて、半導体記憶装置１０内で自動的に切り替えられても良い。

上記実施形態では、１つのメモリセルトランジスタＭＴが２ビットデータを記憶する場合について例示したが、１つのメモリセルトランジスタＭＴは１ビットデータを記憶しても良いし、３ビット以上のデータを記憶しても良い。また、メモリセルトランジスタＭＴの閾値電圧の分布に対するデータの割り付けは、任意の割り付けに設定され得る。このような場合においても、半導体記憶装置１０は、上記実施形態の動作を実行することが出来、同様の効果を得ることが出来る。

上記実施形態において、説明に使用されたコマンド“ｘｘｈ”及び“ｙｙｈ”のそれぞれは、任意のコマンドに置き換えることが可能である。また、その他のコマンドについても、適宜他のコマンドに置き換えることが可能である。また、読み出し動作に関するコマンドがコマンド“００ｈ”から始まる場合について例示したが、コマンド“００ｈ”の前には、読み出すページのビットを指定するコマンドが追加されても良い。

上記実施形態におけるメモリセルアレイ２０は、その他の構成であっても良い。その他のメモリセルアレイ２０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

上記実施形態では、メモリセルアレイ２０に設けられたメモリセルトランジスタＭＴが三次元に積層された構造である場合を例に説明したが、これに限定されない。例えば、メモリセルアレイ２０の構成は、メモリセルトランジスタＭＴが二次元に配置された平面ＮＡＮＤフラッシュメモリであっても良い。このような場合においても、上記実施形態は実現することが可能であり、同様の効果を得ることが出来る。

上記実施形態において、ブロックＢＬＫは消去単位でなくても良い。その他の消去動作については、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

本明細書において、“コマンドセット”とは、ある動作に対応するコマンド及びアドレス情報のグループのことを示している。半導体記憶装置１０は、メモリコントローラからコマンドセットを受信すると、当該コマンドセットに基づいて動作を開始する。

本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、本明細書において“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

Claims (18)

1. 各々がメモリセルの集合であるブロックを複数有する複数のプレーンと、
   第１動作と、前記第１動作よりも短い第２動作とを実行するシーケンサと、
   第１及び第２ドライバモジュールを含む電圧生成回路と、
   を備え、
   前記シーケンサは、前記第１動作の実行を指示する第１コマンドセットを受信すると前記第１動作を実行し、前記第１動作を実行している間に前記第２動作の実行を指示する第２コマンドセットを受信すると、前記第１動作の対象であるブロックのアドレスと前記第２動作の対象であるブロックのアドレスとに基づいて、前記第１動作をサスペンドして前記第２動作を実行する、又は前記第１動作と並行して前記第２動作を実行し、
   前記複数のプレーンは、前記第１ドライバモジュールによって電源が供給される第１及び第２プレーンと、前記第２ドライバモジュールによって電源が供給される第３及び第４プレーンと、前記第１ドライバモジュールによって電源が供給され且つ前記第１プレーンと電源回路の一部を共有する第５プレーンと、を含み、
   前記シーケンサは、前記第１プレーンに含まれたブロックを対象とした第１動作を実行している間において、
   前記第１プレーンに含まれたブロックを対象とした第２コマンドセットを受信した場合、前記第１動作をサスペンドして前記第２動作を実行し、
   前記第２プレーン、前記第３プレーン、及び前記第４プレーンのいずれかに含まれたブロックを対象とした第２コマンドセットを受信した場合、前記第１動作と並行して前記第２動作を実行し、
   前記第５プレーンに含まれたブロックを対象とした第２コマンドセットを受信すると、前記第１動作をサスペンドして前記第２動作を実行する、
   半導体記憶装置。
2. 前記第１動作は消去動作であり、
   前記第２動作は読み出し動作である、
   請求項１に記載の半導体記憶装置。
3. 前記第１動作を実行している間に前記第２コマンドセットを受信した場合に、前記シーケンサが前記第２動作を実行するタイミングは、前記第２コマンドセットを受信したタイミングに基づいて変化する、
   請求項２に記載の半導体記憶装置。
4. 前記複数のプレーンのそれぞれに設けられた複数のウェル線をさらに備え、
   前記ブロックは、複数のストリングユニットを含み、
   前記消去動作は、前記第１又は第２ドライバモジュールが選択されたブロックに対応するウェル線の電圧を第１電圧から消去電圧まで上昇させる昇圧期間と、前記第１又は第２ドライバモジュールが前記対応するウェル線に前記消去電圧を印加する消去期間と、前記第１又は第２ドライバモジュールが前記対応するウェル線の電圧を前記消去電圧から前記第１電圧に下降させる降圧期間と、前記シーケンサが前記ストリングユニット単位で消去ベリファイを実行する消去ベリファイ期間とを含み、
   前記シーケンサが、前記第１動作を実行している間に前記第２コマンドセットを受信した場合に前記第２動作を実行するタイミングは、前記昇圧期間に前記第２コマンドセットを受信した場合と、前記消去期間に前記第２コマンドセットを受信した場合と、前記降圧期間に前記第２コマンドセットを受信した場合と、前記消去ベリファイ期間に前記第２コマンドセットを受信した場合とで異なる、
   請求項３に記載の半導体記憶装置。
5. 前記第１プレーンに含まれたブロックを対象とした第１動作を実行している場合に、前記シーケンサは、前記昇圧期間に前記第２プレーンに含まれたブロックを対象とした第２コマンドセットを受信すると、前記対応するウェル線の昇圧を停止して前記第２動作を実行し、前記第２動作が終了した後に前記対応するウェル線の昇圧を再開する、
   請求項４に記載の半導体記憶装置。
6. 前記第１プレーンに含まれたブロックを対象とした第１動作を実行している場合に、前記シーケンサは、前記昇圧期間に前記第２プレーンに含まれたブロックを対象とした第２コマンドセットを受信すると、前記昇圧期間が終了したことに基づいて前記第２動作を開始する、
   請求項４に記載の半導体記憶装置。
7. 前記シーケンサが前記第１プレーンに含まれたブロックを対象とした第１動作を実行している場合に、
   前記第１ドライバモジュールは、前記消去期間において前記対応するウェル線に対して前記消去電圧をステップアップして印加し、
   前記シーケンサは、前記消去期間に前記第２プレーンに含まれたブロックを対象とした第２コマンドセットを受信すると、前記対応するウェル線に印加する消去電圧のステップアップを停止させて前記第２動作を実行し、前記第２動作が終了した後に前記消去電圧のステップアップを再開させる、
   請求項４に記載の半導体記憶装置。
8. 前記第１プレーンに含まれたブロックを対象とした第１動作を実行している場合に、前記シーケンサは、前記消去期間に前記第２プレーンに含まれたブロックを対象とした第２コマンドセットを受信すると、前記消去期間が終了したことに基づいて前記第２動作を開始する、
   請求項４に記載の半導体記憶装置。
9. 前記第１プレーンに含まれたブロックを対象とした第１動作を実行している場合に、前記シーケンサは、前記降圧期間に前記第２プレーンに含まれたブロックを対象とした第２コマンドセットを受信すると、前記降圧期間が終了したことに基づいて、前記第２動作を開始する、
   請求項４に記載の半導体記憶装置。
10. 前記第１プレーンに含まれたブロックを対象とした第１動作を実行している場合に、前記シーケンサは、前記消去ベリファイ期間に前記第２プレーンに含まれたブロックを対象とした第２コマンドセットを受信すると、前記ストリングユニット単位の消去ベリファイにおける判定動作が終了したこと基づいて前記消去ベリファイをサスペンドして前記第２動作を開始し、前記第２動作が終了すると続くストリングユニットの消去ベリファイを再開する、
    請求項４に記載の半導体記憶装置。
11. 前記第１プレーンに含まれたブロックを対象とした第１動作を実行している場合に、前記シーケンサは、前記消去期間に前記第１プレーンに含まれたブロックを対象とした第２コマンドセットを受信すると、前記対応するウェル線の電圧を前記消去電圧から前記第１電圧に下降させて前記第２動作を開始する、
    請求項４に記載の半導体記憶装置。
12. 前記第１ドライバモジュールは、前記第２動作が終了した後に、再び前記対応するウェル線の電圧を前記第１電圧から前記消去電圧に上昇させる、
    請求項１１に記載の半導体記憶装置。
13. 前記第１プレーンに含まれたブロックを対象とした第１動作を実行している場合に、前記シーケンサは、前記消去ベリファイ期間に前記第１プレーンに含まれたブロックを対象とした第２コマンドセットを受信すると、前記ストリングユニット単位の消去ベリファイを中断して前記第２動作を開始し、前記第２動作が終了すると前記中断された前記ストリングユニットの消去ベリファイを始めから実行する、
    請求項４に記載の半導体記憶装置。
14. 前記第２動作によって読み出されたデータを出力した後に、外部のメモリコントローラからの命令に依らずに前記第１動作を再開する、
    請求項２に記載の半導体記憶装置。
15. 前記第２動作によって読み出されたデータを出力した後に、外部から受信したコマンドに基づいて前記第１動作を再開する、
    請求項２に記載の半導体記憶装置。
16. 前記シーケンサは、前記第１コマンドセットを受信すると、前記半導体記憶装置をレディ状態からビジー状態に遷移させて前記第１動作を開始し、前記第１動作を開始した後に前記半導体記憶装置をビジー状態からレディ状態に遷移させて、レディ状態で前記第１動作を進行させる、
    請求項１に記載の半導体記憶装置。
17. 前記シーケンサは、前記第１動作を実行している間に前記第２コマンドセットを受信すると、前記半導体記憶装置をレディ状態からビジー状態に遷移させて前記第２動作を開始し、前記第２動作が終了した後に前記半導体記憶装置をビジー状態からレディ状態に遷移させる、
    請求項１６に記載の半導体記憶装置。
18. 前記シーケンサは、前記第１動作を実行している間に前記第２コマンドセットを受信すると前記半導体記憶装置をレディ状態からビジー状態に遷移させ、
    前記第２コマンドセットが第１コマンドを含む場合、前記第１動作が完了する前に前記第１動作をサスペンドして前記第２動作を開始し、前記第２動作が終了した後に前記半導体記憶装置をビジー状態からレディ状態に遷移させ、
    前記第２コマンドセットが前記第１コマンドと異なる第２コマンドを含む場合、前記第１動作を継続して、前記第１動作が完了した後に前記第２動作を開始し、前記第２動作が終了した後に前記半導体記憶装置をビジー状態からレディ状態に遷移させる、
    請求項１６に記載の半導体記憶装置。
    

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