TWI786714B - 半導體記憶裝置 - Google Patents

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渡邉稔史
栫真己
增田考平
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Abstract

實施形態之半導體記憶裝置包含複數個平面與定序器。複數個平面之各者具有複數個作為記憶胞之集合之區塊。定序器執行第1動作、及較第1動作短之第2動作。定序器當接收指示第1動作之執行之第1指令集時執行上述第1動作。定序器於執行第1動作之期間接收指示第2動作之執行之第2指令集時，基於作為第1動作之對象之區塊之位址與作為第2動作之對象之區塊之位址，暫停第1動作而執行第2動作或與第1動作並行地執行第2動作。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知有能夠將資料非揮發地記憶之NAND(Not AND，反及)型快閃記憶體。
實施形態提供一種能夠改善潛時之半導體記憶裝置。
實施形態之半導體記憶裝置包含複數個平面與定序器。複數個平面之各者具有複數個作為記憶胞之集合之區塊。定序器執行第1動作、及較第1動作短之第2動作。定序器當接收指示第1動作之執行之第1指令集時執行上述第1動作。定序器於執行第1動作之期間接收指示第2動作之執行之第2指令集時，基於作為第1動作之對象之區塊之位址與作為第2動作之對象之區塊之位址，暫停第1動作而執行第2動作或與第1動作並行地執行第2動作。
以下，參照圖式對實施形態進行說明。各實施形態例示用以使發明之技術思想具體化之裝置及方法。圖式係模式性或概念性之圖，各圖式之尺寸及比率等未必與實物相同。本發明之技術思想並非由構成要素之形狀、構造、配置等特定。
於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號。構成參照符號之字母後之數字用於將以包含相同字母之參照符號之形式被參照且具有相同構成之要素彼此加以區別。於無須將以包含相同字母之參照符號表示之要素相互區別之情形時，該等要素以僅包含相同字母之參照符號之形式被參照。
於本說明書中，“H”位準對應於NMOS(N-channel Metal Oxide Semiconductor，N通道金屬氧化物半導體)電晶體成為接通狀態且PMOS(P-channel Metal Oxide Semiconductor，P通道金屬氧化物半導體)電晶體成為斷開狀態之電壓。“L”位準對應於NMOS電晶體成為斷開狀態且PMOS電晶體成為接通狀態之電壓。
[1]第1實施形態  以下說明之實施形態之半導體記憶裝置係能夠將資料非揮發地記憶之NAND型快閃記憶體。首先，對第1實施形態之半導體記憶裝置10進行說明。
[1-1]構成  [1-1-1]半導體記憶裝置10之整體構成  圖1表示第1實施形態之半導體記憶裝置10之構成例。如圖1所示，第1實施形態之半導體記憶裝置10具備例如輸入輸出電路11、暫存器組12、邏輯控制器13、定序器14、就緒/忙碌控制電路15、電壓產生電路16、以及平面組PG1及PG2。
輸入輸出電路11於與外部之記憶體控制器之間收發例如8位元寬度之輸入輸出信號I/O1～I/O8。輸入輸出信號I/O可包含資料DAT、狀態資訊STS、位址資訊ADD、指令CMD等。又，輸入輸出電路11於與各平面組PG之間經由資料匯流排收發資料DAT。
暫存器組12包含狀態暫存器12A、位址暫存器12B及指令暫存器12C。狀態暫存器12A、位址暫存器12B及指令暫存器12C分別保存狀態資訊STS、位址資訊ADD及指令CMD。
狀態資訊STS例如基於定序器14之動作狀態進行更新。又，狀態資訊STS基於來自記憶體控制器之指示而自狀態暫存器12A傳輸至輸入輸出電路11，並輸出至記憶體控制器。位址資訊ADD自輸入輸出電路11傳輸至位址暫存器12B，例如可包含區塊位址、頁位址、行位址等。指令CMD自輸入輸出電路11傳輸至指令暫存器12C，包含與半導體記憶裝置10之各種動作相關之命令。
邏輯控制器13基於自外部之記憶體控制器接收到之控制信號，控制輸入輸出電路11及定序器14。作為此種控制信號，例如使用晶片賦能信號CEn、指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、及寫入保護信號WPn。
晶片賦能信號CEn係用以使半導體記憶裝置10啟用之信號。指令鎖存賦能信號CLE係用以向輸入輸出電路11通知所接收到之輸入輸出信號I/O為指令CMD之信號。位址鎖存賦能信號ALE係用以向輸入輸出電路11通知所接收到之輸入輸出信號I/O為位址資訊ADD之信號。寫入賦能信號WEn係用以命令輸入輸出電路11將輸入輸出信號I/O輸入之信號。讀出賦能信號REn係用以命令輸入輸出電路11將輸入輸出信號I/O輸出之信號。寫入保護信號WPn係用以於電源之接通斷開時將半導體記憶裝置10設為保護狀態之信號。
定序器14控制半導體記憶裝置1整體之動作。例如，定序器14基於指令暫存器12C中保存之指令CMD、及位址暫存器12B中保存之位址資訊ADD，執行讀出動作、寫入動作、刪除動作等。又，定序器14包含判定電路DC。
判定電路DC具有作為位址解碼器之功能。而且，判定電路DC基於位址資訊ADD及指令CMD，產生特定之控制信號。該控制信號例如於半導體記憶裝置10在刪除動作中接收到指示中斷處理之執行之指令時被參照。關於判定電路DC之詳細情況，將於下文進行敍述。
就緒/忙碌控制電路15基於定序器14之動作狀態，產生就緒/忙碌信號RBn。就緒/忙碌信號RBn係用以向外部之記憶體控制器通知半導體記憶裝置10為就緒狀態或忙碌狀態之信號。再者，本說明書中，“就緒狀態”表示半導體記憶裝置10為受理來自記憶體控制器之命令之狀態，“忙碌狀態”表示半導體記憶裝置10為不受理來自記憶體控制器之命令之狀態。
電壓產生電路16產生讀出動作、寫入動作、刪除動作等中使用之電壓。電壓產生電路16例如包含驅動器模組DRM1及DRM2。驅動器模組DRM1對平面組PG1供給電壓，驅動器模組DRM2對平面組PG2供給電壓。即，平面組PG1及PG2連接於互不相同之電源。
平面組PG包含複數個平面PL。平面PL包含將資料非揮發地記憶之記憶胞電晶體之集合。關於平面PL之詳細情況，將於下文進行敍述。平面組PG1及PG2可由定序器14獨立地控制。
圖2表示第1實施形態之半導體記憶裝置10所具備之平面組PG之構成例。如圖2所示，例如，平面組PG1包含平面PL0～PL7，平面組PG2包含平面PL8～PL15。
於平面組PG1中，例如平面PL0及PL1之組、平面PL2及PL3之組、平面PL4及PL5之組、以及平面PL6及PL7之組分別構成對平面PP0～PP3。
於平面組PG2中，例如平面PL8及PL9之組、平面PL10及PL11之組、平面PL12及PL13之組、以及平面PL14及PL15之組分別構成對平面PP14～PP15。
對平面PP之各者可由定序器14獨立地控制。又，於對平面PP之各者設置有共有電路SC。共有電路SC係由對平面PP中包含之2個平面PL共有之電路。例如，共有電路SC包含對各平面PL中包含之構成要素供給電壓之電源電路。
再者，平面組PG包含之平面PL及對平面PP之個數可設計為任意之個數。又，構成對平面PP之2個平面PL所共有之共有電路CS並不限定於電源電路，可包含具有任意功能之電路。
圖3表示第1實施形態之半導體記憶裝置10中之平面PL之構成例。如圖3所示，各平面PL例如包含記憶胞陣列20、列解碼器模組21及感測放大器模組22。
記憶胞陣列20包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係能夠將資料非揮發地記憶之複數個記憶胞電晶體之集合，例如用作資料之刪除單位。又，於記憶胞陣列20設置有複數條位元線BL0～BLm(m為1以上之整數)、複數條字元線、源極線、及井線。各記憶胞電晶體與1條位元線與1條字元線建立關聯。關於記憶胞陣列20之詳細構成，將於下文進行敍述。
列解碼器模組21基於區塊位址，選擇執行各種動作之區塊BLK。然後，列解碼器模組21將自電壓產生電路16供給之電壓傳輸至所選擇之區塊BLK內之各種佈線。例如，列解碼器模組21包含複數個列解碼器RD0～RDn。列解碼器RD0～RDn分別與區塊BLK0～BLKn建立關聯。關於列解碼器RD之詳細之電路構成，將於下文進行敍述。
感測放大器模組22於讀出動作中，自記憶胞陣列20讀出資料，並將所讀出之資料傳輸至輸入輸出電路11。又，感測放大器模組22於寫入動作中，基於自輸入輸出電路11接收到之資料對位元線BL施加所需之電壓。例如，感測放大器模組22包含複數個感測放大器單元SAU0～SAUm。感測放大器單元SAU0～SAUm分別與位元線BL0～BLm建立關聯。關於感測放大器單元SAU之詳細之電路構成，將於下文進行敍述。
再者，以上說明之平面PL只要至少包含記憶胞陣列20即可。於該情形時，列解碼器模組21或感測放大器模組22可包含於各對平面PP內之共有電路SC。
[1-1-2]記憶胞陣列20之構成  其次，對第1實施形態之半導體記憶裝置10中之記憶胞陣列20之詳細構成進行說明。
(關於記憶胞陣列20之電路構成)  圖4係第1實施形態之半導體記憶裝置10中之記憶胞陣列20之電路構成之一例，抽選1個區塊BLK並加以表示。如圖4所示，區塊BLK例如包含4個串單元SU0～SU3。
各串單元SU包含與位元線BL0～BLm分別建立關聯之複數個NAND串NS。NAND串NS例如包含記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2。
記憶胞電晶體MT包含控制閘極及電荷儲存層，將資料非揮發地記憶。選擇電晶體ST1及ST2之各者使用於各種動作時之串單元SU之選擇。
於各NAND串NS中，記憶胞電晶體MT0～MT7串聯連接。於串聯連接之記憶胞電晶體MT0～MT7之一端與建立關聯之位元線BL之間連接有選擇電晶體ST1。於串聯連接之記憶胞電晶體MT0～MT7之另一端連接有選擇電晶體ST2之汲極。於選擇電晶體ST2之源極連接有源極線CELSRC及井線CPWELL之各者。
於同一個區塊BLK中，串單元SU0～SU3中包含之複數個選擇電晶體ST1各自之閘極分別共通連接於選擇閘極線SGD0～SGD3。複數個記憶胞電晶體MT0～MT7各自之控制閘極分別共通連接於字元線WL0～WL7。複數個選擇電晶體ST2各自之閘極共通連接於選擇閘極線SGS。
位元線BL0～BLm於複數個區塊BLK間被共有。於與相同之行位址對應之NAND串NS連接有相同之位元線BL。字元線WL0～WL7之各者係針對每一區塊BLK而設置。源極線CELSRC及井線CPWELL之各者例如於複數個區塊BLK間被共有。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如稱為胞單元CU。例如，包含各自記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU可根據記憶胞電晶體MT記憶之資料之位元數而具有2頁資料以上之記憶容量。
再者，以上說明之記憶胞陣列20之電路構成僅為一例，並不限定於此。例如，各區塊BLK包含之串單元SU之個數可設計為任意之個數。各NAND串NS包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2各自之個數可分別設計為任意之個數。字元線WL以及選擇閘極線SGD及SGS各自之條數係分別對應於各NAND串NS包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2各自之個數而設計。
(關於記憶胞陣列20之剖面構造)  圖5係第1實施形態之半導體記憶裝置10中之記憶胞陣列20之剖面構造之一例，抽選與1個區塊BLK對應之構造體並加以表示。再者，於以下參照之剖視圖中，為了使圖易懂，適當省略層間絕緣膜、佈線、接點等構成要素。X方向對應於位元線BL之延伸方向。Y方向對應於字元線WL之延伸方向。Z方向對應於相對於半導體基板之表面之鉛直方向。
如圖5所示，供形成記憶胞陣列20之區域中例如包含P型井區域30、絕緣體層33、4層導電體層34、8層導電體層35、4層導電體層36、複數個記憶體柱MP、導電體層37、38及39、以及複數個接點CP。
P型井區域30設置於半導體基板之表面附近。P型井區域30包含相互分離地配置之n+ 雜質擴散區域31及p+ 雜質擴散區域32。n+ 雜質擴散區域31及p+ 雜質擴散區域32之各者設置於P型井區域30之表面附近。
於P型井區域30上設置有絕緣體層33。於絕緣體層33上設置有相互分離地積層之4層導電體層34。最下層之導電體層34與絕緣體層33設置至n+ 雜質擴散區域31之附近。於最上層之導電體層34之上方設置有相互分離地積層之8層導電體層35。於最上層之導電體層35之上方設置有相互分離地積層之4層導電體層36。於最上層之導電體層36之上方設置有導電體層37。
導電體層34具有沿著XY平面擴展之構造，用作選擇閘極線SGS。導電體層35具有沿著XY平面擴展之構造，8層導電體層35係自下層起依序分別用作字元線WL0～WL7。導電體層36具有沿著Y方向延伸之構造，針對各佈線層中對應之每一串單元SU而分離。導電體層36用作選擇閘極線SGD。導電體層37具有於X方向上延伸之構造，於未圖示之區域中，複數個導電體層37沿Y方向排列。導電體層37用作位元線BL。
導電體層38及39之各者例如配置於最上層之導電體層36與導電體層37之間之佈線層。導電體層38用作源極線CELSRC，導電體層39用作井線CPWELL。接點CP分別設置於導電體層38與n+ 雜質擴散區域31間、以及導電體層39與p+ 雜質擴散區域32間。導電體層38及39經由接點CP而分別電性連接於n+ 雜質擴散區域31及p+ 雜質擴散區域32。
複數個記憶體柱MP之各者貫通(通過)絕緣體層33、4層導電體層34、8層導電體層35、及4層導電體層36之各者。又，複數個記憶體柱MP之各者例如包含半導體構件40及積層膜41。
半導體構件40例如形成為沿著Z方向延伸之柱狀。半導體構件40之側面由積層膜41覆蓋。半導體構件40之下部與P型井區域30接觸。半導體構件40之上部例如經由接點CH而與導電體層37接觸。與相同之行位址對應之記憶體柱MP內之半導體構件40電性連接於相同之導電體層37。再者，半導體構件40與導電體層37之間亦可經由接點或佈線等而電性連接。
圖6係沿著圖5之VI-VI線之剖視圖，表示包含導電體層35之佈線層中之記憶體柱MP之剖面構造之一例。如圖6所示，積層膜41例如包含隧道氧化膜42、絕緣膜43及阻擋絕緣膜44。
隧道氧化膜42包圍半導體構件40之側面。於隧道氧化膜42之側面設置有絕緣膜43。於絕緣膜43之側面設置有阻擋絕緣膜44。於阻擋絕緣膜44之側面接觸有導電體層35。再者，於記憶體柱MP之中央部亦可設置側面由半導體構件40包圍之絕緣體。
於以上說明之記憶胞陣列20之構造中，記憶體柱MP與導電體層34交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電體層35交叉之部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層25交叉之部分作為選擇電晶體ST1發揮功能。
即，於本例中，1個記憶體柱MP作為1個NAND串NS發揮功能。串單元SU由沿Y方向排列之複數個記憶體柱MP之集合形成。作為NAND串NS中包含之電晶體之電流路徑，使用半導體構件40。NAND串NS與源極線CELSRC之間係於選擇電晶體ST2設為接通狀態之情形時藉由形成於P型井區域30之表面附近之通道而電性連接。
再者，以上說明之記憶胞陣列20之構造僅為一例，可適當變更。例如，導電體層35之層數基於字元線WL之條數而設計。用作選擇閘極線SGS之導電體層34之層數可設計為任意之層數。用作選擇閘極線SGD之導電體層36之層數可設計為任意之層數。
(關於記憶胞電晶體MT之閾值分佈)  圖7表示第1實施形態之半導體記憶裝置10中之記憶胞電晶體MT之閾值分佈之一例。圖7所示之曲線圖之縱軸對應於記憶胞電晶體MT之個數，橫軸對應於記憶胞電晶體MT之閾值電壓。
如圖7所示，於第1實施形態之半導體記憶裝置10中，根據1個胞單元CU中包含之複數個記憶胞電晶體MT之閾值電壓，可形成4種閾值分佈。即，第1實施形態之半導體記憶裝置10中之記憶胞電晶體MT係能夠保存2位元(4值)之資料之MLC(Multi Level Cell，多層胞)。該4種閾值分佈例如按照閾值電壓由低至高之順序稱為“ER”狀態、“A”狀態、“B”狀態、“C”狀態。再者，示出記憶胞電晶體MT為MLC之例，但記憶胞電晶體MT亦可為能夠保存1位元(2值)之資料之SLC(Single Level Cell，單層胞)。於該情形時，例如亦可削減下述感測放大器模組22中之鎖存電路之數量。
於相鄰之閾值分佈之間之各者分別設定寫入動作中使用之驗證電壓。例如，於“ER”狀態與“A”狀態之間且“A”狀態之附近，設定與“A”狀態對應之驗證電壓AV。同樣地，對應於“B”狀態及“C”狀態而分別設定驗證電壓BV及CV。於寫入動作中，定序器14當偵測記憶某資料之記憶胞電晶體MT之閾值電壓超過與該資料對應之驗證電壓時，完成該記憶胞電晶體MT之程式。
於相鄰之閾值分佈之間之各者，亦分別設定讀出動作中使用之讀出電壓。例如，於“ER”狀態及“A”狀態間設定讀出電壓AR。同樣地，於“A”狀態及“B”狀態間設定讀出電壓BR，於“B”狀態及“C”狀態間設定讀出電壓CR。例如，讀出電壓AR、BR及CR分別設定為低於驗證電壓AV、BV及CV之電壓。記憶胞電晶體MT當對閘極施加讀出電壓時，根據所要記憶之資料而成為接通狀態或斷開狀態。
對較最高之閾值分佈更高之電壓設定讀出通過電壓Vread。具體而言，讀出通過電壓Vread設定為較“C”狀態下之最大之閾值電壓更高之電壓。記憶胞電晶體MT當對閘極施加讀出通過電壓Vread時，無關於記憶之資料而成為接通狀態。
而且，對以上說明之4種閾值分佈分配各不相同之2位元資料。以下，羅列對於閾值分佈之資料之分配之一例。 “ER”狀態：“11(上位位元/下位位元)”資料 “A”狀態：“01”資料 “B”狀態：“00”資料 “C”狀態：“10”資料。
於應用此種資料之分配之情形時，由下位位元構成之1頁資料(下位頁資料)藉由使用讀出電壓BR之讀出處理而確定。由上位位元構成之1頁資料(上位頁資料)藉由使用讀出電壓AR及CR之各者之讀出處理而確定。
[1-1-3]列解碼器模組21之電路構成  圖8表示第1實施形態之半導體記憶裝置10中之列解碼器模組21之電路構成之一例，亦一併表示驅動器模組DRM與記憶胞陣列20之關係。如圖8所示，列解碼器模組21經由複數條信號線而連接於驅動器模組DRM。
以下，著眼於與區塊BLK0對應之列解碼器RD0而對列解碼器RD之詳細之電路構成進行說明。列解碼器RD例如包含區塊解碼器BD以及電晶體TR0～TR17。
區塊解碼器BD將區塊位址解碼，並基於解碼結果對傳輸閘極線TG及bTG之各者施加特定之電壓。傳輸閘極線TG共通連接於電晶體TR0～TR12各自之閘極。對傳輸閘極線bTG輸入傳輸閘極線TG之反轉信號，傳輸閘極線bTG共通連接於電晶體TR13～TR17各自之閘極。
電晶體TR0～TR17之各者係高耐壓之n通道MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體。電晶體TR連接於自驅動器模組DRM佈線之信號線與設置於對應之區塊BLK之佈線之間。
具體而言，電晶體TR0之汲極連接於信號線SGSD。電晶體TR0之源極連接於選擇閘極線SGS。電晶體TR1～TR8各自之汲極分別連接於信號線CG0～CG7。電晶體TR1～TR8各自之源極分別連接於字元線WL0～WL7。電晶體TR9～TR12各自之汲極分別連接於信號線SGDD0～SGDD3。電晶體TR9～TR12各自之源極分別連接於選擇閘極線SGD0～SGD3。
電晶體TR13之汲極連接於信號線USGS。電晶體TR13之源極連接於選擇閘極線SGS。電晶體TR14～TR17各自之汲極共通連接於信號線USGD。電晶體TR14～TR17各自之源極分別連接於選擇閘極線SGD0～SGD3。
藉由以上之構成，列解碼器模組21可選擇區塊BLK。例如，於各種動作時，與所選擇之區塊BLK對應之區塊解碼器BD將“H”位準及“L”位準之電壓分別施加至傳輸閘極線TG及bTG，與非選擇之區塊BLK對應之區塊解碼器BD將“L”位準及“H”位準之電壓分別施加至傳輸閘極線TG及bTG。
再者，以上說明之列解碼器模組21之電路構成僅為一例，可適當變更。例如，列解碼器模組21包含之電晶體TR之個數可設計為基於各區塊BLK中所設置之佈線之條數之個數。圖8所示之驅動器模組DRM可對設置於記憶胞陣列20之源極線CELSRC及井線CPWELL之各者施加電壓。
[1-1-4]感測放大器模組22之電路構成  圖9係第1實施形態之半導體記憶裝置10中之感測放大器模組19之電路構成之一例，抽選與1個感測放大器單元SAU對應之電路構成並加以表示。如圖9所示，感測放大器單元SAU例如包含感測放大器部SA、以及鎖存電路SDL、ADL、BDL及XDL。
感測放大器部SA例如於讀出動作中，基於對應之位元線BL之電壓判定讀出資料為“0”或“1”。換言之，感測放大器部SA感測讀出至對應之位元線BL之資料，判定所選擇之記憶胞記憶之資料。
鎖存電路SDL、ADL、BDL及XDL之各者暫時保存讀出資料或寫入資料等。例如，鎖存電路XDL可使用於感測放大器單元SAU與輸入輸出電路11之間之資料DAT之輸入輸出。即，鎖存電路XDL可用作半導體記憶裝置10之快取記憶體。另一方面，鎖存電路SDL、ADL及BDL配置於與鎖存電路XDL相比更靠近感測放大器部SA之區域，於讀出動作、寫入動作、刪除動作中可優先使用。另一方面，鎖存電路SDL、ADL及BDL配置於與鎖存電路XDL相比更靠近感測放大器部SA之區域，於讀出動作、寫入動作、刪除動作中可優先使用。又，例如，於記憶胞電晶體MT為SLC之情形時，亦可不設置鎖存電路ADL及BDL。於該情形時，1個感測放大器單元SAU僅包含感測放大器部SA、配置於其附近之鎖存電路SDL、以及使用於與輸入輸出電路11之間之資料DAT之輸入輸出之鎖存電路XDL。
例如，關於半導體記憶裝置10，即便鎖存電路SDL、ADL及BDL為使用中，只要鎖存電路XDL(快取記憶體)空閒便可成為就緒狀態。將與鎖存電路XDL(快取記憶體)之狀態建立關聯地定義就緒狀態稱為「快取就緒」。關於「快取就緒」，和與鎖存電路XDL以外之內部電路之動作建立關聯地定義就緒狀態之情形相比，用於半導體記憶裝置10成為就緒狀態之條件得到緩和，因此，可縮短開始動作並轉變為忙碌狀態之後再次轉變為就緒狀態之前之期間。
以下，對感測放大器部SA、以及鎖存電路SDL、ADL、BDL及XDL各自之詳細之電路構成之一例進行說明。例如，感測放大器部SA包含電晶體50～58以及電容器59，鎖存電路SDL包含電晶體60及61以及反相器62及63。
電晶體50係PMOS電晶體。電晶體51、52、54～58、60及61之各者係NMOS電晶體。電晶體53係高耐壓之NMOS電晶體。
電晶體50之一端連接於電源線。對連接於電晶體50之一端之電源線施加例如電源電壓Vdd。電晶體50之閘極連接於鎖存電路SDL之節點INV(SDL)。電晶體51之一端連接於電晶體50之另一端。電晶體51之另一端連接於節點COM。對電晶體51之閘極輸入控制信號BLX。電晶體51之另一端連接於節點COM。電晶體52之一端連接於節點COM。對電晶體52之閘極輸入控制信號BLC。電晶體53之一端連接於電晶體52之另一端。電晶體53之另一端連接於對應之位元線BL。對電晶體53之閘極輸入控制信號BLS。
電晶體54之一端連接於節點COM。電晶體54之另一端連接於節點SRC。對節點SRC施加例如接地電壓Vss。電晶體54之閘極連接於鎖存電路SDL之節點INV(SDL)。電晶體55之一端連接於電晶體50之另一端。電晶體55之另一端連接於節點SEN。對電晶體55之閘極輸入控制信號HLL。電晶體56之一端連接於節點SEN。電晶體56之另一端連接於節點COM。對電晶體56之閘極輸入控制信號XXL。
電晶體57之一端接地。電晶體57之閘極連接於節點SEN。電晶體58之一端連接於電晶體57之另一端。電晶體58之另一端連接於匯流排LBUS。對電晶體58之閘極輸入控制信號STB。電容器59之一端連接於節點SEN。對電容器59之另一端輸入時脈CLK。
於鎖存電路SDL中，電晶體60及61各自之一端連接於匯流排LBUS。電晶體60及61之另一端分別連接於節點INV及LAT。對電晶體60及61之閘極分別輸入控制信號STI及STL。反相器62之輸入節點與反相器63之輸出節點之各者連接於節點LAT。反相器62之輸出節點與反相器63之輸入節點之各者連接於節點INV。
鎖存電路ADL、BDL及XDL之電路構成例如與鎖存電路SDL之電路構成相同。另一方面，對電晶體60及61之各者輸入與鎖存電路SDL不同之控制信號。例如，於鎖存電路ADL，對電晶體60及61之閘極分別輸入控制信號ATI及ATL。又，鎖存電路SDL、ADL、BDL及XDL各自之節點INV及LAT分別獨立地設置。
以上說明之控制信號BLX、BLC、BLS、HLL、XXL、STB、STI、STL、ATI及ATL之各者例如藉由定序器14產生。感測放大器部SA判定讀出至位元線BL之資料之時序基於定序器14使控制信號STB有效之時序。於以下之說明中，「使控制信號STB有效」對應於定序器14使控制信號STB暫時自“L”位準變化為“H”位準。
再者，以上說明之感測放大器模組22之電路構成僅為一例，並不限定於此。例如，感測放大器單元SAU包含之鎖存電路之個數可基於使記憶胞電晶體MT記憶之資料之位元數而適當變更。根據感測放大器單元SAU之電路構成，亦有與「使控制信號STB有效」對應之動作對應於定序器14使控制信號STB暫時自“H”位準變化為“L”位準之動作的情形。
[1-1-5]判定電路DC之電路構成  圖10表示第1實施形態之半導體記憶裝置10中之判定電路DC之電路構成之一例。如圖10所示，對判定電路DC輸入位址EPG1及EPG2、位址RPG1及RPG2、位址EPP0～EPP7、以及位址RPP0～RPP7。又，判定電路DC包含AND(及)電路AC0～AC14、OR(或)電路OC0及OC1、反相器INV0～INV2、以及正反器電路FF0～FF2。
位址EPG1及EPG2之各者係表示半導體記憶裝置10於前台執行刪除動作之平面組PG之位址資訊。位址EPG1及EPG2分別對應於平面組PG1及PG2。
位址RPG1及RPG2之各者係表示半導體記憶裝置10於中斷處理中執行讀出動作之平面組PG之位址資訊。位址RPG1及RPG2分別對應於平面組PG1及PG2。
位址EPG1、EPG2、RPG1及RPG2之各者例如於與所選擇之平面組PG對應之情形時成為“H”位準之信號，於與非選擇之平面組PG對應之情形時成為“L”位準之信號。
位址EPP0～EPP7之各者係表示半導體記憶裝置10於前台執行刪除動作之對平面PP之位址資訊。位址EPP0～EPP7分別對應於對平面PP0～PP7。
位址RPP0～RPP7之各者係表示半導體記憶裝置10於中斷處理中執行讀出動作之對平面PP之位址資訊。位址RPP0～RPP7分別對應於對平面PP0～PP7。
位址EPP0～EPP7、及RPP0～RPP7之各者例如於與所選擇之對平面PP對應之情形時成為“H”位準之信號，於與非選擇之對平面PP對應之情形時成為“L”位準之信號。
對AND電路AC0輸入位址EPG1及RPG1。對AND電路AC1輸入位址EPG2及RPG2。對OR電路OC0輸入AND電路AC0及AC1各自之輸出信號。
對AND電路AC2輸入位址EPP0及RPP0。對AND電路AC3輸入位址EPP1及RPP1。對AND電路AC4輸入位址EPP2及EPP2。對AND電路AC5輸入位址EPP3及RPP3。對AND電路AC6輸入位址EPP4及RPP4。對AND電路AC7輸入位址EPP5及RPP5。對AND電路AC8輸入位址EPP6及RPP6。對AND電路AC9輸入位址EPP7及RPP7。對OR電路OC1輸入AND電路AC2～AC9各自之輸出信號。
對AND電路AC10輸入經由反相器INV0之OR電路OC0之輸出信號、及經由反相器INV1之OR電路OC1之輸出信號。對AND電路AC11輸入OR電路OC0之輸出信號及經由反相器INV2之OR電路OC1之輸出信號。
對AND電路AC12輸入AND電路AC10之輸出信號。對AND電路AC13輸入AND電路AC11之輸出信號。對AND電路AC14輸入OR電路OC1之輸出信號。又，對AND電路AC12～AC14之各者輸入指令CMD。該指令CMD例如當將特定之指令保存於指令暫存器12C時成為“H”位準之信號。
對正反器電路FF0之輸入D輸入AND電路AC12之輸出信號。對正反器電路FF1之輸入D輸入AND電路AC13之輸出信號。對正反器電路FF2之輸入D輸入AND電路AC14之輸出信號。對正反器電路FF0～FF2各自之時脈輸入例如寫入賦能信號WEn。
正反器電路FF0～FF2之各者係基於輸入至輸入D之信號與輸入至時脈之信號，自輸出Q輸出控制信號。具體而言，自正反器電路FF0之輸出Q輸出控制信號DIFFVG。自正反器電路FF1之輸出Q輸出控制信號SAMEVG。自正反器電路FF2之輸出Q輸出控制信號SAMEPP。
控制信號DIFFVG係表示於在前台執行刪除動作之平面PL與在中斷處理中執行讀出動作之平面PL之間，平面組PG不同的控制信號。
控制信號SAMEVG係表示於在前台執行刪除動作之平面PL與在中斷處理中執行讀出動作之平面PL之間，平面組PG相同且包含之對平面PP不同的控制信號。
控制信號SAMEPP係表示包含在前台執行刪除動作之平面PL之對平面PP與包含在中斷處理中執行讀出動作之平面PL之對平面PP相同的控制信號。
於以上說明之判定電路DC之電路構成中，當半導體記憶裝置10於刪除動作中接收中斷處理之命令時，基於在前台執行刪除動作之平面PL之位址與在中斷處理中執行讀出動作之平面PL之位址，控制信號DIFFVG、SAMEVG及SAMEPP中之任一個控制信號成為“H”位準。
再者，判定電路DC之電路構成並不限定於此，可設計為任意之電路構成。判定電路DC只要能夠基於至少2種位址資訊，輸出表示執行前台中之動作之平面PL與執行中斷處理中之動作之平面PL之關係的資訊即可。
[1-2]動作  其次，對第1實施形態之半導體記憶裝置10中之讀出動作、刪除動作、及刪除動作中之中斷處理依序進行說明。
再者，於以下之說明中，將所選擇之區塊BLK稱為選擇區塊BLKsel，將非選擇之區塊BLK稱為非選擇區塊BLKusel。電壓產生電路16對字元線WL施加電壓係對應於電壓產生電路16經由信號線CG及列解碼器模組21對字元線WL施加電壓。
[1-2-1]讀出動作  圖11係表示第1實施形態之半導體記憶裝置10中之上位頁之讀出動作之一例之時序圖。如圖11所示，於上位頁之讀出動作中，外部之記憶體控制器例如將指令“00h”、位址資訊“ADD”、及指令“30h”依序發送至半導體記憶裝置10。
指令“00h”係指定讀出動作之指令。指令“30h”係指示讀出動作之執行之指令。當接收指令“30h”時，定序器14使半導體記憶裝置10自就緒狀態轉變為忙碌狀態，並基於所接收到之指令及位址資訊開始讀出動作。
當讀出動作開始時，電壓產生電路16對非選擇之字元線WL施加讀出通過電壓Vread，並對所選擇之字元線WL依序施加讀出電壓AR及CR。又，定序器14於將讀出電壓AR及CR施加至選擇字元線WLsel之期間，分別使控制信號STB有效。
於各感測放大器單元SAU，基於讀出電壓AR之讀出結果例如保存於鎖存電路ADL。其後，根據基於讀出電壓CR之讀出結果、及保存於鎖存電路ADL之基於讀出電壓AR之讀出結果運算上位頁之讀出資料，並將運算結果例如保存於鎖存電路XDL。
當上位頁之讀出資料確定時，定序器14結束讀出動作，並使半導體記憶裝置10自忙碌狀態轉變為就緒狀態。而且，將各感測放大器單元SAU之鎖存電路XDL中保存之讀出結果基於記憶體控制器之指示輸出至記憶體控制器(圖11、“Dout”)。
再者，半導體記憶裝置10於下位頁之讀出動作中，亦可與上位頁之讀出動作同樣地執行。讀出動作中施加之電壓之種類及數量可根據記憶胞電晶體MT記憶之資料之位元數或資料之分配而適當變更。讀出動作中使用之指令可適當變更。
[1-2-2]刪除動作  圖12係表示第1實施形態之半導體記憶裝置10中之刪除動作之一例之時序圖。如圖12所示，於刪除動作中，外部之記憶體控制器例如將指令“60h”、位址資訊“ADD”、及指令“D0h”依序發送至半導體記憶裝置10。
指令“60h”係指定刪除動作之指令。指令“D0h”係指示通常之刪除動作之執行之指令。當接收指令“D0h”時，定序器14使半導體記憶裝置10自就緒狀態轉變為忙碌狀態，並基於所接收到之指令及位址資訊開始刪除動作。
於刪除動作中，電壓產生電路16對選擇區塊BLKsel內之字元線WL施加Vss，對井線CPWELL施加Vera。Vera係用作刪除電壓之高電壓。如此一來，於選擇區塊BLKsel內之NAND串NS中於通道-控制閘極間產生電位差，將電荷儲存層中保存之電子提取至通道。其結果，選擇區塊BLKsel內之記憶胞電晶體MT之閾值電壓降低，並分佈於“ER”位準。
繼而，定序器14執行刪除驗證。具體而言，定序器14使井線CPWELL之電壓自Vera下降至Vss之後，對選擇區塊BLKsel執行使用Vevf之讀出動作。Vevf設定為“ER”狀態與“A”狀態之間之電壓。刪除驗證成功之記憶胞電晶體MT之閾值電壓分佈於“ER”狀態。Vevf例如施加至與選擇區塊BLKsel對應之所有字元線WL。
若刪除驗證成功，則定序器14結束刪除動作，使半導體記憶裝置10自忙碌狀態轉變為就緒狀態。再者，刪除驗證可以區塊BLK為單位執行，亦可以串單元SU為單位執行。於刪除驗證失敗之情形時，定序器14亦可再次執行選擇相同之區塊BLK之刪除動作。
以上說明之刪除動作例如可分類為升壓期間、刪除期間、降壓期間、及刪除驗證期間。升壓期間對應於時刻t0及t1間之期間(圖12、(1))，其係井線CPWELL之電壓自Vss上升至Vera之期間。刪除期間對應於時刻t1及t2間之期間(圖12、(2))，其係主要提取電荷儲存層中保存之電子之期間。降壓期間對應於時刻t2及t3間之期間(圖12、(3))，其係井線CPWELL之電壓自Vera下降至Vss之期間。刪除驗證期間對應於時刻t3及t4間之期間(圖12、(4))，其係執行刪除驗證之期間。該等期間使用於下述中斷處理之執行時序之說明。
[1-2-3]刪除動作中之中斷處理  第1實施形態之半導體記憶裝置10於刪除動作中自外部之記憶體控制器接收到讀出動作之指示之情形時，適當中斷刪除動作而執行中斷處理。該中斷處理之執行時序可基於執行刪除動作之平面PL與執行讀出動作之平面PL之關係而考慮複數種。
例如，於中斷處理中，平面PL0～PL15例如分類為相同電源組、不同電源組、及同一對平面。相同電源組係包含於與所選擇之平面PL相同之平面組PG且為不同之對平面PP之平面PL之集合。不同電源組係包含於與所選擇之平面PL不同之平面組PG之平面PL之集合。同一對平面係包含於相同之對平面PP之平面PL之集合。
圖13、圖14、圖15之各者表示第1實施形態之半導體記憶裝置10之刪除動作中的所選擇之平面PL與其他平面PL之關係之一例。圖13、圖14、圖15分別對應於選擇1個平面PL、2個平面PL、4個平面PL之情形。
於圖13所示之一例中，選擇平面PL0作為刪除對象。於該情形時，平面PL2～PL7包含於相同電源組。平面PL8～PL15包含於不同電源組。平面PL0及PL1包含於同一對平面。
於圖14所示之一例中，選擇平面PL0及PL1、即對平面PP0作為刪除對象。於該情形時，平面PL2～PL7包含於相同電源組。平面PL8～PL15包含於不同電源組。平面PL0及PL1包含於同一對平面。
於圖15所示之一例中，選擇平面PL0、PL1、PL8及PL9、即對平面PP0及PP4作為刪除對象。於該情形時，平面PL2～PL7及PL10～PL15包含於相同電源組。平面PL0、PL1、PL8及PL9包含於同一對平面。於本例中，不存在包含於不同電源組之平面PL。
如上所述，於第1實施形態之半導體記憶裝置10，對應於所選擇之平面PL之數量及部位而適當實施分組。再者，執行刪除動作之平面PL之數量及組合並不限定於以上說明之組合，可設定為任意之數量及組合。
又，第1實施形態之半導體記憶裝置10為了高速地執行中斷處理，而執行使用與利用圖12說明之刪除動作不同之指令之刪除動作。於該刪除動作中，定序器14開始刪除動作之後使半導體記憶裝置10轉變為就緒狀態，半導體記憶裝置10以就緒狀態進行刪除動作。此種刪除動作可如上述「快取就緒」般縮短轉變為忙碌狀態之後再次轉變為就緒狀態之前之期間，例如稱為快取刪除動作。第1實施形態之半導體記憶裝置10基於上述分組、及於快取刪除動作中接收到讀出指令之時序，適當執行中斷處理。
以下，對選擇相同電源組之中斷處理、選擇不同電源組之中斷處理、及選擇同一對平面之中斷處理依序進行說明。再者，以下，作為中斷處理，將與刪除動作並行地執行之讀出動作稱為後台讀出，將中斷刪除動作而執行之讀出動作稱為暫停讀出。
[1-2-3-1]選擇相同電源組之中斷處理  圖16表示第1實施形態之半導體記憶裝置10中的快取刪除動作與選擇相同電源組之平面之中斷處理之指令序列及時序圖之一例。再者，各種動作前之控制信號DIFFVG、SAMEVG及SAMEPP分別為“L”位準。
如圖16所示，首先，記憶體控制器例如將指令“60h”、位址資訊“ADD”及指令“D3h”依序發送至半導體記憶裝置10。指令“D3h”係指示快取刪除動作之執行之指令。
若接收指令“D3h”，則定序器14使半導體記憶裝置10自就緒狀態轉變為忙碌狀態。然後，定序器14基於所接收到之指令及位址資訊，開始與使用圖12說明之動作相同之刪除動作(圖16、“Erase(刪除)”)。
若開始刪除動作，則定序器14使半導體記憶裝置10自忙碌狀態轉變為就緒狀態。如此一來，半導體記憶裝置10以就緒狀態依序執行與圖12所示之期間(1)～(4)對應之處理。
於半導體記憶裝置10為就緒狀態且刪除動作結束之前，記憶體控制器例如將指令“00h”、位址資訊“ADD”及指令“30h”依序發送至半導體記憶裝置10。該位址資訊“ADD”包含指定對於執行刪除動作之平面PL之相同電源組之平面PL之資訊。
若接收指令“30h”，則定序器14使半導體記憶裝置10自就緒狀態轉變為忙碌狀態。然後，定序器14基於所接收到之指令及位址資訊、以及判定電路DC產生之控制信號，開始中斷處理之讀出動作(圖16、“Read(讀出)”)。
於本例中，對判定電路DC輸入指定相同電源組之平面PL之位址資訊。因此，控制信號SAMEVG成為“H”位準，控制信號DIFFVG及SAMEPP之各者維持“L”位準。
即，定序器14基於控制信號SAMEVG為“H”位準之情況，與刪除動作並行地執行選擇相同電源組之平面PL之後台讀出。後台讀出之詳細之動作由於與例如利用圖11說明之讀出動作相同，故而省略說明。
若後台讀出結束，則定序器14使半導體記憶裝置10自忙碌狀態轉變為就緒狀態。此時，判定電路DC輸出之控制信號SAMEVG例如基於該讀出動作相關之處理已完成之情況而恢復為“L”位準。記憶體控制器當偵測於指示讀出動作之後半導體記憶裝置10已成為就緒狀態時，使半導體記憶裝置10輸出讀出資料(圖16、“Dout”)。
接收到讀出資料之後，記憶體控制器例如將指令“48h”發送至半導體記憶裝置10。指令“48h”係向半導體記憶裝置10通知中斷處理之結束之指令。若接收指令“48h”，則定序器14繼續執行刪除動作。
再者，半導體記憶裝置10由於以就緒狀態執行刪除動作，故而於刪除動作結束之情形時亦保持就緒狀態而不變化。與此相對，記憶體控制器於執行寫入動作或對於其他區塊BLK之刪除動作等之情形時，執行狀態讀取。於狀態讀取時，記憶體控制器例如將指令“70h”發送至半導體記憶裝置10。半導體記憶裝置10接收指令“70h”時，將包含表示刪除動作是否結束之資訊之狀態資訊STS輸出至記憶體控制器。藉此，記憶體控制器可確認半導體記憶裝置10之刪除動作是否結束。
以上說明之執行後台讀出之時序可基於刪除動作之進展狀況而變化。以下，對在第1實施形態之半導體記憶裝置10中執行後台讀出之時序之一例說明複數種。
(於升壓期間接收到讀出指令之情形)  圖17、圖18、圖19之各者表示第1實施形態之半導體記憶裝置10中之選擇相同電源組之平面PL之後台讀出之執行時序之一例，對應於半導體記憶裝置10於刪除動作之升壓期間接收到讀出指令之情形時之動作。
再者，於以下參照之同樣之圖式中分別表示與刪除動作對應之前台動作之期間、與中斷處理之讀出動作對應之後台動作之期間、及施加至執行刪除動作之平面PL之井線CPWELL之電壓之一例。
於圖17所示之一例中，半導體記憶裝置10於升壓期間(圖17、(1))接收讀出指令(例如“30h”)時，立即開始後台讀出。換言之，半導體記憶裝置10接收到讀出指令之後，不暫停刪除動作，便開始後台讀出。即，於本例中，並行地執行前台之刪除動作中之升壓期間之處理與後台讀出之處理。
於圖18所示之一例中，半導體記憶裝置10於升壓期間(圖18、(1))接收讀出指令(例如“30h”)時，使井線CPWELL之升壓停止而立即開始後台讀出。於執行後台讀出之期間，井線CPWELL之電壓例如維持為停止升壓之時間點之狀態。然後，當後台讀出結束時，半導體記憶裝置10重新開始井線CPWELL之升壓。即，於本例中，前台之刪除動作中之升壓期間之處理於執行後台讀出之處理之期間停止，並基於後台讀出之處理已結束之情況而重新開始。
於圖19所示之一例中，半導體記憶裝置10於升壓期間(圖19、(1))接收讀出指令(例如“30h”)時，等待升壓期間之結束之後開始後台讀出。換言之，半導體記憶裝置10接收到讀出指令之後，暫停升壓期間之後台讀出，並基於升壓期間已結束之情況而開始後台讀出。即，於本例中，以前台之刪除動作中之升壓期間之處理與後台讀出之處理不重疊之方式執行。
(於刪除期間接收到讀出指令之情形)  圖20及圖21之各者表示第1實施形態之半導體記憶裝置10中之選擇相同電源組之平面PL之後台讀出之執行時序之一例，對應於半導體記憶裝置10於刪除動作之刪除期間接收到讀出指令之情形時之動作。
於圖20所示之一例中，半導體記憶裝置10於刪除期間(圖20、(2))接收讀出指令(例如“30h”)時，立即開始後台讀出。換言之，半導體記憶裝置10接收到讀出指令之後，不暫停刪除動作，便開始後台讀出。即，於本例中，並行地執行前台之刪除動作中之刪除期間之處理與後台讀出之處理。
於圖21所示之一例中，半導體記憶裝置10於刪除期間(圖21、(2))接收讀出指令(例如“30h”)時，等待刪除期間之結束之後開始後台讀出。換言之，半導體記憶裝置10接收到讀出指令之後，暫停刪除期間之後台讀出，並基於刪除期間已結束之情況而開始後台讀出。即，於本例中，以前台之刪除動作中之刪除期間之處理與後台讀出之處理不重疊之方式執行。
(於降壓期間接收到讀出指令之情形)  圖22及圖23之各者表示第1實施形態之半導體記憶裝置10中之選擇相同電源組之平面PL之後台讀出之執行時序之一例，對應於半導體記憶裝置10於刪除動作之降壓期間接收到讀出指令之情形時之動作。
於圖22所示之一例中，半導體記憶裝置10於降壓期間(圖22、(3))接收讀出指令(例如“30h”)時，立即開始後台讀出。換言之，半導體記憶裝置10接收到讀出指令之後，不暫停刪除動作，便開始後台讀出。即，於本例中，並行地執行前台之刪除動作中之降壓期間之處理與後台讀出之處理。
於圖23所示之一例中，半導體記憶裝置10於降壓期間(圖23、(3))接收讀出指令(例如“30h”)時，等待降壓期間之結束之後開始後台讀出。換言之，半導體記憶裝置10接收到讀出指令之後，暫停降壓期間中之後台讀出，並基於降壓期間已結束之情況而開始後台讀出。即，於本例中，以前台之刪除動作中之降壓期間之處理與後台讀出之處理不重疊之方式執行。
(於刪除驗證期間接收到讀出指令之情形)  圖24及圖25之各者表示第1實施形態之半導體記憶裝置10中之選擇相同電源組之平面PL之後台讀出之執行時序之一例，對應於半導體記憶裝置10於刪除動作之刪除驗證期間接收到讀出指令之情形時之動作。
再者，於以下參照之同樣之圖式中，例示於刪除驗證期間以串單元SU為單位執行刪除驗證之情形時之動作。例如，於某區塊BLK中，刪除驗證按照串單元SU0～SU3之順序執行。又，1循環之刪除驗證中之讀出動作表示為“Evfy”，偵測動作表示為“Edet”。於偵測動作中，基於之前執行之刪除驗證中之讀出動作之結果，判定該串單元SU之刪除驗證是否成功。
於圖24所示之一例中，半導體記憶裝置10於刪除驗證期間(圖24、(4))接收讀出指令(例如“30h”)時，立即開始後台讀出。換言之，半導體記憶裝置10接收到讀出指令之後，不暫停刪除動作，便開始後台讀出。即，於本例中，並行地執行前台之刪除動作中之刪除驗證期間之處理與後台讀出之處理。
於圖25所示之一例中，半導體記憶裝置10於刪除驗證期間(圖25、(4))接收讀出指令(例如“30h”)時，等待1循環之刪除驗證之結束之後開始後台讀出。換言之，半導體記憶裝置10於執行在接收到讀出指令之時間點執行之1循環之刪除驗證之期間，暫停後台讀出。然後，半導體記憶裝置10基於1循環之刪除驗證已結束之情況而開始後台讀出。當後台讀出結束時，半導體記憶裝置10重新開始對於下一個串單元SU之刪除驗證。
具體而言，例如在執行對於串單元SU1之刪除驗證之期間接收讀出指令時，半導體記憶裝置10暫停後台讀出直至對於串單元SU1之刪除驗證(即，讀出動作“Evfy”與偵測動作“Edet”之組)結束為止。
然後，半導體記憶裝置10基於串單元SU1中之刪除驗證之偵測動作已結束之情況而開始後台讀出。然後，半導體記憶裝置10基於後台讀出已結束之情況而開始對於串單元SU2之刪除驗證。如此，於本例中，以前台之刪除動作中之1循環之刪除驗證之處理與後台讀出之處理不重疊之方式執行。
[1-2-3-2]選擇不同電源組之中斷處理  圖26表示第1實施形態之半導體記憶裝置10中的快取刪除動作與選擇不同電源組之平面之中斷處理之指令序列及時序圖之一例。
如圖26所示，選擇不同電源組之平面之中斷處理中之動作相對於利用圖16說明之選擇相同電源組之平面之中斷處理中之動作而言，成為“H”位準之控制信號之種類不同。
具體而言，於本例中，對判定電路DC輸入指定不同電源組之平面PL之位址資訊。因此，控制信號DIFFVG成為“H”位準，控制信號SAMEVG及SAMEPP之各者維持“L”位準。
若於刪除動作中接收讀出指令(例如“30h”)，則定序器14基於控制信號DIFFVG為“H”位準之情況，與刪除動作並行地執行選擇不同電源組之平面PL之後台讀出。
然後，當後台讀出結束時，定序器14使半導體記憶裝置10自忙碌狀態轉變為就緒狀態。此時，判定電路DC輸出之控制信號DIFFVG例如基於該讀出動作相關之處理已完成之情況而恢復為“L”位準。圖26中之其他動作由於與例如利用圖16說明之指令序列及時序圖相同，故而省略說明。
再者，選擇不同電源組之後台讀出亦可不暫停地執行。即，選擇不同電源組之後台讀出可於前台之刪除動作之任意期間立即執行。並不限定於此，選擇不同電源組之後台讀出亦可於與選擇相同電源組之後台讀出相同之時序執行。
[1-2-3-3]選擇同一對平面之中斷處理  圖27表示第1實施形態之半導體記憶裝置10中的快取刪除動作與選擇同一對平面之中斷處理之指令序列及時序圖之一例。
如圖27所示，選擇同一對平面之中斷處理中之動作相對於利用圖16說明之選擇相同電源組之平面之中斷處理中之動作而言，成為“H”位準之控制信號與執行刪除動作之期間不同。
具體而言，於本例中，對判定電路DC輸入指定同一對平面之位址資訊。因此，控制信號SAMEPP成為“H”位準，控制信號DIFFVG及SAMEVG之各者維持“L”位準。
若於刪除動作中接收讀出指令(例如“30h”)，則定序器14基於控制信號SAMEPP為“H”位準之情況，中斷前台之刪除動作，執行選擇同一對平面之暫停讀出。暫停讀出之詳細之動作由於與例如利用圖11說明之讀出動作相同，故而省略說明。
若暫停讀出結束，則定序器14使半導體記憶裝置10自忙碌狀態轉變為就緒狀態。此時，判定電路DC輸出之控制信號SAMEPP例如基於該讀出動作相關之處理已完成之情況而恢復為“L”位準。記憶體控制器偵測於指示讀出動作之後半導體記憶裝置10已成為就緒狀態時，使半導體記憶裝置10輸出讀出資料(圖27、“Dout”)。
接收到讀出資料之後，記憶體控制器例如將指令“48h”發送至半導體記憶裝置10。接收指令“48h”時，定序器14重新開始刪除動作。
以上說明之執行暫停讀出之時序可基於刪除動作之進展狀況而變化。以下，對在第1實施形態之半導體記憶裝置10中執行暫停讀出之時序之一例說明複數種。
(於刪除期間接收到讀出指令之情形)  圖28、圖29、圖30及圖31之各者表示第1實施形態之半導體記憶裝置10中之選擇同一對平面之平面PL之暫停讀出之執行時序之一例，對應於半導體記憶裝置10於刪除動作之刪除期間接收到讀出指令之情形時之動作。
再者，於圖28、圖29、圖30及圖31之各者中表示刪除期間之步驟數。於本例中，半導體記憶裝置10基於刪除期間已執行“0”～“9”步驟之情況而結束刪除期間。又，於圖29、圖30及圖31所示之一例中，於刪除期間執行1次中斷處理，將刪除動作分割成第1期間與第2期間。
於圖28所示之一例中，半導體記憶裝置10於刪除期間(圖28、第1期間(2))接收讀出指令(例如“30h”)時，首先，執行刪除期間直至特定之步驟為止，使刪除處理完成。然後，半導體記憶裝置10基於已使井線CPWELL之電壓下降至Vss之情況而開始暫停讀出。當暫停讀出結束時，記憶體控制器發送指令“48h”。半導體記憶裝置10接收指令“48h”時，定序器14重新開始刪除動作，開始刪除驗證期間之處理。換言之，半導體記憶裝置10接收讀出指令時，於刪除期間之處理與降壓期間之處理結束之後且刪除驗證期間之前執行暫停讀出。
於圖29所示之一例中，半導體記憶裝置10於刪除期間(圖29、第1期間(2))接收讀出指令(例如“30h”)時，立即中斷刪除動作，開始暫停讀出。具體而言，半導體記憶裝置10例如於在刪除期間之“5”步驟之處理之中途接收到讀出指令之情形時，立即使井線CPWELL之電壓下降(圖29、第1期間(3))。然後，當井線CPWELL之電壓下降至Vss時，半導體記憶裝置10執行對於同一對平面之暫停讀出。
當暫停讀出結束時，記憶體控制器發送指令“48h”。半導體記憶裝置10接收指令“48h”時，定序器14重新開始刪除動作，使井線CPWELL之電壓上升(圖29、第2期間(1))。當井線CPWELL之電壓上升至Vera時，定序器14自刪除動作中斷之時間點之計數重新開始刪除期間之計數。即，於本例中，定序器14自“5”步驟之處理重新開始刪除期間之處理。然後，定序器14基於在刪除期間“9”步驟之處理已完成之情況而結束刪除期間之處理，並移行至刪除驗證期間之處理。
於圖30所示之一例中，半導體記憶裝置10於刪除期間(圖30、第1期間(2))接收讀出指令(例如“30h”)時，基於讀出指令接收時之步驟之處理已結束之情況而中斷刪除動作，開始後台讀出。換言之，半導體記憶裝置10接收讀出指令時，在刪除期間1步驟之處理結束之前暫停中斷處理，然後開始暫停讀出。
具體而言，半導體記憶裝置10例如於在刪除期間之“5”步驟之處理之中途接收到讀出指令之情形時，於“5”步驟之處理完成之前繼續處理期間。然後，半導體記憶裝置10於“5”步驟之處理完成時，使井線CPWELL之電壓下降(圖30、第1期間(3))。當井線CPWELL之電壓下降至Vss時，半導體記憶裝置10執行對於同一對平面之暫停讀出。
當暫停讀出結束時，記憶體控制器發送指令“48h”。若半導體記憶裝置10接收指令“48h”，則定序器14重新開始刪除動作，使井線CPWELL之電壓上升(圖30、第2期間(1))。當井線CPWELL之電壓上升至Vera時，定序器14自第1期間之最後之循環推進，重新開始刪除期間之處理。即，於本例中，定序器14自“5”步驟之下一“6”步驟之處理重新開始。然後，定序器14基於在刪除期間“9”步驟之處理已完成之情況而結束刪除期間之處理，移行至刪除驗證期間之處理。
於圖31所示之一例中，半導體記憶裝置10於刪除期間(圖31、第1期間(2))接收讀出指令(例如“30h”)時，基於對於讀出指令接收時之步驟之下一步驟之處理已結束之情況而中斷刪除動作，開始後台讀出。換言之，半導體記憶裝置10接收讀出指令時，於在刪除期間2步驟之處理結束之前暫停中斷處理，然後開始暫停讀出。
具體而言，半導體記憶裝置10例如於在刪除期間之“5”步驟之處理之中途接收到讀出指令之情形時，於“5”步驟之下一“6”步驟之處理完成之前繼續處理期間。然後，半導體記憶裝置10當“6”步驟之處理完成時，使井線CPWELL之電壓下降(圖31、第1期間(3))。當井線CPWELL之電壓下降至Vss時，半導體記憶裝置10執行對於同一對平面之暫停讀出。
當暫停讀出結束時，記憶體控制器發送指令“48h”。若半導體記憶裝置10接收指令“48h”，則定序器14重新開始前台之刪除動作，使井線CPWELL之電壓上升(圖31、第2期間(1))。當井線CPWELL之電壓上升至Vera時，定序器14自第1期間之最後之循環推進，重新開始刪除期間之處理。即，於本例中，定序器14自“6”步驟之下一“7”步驟之處理重新開始。然後，定序器14基於在刪除期間已計數“9”步驟之情況而結束刪除期間之處理，移行至刪除驗證期間之處理。
再者，接收讀出指令之後中斷刪除動作之前之步驟數可設定為任意之數值。又，半導體記憶裝置10根據中斷該刪除動作之前之步驟數、及接收到讀出指令之時序，亦可將刪除期間處理至最後才開始中斷處理。
例如，於圖30所示之一例中，半導體記憶裝置10於在“9”循環之處理之中途接收到讀出指令之情形時，亦可於“9”循環之處理完成之後執行中斷處理。於圖31所示之一例中，半導體記憶裝置10於在“8”或“9”循環之處理之中途接收到讀出指令之情形時，亦可於“9”循環之處理完成之後執行中斷處理。
(於刪除驗證期間接收到讀出指令之情形)  圖32及圖33之各者表示第1實施形態之半導體記憶裝置10中之選擇相同電源組之平面PL之後台讀出之執行時序之一例，對應於半導體記憶裝置10於刪除動作之刪除驗證期間接收到讀出指令之情形時之動作。
於圖32所示之一例中，半導體記憶裝置10於刪除驗證期間(圖32、(4))接收讀出指令(例如“30h”)時，於對於作為刪除驗證之對象之所有串單元SU之刪除驗證完成之後開始中斷處理(讀出動作)。換言之，半導體記憶裝置10使於接收到讀出指令之時間點執行之刪除驗證期間之處理完成之後，執行暫停讀出。
具體而言，例如在執行對於串單元SU1之刪除驗證之期間接收讀出指令時，半導體記憶裝置10暫停中斷處理，直至對於串單元SU1、SU2及SU3之各者之刪除驗證結束為止。然後，半導體記憶裝置10當串單元SU3中之刪除驗證之偵測動作結束時，基於接收到指令“48h”之情況而開始中斷處理。再者，於本例中，由於在開始中斷處理之時間點刪除動作已結束，故而可省略利用圖27說明之基於指令“48h”之刪除動作之重新開始處理。
於圖33所示之一例中，半導體記憶裝置10於刪除驗證期間(圖33、(4))接收讀出指令(例如“30h”)時，立即開始暫停讀出。換言之，半導體記憶裝置10中斷於接收到讀出指令之時間點執行之刪除驗證期間之處理，執行暫停讀出。繼而，當暫停讀出結束時，記憶體控制器發送指令“48h”。當半導體記憶裝置10接收指令“48h”時，後退並重新開始中斷之刪除驗證之循環。即，半導體記憶裝置10重新執行中斷之刪除驗證之循環。
具體而言，例如在執行對於串單元SU1之刪除驗證之期間接收讀出指令時，半導體記憶裝置10立即執行暫停讀出。然後，當暫停讀出結束時，半導體記憶裝置10重新再次執行對於串單元SU1之刪除驗證。
再者，半導體記憶裝置10執行選擇同一對平面之暫停讀出之時序並不限定於以上說明之例。例如，半導體記憶裝置10亦可如利用圖25所說明般，基於1循環之刪除驗證已結束之情況而執行同一對平面之暫停讀出。
[1-3]第1實施形態之效果  根據以上說明之第1實施形態之半導體記憶裝置10，可改善半導體記憶裝置10之潛時。以下，使用比較例對第1實施形態之詳細之效果進行說明。
圖34表示第1實施形態之比較例中之刪除動作中之暫停讀出中之指令序列及時序圖之一例。如圖34所示，於第1實施形態之比較例中，首先，執行利用圖11說明之刪除動作，半導體記憶裝置10轉變為忙碌狀態。然後，記憶體控制器於半導體記憶裝置10執行刪除動作之期間，自外部之主機機器接收讀出動作之指令時，將指令“FFh”發送至半導體記憶裝置10。指令“FFh”係對半導體記憶裝置10指示處理中之動作之暫停之指令。
半導體記憶裝置10當接收指令“FFh”時暫停刪除動作，當暫停處理完成時轉變為就緒狀態。如此一來，記憶體控制器基於半導體記憶裝置10已成為就緒狀態之情況，例如將指令“00h”、位址資訊“ADD”、指令“30h”發送至半導體記憶裝置10。
半導體記憶裝置10當接收指令“30h”時轉變為忙碌狀態，並基於所接收到之指令等執行讀出動作(暫停讀出)。半導體記憶裝置10當暫停讀出結束時轉變為就緒狀態，基於記憶體控制器之指示將讀出資料“Dout”輸出至記憶體控制器。
記憶體控制器當讀出資料之接收完成時，例如繼續將指令“27h”及與中斷之刪除動作相同之指令集發送至半導體記憶裝置10。指令“27h”係指示半導體記憶裝置10重新開始暫停之動作之指令。半導體記憶裝置10當接收指令“D0h”時轉變為忙碌狀態，重新開始刪除動作。
如以上說明之第1實施形態之比較例般執行暫停讀出之情形時，於執行暫停讀出之期間不進行刪除動作。因此，於第1實施形態之比較例中，刪除動作之進行會延遲。又，於第1實施形態之比較例中，記憶體控制器使半導體記憶裝置10暫停之後發送讀出動作之指令，因此，該等之處理時間會影響潛時之降低。
與此相對，第1實施形態之半導體記憶裝置10使用對刪除動作之執行使用指令“D3h”且以就緒狀態進行刪除動作之快取刪除動作。而且，第1實施形態之半導體記憶裝置10於在刪除動作之中途接收到中斷處理之讀出動作之指示之情形時，基於執行刪除動作之平面PL與中斷處理中選擇之平面PL之關係性，變更中斷處理之執行方法。
例如，於在中斷處理中選擇相同電源組之平面PL之情形及選擇不同電源組之平面PL之情形之各個情形時，半導體記憶裝置10並行地執行前台之刪除動作與中斷處理之讀出動作。在中斷處理中選擇同一對平面之情形時，半導體記憶裝置10暫停前台之刪除動作之後，執行中斷處理之讀出動作。
進而，於第1實施形態之半導體記憶裝置10中，基於接收到讀出指令之時序與刪除動作之進行狀態，適當調節中斷處理之執行時序而執行中斷處理。
例如，於中斷處理中選擇相同電源組之平面PL之情形時，半導體記憶裝置10於接收到讀出指令時不暫停地執行中斷處理。於該情形時，半導體記憶裝置10可將中斷處理之讀出資料最快發送至記憶體控制器。
於中斷處理中選擇相同電源組之平面PL之情形時，半導體記憶裝置10接收讀出指令時，使中斷處理暫停特定之期間之後執行。於該情形時，半導體記憶裝置10可於中斷處理之讀出動作中抑制因於前台執行之刪除動作產生之相同電源組之電源雜訊之影響。
於中斷處理中選擇不同電源組之平面PL之情形時，認為因刪除動作產生之電源雜訊之影響較小。因此，半導體記憶裝置10藉由響應讀出指令之接收而不暫停地執行中斷處理，可始終維持良好之潛時。
於中斷處理中選擇同一對平面之情形時，半導體記憶裝置10接收到讀出指令時，於特定之時序暫停刪除動作以執行中斷處理。例如，於欲使潛時優先之情形時，半導體記憶裝置10接收讀出指令時立即暫停刪除動作而執行中斷處理。另一方面，與潛時一併，亦欲確保刪除動作之進行之情形時，半導體記憶裝置10藉由在接收到讀出指令時以特定之期間暫停讀出處理，可抑制刪除動作之後退。
如上所述，第1實施形態之半導體記憶裝置10藉由以就緒狀態進行刪除動作，不使用暫停之指令“FFh”便可執行中斷處理。又，第1實施形態之半導體記憶裝置10無須極力停止刪除動作便可執行中斷處理之讀出動作，且於暫停刪除動作之情形時亦可抑制對刪除動作之影響。
其結果，第1實施形態之半導體記憶裝置10可較比較例中之中斷處理之讀出動作更早地將讀出資料輸出至記憶體控制器。即，第1實施形態之半導體記憶裝置10相較比較例中之中斷處理之讀出動作，可改善潛時。
再者，第1實施形態中說明之中斷處理亦可連續地執行。於該情形時，記憶體控制器於接收到中斷處理之讀出資料之後，不發行指令“48h”，而繼續指示半導體記憶裝置10執行讀出動作。而且，記憶體控制器當一系列之中斷處理結束時，將指令“48h”發送至半導體記憶裝置10，使刪除動作重新開始。
連續之中斷處理中選擇之平面PL不受電源組(例如相同電源組、不同電源組、同一對平面)之制約。例如，若於連續之中斷處理中選擇同一對平面，則在執行該中斷處理之後發行指令“48h”之前，暫停半導體記憶裝置10之刪除動作。又，於連續地執行選擇相同電源組之中斷處理與選擇同一對平面之中斷處理之情形時，前者之處理不暫停地執行，但於接收到指示後者之處理之指令時，於特定之時序暫停刪除動作。於該情形時，暫停之刪除動作亦可藉由將指令“48h”發送至半導體記憶裝置10而重新開始。
[2]第2實施形態  第2實施形態之半導體記憶裝置10之構成與第1實施形態之半導體記憶裝置10相同。第2實施形態之半導體記憶裝置10相對於第1實施形態而言，刪除動作之刪除期間之動作不同。以下，對第2實施形態之半導體記憶裝置10說明與第1實施形態之不同點。
[2-1]刪除動作  圖35係表示第2實施形態之半導體記憶裝置10中之刪除動作之一例之時序圖。如圖35所示，第2實施形態中之刪除動作相對於第1實施形態中利用圖12說明之刪除動作而言，刪除期間之動作不同。
具體而言，於刪除期間，電壓產生電路使井線CPWELL之電壓藉由升高複數次而上升至Vera。於圖35中，井線CPWELL之電壓之升高量表示為Vdelta，刪除期間之井線CPWELL之電壓之變化表示為步驟S0～S3。
再者，刪除期間之開始時間點(時刻t1)之井線CPWELL之電壓可設定為任意之電壓。又，刪除期間之井線CPWELL之電壓之升高數可設定為任意之次數，升高量可設定為任意之電壓。施加至井線CPWELL之刪除期間之升高中途之電壓亦可稱為刪除電壓。
第2實施形態之半導體記憶裝置10當指令“D0h”替換為指令“D3h”時，可執行與圖35相同之刪除動作作為快取刪除動作。第2實施形態中之刪除動作之其他動作由於與第1實施形態之刪除動作相同，故而省略說明。
[2-2]刪除動作中之中斷處理  以上說明之第2實施形態中之刪除動作亦可應用於在第1實施形態中說明之中斷處理中於前台執行之刪除動作。該情形時執行之中斷處理之執行時序可全部應用第1實施形態中說明之中斷處理之執行時序。又，於使用第2實施形態中之刪除動作之情形時，於選擇相同電源組之平面PL之後台讀出中，可執行與第1實施形態不同之動作。
圖36表示第2實施形態之半導體記憶裝置10中之選擇相同電源組之平面PL之後台讀出之執行時序之一例，對應於半導體記憶裝置10於刪除動作之刪除期間接收到讀出指令之情形時之動作。
於圖36所示之一例中，半導體記憶裝置10於刪除期間(圖20、(2))接收讀出指令(例如“30h”)時，立即開始後台讀出。然後，於執行後台讀出之期間，半導體記憶裝置10停止井線CPWELL之電壓之升高。即，於執行後台讀出之期間，維持井線CPWELL之電壓。當後台讀出結束時，半導體記憶裝置10重新開始刪除期間之處理，重新開始井線CPWELL之電壓之升高。
具體而言，於刪除期間之步驟S2中接收到讀出指令之情形時，半導體記憶裝置10立即開始後台讀出。然後，於執行後台讀出之期間，井線CPWELL之電壓維持步驟S2中之電壓。當後台讀出結束時，重新開始井線CPWELL之電壓之升高。其他動作由於與例如利用圖20說明之動作相同，故而省略說明。
[2-3]第2實施形態之效果  如上所述，第2實施形態之半導體記憶裝置10可使用與第1實施形態不同之刪除動作，與第1實施形態同樣地執行刪除動作中之中斷處理。因此，第2實施形態之半導體記憶裝置10可獲得與第1實施形態相同之效果，可改善潛時。
再者，第1實施形態中說明之刪除動作與第2實施形態中說明之刪除動作可由半導體記憶裝置10區分使用。該等刪除動作例如亦可根據刪除動作中選擇之區塊BLK而區分使用，可適當區分使用。該等刪除動作可根據記憶體控制器發行之指令而區分使用，半導體記憶裝置10亦可基於特定之條件而區分使用。
[3]第3實施形態  第3實施形態之半導體記憶裝置10之構成與第1實施形態之半導體記憶裝置10相同。第3實施形態之半導體記憶裝置10使用特殊之指令而區分使用第1實施形態中執行選擇同一對平面之中斷處理之時序。以下，對第3實施形態之半導體記憶裝置10說明與第1及第2實施形態之不同點。
[3-1]刪除動作中之中斷處理  圖37及圖38之各者表示第3實施形態之半導體記憶裝置10中之快取刪除動作與選擇同一對平面之中斷處理之指令序列及時序圖之一例。如圖37及圖38所示，第3實施形態中之動作相對於第1實施形態中利用圖27說明之動作而言，指令序列與中斷處理(暫停讀出)後刪除動作重新開始之時序不同。
於圖37所示之一例中，記憶體控制器對應於中斷處理之讀出動作，將指令“xxh”、指令“00h”、位址資訊“ADD”、及指令“30h”依序發送至半導體記憶裝置10。指令“xxh”係指示半導體記憶裝置10以第1條件執行中斷處理之指令。半導體記憶裝置10當接收指令“30h”時，於第1實施形態中說明之時序中斷刪除動作，開始中斷處理之讀出動作。圖37中的之後之動作與利用圖27說明之動作相同。
另一方面，於圖38所示之一例中，記憶體控制器對應於中斷處理之讀出動作，將指令“yyh”、指令“00h”、位址資訊“ADD”、及指令“30h”依序發送至半導體記憶裝置10。指令“yyh”係指示半導體記憶裝置10以與第1條件不同之第2條件執行中斷處理之指令。半導體記憶裝置10當接收指令“30h”時，使刪除動作完成之後，繼續執行中斷處理(暫停讀出)。此時，半導體記憶裝置10自刪除動作繼續維持忙碌狀態，當暫停讀出結束時，自忙碌狀態轉變為就緒狀態。
[3-2]第3實施形態之效果  如上所述，第3實施形態之半導體記憶裝置10藉由區分使用指令，可變更使中斷處理之讀出資料輸出之時序。例如，記憶體控制器於緊急需要資料之情形時，使用第1條件下之指令序列，於需要資料之時間充裕之情形時，使用第2條件下之指令序列。
即，第3實施形態之半導體記憶裝置10藉由區分使用指令，可執行潛時不同之中斷處理。其結果，第3實施形態之半導體記憶裝置10可視需要抑制因中斷處理引起之刪除動作之效率降低。
[4]變化例等  實施形態之半導體記憶裝置＜例如圖1、10＞包含複數個平面＜例如圖2、PL＞與定序器＜例如圖1、14＞。複數個平面之各者具有複數個作為記憶胞之集合之區塊。定序器執行第1動作及較第1動作短之第2動作。定序器當接收指示第1動作之執行之第1指令集時執行上述第1動作。定序器於執行第1動作之期間接收指示第2動作之執行之第2指令集時，基於作為第1動作之對象之區塊之位址與作為第2動作之對象之區塊之位址，暫停第1動作而執行第2動作＜例如圖16、圖26＞、或與第1動作並行地執行第2動作＜例如圖27＞。藉此，可改善半導體記憶裝置之潛時。
上述實施形態中說明之半導體記憶裝置10例如可用作與記憶體控制器組合之記憶體系統。圖39係表示包含第1實施形態之半導體記憶裝置10之記憶體系統1之一例之方塊圖。如圖39所示，記憶體系統1例如包含半導體記憶裝置10-1～10-4、記憶體控制器2、及DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)3。
半導體記憶裝置10-1～10-4之各者具有與半導體記憶裝置10相同之構成。記憶體控制器2連接於半導體記憶裝置10-1～10-4之各者，可與上述實施形態之動作之說明中使用之外部之記憶體控制器同樣地動作。又，記憶體控制器2基於外部之主機機器4之指令動作。DRAM3連接於記憶體控制器2，例如用作記憶體控制器2之外部記憶區域。再者，記憶體系統1中包含之半導體記憶裝置10之個數可設計為任意之個數。DRAM3亦可內置於記憶體控制器2。上述實施形態中說明之動作可由記憶體系統1執行。
於上述實施形態中，對半導體記憶裝置10於執行刪除動作之期間執行讀出動作作為中斷處理之情形進行了例示，但並不限定於此。例如，半導體記憶裝置10亦可於執行寫入動作或讀出動作之期間，如上述實施形態中所說明般執行中斷處理。又，中斷處理中執行之動作並不限定於讀出動作，亦可執行刪除動作或寫入動作。於該情形時，輸入至判定電路DC之位址EPG及EPP對應於前台之動作中之位址資訊，輸入至判定電路DC之位址RPG及RPP對應於中斷處理之動作中之位址資訊。
於上述實施形態中，對半導體記憶裝置10於刪除動作中執行中斷處理時使用指令“48h”使刪除動作重新開始之情形進行了例示，但並不限定於此。例如，半導體記憶裝置10亦可將藉由中斷處理之讀出動作所獲得之讀出資料輸出至記憶體控制器之後，自發地重新開始刪除動作。換言之，半導體記憶裝置10亦可構成為無關於記憶體控制器之指示而重新開始刪除動作。
於上述實施形態中，對平面組PG包含對平面PP之情形進行了例示，但平面組PG亦可不包含對平面PP。於該情形時，平面組PG包括獨立之複數個平面PL。於此種情形時，半導體記憶裝置10可執行上述實施形態中說明之動作，可獲得與上述實施形態相同之效果。
上述實施形態中說明之中斷處理中之動作時序可由使用者選擇。半導體記憶裝置10亦可保存該等動作時序相關之參數，基於該參數變更動作時序。又，中斷處理中之動作時序亦可根據和前台之動作對應之位址與和中斷處理之動作對應之位址之關係、或前台之動作與中斷處理之動作之組合等而於半導體記憶裝置10內自動地切換。
於上述實施形態中，對1個記憶胞電晶體MT記憶2位元資料之情形進行了例示，但1個記憶胞電晶體MT亦可記憶1位元資料，還可記憶3位元以上之資料。又，對於記憶胞電晶體MT之閾值電壓之分佈之資料之分配可設定為任意之分配。於此種情形時，半導體記憶裝置10亦可執行上述實施形態之動作，可獲得相同之效果。
於上述實施形態中，說明所使用之指令“xxh”及“yyh”之各者可替換為任意之指令。又，關於其他指令，亦可適當替換為其他指令。又，對與讀出動作相關之指令自指令“00h”開始之情形進行了例示，但亦可於指令“00h”之前追加指定要讀出之頁之位元之指令。
上述實施形態中之記憶胞陣列20亦可為其他構成。關於其他記憶胞陣列20之構成，例如分別記載於題為“三維積層非揮發性半導體記憶體”之於2009年3月19日申請之美國專利申請12/407,403號、題為“三維積層非揮發性半導體記憶體”之於2009年3月18日申請之美國專利申請12/406,524號、題為“非揮發性半導體記憶裝置及其製造方法”之於2010年3月25日申請之美國專利申請12/679,991號、題為“半導體記憶體及其製造方法”之於2009年3月23日申請之美國專利申請12/532,030號中。該等專利申請之全部內容以參照之形式引用於本案說明書中。
於上述實施形態中，以設置於記憶胞陣列20之記憶胞電晶體MT為三維積層之構造之情形為例進行了說明，但並不限定於此。例如，記憶胞陣列20之構成亦可為記憶胞電晶體MT二維地配置之平面NAND快閃記憶體。於此種情形時，亦可實現上述實施形態，亦可獲得相同之效果。
於上述實施形態中，區塊BLK亦可並非刪除單位。關於其他刪除動作，分別記載於題為“非揮發性半導體記憶裝置”之於2011年9月18日申請之美國專利申請13/235,389號、題為“非揮發性半導體記憶裝置”之於2010年1月27日申請之美國專利申請12/694,690號中。該等專利申請之全部內容以參照之形式引用於本案說明書中。
於本說明書中，“指令集”表示與某動作對應之指令及位址資訊之組。半導體記憶裝置10當自記憶體控制器接收指令集時，基於該指令集開始動作。
於本說明書中，“連接”表示電性連接，不排除例如於中間介置其他元件。又，於本說明書中，“斷開狀態”表示對相對應之電晶體之閘極施加未達該電晶體之閾值電壓之電壓，不排除例如流通電晶體之漏電流之類之微小電流。
已對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，且同樣包含於申請專利範圍所記載之發明及其均等之範圍內。
00h:指令 1:記憶體系統 2:記憶體控制器 3:DRAM 4:主機機器 10:半導體記憶裝置 10-1～10-4:半導體記憶裝置 11:輸入輸出電路 12:暫存器組 12A:狀態暫存器 12B:位址暫存器 12C:指令暫存器 13:邏輯控制器 14:定序器 15:就緒/忙碌控制電路 16:電壓產生電路 20:記憶胞陣列 21:列解碼器模組 22:感測放大器模組 27h:指令 30:P型井區域 30h:指令 31:n+ 雜質擴散區域 32:p+ 雜質擴散區域 33:絕緣體層 34:導電體層 35:導電體層 36:導電體層 37:導電體層 38:導電體層 39:導電體層 40:半導體構件 41:積層膜 42:隧道氧化膜 43:絕緣膜 44:阻擋絕緣膜 48h:指令 50:電晶體 51:電晶體 52:電晶體 53:電晶體 54:電晶體 55:電晶體 56:電晶體 57:電晶體 58:電晶體 59:電容器 60,61:電晶體 60h:指令 62,63:反相器 AC0～AC14:AND電路 ADD:位址資訊 ALE:位址鎖存賦能信號 AR:讀出電壓 ATI,ATL:控制信號 AV:驗證電壓 BD:區塊解碼器 BL:位元線 BL0～BLm:位元線 BLC:控制信號 BLK:區塊 BLK0～BLKn:區塊 BLS:控制信號 BLX:控制信號 BR:讀出電壓 BV,CV:驗證電壓 CR:讀出電壓 CEn:晶片賦能信號 CELSRC:源極線 CG0～CG7:信號線 CH:接點 CLE:指令鎖存賦能信號 CLK:時脈 CMD:指令 COM:節點 CP:接點 CPWELL:井線 CU:胞單元 D0h:指令 D3h:指令 DAT:資料 DC:判定電路 DIFFVG:控制信號 DRM:驅動器模組 DRM1:驅動器模組 DRM2:驅動器模組 EPG1,EPG2:位址 EPP0～EPP7:位址 Edet:偵測動作 Evfy:讀出動作 FF0～FF2:正反器電路 FFh:指令 HLL:控制信號 I/O:控制信號 I/O1～I/O8:輸入輸出信號 INV(SDL):節點 INV0～INV2:反相器 LAT:節點 LBUS:匯流排 MT0～MT7:記憶胞電晶體 MP:記憶體柱 NS:NAND串 OC0,OC1:OR電路 PG1:平面組 PG2:平面組 PL:平面 PL0～PL15:平面 PP0～PP7:對平面 RBn:就緒/忙碌信號 RD0～RDn:列解碼器 REn:讀出賦能信號 RPG1,RPG2:位址 RPP0～RPP7:位址 S0～S3:步驟 SA:感測放大器部 SAMEVG:控制信號 SAMEPP:控制信號 SAU:感測放大器單元 SAU0～SAUm:感測放大器單元 SC:共有電路 SDL,ADL,BDL,XDL:鎖存電路 SEN:節點 SGD:選擇閘極線 SGD0～SGD3:選擇閘極線 SGDD0～SGDD3:信號線 SGS:選擇閘極線 SGSD:信號線 SRC:節點 ST1,ST2:選擇電晶體 STB:控制信號 STI,STL:控制信號 STS:狀態資訊 SU0～SU3:串單元 t0:時刻 t1:時刻 t2:時刻 t3:時刻 t4:時刻 TG, bTG:傳輸閘極線 TR0～TR17:電晶體 USGD:信號線 USGS:信號線 Vdd:電源電壓 Vdelta:井線CPWELL之電壓之升高量 Vss:接地電壓 Vread:讀出通過電壓 WEn:寫入賦能信號 WPn:寫入保護信號 WL:字元線 WL0～WL7:字元線 XXL:控制信號 xxh:指令 yyh:指令
圖1係表示第1實施形態之半導體記憶裝置之構成例之方塊圖。 圖2係表示第1實施形態之半導體記憶裝置所具備之平面組之構成例之方塊圖。 圖3係表示第1實施形態之半導體記憶裝置中之平面之構成例之方塊圖。 圖4係表示第1實施形態之半導體記憶裝置中之記憶胞陣列之電路構成之一例之電路圖。 圖5係表示第1實施形態之半導體記憶裝置中之記憶胞陣列之剖面構造之一例之剖視圖。 圖6係表示第1實施形態之半導體記憶裝置中之記憶體柱之剖面構造之一例之剖視圖。 圖7係表示第1實施形態之半導體記憶裝置中之記憶胞電晶體之閾值電壓之分佈之一例的閾值分佈圖。 圖8係表示第1實施形態之半導體記憶裝置中之列解碼器模組之電路構成之一例之電路圖。 圖9係表示第1實施形態之半導體記憶裝置中之感測放大器模組之電路構成之一例之電路圖。 圖10係表示第1實施形態之半導體記憶裝置中之判定電路之電路構成之一例之電路圖。 圖11係用以說明第1實施形態之半導體記憶裝置中之讀出動作之一例之指令序列及時序圖。 圖12係用以說明第1實施形態之半導體記憶裝置中之刪除動作之一例之指令序列及時序圖。 圖13係表示第1實施形態之半導體記憶裝置之刪除動作中之所選擇之平面與其他平面之關係之一例的方塊圖。 圖14係表示第1實施形態之半導體記憶裝置之刪除動作中之所選擇之平面與其他平面之關係之一例的方塊圖。 圖15係表示第1實施形態之半導體記憶裝置之刪除動作中之所選擇之平面與其他平面之關係之一例的方塊圖。 圖16係用以說明第1實施形態之半導體記憶裝置中之刪除動作及選擇相同電源組之平面之後台讀出的指令序列及時序圖。 圖17係用以說明第1實施形態之半導體記憶裝置中之選擇相同電源組之平面之後台讀出之更詳細之執行時序之一例的時序圖。 圖18係用以說明第1實施形態之半導體記憶裝置中之選擇相同電源組之平面之後台讀出之更詳細之執行時序之一例的時序圖。 圖19係用以說明第1實施形態之半導體記憶裝置中之選擇相同電源組之平面之後台讀出之更詳細之執行時序之一例的時序圖。 圖20係用以說明第1實施形態之半導體記憶裝置中之選擇相同電源組之平面之後台讀出之更詳細之執行時序之一例的時序圖。 圖21係用以說明第1實施形態之半導體記憶裝置中之選擇相同電源組之平面之後台讀出之更詳細之執行時序之一例的時序圖。 圖22係用以說明第1實施形態之半導體記憶裝置中之選擇相同電源組之平面之後台讀出之更詳細之執行時序之一例的時序圖。 圖23係用以說明第1實施形態之半導體記憶裝置中之選擇相同電源組之平面之後台讀出之更詳細之執行時序之一例的時序圖。 圖24係用以說明第1實施形態之半導體記憶裝置中之選擇相同電源組之平面之後台讀出之更詳細之執行時序之一例的時序圖。 圖25係用以說明第1實施形態之半導體記憶裝置中之刪除動作及選擇不同電源組之平面之後台讀出的指令序列及時序圖。 圖26係用以說明第1實施形態之半導體記憶裝置中之刪除動作及選擇同一對平面之暫停讀出的指令序列及時序圖。 圖27係用以說明第1實施形態之半導體記憶裝置中之選擇同一對平面之暫停讀出之更詳細之執行時序之一例的時序圖。 圖28係用以說明第1實施形態之半導體記憶裝置中之選擇同一對平面之暫停讀出之更詳細之執行時序之一例的時序圖。 圖29係用以說明第1實施形態之半導體記憶裝置中之選擇同一對平面之暫停讀出之更詳細之執行時序之一例的時序圖。 圖30係用以說明第1實施形態之半導體記憶裝置中之選擇同一對平面之暫停讀出之更詳細之執行時序之一例的時序圖。 圖31係用以說明第1實施形態之半導體記憶裝置中之選擇同一對平面之暫停讀出之更詳細之執行時序之一例的時序圖。 圖32係用以說明第1實施形態之半導體記憶裝置中之選擇同一對平面之暫停讀出之更詳細之執行時序之一例的時序圖。 圖33係用以說明第1實施形態之半導體記憶裝置中之選擇同一對平面之暫停讀出之更詳細之執行時序之一例的時序圖。 圖34係用以說明第1實施形態之比較例中之刪除動作與暫停讀出之指令序列及時序圖。 圖35係用以說明第2實施形態之半導體記憶裝置中之刪除動作之一例之指令序列及時序圖。 圖36係用以說明第2實施形態之半導體記憶裝置中之選擇相同電源組之平面之後台讀出之更詳細之執行時序之一例的時序圖。 圖37係用以說明第3實施形態之半導體記憶裝置中之刪除動作及選擇同一對平面之暫停讀出的指令序列及時序圖。 圖38係用以說明第3實施形態之半導體記憶裝置中之刪除動作及選擇同一對平面之暫停讀出的指令序列及時序圖。 圖39係表示包含第1實施形態之半導體記憶裝置之記憶體系統之一例之方塊圖。
10:半導體記憶裝置
11:輸入輸出電路
12:暫存器組
12A:狀態暫存器
12B:位址暫存器
12C:指令暫存器
13:邏輯控制器
14:定序器
15:就緒/忙碌控制電路
16:電壓產生電路
ADD:位址資訊
ALE:位址鎖存賦能信號
CEn:晶片賦能信號
CLE:指令鎖存賦能信號
CMD:指令
DAT:資料
DC:判定電路
DRM1:驅動器模組
DRM2:驅動器模組
I/O1~I/O8:輸入輸出信號
PG1:平面組
PG2:平面組
RBn:就緒/忙碌信號
REn:讀出賦能信號
STS:狀態資訊
WEn:寫入賦能信號
WPn:寫入保護信號

Claims (15)

  1. 一種半導體記憶裝置，其包含：複數個平面，該等平面包括第1平面及第2平面，上述第1平面包括複數個第1區塊，各第1區塊包括複數個第1NAND串，上述第2平面包括複數個第2區塊，各第2區塊包括複數個第2NAND串；及定序器，其係構成為：響應於第1指令集，使上述第1及第2平面之一者執行刪除(erase)動作，於上述刪除動作中刪除電壓被施加至上述第1及第2平面之上述一者，及響應於第2指令集，使上述第1及第2平面之一者執行讀出動作，於上述讀出動作中讀出電壓被施加至上述第2區塊中之一者，上述讀出動作之動作時間較上述刪除動作之動作時間短；其中響應於包括上述第1平面之位址資訊之上述第1指令集，上述定序器使上述第1平面執行上述刪除動作，在上述第1平面之上述刪除動作之執行的期間，響應於包括上述第1平面的位址資訊之上述第2指令集，上述定序器藉由將上述刪除電壓放電(discharging)而使上述第1平面暫停(suspend)上述刪除動作之執行，且其後使上述第1平面執行上述讀出動作，且在上述第1平面之上述刪除動作之執行的期間，響應於包括上述第2 平面的位址資訊之上述第2指令集，上述定序器根據相對於上述刪除動作之進度(progress)的接受(accepted)上述第2指令集之時序，判定是否不將上述刪除電壓放電來暫停上述刪除動作之執行，且其後使上述第1平面執行上述讀出動作。
  2. 如請求項1之半導體記憶裝置，其進而包含：電壓產生器，其包括第1驅動器模組及第2驅動器模組；其中上述複數個平面進而包括第3平面及第4平面，上述第3平面包括複數個第3區塊，各第3區塊包括複數個第3NAND串，上述第4平面包括複數個第4區塊，各第4區塊包括複數個第4NAND串；對上述第1平面及上述第2平面，自上述第1驅動器模組供給電源，且對上述第3平面及上述第4平面，自上述第1驅動器模組供給電源。
  3. 如請求項2之半導體記憶裝置，其中在上述第1平面之上述刪除動作之執行的期間，響應於包括上述第3平面的位址資訊之上述第2指令集，上述定序器不使上述第1平面暫停上述刪除動作地使上述第3平面執行上述讀出動作。
  4. 如請求項1之半導體記憶裝置，其進而包含：第1電源電路； 第2電源電路；第3電源電路；及第4電源電路；其中上述複數個平面進而包括第5平面、第6平面、第7平面及第8平面，上述第5平面包括複數個第5區塊，各第5區塊包括複數個第5NAND串，上述第6平面包括複數個第6區塊，各第6區塊包括複數個第6NAND串，上述第7平面包括複數個第7區塊，各第7區塊包括複數個第7NAND串，上述第8平面包括複數個第8區塊，各第8區塊包括複數個第8NAND串；對上述第1平面及上述第5平面，自上述第1電源電路供給電源，對上述第2平面及上述第6平面，自上述第2電源電路供給電源，對上述第3平面及上述第7平面，自上述第3電源電路供給電源，對上述第4平面及上述第8平面，自上述第4電源電路供給電源。
  5. 如請求項4之半導體記憶裝置，其中在上述第1平面之上述刪除動作之執行的期間，響應於包括上述第5平面之位址資訊之上述第2指令集，上述定序器藉由將上述刪除電壓放電而使上述第1平面暫停上述刪除動作之執行，且其後使上述第5平面執行上述讀出動作。
  6. 如請求項4之半導體記憶裝置，其中上述刪除動作包括：升壓期間(voltage rise period)，其中電壓上升至上述刪除電壓，刪除期間，其中保持施加上述刪除電壓，降壓期間(voltage drop period)，其中將上述電壓放電，及刪除驗證期間，其中以串單元(string unit)為單位執行刪除驗證，且在上述第1平面之上述刪除動作之執行的期間，響應於包括上述第2平面的位址資訊之上述第2指令集，上述定序器根據接受上述第2指令集之上述時序是否落入上述升壓期間，判定是否暫停上述刪除動作之執行。
  7. 如請求項6之半導體記憶裝置，其中在上述第1平面之上述刪除動作之執行的期間，響應於包括上述第2平面的位址資訊之上述第2指令集，上述定序器停止升高(raising)對應之井線之上述電壓且執行上述讀出動作，且在上述讀出動作結束之後，繼續(resume)升高對應之井線之上述電壓。
  8. 如請求項6之半導體記憶裝置，其中在上述第1平面之上述刪除動作之執行的期間，響應於包括上述第2平面的位址資訊之上述第2指令集，上述定序器於上述升壓期間結束之後開始上述讀出動作。
  9. 如請求項6之半導體記憶裝置，其中，上述第1驅動器模組在上述刪除期間提高(step up)上述刪除電壓且將上述提高的電壓施加至對應的井線，且在上述第1平面之上述刪除動作之執行的期間，響應於包括上述第2平面的位址資訊之上述第2指令集，上述定序器停止提高要施加至對應的井線之上述刪除電壓，而執行上述讀出動作，且於上述讀出動作結束後，繼續提高上述刪除電壓。
  10. 如請求項6之半導體記憶裝置，其中在上述第1平面之上述刪除動作之執行的期間，響應於包括上述第2平面的位址資訊之上述第2指令集，上述定序器於上述刪除期間結束後，開始上述讀出動作。
  11. 如請求項6之記憶裝置，其中在上述第1平面之上述刪除動作之執行的期間，響應於包括上述第2平面的位址資訊之上述第2指令集，上述定序器於上述降壓期間結束後，開始上述讀出動作。
  12. 如請求項6之半導體記憶裝置，其中在上述第1平面之上述刪除動作之執行的期間，響應於包括上述第2平面的位址資訊之上述第2指令集，上述定序器於上述刪除驗證期間中對一個串單元之上述刪除驗證結束後暫停上述刪除動作，開始上述讀出動作，且於上述讀出動作結束後，繼續對下一個串單元之上述刪除驗證。
  13. 如請求項6之半導體記憶裝置，其中在上述第1平面之上述刪除動作之執行的期間，響應於包括上述第1平面的位址資訊之上述第2指令集，上述定序器使對應的井線之上述電壓自上述刪除電壓下降至第1電壓，且開始上述讀出動作。
  14. 如請求項13之半導體記憶裝置，其中上述第1驅動器模組於上述讀出動作結束後，再次使對應的井線之上述電壓自上述第1電壓升高至上述刪除電壓。
  15. 如請求項6之半導體記憶裝置，其中在上述第1平面之上述刪除動作之執行的期間，響應於包括上述第1平面的位址資訊之上述第2指令集，上述定序器使上述刪除驗證期間中對一個串單元之上述刪除驗證暫停，開始上述讀出動作，且於上述讀出動作結束後，再次執行對上述一個串單元之上述暫停的刪除驗證。
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