KR20190074888A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

본 기술은 제1 워드 라인에 연결된 제1 메모리 셀들에 저장된 제1 데이터에 대한 리드 동작을 수행하는 리드 단계; 상기 제1 데이터에 대한 에러 정정 동작을 수행하는 에러 정정 단계; 상기 에러 정정 동작이 실패한 때, 제2 워드 라인에 연결된 제2 메모리 셀들에 대해 간섭 프로그램 동작을 수행하는 간섭 프로그램 단계; 및 상기 간섭 프로그램 단계 후 상기 제1 메모리 셀들에 저장된 상기 제1 데이터에 대한 상기 리드 동작을 재시도 하는 리드 재시도 단계를 수행하는 것을 특징으로 하는 메모리 시스템 및 그것의 동작 방법을 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템 및 그것의 동작 방법에 관한 것으로, 보다 구체적으로는 메모리 셀들의 문턱 전압 분포를 개선하기 위하여 인접한 메모리 셀들에 간섭 프로그램 동작을 수행하도록 구성된 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 비휘발성 반도체 메모리 장치(Nonvolatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 비휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
비휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.
비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 전자 기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다.
최근 들어 메모리 장치에 대한 고집적 요구가 증가함에 따라, 하나의 메모리 셀에 멀티 비트를 저장하는 멀티-비트 플래시 메모리 장치가 보편화되고 있다.
메모리 장치는 하나의 워드 라인에 연결된 다수의 메모리 셀들을 포함할 수 있고, 메모리 셀들에 데이터를 저장하는 프로그램 동작과 프로그램된 데이터를 지우는 소거 동작을 수행할 수 있다.
본 발명의 실시예는 신뢰성을 개선할 수 있는 메모리 시스템 및 그것의 동작 방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템의 동작 방법은, 제1 워드 라인에 연결된 제1 메모리 셀들에 저장된 제1 데이터에 대한 리드 동작을 수행하는 리드 단계; 상기 제1 데이터에 대한 에러 정정 동작을 수행하는 에러 정정 단계; 상기 에러 정정 동작이 실패한 때, 제2 워드 라인에 연결된 제2 메모리 셀들에 대해 간섭 프로그램 동작을 수행하는 간섭 프로그램 단계; 및 상기 간섭 프로그램 단계 후 상기 제1 메모리 셀들에 저장된 상기 제1 데이터에 대한 상기 리드 동작을 재시도 하는 리드 재시도 단계를 포함한다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 제1 워드 라인에 연결된 제1 메모리 셀들에 저장된 제1 데이터에 대한 리드 동작을 수행하는 제1 리드 단계; 상기 제1 워드 라인에 인접한 제2 워드 라인에 연결된 제2 메모리 셀들에 저장된 제2 데이터에 대한 리드 동작을 수행하는 제2 리드 단계; 상기 제2 메모리 셀들에 대해 간섭 프로그램 동작을 수행하는 간섭 프로그램 단계; 및 상기 제1 메모리 셀들에 저장된 상기 제1 데이터에 대한 리드 동작을 재시도 하는 리드 재시도 단계를 포함하고, 상기 간섭 프로그램 동작에 의해 상기 제1 메모리 셀들이 형성하는 프로그램 문턱 전압 분포들 중 하나 이상의 폭이 감소 된다.
본 발명의 실시예에 따른 메모리 시스템은, 데이터를 저장하는 제1 물리 페이지; 상기 제1 물리 페이지에 인접하게 위치하는 제2 물리 페이지; 상기 제1 내지 제2 물리 페이지들에 대한 리드 동작 및 프로그램 동작을 제어하도록 구성된 제어 로직; 및 상기 제1 내지 제2 물리 페이지들로부터 리드된 데이터에 대해 에러 정정 동작을 수행하도록 구성된 에러 정정부를 포함하고, 상기 에러 정정부가 상기 제1 물리 페이지로부터 리드된 데이터에 대한 에러 정정 동작을 실패한 때, 상기 제어 로직은 상기 제2 물리 페이지에 프로그램 동작을 수행한다.
본 기술은 메모리 시스템의 리드 동작에 있어, 메모리 셀들의 문턱 전압 분포를 개선하기 위해 인접한 메모리 셀들에 간섭 프로그램 동작을 수행하여 메모리 시스템의 신뢰성을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 3은 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 5는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 6은 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 도면이다.
도 7은 인접 메모리 셀들 간의 간섭 현상을 설명하기 위한 도면이다.
도 8은 프로그램 동작시 메모리 셀의 문턱 전압 변화를 설명하기 위한 도면이다.
도 9는 메모리 셀들의 프로그램 순서를 설명하기 위한 도면이다.
도 10은 프로그램 동작 중 발생하는 문턱 전압 간섭 현상을 설명하기 위한 도면이다.
도 11은 메모리 셀의 문턱 전압 분포를 보다 상세하게 설명하기 위한 도면이다.
도 12는 본 발명의 실시예에 따른 간섭 프로그램 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 실시예에 따른 간섭 프로그램 동작에 따른 리드 동작의 실패를 복구하는 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 실시예에 따른 간섭 프로그램 동작을 설명하기 위한 흐름도이다.
도 15는 본 발명의 다른 실시예에 따른 간섭 프로그램 동작을 설명하기 위한 흐름도이다.
도 16은 본 발명의 다른 실시예에 따른 간섭 프로그램 동작을 설명하기 위한 흐름도이다.
도 17은 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 흐름도이다.
도 18은 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19는 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20은 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 21은 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 전원이 꺼져도 저장된 데이터가 소실되지 않는 비휘발성 메모리 장치(Nonvolatile Memory Device; 1100)와 데이터를 일시 저장하기 위한 버퍼 메모리 장치(Buffer Memory Device; 1300), 그리고 호스트(Host; 2000)의 제어에 따라 비휘발성 메모리 장치(1100) 및 버퍼 메모리 장치(1300)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 비휘발성 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 비휘발성 메모리 장치(1100)를 제어하여 데이터를 프로그램(program)하거나 리드(read)할 수 있다. 또한, 메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)에 포함된 메인 메모리 블록들 및 서브 메모리 블록들의 정보를 저장하고, 프로그램 동작을 위해 로딩된 데이터 량에 따라 메인 메모리 블록 또는 서브 메모리 블록에 프로그램 동작이 수행되도록 비휘발성 메모리 장치(1100)를 선택할 수 있다. 실시예에 따라, 비휘발성 메모리 장치(1100)는 플래시 메모리(Flash Memory)를 포함할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)와 버퍼 메모리 장치(1300) 사이의 데이터 교환을 제어하거나 또는 비휘발성 메모리 장치(1100)의 제어를 위한 시스템 데이터를 일시적으로 버퍼 메모리 장치(1300)에 저장할 수 있다. 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 또한 버퍼 메모리 장치(1300)는 메모리 컨트롤러(1200)에 의해 처리되는 데이터를 저장할 수 있다.
메모리 컨트롤러(1200)는 호스트(2000)로부터 입력된 데이터를 버퍼 메모리 장치(1300)에 일시 저장하고, 이후 버퍼 메모리 장치(1300)에 일시 저장된 데이터를 비휘발성 메모리 장치(1100)로 전송하여 저장할 수 있다. 또한 메모리 컨트롤러(1200)는 호스트(2000)로부터 데이터와 논리 어드레스(logical address)를 입력 받고, 논리 어드레스를 비휘발성 메모리 장치(1100) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환할 수 있다. 또한 메모리 컨트롤러(1200)은 논리 어드레스와 물리 어드레스 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-physical address mapping table)을 버퍼 메모리 장치(1300)에 저장할 수 있다.
실시예에 따라, 버퍼 메모리 장치(1300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다.
실시예에 따라 메모리 시스템(1000)은 버퍼 메모리 장치(1300)를 포함하지 않을 수 있다.
도 2는 도 1의 메모리 컨트롤러를 설명하기 위한 도면이다.
도 2를 참고하면, 메모리 컨트롤러(1200)는 프로세서부(Processor; 710), 메모리 버퍼부(Memory Buffer; 720), 에러 정정부(ECC; 730), 호스트 인터페이스(Host Interface; 740), 버퍼 제어부(Buffer Control Circuit; 750), 비휘발성 메모리 장치 인터페이스(Nonvotile Memory Device Interface; 760), 데이터 랜더마이저(Data Randomizer; 770), 버퍼 메모리 장치 인터페이스(Buffer Memory Device Interface; 780) 및 버스(Bus; 790)를 포함할 수 있다.
버스(790)는 메모리 컨트롤러(1200)의 구성 요소들 사이에 채널(channel)을 제공하도록 구성될 수 있다.
프로세서부(710)는 메모리 컨트롤러(1200)의 제반 동작을 제어하고, 논리 연산을 수행할 수 있다. 프로세서부(710)는 호스트 인터페이스(740)를 통해 외부의 호스트(2000)와 통신하고, 비휘발성 메모리 장치 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)와 통신할 수 있다. 또한 프로세서부(710)는 버퍼 메모리 장치 인터페이스(780)를 통해 버퍼 메모리 장치(1300)와 통신할 수 있다. 또한 프로세서부(710)는 버퍼 제어부(750)를 통해 메모리 버퍼부(720)를 제어할 수 있다. 프로세서부(710)는 메모리 버퍼부(720)를 동작 메모리, 캐시 메모리(cache memory) 또는 버퍼 메모리(buffer memory)로 사용하여 메모리 시스템(1000)의 동작을 제어할 수 있다.
프로세서부(710)는 호스트(2000)로부터 입력된 다수의 커맨드들을 큐잉(queuing)할 수 있다. 이러한 동작을 멀티-큐(multi-queue)라고 부른다. 프로세서부(710)는 큐잉된 다수의 커맨드들을 순차적으로 비휘발성 메모리 장치(1100)에 전달할 수 있다.
메모리 버퍼부(720)는 프로세서부(710)의 동작 메모리, 캐시 메모리 또는 버퍼 메모리로 사용될 수 있다. 메모리 버퍼부(720)는 프로세서부(710)가 실행하는 코드들 및 커맨드들을 저장할 수 있다. 메모리 버퍼부(720)는 프로세서부(710)에 의해 처리되는 데이터를 저장할 수 있다. 메모리 버퍼부(720)는 SRAM(Static RAM), 또는 DRAM(Dynamic RAM)을 포함할 수 있다.
에러 정정부(730)는 에러 정정을 수행할 수 있다. 에러 정정부(730)는 비휘발성 메모리 장치 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 비휘발성 메모리 장치 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)로 전달될 수 있다. 에러 정정부(730)는 비휘발성 메모리 장치(1100)로부터 비휘발성 메모리 장치 인터페이스(760)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 에러 정정부(730)는 비휘발성 메모리 장치 인터페이스(760)의 구성 요소로서 비휘발성 메모리 장치 인터페이스(760)에 포함될 수 있다.
호스트 인터페이스(740)는 프로세서부(710)의 제어에 따라, 외부의 호스트(2000)와 통신하도록 구성된다. 호스트 인터페이스(740)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 통신하도록 구성될 수 있다.
버퍼 제어부(750)는 프로세서부(710)의 제어에 따라, 메모리 버퍼부(720)를 제어하도록 구성될 수 있다.
비휘발성 메모리 장치 인터페이스(760)는 프로세서부(710)의 제어에 따라, 비휘발성 메모리 장치(1100)와 통신하도록 구성된다. 비휘발성 메모리 장치 인터페이스(760)는 채널을 통해 커맨드, 어드레스 및 데이터를 비휘발성 메모리 장치(1100)와 통신할 수 있다.
예시적으로, 메모리 컨트롤러(1200)는 메모리 버퍼부(720) 및 버퍼 제어부(750)를 포함하지 않을 수 있다.
예시적으로, 프로세서부(710)는 코드들을 이용하여 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 프로세서부(710)는 메모리 컨트롤러(1200)의 내부에 제공되는 불휘발성 메모리 장치(예를 들어, Read Only Memory)로부터 코드들을 로드할 수 있다. 다른 예로서, 프로세서부(710)는 비휘발성 메모리 장치(1100)로부터 비휘발성 메모리 장치 인터페이스(760)를 통해 코드들을 로드(load)할 수 있다.
데이터 랜더마이저(Data Randomizer; 770)는 데이터를 랜덤화(randomizing) 하거나 랜덤화 된 데이터를 디랜덤화(de-randomizing) 할 수 있다. 데이터 랜더마이저(770)는 비휘발성 메모리 장치 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)에 기입될 데이터에 대해 데이터 랜덤화 동작을 수행할 수 있다. 랜덤화 된 데이터는 비휘발성 메모리 장치 인터페이스(760)를 통해 비휘발성 메모리 장치(1100)로 전달될 수 있다. 데이터 랜더마이저(770)는 비휘발성 메모리 장치(1100)로부터 비휘발성 메모리 장치 인터페이스(760)를 통해 수신되는 데이터에 대해 데이터 디랜덤화 동작을 수행할 수 있다. 예시적으로, 데이터 랜더마이저(770)는 비휘발성 메모리 장치 인터페이스(760)의 구성 요소로서 비휘발성 메모리 장치 인터페이스(760)에 포함될 수 있다.
예시적으로, 메모리 컨트롤러(1200)의 버스(790)는 제어 버스(control bus) 및 데이터 버스(data bus)로 구분될 수 있다. 데이터 버스는 메모리 컨트롤러(1200) 내에서 데이터를 전송하고, 제어 버스는 메모리 컨트롤러(1200) 내에서 커맨드, 어드레스와 같은 제어 정보를 전송하도록 구성될 수 있다. 데이터 버스와 제어 버스는 서로 분리되며, 상호간에 간섭하거나 영향을 주지 않을 수 있다. 데이터 버스는 호스트 인터페이스(740), 버퍼 제어부(750), 에러 정정부(730), 비휘발성 메모리 장치 인터페이스(760) 및 버퍼 메모리 장치 인터페이스(780)에 연결될 수 있다. 제어 버스는 호스트 인터페이스(740), 프로세서부(710), 버퍼 제어부(750), 비휘발성 메모리 장치 인터페이스(760) 및 버퍼 메모리 장치 인터페이스(780)에 연결될 수 있다. 실시예에 따라 메모리 컨트롤러(1200)는 버퍼 메모리 장치 인터페이스(780)를 포함하지 않을 수 있다.
버퍼 메모리 장치 인터페이스(750)는 프로세서부(710)의 제어에 따라 버퍼 메모리 장치(1300)와 통신하도록 구성될 수 있다. 버퍼 메모리 장치 인터페이스(780)는 채널을 통해 커맨드, 어드레스 및 데이터를 버퍼 메모리 장치(1300)와 통신할 수 있다.
도 3은 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 1의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110 (k는 양의 정수))을 포함할 수 있다. 각각의 메모리 블록들(MB1~MBk; 110)에는 로컬 라인들(local lines; LL)과 비트 라인들(BL1~BLn; n은 양의 정수)이 연결될 수 있다. 예를 들면, 로컬 라인들(LL)은 제1 셀렉트 라인(first select line), 제2 셀렉트 라인(second select line), 상기 제1 및 제2 셀렉트 라인들 사이에 배열된 다수의 워드 라인들(word lines)을 포함할 수 있다. 또한, 로컬 라인들(LL)은 제1 셀렉트 라인과 워드 라인들 사이, 제2 셀렉트 라인과 워드 라인들 사이에 배열된 더미 라인들을 포함할 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인일 수 있다. 예를 들면, 로컬 라인들(LL)은 워드 라인들, 드레인 및 소스 셀렉트 라인들 및 소스 라인들(source lines, SL)을 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 더미 라인들(dummy lines)을 더 포함할 수 있다. 예를 들면, 로컬 라인들(LL)은 파이프 라인들(pipe lines)을 더 포함할 수 있다. 로컬 라인들(LL)은 메모리 블록들(MB1~MBk; 110)에 각각 연결될 수 있으며, 비트 라인들(BL1~BLn)은 메모리 블록들(MB1~MBk; 110)에 공통으로 연결될 수 있다. 메모리 블록들(MB1~MBk; 110)은 2차원 또는 3차원 구조로 구현될 수 있다. 예를 들면, 2차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 평행한 방향으로 배열될 수 있다. 예를 들면, 3차원 구조의 메모리 블록들(110)에서 메모리 셀들은 기판에 수직 방향으로 적층될 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 선택된 메모리 블록(110)의 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 제어 로직(300)의 제어에 따라 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들에 검증 전압 및 패스 전압들을 공급하고, 제1 셀렉트 라인, 제2 셀렉트 라인 및 워드 라인들을 선택적으로 디스차지할 수 있고, 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들을 검증할 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(voltage generating circuit; 210), 로우 디코더(row decoder; 220), 페이지 버퍼 그룹(page buffer group; 230), 컬럼 디코더(column decoder; 240), 입출력 회로(input/output circuit; 250) 및 센싱 회로(sensing circuit; 260)를 포함할 수 있다.
전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 또한, 전압 생성 회로(210)는 동작 신호(OP_CMD)에 응답하여 로컬 라인들(LL)을 선택적으로 디스차지할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라 프로그램 전압, 검증 전압, 패스 전압들, 턴온 전압, 리드 전압, 소거 전압 및 소스 라인 전압 등을 생성할 수 있다.
로우 디코더(row decoder; 220)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 선택된 메모리 블록(110)에 연결된 로컬 라인들(LL)에 전달할 수 있다.
페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLn)에 연결된 다수의 페이지 버퍼들(PB1~PBn; 231)을 포함할 수 있다. 페이지 버퍼들(PB1~PBn; 231)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBn; 231)은 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(231)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 메모리 컨트롤러(도 1의 1200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 또한, 제어 로직(300)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 4는 도 3의 메모리 블록을 설명하기 위한 도면이다.
도 4를 참조하면, 메모리 블록(110)은 제1 셀렉트 라인과 제2 셀렉트 라인 사이에 서로 평행하게 배열된 다수의 워드 라인들이 연결될 수 있다. 여기서, 제1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 보다 구체적으로 설명하면, 메모리 블록(110)은 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 다수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 다수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(110)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀(MC)은 1비트의 데이터를 저장할 수 있다. 이를 통상적으로 싱글 레벨 셀(single level cell; SLC)라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수 만큼의 데이터 비트들을 포함할 수 있다. 또한 하나의 메모리 셀(MC)은 2 이상의 비트의 데이터를 저장할 수 있다. 이를 통상적으로 멀티 레벨 셀(multi-level cell; MLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다.
도 5는 3차원으로 구성된 메모리 블록의 실시예를 설명하기 위한 도면이다.
도 5를 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110)을 포함할 수 있다. 메모리 블록(110)은 다수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제1 메모리 블록(MB1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 5에서는, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제1 내지 제(n) 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 4에서, 제1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제(n) 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제1 내지 제(n) 메모리 셀들(MC1~MCn)은 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제(n) 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제p+1 내지 제(n) 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제p 메모리 셀들(MC1~MCp)과 제p+1 내지 제(n) 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제1 내지 제(n) 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제(n) 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제(n) 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 4에서 제1 열의 스트링들(ST11, ST21)은 제1 비트 라인(BL1)에 연결될 수 있다. 제m 열의 스트링들(ST1m, ST2m)은 제m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제1 행의 스트링들(ST11~ST1m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제2 행의 스트링들(ST21~ST2m) 중 제1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 6은 3차원으로 구성된 메모리 블록의 다른 실시예를 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 셀 어레이(100)는 다수의 메모리 블록들(MB1~MBk; 110)을 포함할 수 있다. 메모리 블록(110)은 다수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(110) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 6에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
다수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결될 수 있다. 제2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제1 내지 제(n) 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제1 내지 제(n) 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제(n) 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제1 내지 제(n) 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 메모리 블록(110)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제1 행의 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제2 행의 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들(DST)은 제2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링이 파이프 트랜지스터(PT)를 포함하지 않는 것을 제외하면 도 6의 메모리 블록(110)은 도 5의 메모리 블록(110)과 유사한 등가 회로를 가질 수 있다.
도 7은 인접 메모리 셀들 간의 간섭 현상을 설명하기 위한 도면이다.
도 7을 참조하면, 메모리 블록(110)은 제1 내지 제9 메모리 셀들(MC1 ~ MC9)을 포함할 수 있다. 제(n+1) 워드 라인(WL(n+1))에 연결된 제2 메모리 셀(MC2) 및 제(n-1) 워드 라인(WL(n-1))에 연결된 제3 메모리 셀(MC3)은 제(n) 워드 라인(WL(n))에 연결된 제1 메모리 셀(MC1)에 대해 워드 라인 방향으로 인접한 메모리 셀들이다. 또한 제4 메모리 셀(MC4) 및 제5 메모리 셀(MC5)은 제1 메모리 셀(MC1)에 대해 비트 라인 방향으로 인접한 메모리 셀들이다. 그리고 제6 메모리 셀(MC6), 제7 메모리 셀(MC7), 제8 메모리 셀(MC8) 및 제9 메모리 셀(MC9)은 제1 메모리 셀(MC1)에 대해 대각선 방향으로 인접한 메모리 셀들이다.
예시로서 제1 메모리 셀(MC1)의 문턱 전압이 변화할 경우 제1 메모리 셀(MC1)에 인접한 제2 내지 제9 메모리 셀들(MC2 ~ MC9)의 문턱 전압들이 제1 메모리 셀(MC1)의 문턱 전압 변화에 기인하여 변화할 수 있다. 다시 말해 제1 메모리 셀(MC1)의 문턱 전압이 제1 문턱 전압(dVth1)만큼 상승할 경우, 제1 메모리 셀(MC1)에 대해 워드 라인 방향으로 인접한 제2 내지 제3 메모리 셀들(MC2 ~ MC3)의 문턱 전압들이 제2 문턱 전압(dVth2)만큼 상승할 수 있고, 제4 내지 제5 메모리 셀들(MC4 ~ MC5)의 문턱 전압들이 제3 문턱 전압(dVth3)만큼 상승할 수 있다. 또한 이때 제6 내지 제9 메모리 셀들(MC6 ~ MC9)의 문턱 전압들이 제4 문턱 전압(dVth4)만큼 상승할 수 있다. 이때 예시로서 제1 문턱 전압(dVth1) > 제2 문턱 전압(dVth2) > 제3 문턱 전압(dVth3) > 제4 문턱 전압(dVth4)의 관계가 성립할 수 있다. 다른 예시로서 제1 문턱 전압(dVth1) > 제3 문턱 전압(dVth3) > 제2 문턱 전압(dVth2) > 제4 문턱 전압(dVth4)의 관계가 성립할 수도 있다.
메모리 셀의 문턱 전압의 변화가 클수록 이에 기인한 인접 메모리 셀의 문턱 전압의 변화도 비례적으로 커질 수 있다. 다시 말해 상술한 예시에서 제1 문턱 전압(dVth1)이 증가할수록 제2 문턱 전압(dVth2), 제3 문턱 전압(dVth3) 및 제4 문턱 전압(dVth4) 역시 비례적으로 증가할 수 있다.
상술한 바와 같은 메모리 셀의 문턱 전압 변화에 기인한 인접한 메모리 셀의 문턱 전압 변화는 메모리 셀의 문턱 전압이 하강할 때에도 그대로 발생할 수 있다.
상술한 바와 같은 메모리 셀의 문턱 전압 변화에 기인하여 인접한 메모리 셀의 문턱 전압이 변화하는 것은 메모리 셀들 간의 커패시턴스 커플링(capacitance coupling)에 기인한 현상일 수 있다. 예시로서 메모리 셀이 플로팅 게이트를 포함할 때 메모리 셀의 문턱 전압의 변화는 플로팅 게이트에 포함되는 전자들의 수의 변화에 기인할 수 있고, 플로팅 게이트에 포함되는 전자들의 수의 변화는 플로팅 게이트의 전위를 변화하게 할 수 있다. 메모리 셀의 플로팅 게이트의 전위의 변화는 커패시턴스 커플링(capacitance coupling)에 의하여 인접한 메모리 셀의 플로팅 게이트의 전위를 변화를 초래하고, 그 결과 인접한 메모리 셀의 문턱 전압의 변화를 초래할 수 있다. 이러한 현상을 플로팅 게이트 커플링(floating gate coupling) 현상이라고 명명할 수 있다.
플로팅 게이트 커플링(floating gate coupling) 현상은 메모리 셀 제조 공정이 미세화 됨에 따라 더욱 심화될 수 있다. 따라서 메모리 셀 제조 공정이 미세화 됨에 따라 플로팅 게이트 커플링(floating gate coupling) 현상을 보상할 수 있는 기술이 더욱 요구될 수 있다.
도 8은 프로그램 동작시 메모리 셀의 문턱 전압 변화를 설명하기 위한 도면이다. 구체적으로 도 8은 프로그램 동작시 하나의 워드 라인에 연결된 메모리 셀들, 다시 말해 하나의 물리 페이지(PPG)에 포함되는 메모리 셀들의 문턱 전압 분포(threshold voltage distribution)를 도시한 것이다.
도 8을 참조하면, 메모리 셀(MC)은 2비트의 데이터를 저장할 수 있다. 메모리 블록(110)이 소거된 때 하나의 물리 페이지(PPG)에 포함되는 메모리 셀들의 문턱 전압들은 소거 문턱 전압 분포(E)를 형성할 수 있다. 프로그램 동작이 시작되면, 물리 페이지(PPG)에 먼저 하위 페이지 데이터(LSB page data)가 프로그램 될 수 있다(단계-1). 하위 페이지 데이터(LSB page data)의 프로그램이 완료된 때 하나의 물리 페이지(PPG)에 포함되는 메모리 셀들의 문턱 전압들은 소거 문턱 전압 분포(E)와 하위 프로그램 문턱 전압 분포(P0)를 형성할 수 있다. 예시로서 하위 페이지 데이터가 '1'인 메모리 셀들의 문턱 전압들은 소거 문턱 전압 분포(E)에 포함되고, 하위 페이지 데이터가 '0'인 메모리 셀들의 문턱 전압들은 하위 프로그램 문턱 전압 분포(P0)에 포함될 수 있다.
물리 페이지(PPG)에 하위 페이지 데이터(LSB page data)의 프로그램이 완료된 후, 상위 페이지 데이터(MSB page data)의 프로그램이 수행될 수 있다(단계-2). 상위 페이지 데이터(MSB page data)의 프로그램이 완료된 때 하나의 물리 페이지(PPG)에 포함되는 메모리 셀들의 문턱 전압들은 소거 문턱 전압 분포(E), 제1 프로그램 문턱 전압 분포(P1), 제2 프로그램 문턱 전압 분포(P2) 및 제3 프로그램 문턱 전압 분포(P3)를 형성할 수 있다. 예시로서 하위 페이지 데이터가 '1'이고 상위 페이지 데이터가 '1'인 메모리 셀들의 문턱 전압들은 소거 문턱 전압 분포(E)에 포함되고, 하위 페이지 데이터가 '1'이고 상위 페이지 데이터가 '0'인 메모리 셀들의 문턱 전압들은 제1 프로그램 문턱 전압 분포(P1)에 포함될 수 있다. 또한 하위 페이지 데이터가 '0'이고 상위 페이지 데이터가 '0'인 메모리 셀들의 문턱 전압들은 제2 프로그램 문턱 전압 분포(P2)에 포함되고, 하위 페이지 데이터가 '0'이고 상위 페이지 데이터가 '1'인 메모리 셀들의 문턱 전압들은 제3 프로그램 문턱 전압 분포(P3)에 포함될 수 있다.
상술한 예시에서 물리 페이지(PPG)에 하위 페이지 데이터(LSB page data)의 프로그램이 완료된 후, 상위 페이지 데이터(MSB page data)의 프로그램이 수행될 때, 하위 페이지 데이터가 '1'이고 상위 페이지 데이터가 '1'인 메모리 셀들의 문턱 전압들은 변화하지 않을 수 있다. 하위 페이지 데이터가 '1'이고 상위 페이지 데이터가 '1'인 메모리 셀들의 문턱 전압들은 소거 문턱 전압 분포(E)에 그대로 남아 있을 수 있기 때문이다. 이때 하위 페이지 데이터가 '1'이고 상위 페이지 데이터가 '0'인 메모리 셀들(예를 들어 제1 메모리 셀(MC1))의 문턱 전압들은 소거 문턱 전압 분포(E)에서 제1 프로그램 문턱 전압 분포(P1)로 이동할 수 있다. 이때 하위 페이지 데이터가 '1'이고 상위 페이지 데이터가 '0'인 메모리 셀들의 문턱 전압들은 예시로서 제1 문턱 전압(dVth1)만큼 변화할 수 있다.
또한 하위 페이지 데이터가 '0'이고 상위 페이지 데이터가 '0'인 메모리 셀들(예를 들어 제2 메모리 셀(MC2))의 문턱 전압들은 하위 프로그램 문턱 전압 분포(P0)에서 제2 프로그램 문턱 전압 분포(P2)로 이동할 수 있다. 이때 하위 페이지 데이터가 '0'이고 상위 페이지 데이터가 '0'인 메모리 셀들의 문턱 전압들은 예시로서 제2 문턱 전압(dVth2)만큼 변화할 수 있다. 마지막으로 하위 페이지 데이터가 '0'이고 상위 페이지 데이터가 '1'인 메모리 셀들(예를 들어 제3 메모리 셀(MC3))의 문턱 전압들은 하위 프로그램 문턱 전압 분포(P0)에서 제3 프로그램 문턱 전압 분포(P3)로 이동할 수 있다. 이때 하위 페이지 데이터가 '0'이고 상위 페이지 데이터가 '0'인 메모리 셀들의 문턱 전압들은 예시로서 제3 문턱 전압(dVth3)만큼 변화할 수 있다.
상술한 예시에서 제1 문턱 전압(dVth1) > 제2 문턱 전압(dVth2) > 제3 문턱 전압(dVth3)의 관계가 성립할 수 있다. 다시 말해 상위 페이지 데이터(MSB page data)의 프로그램 동안 제1 프로그램 문턱 전압 분포(P1)로 이동하는 메모리 셀의 문턱 전압이 제2 프로그램 문턱 전압 분포(P2) 내지 제3 프로그램 문턱 전압 분포(P3)로 이동하는 메모리 셀의 문턱 전압 대비 더 크게 변화할 수 있다. 또한 상위 페이지 데이터(MSB page data)의 프로그램 동안 제3 프로그램 문턱 전압 분포(P3)로 이동하는 메모리 셀의 문턱 전압이 제2 프로그램 문턱 전압 분포(P2)로 이동하는 메모리 셀의 문턱 전압 대비 더 크게 변화할 수 있다.
도 9는 메모리 셀들의 프로그램 순서를 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 셀들은 각각 2비트의 데이터를 저장할 수 있다. 이때 하위 비트(LSB)가 먼저 프로그램 된 후 상위 비트(MSB)가 프로그램 될 수 있다.
제1 워드 라인(WL1)에 연결된 제1 메모리 셀(MC1)에 먼저 하위 비트(LSB)가 프로그램 될 수 있다(단계 S1). 그리고 나서 제1 메모리 셀(MC1)에 상위 비트(MSB)가 프로그램 되기 전에 제2 워드 라인(WL2)에 연결된 제2 메모리 셀(MC2)에 하위 비트(LSB)가 프로그램 될 수 있다(단계 S2). 제2 워드 라인(WL2)에 연결된 제2 메모리 셀(MC2)에 하위 비트(LSB)가 프로그램 된 후 제1 메모리 셀(MC1)에 상위 비트(MSB)가 프로그램 될 수 있다(단계 S3). 또한 제1 메모리 셀(MC1)에 상위 비트(MSB)가 프로그램 된 후 제3 워드 라인(WL3)에 연결된 제3 메모리 셀(MC3)에 하위 비트(LSB)가 프로그램 될 수 있다(단계 S4).
제3 메모리 셀(MC3)에 하위 비트(LSB)가 프로그램 된 후 제2 메모리 셀(MC2)에 상위 비트(MSB)가 프로그램 될 수 있다(단계 S5). 그리고 나서 제4 워드 라인(WL4)에 연결된 제4 메모리 셀(MC4)에 하위 비트(LSB)가 프로그램 되고(단계 S6), 그리고 나서 제3 메모리 셀(MC3)에 상위 비트(MSB)가 프로그램 될 수 있다(단계 S7).
상술한 예시에서 제1 메모리 셀(MC1)이 가장 소스 선택 트랜지스터(SST)에 가깝게 위치하고, 번호가 증가할수록 소스 선택 트랜지스터(SST)에 멀어지는 방향으로 배치될 수 있다.
상술한 바와 같은 순서로 메모리 셀들에 멀티-비트 데이터를 프로그램 하는 방식을 쉐도우 프로그램 알고리즘(Shadow program algorithm)이라고 명명할 수 있다.
도 10은 프로그램 동작 중 발생하는 문턱 전압 간섭 현상을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 블록(110)의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들에 하위 페이지 데이터(LSB page data) 및 상위 페이지 데이터(MSB page data)의 프로그램이 완료되고, 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들에 하위 페이지 데이터(LSB page data)의 프로그램이 완료될 수 있다. 이때 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 문턱 전압들은 소거 문턱 전압 분포(E), 제1 프로그램 문턱 전압 분포(P1), 제2 프로그램 문턱 전압 분포(P2) 및 제3 프로그램 문턱 전압 분포(P3)를 형성할 수 있다. 또한 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 문턱 전압들은 소거 문턱 전압 분포(E) 및 하위 프로그램 문턱 전압 분포(P0)를 형성할 수 있다.
그리고 나서 도 9를 통해 설명한 프로그램 순서에 따라 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들에 상위 페이지 데이터(MSB page data)의 프로그램이 수행될 수 있다. 그 결과 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 문턱 전압들은 소거 문턱 전압 분포(E), 제1 프로그램 문턱 전압 분포(P1), 제2 프로그램 문턱 전압 분포(P2) 및 제3 프로그램 문턱 전압 분포(P3)를 형성할 수 있다. 이때 제1 프로그램 문턱 전압 분포(P1), 제2 프로그램 문턱 전압 분포(P2) 및 제3 프로그램 문턱 전압 분포(P3)는 각각 제1 프로그램 검증 전압(VP1), 제2 프로그램 검증 전압(VP2) 및 제3 프로그램 검증 전압(VP3)에 기초하여 형성될 수 있다.
제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 문턱 전압 변화에 기인하여 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 문턱 전압들이 변화할 수 있다. 이는 상술한 인접한 메모리 셀들 간의 문턱 전압 간섭 현상, 즉 플로팅 게이트 커플링 현상에 기인한 결과일 수 있다. 그 결과 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 문턱 전압 분포, 즉 소거 문턱 전압 분포(E), 제1 프로그램 문턱 전압 분포(P1), 제2 프로그램 문턱 전압 분포(P2) 및 제3 프로그램 문턱 전압 분포(P3) 각각의 폭이 간섭 소거 문턱 전압 분포(Et), 제1 간섭 프로그램 문턱 전압 분포(P1t), 제2 간섭 프로그램 문턱 전압 분포(P2t) 및 제3 간섭 프로그램 문턱 전압 분포(P3t)로 넓어질 수 있다.
제(n) 워드 라인(WL(n))에 연결된 메모리 셀들에 저장된 데이터를 제1 리드 전압(R1), 제2 리드 전압(R2) 및 제3 리드 전압(R3)에 기초하여 리드할 수 있다. 이때 제1 리드 전압(R1), 제2 리드 전압(R2) 및 제3 리드 전압(R3)은 간섭 소거 문턱 전압 분포(Et), 제1 간섭 프로그램 문턱 전압 분포(P1t), 제2 간섭 프로그램 문턱 전압 분포(P2t) 및 제3 간섭 프로그램 문턱 전압 분포(P3t)에 최적으로 설정된 리드 전압들일 수 있다.
이때 간섭 소거 문턱 전압 분포(Et), 제1 간섭 프로그램 문턱 전압 분포(P1t), 제2 간섭 프로그램 문턱 전압 분포(P2t) 및 제3 간섭 프로그램 문턱 전압 분포(P3t) 간 문턱 전압 분포의 겹침에 의하여 리드 동작시 에러가 발생할 수 있다. 예시로서 간섭 소거 문턱 전압 분포(Et), 제1 간섭 프로그램 문턱 전압 분포(P1t), 제2 간섭 프로그램 문턱 전압 분포(P2t) 및 제3 간섭 프로그램 문턱 전압 분포(P3t) 간 문턱 전압 분포의 겹침이 클 경우 리드 동작시 발생하는 에러 수준이 높아져 에러 정정부(730)에 의한 에러 정정이 실패할 수 있고, 결과적으로 리드 동작이 실패할 수 있다.
도 11은 메모리 셀의 문턱 전압 분포를 보다 상세하게 설명하기 위한 도면이다.
도 11을 참조하면, 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들에 상위 페이지 데이터(MSB page data)가 프로그램 된 때, 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 문턱 전압 분포, 즉 소거 문턱 전압 분포(E), 제1 프로그램 문턱 전압 분포(P1), 제2 프로그램 문턱 전압 분포(P2) 및 제3 프로그램 문턱 전압 분포(P3) 각각의 폭이 간섭 소거 문턱 전압 분포(Et), 제1 간섭 프로그램 문턱 전압 분포(P1t), 제2 간섭 프로그램 문턱 전압 분포(P2t) 및 제3 간섭 프로그램 문턱 전압 분포(P3t)로 넓어질 수 있다.
간섭 소거 문턱 전압 분포(Et)는 제a 간섭 소거 문턱 전압 분포(Ea), 제b 간섭 소거 문턱 전압 분포(Eb), 제c 간섭 소거 문턱 전압 분포(Ec) 및 제d 간섭 소거 문턱 전압 분포(Ed)로 나누어질 수 있다. 또한 제1 간섭 프로그램 문턱 전압 분포(P1t)는 제1a 간섭 프로그램 문턱 전압 분포(P1a), 제1b 간섭 프로그램 문턱 전압 분포(P1b), 제1c 간섭 프로그램 문턱 전압 분포(P1c) 및 제1d 간섭 프로그램 문턱 전압 분포(P1d)로 나누어질 수 있다. 제2 간섭 프로그램 문턱 전압 분포(P2t)는 제2a 간섭 프로그램 문턱 전압 분포(P2a), 제2b 간섭 프로그램 문턱 전압 분포(P2b), 제2c 간섭 프로그램 문턱 전압 분포(P2c) 및 제2d 간섭 프로그램 문턱 전압 분포(P2d)로 나누어질 수 있다. 마지막으로 제3 간섭 프로그램 문턱 전압 분포(P3t)는 제3a 간섭 프로그램 문턱 전압 분포(P3a), 제3b 간섭 프로그램 문턱 전압 분포(P3b), 제3c 간섭 프로그램 문턱 전압 분포(P3c) 및 제3d 간섭 프로그램 문턱 전압 분포(P3d)로 나누어질 수 있다.
이때 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들 중 제a 간섭 소거 문턱 전압 분포(Ea), 제1a 간섭 프로그램 문턱 전압 분포(P1a), 제2a 간섭 프로그램 문턱 전압 분포(P2a) 또는 제3a 간섭 프로그램 문턱 전압 분포(P3a)를 형성하는 메모리 셀들에 인접하고 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 문턱 전압들은 소거 문턱 전압 분포(E)에 포함될 수 있다. 다시 말해 상위 페이지 데이터(MSB page data) 프로그램 중 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들 중 소거 문턱 전압 분포(E)에 포함되는 메모리 셀들의 문턱 전압 이동이 가장 작거나 없을 수 있고, 결과적으로 이들에 인접하는 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 문턱 전압 분포는 제a 간섭 소거 문턱 전압 분포(Ea), 제1a 간섭 프로그램 문턱 전압 분포(P1a), 제2a 간섭 프로그램 문턱 전압 분포(P2a) 또는 제3a 간섭 프로그램 문턱 전압 분포(P3a)를 형성할 수 있다.
또한 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들 중 제b 간섭 소거 문턱 전압 분포(Eb), 제1b 간섭 프로그램 문턱 전압 분포(P1b), 제2b 간섭 프로그램 문턱 전압 분포(P2b) 또는 제3b 간섭 프로그램 문턱 전압 분포(P3b)를 형성하는 메모리 셀들에 인접하고 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 문턱 전압들이 제2 프로그램 문턱 전압 분포(P2)에 포함될 수 있다. 다시 말해 상위 페이지 데이터(MSB page data) 프로그램 중 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들 중 제2 프로그램 문턱 전압 분포(P2)에 포함되는 메모리 셀들의 문턱 전압 이동이 소거 문턱 전압 분포(E)에 포함되는 메모리 셀들 대비 더 클 수 있고, 결과적으로 이에 인접하는 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 문턱 전압 분포는 제b 간섭 소거 문턱 전압 분포(Eb), 제1b 간섭 프로그램 문턱 전압 분포(P1b), 제2b 간섭 프로그램 문턱 전압 분포(P2b) 또는 제3b 간섭 프로그램 문턱 전압 분포(P3b)를 형성할 수 있다.
또한 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들 중 제c 간섭 소거 문턱 전압 분포(Ec), 제1c 간섭 프로그램 문턱 전압 분포(P1c), 제2c 간섭 프로그램 문턱 전압 분포(P2c) 또는 제3c 간섭 프로그램 문턱 전압 분포(P3c)를 형성하는 메모리 셀들에 인접하고 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 문턱 전압들이 제3 프로그램 문턱 전압 분포(P3)에 포함될 수 있다. 다시 말해 상위 페이지 데이터(MSB page data) 프로그램 중 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들 중 제3 프로그램 문턱 전압 분포(P3)에 포함되는 메모리 셀들의 문턱 전압 이동이 제2 프로그램 문턱 전압 분포(P2)에 포함되는 메모리 셀들 대비 더 클 수 있고, 결과적으로 이에 인접하는 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 문턱 전압 분포는 제c 간섭 소거 문턱 전압 분포(Ec), 제1c 간섭 프로그램 문턱 전압 분포(P1c), 제2c 간섭 프로그램 문턱 전압 분포(P2c) 또는 제3c 간섭 프로그램 문턱 전압 분포(P3c)를 형성할 수 있다.
마지막으로 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들 중 제d 간섭 소거 문턱 전압 분포(Ed), 제1d 간섭 프로그램 문턱 전압 분포(P1d), 제2d 간섭 프로그램 문턱 전압 분포(P2d) 또는 제3d 간섭 프로그램 문턱 전압 분포(P3d)를 형성하는 메모리 셀들에 인접하고 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 문턱 전압이 제1 프로그램 문턱 전압 분포(P1)에 포함될 수 있다. 다시 말해 상위 페이지 데이터(MSB page data) 프로그램 중 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들 중 제1 프로그램 문턱 전압 분포(P1)에 포함되는 메모리 셀들의 문턱 전압 이동이 제3 프로그램 문턱 전압 분포(P3)에 포함되는 메모리 셀들 대비 더 클 수 있고, 결과적으로 이에 인접하는 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 문턱 전압 분포는 제d 간섭 소거 문턱 전압 분포(Ed), 제1d 간섭 프로그램 문턱 전압 분포(P1d), 제2d 간섭 프로그램 문턱 전압 분포(P2d) 또는 제3d 간섭 프로그램 문턱 전압 분포(P3d)를 형성할 수 있다.
제(n) 워드 라인(WL(n))에 연결된 메모리 셀들에 저장된 데이터를 제1 리드 전압(R1), 제2 리드 전압(R2) 및 제3 리드 전압(R3)에 기초하여 리드할 수 있다. 이때 제1 리드 전압(R1), 제2 리드 전압(R2) 및 제3 리드 전압(R3)은 간섭 소거 문턱 전압 분포(Et), 제1 간섭 프로그램 문턱 전압 분포(P1t), 제2 간섭 프로그램 문턱 전압 분포(P2t) 및 제3 간섭 프로그램 문턱 전압 분포(P3t)에 최적으로 설정된 리드 전압들일 수 있다.
이때 간섭 소거 문턱 전압 분포(Et), 제1 간섭 프로그램 문턱 전압 분포(P1t), 제2 간섭 프로그램 문턱 전압 분포(P2t) 및 제3 간섭 프로그램 문턱 전압 분포(P3t) 간 문턱 전압 분포의 겹침에 의하여 리드 동작시 에러가 발생할 수 있다. 예시로서 간섭 소거 문턱 전압 분포(Et), 제1 간섭 프로그램 문턱 전압 분포(P1t), 제2 간섭 프로그램 문턱 전압 분포(P2t) 및 제3 간섭 프로그램 문턱 전압 분포(P3t) 간 문턱 전압 분포의 겹침이 클 경우 리드 동작시 발생하는 에러 수준이 높아져 에러 정정부(730)에 의한 에러 정정이 실패할 수 있고, 결과적으로 리드 동작이 실패할 수 있다.
만일 제a 간섭 소거 문턱 전압 분포(Ea), 제b 간섭 소거 문턱 전압 분포(Eb) 및 제c 간섭 소거 문턱 전압 분포(Ec)가 각각 이동하여 제d 간섭 소거 문턱 전압 분포(Ed)와 겹칠 수 있다면, 전체적인 소거 문턱 전압 분포는 제d 간섭 소거 문턱 전압 분포(Ed)와 유사하게 형성될 수 있다. 또한 제1a 간섭 프로그램 문턱 전압 분포(P1a), 제1b 간섭 프로그램 문턱 전압 분포(P1b) 및 제1c 간섭 프로그램 문턱 전압 분포(P1c)가 각각 이동하여 제1d 간섭 프로그램 문턱 전압 분포(P1d)와 겹칠 수 있다면, 전체적인 제1 프로그램 문턱 전압 분포는 제1d 간섭 프로그램 문턱 전압 분포(P1d)와 유사하게 형성될 수 있다. 마찬가지로 제2a 간섭 프로그램 문턱 전압 분포(P2a), 제2b 간섭 프로그램 문턱 전압 분포(P2b) 및 제2c 간섭 프로그램 문턱 전압 분포(P2c)가 각각 이동하여 제2d 간섭 프로그램 문턱 전압 분포(P2d)와 겹칠 수 있다면, 전체적인 제2 프로그램 문턱 전압 분포는 제2d 간섭 프로그램 문턱 전압 분포(P2d)와 유사하게 형성될 수 있다. 또한 제3a 간섭 프로그램 문턱 전압 분포(P3a), 제3b 간섭 프로그램 문턱 전압 분포(P3b) 및 제3c 간섭 프로그램 문턱 전압 분포(P3c)가 각각 이동하여 제3d 간섭 프로그램 문턱 전압 분포(P3d)와 겹칠 수 있다면, 전체적인 제3 프로그램 문턱 전압 분포는 제3d 간섭 프로그램 문턱 전압 분포(P1d)와 유사하게 형성될 수 있다.
상술한 바와 같이 전체적인 소거 문턱 전압 분포가 제d 간섭 소거 문턱 전압 분포(Ed)와 유사하게 형성되고, 전체적인 제1 프로그램 문턱 전압 분포가 제1d 간섭 프로그램 문턱 전압 분포(P1d)와 유사하게 형성되고, 또한 전체적인 제2 프로그램 문턱 전압 분포가 제2d 간섭 프로그램 문턱 전압 분포(P2d)와 유사하게 형성되고, 마지막으로 전체적인 제3 프로그램 문턱 전압 분포가 제3d 간섭 프로그램 문턱 전압 분포(P1d)와 유사하게 형성될 경우, 인접 하는 문턱 전압 분포 간 겹침이 감소하거나 제거되어 리드 동작이 수행될 경우 리드 동작이 성공될 수 있다.
상술한 바와 같이 전체적인 소거 문턱 전압 분포를 제d 간섭 소거 문턱 전압 분포(Ed)와 유사하게 형성하고, 전체적인 제1 프로그램 문턱 전압 분포를 제1d 간섭 프로그램 문턱 전압 분포(P1d)와 유사하게 형성하고, 또한 전체적인 제2 프로그램 문턱 전압 분포를 제2d 간섭 프로그램 문턱 전압 분포(P2d)와 유사하게 형성하고, 마지막으로 전체적인 제3 프로그램 문턱 전압 분포를 제3d 간섭 프로그램 문턱 전압 분포(P1d)와 유사하게 형성하는 방법은 하기에 상세히 설명할 것이다.
도 12는 본 발명의 실시예에 따른 간섭 프로그램 동작을 설명하기 위한 도면이다. 또한 도 13은 본 발명의 실시예에 따른 간섭 프로그램 동작에 따른 리드 동작의 실패를 복구하는 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들에 대한 리드 동작이 실패한 때, 다시 말해 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들로부터 리드된 데이터에 대한 에러 정정 동작이 실패한 때, 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들에 대해 간섭 프로그램 동작(interference program operation)이 수행될 수 있다.
간섭 프로그램 동작(interference program operation)은 소거 문턱 전압 분포(E)에 포함되는 메모리 셀들에 대해서 가장 큰 문턱 전압 이동, 즉 제1 문턱 전압(dVth1)만큼의 문턱 전압 이동이 발생하도록 할 수 있다. 예시로서 간섭 프로그램 동작(interference program operation)은 소거 문턱 전압 분포(E)에 포함되는 메모리 셀들의 문턱 전압들을 제1 프로그램 문턱 전압 분포(P1)에 대응하는 문턱 전압 크기를 가지도록 이동시킬 수 있다. 이는 상위 페이지 데이터 프로그램 중 소거 문턱 전압 분포(E)에 포함된 메모리 셀들의 문턱 전압 이동이 가장 작거나 없어서 플로팅 게이트 커플링 현상에 의한 인접 메모리 셀의 문턱 전압 이동이 가장 작기 때문일 수 있다. 즉 상술한 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들 중 소거 문턱 전압 분포(E)에 포함된 메모리 셀들의 경우 이에 인접하는 도 11의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 문턱 전압 분포는 제a 간섭 소거 문턱 전압 분포(Ea), 제1a 간섭 프로그램 문턱 전압 분포(P1a), 제2a 간섭 프로그램 문턱 전압 분포(P2a) 및 제3a 간섭 프로그램 문턱 전압 분포(P3a) 중 어느 하나 일 수 있다. 예시로서 간섭 프로그램 동작(interference program operation)에 의해 형성되는 소거 문턱 전압 분포(E' 또는 E'')는 제1 프로그램 문턱 전압 분포(P1) 대비 더 넓은 문턱 전압 분포로 형성될 수도 있고(E'의 경우에 해당), 동일한 폭의 문턱 전압 분포로 형성될 수도 있다(E''의 경우에 해당).
상술한 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들에 대한 소거 문턱 전압 분포(E)의 새로운 소거 문턱 전압 분포(E', E'')로의 이동은 도 11의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들 중 제a 간섭 소거 문턱 전압 분포(Ea), 제1a 간섭 프로그램 문턱 전압 분포(P1a), 제2a 간섭 프로그램 문턱 전압 분포(P2a) 또는 제3a 간섭 프로그램 문턱 전압 분포(P3a)에 포함되는 메모리 셀들의 문턱 전압들을 각각 제d 간섭 소거 문턱 전압 분포(Ed), 제1d 간섭 프로그램 문턱 전압 분포(P1d), 제2d 간섭 프로그램 문턱 전압 분포(P2d) 또는 제3d 간섭 프로그램 문턱 전압 분포(P3d)로 이동시킬 수 있다.
또한 간섭 프로그램 동작(interference program operation)은 제2 프로그램 문턱 전압 분포(P2)에 포함되는 메모리 셀들에 대해서 소거 문턱 전압 분포(E)에 포함되는 메모리 셀들 다음으로 큰 문턱 전압 이동, 즉 제2 문턱 전압(dVth2)만큼의 문턱 전압 이동이 발생하도록 할 수 있다. 즉 제1 문턱 전압(dVth1)이 제2 문턱 전압(dVth2) 대비 더 클 수 있다. 예시로서 간섭 프로그램 동작(interference program operation)은 제2 프로그램 문턱 전압 분포(P2)에 포함되는 메모리 셀들의 문턱 전압들을 제3 프로그램 문턱 전압 분포(P3) 대비 약간 더 큰 문턱 전압 분포로 이동시켜 새로운 제2 프로그램 문턱 전압 분포(P2')를 형성할 수 있다. 이는 상위 페이지 데이터 프로그램 중 제2 프로그램 문턱 전압 분포(P2)에 포함되는 메모리 셀들에 대해서 플로팅 게이트 커플링 현상에 의한 인접 메모리 셀의 문턱 전압 이동이 소거 문턱 전압 분포(E)에 포함되는 메모리 셀들에 대해서 플로팅 게이트 커플링 현상에 의한 인접 메모리 셀의 문턱 전압 이동 대비 더 크기 때문일 수 있다. 즉 상술한 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들에 대한 제2 프로그램 문턱 전압 분포(P2)인 경우 이에 인접하는 도 11의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 문턱 전압 분포는 제b 간섭 소거 문턱 전압 분포(Eb), 제1b 간섭 프로그램 문턱 전압 분포(P1b), 제2b 간섭 프로그램 문턱 전압 분포(P2b) 및 제3b 간섭 프로그램 문턱 전압 분포(P3b)일 수 있다.
상술한 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들에 대한 제2 프로그램 문턱 전압 분포(P2)의 새로운 제2 프로그램 문턱 전압 분포(P2')로의 이동은 도 11의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들에 대한 제b 간섭 소거 문턱 전압 분포(Eb), 제1b 간섭 프로그램 문턱 전압 분포(P1b), 제2b 간섭 프로그램 문턱 전압 분포(P2b) 및 제3b 간섭 프로그램 문턱 전압 분포(P3b)를 각각 제d 간섭 소거 문턱 전압 분포(Ed), 제1d 간섭 프로그램 문턱 전압 분포(P1d), 제2d 간섭 프로그램 문턱 전압 분포(P2d) 및 제3d 간섭 프로그램 문턱 전압 분포(P3d)로 이동시킬 수 있다.
또한 간섭 프로그램 동작(interference program operation)은 제3 프로그램 문턱 전압 분포(P3)에 포함되는 메모리 셀들에 대해서 제2 프로그램 문턱 전압 분포(P2)에 포함되는 메모리 셀들 다음으로 큰 문턱 전압 이동, 즉 제3 문턱 전압 크기(dVth3)만큼의 문턱 전압 이동이 발생하도록 할 수 있다. 즉 제2 문턱 전압 크기(dVth2)가 제3 문턱 전압 크기(dVth3) 대비 더 클 수 있다. 예시로서 간섭 프로그램 동작(interference program operation)은 제3 프로그램 문턱 전압 분포(P3)에 포함되는 메모리 셀들의 문턱 전압들을 원래의 제3 프로그램 문턱 전압 분포(P3) 대비 약간 더 큰 문턱 전압 분포로 이동시켜 새로운 제3 프로그램 문턱 전압 분포(P3')를 형성할 수 있다. 이는 상위 페이지 데이터 프로그램 중 제3 프로그램 문턱 전압 분포(P3)에 포함되는 메모리 셀들에 대해서 플로팅 게이트 커플링 현상에 의한 인접 메모리 셀의 문턱 전압 이동이 제2 프로그램 문턱 전압 분포(P2)에 포함되는 메모리 셀들에 대해서 플로팅 게이트 커플링 현상에 의한 인접 메모리 셀의 문턱 전압 이동 대비 더 크기 때문일 수 있다. 즉 상술한 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들에 대한 제3 프로그램 문턱 전압 분포(P3)인 경우 이에 인접하는 도 11의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 문턱 전압 분포는 제c 간섭 소거 문턱 전압 분포(Ec), 제1c 간섭 프로그램 문턱 전압 분포(P1c), 제2c 간섭 프로그램 문턱 전압 분포(P2c) 및 제3c 간섭 프로그램 문턱 전압 분포(P3c)일 수 있다.
상술한 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들에 대한 제3 프로그램 문턱 전압 분포(P3)의 새로운 제3 프로그램 문턱 전압 분포(P3')로의 이동은 도 11의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들에 대한 제c 간섭 소거 문턱 전압 분포(Ec), 제1c 간섭 프로그램 문턱 전압 분포(P1c), 제2c 간섭 프로그램 문턱 전압 분포(P2c) 및 제3c 간섭 프로그램 문턱 전압 분포(P3c)를 각각 제d 간섭 소거 문턱 전압 분포(Ed), 제1d 간섭 프로그램 문턱 전압 분포(P1d), 제2d 간섭 프로그램 문턱 전압 분포(P2d) 및 제3d 간섭 프로그램 문턱 전압 분포(P3d)로 이동시킬 수 있다.
상술한 새로운 제2 프로그램 문턱 전압 분포(P2') 및 새로운 제3 프로그램 문턱 전압 분포(P3')의 형성은 가변된 제3 프로그램 검증 전압(VP3')에 기초하여 수행될 수 있다. 가변된 제3 프로그램 검증 전압(VP3')은 도 10의 제3 프로그램 검증 전압(VP3) 대비 더 큰 전압일 수 있다.
간섭 프로그램 동작(interference program operation)은 제1 프로그램 문턱 전압 분포(P1)에 포함되는 메모리 셀들에 대해서는 문턱 전압 이동을 발생시키지 않을 수 있다. 왜냐하면 상위 페이지 데이터 프로그램 중 제1 프로그램 문턱 전압 분포(P1)에 포함되는 메모리 셀들에 대해서 플로팅 게이트 커플링 현상에 의한 인접 메모리 셀의 문턱 전압 이동이 소거 문턱 전압 분포(E), 제2 프로그램 문턱 전압 분포(P2) 내지 제3 프로그램 문턱 전압 분포(P3) 대비 더 크기 때문이다. 즉 상술한 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들에 대한 제1 프로그램 문턱 전압 분포(P1)인 경우 이에 인접하는 도 11의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 문턱 전압 분포는 제d 간섭 소거 문턱 전압 분포(Ed), 제1d 간섭 프로그램 문턱 전압 분포(P1d), 제2d 간섭 프로그램 문턱 전압 분포(P2d) 및 제3d 간섭 프로그램 문턱 전압 분포(P3d)일 수 있다.
도 13을 참조하면, 상술한 간섭 프로그램 동작(interference program operation)에 의해 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 중 문턱 전압이 제a 간섭 소거 문턱 전압 분포(Ea), 제b 간섭 소거 문턱 전압 분포(Eb) 및 제c 간섭 소거 문턱 전압 분포(Ec)에 포함되는 메모리 셀들의 문턱 전압이 각각 이동하여 제d 간섭 소거 문턱 전압 분포(Ed)와 겹칠 수 있고, 전체적인 소거 문턱 전압 분포는 제d 간섭 소거 문턱 전압 분포(Ed)와 유사한 새로운 소거 문턱 전압 분포(Et')가 될 수 있다.
또한 간섭 프로그램 동작(interference program operation)에 의해 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 중 문턱 전압이 제1a 간섭 프로그램 문턱 전압 분포(P1a), 제1b 간섭 프로그램 문턱 전압 분포(P1b) 및 제1c 간섭 프로그램 문턱 전압 분포(P1c)에 포함되는 메모리 셀들의 문턱 전압이 각각 이동하여 제1d 간섭 프로그램 문턱 전압 분포(P1d)와 겹칠 수 있고, 전체적인 제1 프로그램 문턱 전압 분포는 제1d 간섭 프로그램 문턱 전압 분포(P1d)와 유사한 새로운 제1 프로그램 문턱 전압 분포(P1t')가 될 수 있다.
마찬가지로 간섭 프로그램 동작(interference program operation)에 의해 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 중 문턱 전압이 제2a 간섭 프로그램 문턱 전압 분포(P2a), 제2b 간섭 프로그램 문턱 전압 분포(P2b) 및 제2c 간섭 프로그램 문턱 전압 분포(P2c)에 포함되는 메모리 셀들의 문턱 전압이 각각 이동하여 제2d 간섭 프로그램 문턱 전압 분포(P2d)와 겹칠 수 있고, 전체적인 제2 프로그램 문턱 전압 분포는 제2d 간섭 프로그램 문턱 전압 분포(P2d)와 유사한 새로운 제2 프로그램 문턱 전압 분포(P2t')가 될 수 있다.
또한 간섭 프로그램 동작(interference program operation)에 의해 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 중 문턱 전압이 제3a 간섭 프로그램 문턱 전압 분포(P3a), 제3b 간섭 프로그램 문턱 전압 분포(P3b) 및 제3c 간섭 프로그램 문턱 전압 분포(P3c)에 포함되는 메모리 셀들의 문턱 전압이 각각 이동하여 제3d 간섭 프로그램 문턱 전압 분포(P3d)와 겹칠 수 있고, 전체적인 제3 프로그램 문턱 전압 분포는 제3d 간섭 프로그램 문턱 전압 분포(P3d)와 유사한 새로운 제3 프로그램 문턱 전압 분포(P3t')가 될 수 있다.
이러한 경우 제1 변경 리드 전압(R1'), 제2 변경 리드 전압(R2') 및 제3 변경 리드 전압(R3')을 이용하여 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들에 대해 리드 동작이 수행될 경우 리드 동작이 성공할 수 있다. 이때 제1 변경 리드 전압(R1')은 도 11의 제1 리드 전압(R1) 보다 더 클 수 있고, 제2 변경 리드 전압(R2')은 도 11의 제2 리드 전압(R2) 보다 더 클 수 있다. 또한 제3 변경 리드 전압(R3')은 도 11의 제3 리드 전압(R3) 보다 더 클 수 있다. 다시 말해 제1 변경 리드 전압(R1'), 제2 변경 리드 전압(R2') 및 제3 변경 리드 전압(R3')은 소거 문턱 전압 분포(Et'), 새로운 제1 프로그램 문턱 전압 분포(P1t'), 새로운 제2 프로그램 문턱 전압 분포(P2t') 및 새로운 제3 프로그램 문턱 전압 분포(P3t')에 최적화된 리드 전압들 일 수 있다.
도 14는 본 발명의 실시예에 따른 간섭 프로그램 동작을 설명하기 위한 흐름도이다.
도 14를 참조하면, 간섭 프로그램 동작(interference program operation)이 시작되면, 먼저 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들에 저장된 데이터에 대한 리드 동작이 수행될 수 있다(단계 S1401). 단계 S1401은 제어 로직(300)에 의해 제어될 수 있고, 전압 생성 회로(210)에 의해 생성된 리드 전압을 이용하여 수행될 수 있다. 또한 단계 S1401을 통해 리드된 데이터는 페이지 버퍼 그룹(230)에 저장될 수 있다.
그리고 나서 제(n+1) 워드 라인(WL(n+1))에 제1 프로그램 바이어스가 인가되고, 이때 메모리 셀의 문턱 전압이 제1 프로그램 문턱 전압 분포(P1), 제2 프로그램 문턱 전압 분포(P2) 및 제3 프로그램 문턱 전압 분포(P3) 중 어느 하나에 대응하는 메모리 셀들은 프로그램 인히빗(program inhibit) 되고, 소거 문턱 전압 분포(E)에 대응하는 메모리 셀들에 대해 프로그램이 수행될 수 있다(단계 S1402). 이때 소거 문턱 전압 분포(E)에 대응하는 메모리 셀들인지 여부는 단계 S1401를 통해 수행된 리드 동작의 데이터를 통해 알 수 있다. 단계 S1402는 제어 로직(300)에 의해 제어될 수 있고, 전압 생성 회로(210)에 의해 생성된 제1 프로그램 바이어스를 이용하여 수행될 수 있다. 또한 단계 S1402는 페이지 버퍼 그룹(230)에 저장된 데이터에 기초하여 수행될 수 있다.
단계 S1402를 통해 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 소거 문턱 전압 분포(E)는 도 12의 새로운 소거 문턱 전압 분포(E', E'')로 이동할 수 있다. 또한 단계 S1402를 통해 도 13의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 제a 간섭 소거 문턱 전압 분포(Ea), 제1a 간섭 프로그램 문턱 전압 분포(P1a), 제2a 간섭 프로그램 문턱 전압 분포(P2a) 및 제3a 간섭 프로그램 문턱 전압 분포(P3a)는 각각 제d 간섭 소거 문턱 전압 분포(Ed), 제1d 간섭 프로그램 문턱 전압 분포(P1d), 제2d 간섭 프로그램 문턱 전압 분포(P2d) 및 제3d 간섭 프로그램 문턱 전압 분포(P3d)로 이동될 수 있다.
다른 예시로서 단계 S1402 중 제1 프로그램 문턱 전압 분포(P1), 제2 프로그램 문턱 전압 분포(P2) 및 제3 프로그램 문턱 전압 분포(P3)에 대응하는 메모리 셀들에 대해 프로그램 인히빗(program inhibit)이 되지 않을 수 있다. 또 다른 예시로서 단계 S1402 중 제1 프로그램 문턱 전압 분포(P1)에 대응하는 메모리 셀들에 대해 프로그램 인히빗(program inhibit)이 되고, 제2 프로그램 문턱 전압 분포(P2) 및 제3 프로그램 문턱 전압 분포(P3)에 대응하는 메모리 셀들에 대해 프로그램 인히빗(program inhibit)이 되지 않을 수 있다. 상술한 메모리 셀이 제1 내지 제3 프로그램 문턱 전압 분포들 중 어느 하나에 대응하는지 여부는 페이지 버퍼 그룹(230)에 저장된 데이터에 기초하여 수행될 수 있다.
제(n+1) 워드 라인(WL(n+1))에 제2 프로그램 바이어스가 인가되고, 이때 메모리 셀의 문턱 전압이 소거 문턱 전압 분포(E), 제1 프로그램 문턱 전압 분포(P1) 및 제3 프로그램 문턱 전압 분포(P3) 중 어느 하나에 대응하는 메모리 셀들은 프로그램 인히빗(program inhibit) 되고, 제2 프로그램 문턱 전압 분포(P2)에 대응하는 메모리 셀들에 대해 프로그램이 수행될 수 있다(단계 S1403). 이때 제2 프로그램 바이어스는 제1 프로그램 바이어스 대비 더 큰 전압을 가질 수 있다. 제2 프로그램 문턱 전압 분포(P2)에 대응하는 메모리 셀들인지 여부는 단계 S1401를 통해 수행된 리드 동작의 데이터를 통해 알 수 있다. 단계 S1403은 제어 로직(300)에 의해 제어될 수 있고, 전압 생성 회로(210)에 의해 생성된 제2 프로그램 바이어스를 이용하여 수행될 수 있다. 또한 단계 S1403은 페이지 버퍼 그룹(230)에 저장된 데이터에 기초하여 수행될 수 있다.
단계 S1403을 통해 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 제2 프로그램 문턱 전압 분포(P2)는 도 12의 새로운 제2 프로그램 문턱 전압 분포(P2')로 이동될 수 있다. 또한 단계 S1403을 통해 도 13의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 제b 간섭 소거 문턱 전압 분포(Eb), 제1b 간섭 프로그램 문턱 전압 분포(P1b), 제2b 간섭 프로그램 문턱 전압 분포(P2b) 및 제3b 간섭 프로그램 문턱 전압 분포(P3b)는 각각 제d 간섭 소거 문턱 전압 분포(Ed), 제1d 간섭 프로그램 문턱 전압 분포(P1d), 제2d 간섭 프로그램 문턱 전압 분포(P2d) 및 제3d 간섭 프로그램 문턱 전압 분포(P3d)로 이동될 수 있다.
다른 예시로서 단계 S1403 중 소거 문턱 전압 분포(E) 및 제1 프로그램 문턱 전압 분포(P1)에 대응하는 메모리 셀들은 프로그램 인히빗(program inhibit) 되고, 제3 프로그램 문턱 전압 분포(P3)에 대응하는 메모리 셀들은 프로그램 인히빗(program inhibit) 되지 않을 수 있다.
제(n+1) 워드 라인(WL(n+1))에 제3 프로그램 바이어스를 인가하고, 이때 메모리 셀의 문턱 전압이 소거 문턱 전압 분포(E), 제1 프로그램 문턱 전압 분포(P1) 및 제2 프로그램 문턱 전압 분포(P2)에 대응하는 메모리 셀들은 프로그램 인히빗(program inhibit) 되고, 제3 프로그램 문턱 전압 분포(P3)에 대응하는 메모리 셀들에 대해 프로그램이 수행될 수 있다(단계 S1404). 제3 프로그램 문턱 전압 분포(P3)에 대응하는 메모리 셀들인지 여부는 단계 S1401를 통해 수행된 리드 동작의 데이터를 통해 알 수 있다. 이때 제3 프로그램 바이어스는 제2 프로그램 바이어스 대비 더 크거나 또는 동일한 전압을 가질 수 있다. 단계 S1404는 제어 로직(300)에 의해 제어될 수 있고, 전압 생성 회로(210)에 의해 생성된 제3 프로그램 바이어스를 이용하여 수행될 수 있다. 또한 단계 S1403은 페이지 버퍼 그룹(230)에 저장된 데이터에 기초하여 수행될 수 있다.
단계 S1404를 통해 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 제3 프로그램 문턱 전압 분포(P3)는 도 12의 새로운 제3 프로그램 문턱 전압 분포(P3')로 이동될 수 있다. 또한 단계 S1404를 통해 도 13의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 제c 간섭 소거 문턱 전압 분포(Ec), 제1c 간섭 프로그램 문턱 전압 분포(P1c), 제2c 간섭 프로그램 문턱 전압 분포(P2c) 및 제3c 간섭 프로그램 문턱 전압 분포(P3c)는 각각 제d 간섭 소거 문턱 전압 분포(Ed), 제1d 간섭 프로그램 문턱 전압 분포(P1d), 제2d 간섭 프로그램 문턱 전압 분포(P2d) 및 제3d 간섭 프로그램 문턱 전압 분포(P3d)로 이동될 수 있다.
단계 S1402 내지 단계 S1404가 수행되는 순서는 변경될 수 있다. 다시 말해 단계 S1402 내지 단계 S1404가 순서대로 수행될 수도 있고, 그 반대의 순서로 수행될 수도 있다. 다시 말해 단계 S1402 내지 단계 S1404 각각이 수행되는 순서는 선택적일 수 있다.
상술한 동작을 통하여 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 문턱 전압 분포들 각각의 폭이 좁아질 수 있고, 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들에 대한 리드 동작의 신뢰성이 더욱 개선될 수 있다. 결과적으로 메모리 시스템(1000)의 신뢰성이 개선될 수 있다.
도 15는 본 발명의 다른 실시예에 따른 간섭 프로그램 동작을 설명하기 위한 흐름도이다.
도 15를 참조하면, 간섭 프로그램 동작(interference program operation)이 시작되면, 먼저 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들에 저장된 데이터에 대한 리드 동작이 수행될 수 있다(단계 S1501). 단계 S1501은 제어 로직(300)에 의해 제어될 수 있고, 전압 생성 회로(210)에 의해 생성된 리드 전압을 이용하여 수행될 수 있다. 또한 단계 S1501을 통해 리드된 데이터는 페이지 버퍼 그룹(230)에 저장될 수 있다.
그리고 나서 제(n+1) 워드 라인(WL(n+1))에 제1 프로그램 바이어스가 인가되고, 이때 메모리 셀의 문턱 전압이 제1 프로그램 문턱 전압 분포(P1), 제2 프로그램 문턱 전압 분포(P2) 및 제3 프로그램 문턱 전압 분포(P3)에 대응하는 메모리 셀들은 프로그램 인히빗(program inhibit) 되고, 소거 문턱 전압 분포(E)에 대응하는 메모리 셀들에 대해 프로그램이 수행될 수 있다(단계 S1502). 소거 문턱 전압 분포(E)에 대응하는 메모리 셀들인지 여부는 단계 S1501을 통해 수행된 리드 동작의 데이터를 통해 알 수 있다. 단계 S1502는 제어 로직(300)에 의해 제어될 수 있고, 전압 생성 회로(210)에 의해 생성된 제1 프로그램 바이어스를 이용하여 수행될 수 있다. 또한 단계 S1502는 페이지 버퍼 그룹(230)에 저장된 데이터에 기초하여 수행될 수 있다.
단계 S1502를 통해 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 소거 문턱 전압 분포(E)는 도 12의 새로운 소거 문턱 전압 분포(E', E'')로 이동될 수 있다. 또한 단계 S1402를 통해 도 13의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 제a 간섭 소거 문턱 전압 분포(Ea), 제1a 간섭 프로그램 문턱 전압 분포(P1a), 제2a 간섭 프로그램 문턱 전압 분포(P2a) 및 제3a 간섭 프로그램 문턱 전압 분포(P3a)는 각각 제d 간섭 소거 문턱 전압 분포(Ed), 제1d 간섭 프로그램 문턱 전압 분포(P1d), 제2d 간섭 프로그램 문턱 전압 분포(P2d) 및 제3d 간섭 프로그램 문턱 전압 분포(P3d)로 이동될 수 있다.
다른 예시로서 단계 S1502 중 제1 프로그램 문턱 전압 분포(P1), 제2 프로그램 문턱 전압 분포(P2) 및 제3 프로그램 문턱 전압 분포(P3)에 대응하는 메모리 셀들에 대해 프로그램 인히빗(program inhibit) 되지 않을 수 있다. 또 다른 예시로서 단계 S1402 중 제1 프로그램 문턱 전압 분포(P1)에 대응하는 메모리 셀들에 대해 프로그램 인히빗(program inhibit) 되고, 제2 프로그램 문턱 전압 분포(P2) 및 제3 프로그램 문턱 전압 분포(P3)에 대응하는 메모리 셀들에 대해 프로그램 인히빗(program inhibit) 되지 않을 수 있다. 상술한 메모리 셀이 제1 내지 제3 프로그램 문턱 전압 분포들 중 어느 하나에 대응하는지 여부는 페이지 버퍼 그룹(230)에 저장된 데이터에 기초하여 수행될 수 있다.
제(n+1) 워드 라인(WL(n+1))에 제2 프로그램 바이어스가 인가되고, 이때 메모리 셀의 문턱 전압이 소거 문턱 전압 분포(E) 또는 제1 프로그램 문턱 전압 분포(P1)에 대응하는 메모리 셀들은 프로그램 인히빗(program inhibit) 되고, 제2 프로그램 문턱 전압 분포(P2) 내지 제3 프로그램 문턱 전압 분포(P3)에 대응하는 메모리 셀들에 대해 프로그램이 수행될 수 있다(단계 S1503). 이때 제2 프로그램 바이어스는 제1 프로그램 바이어스 대비 더 큰 전압을 가질 수 있다. 제2 프로그램 문턱 전압 분포(P2) 내지 제3 프로그램 문턱 전압 분포(P3)에 대응하는 메모리 셀들인지 여부는 단계 S1501를 통해 수행된 리드 동작의 데이터를 통해 알 수 있다. 단계 S1503은 제어 로직(300)에 의해 제어될 수 있고, 전압 생성 회로(210)에 의해 생성된 제2 프로그램 바이어스를 이용하여 수행될 수 있다. 또한 단계 S1403은 페이지 버퍼 그룹(230)에 저장된 데이터에 기초하여 수행될 수 있다.
단계 S1503을 통해 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 제2 프로그램 문턱 전압 분포(P2) 내지 제3 프로그램 문턱 전압 분포(P3)는 도 12의 새로운 제2 프로그램 문턱 전압 분포(P2') 내지 새로운 제3 프로그램 문턱 전압 분포(P3')로 이동될 수 있다. 도 12의 새로운 제2 프로그램 문턱 전압 분포(P2')와 새로운 제3 프로그램 문턱 전압 분포(P3')는 유사한 문턱 전압 크기를 가질 수 있기 때문에 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 제2 프로그램 문턱 전압 분포(P2)를 도 12의 새로운 제2 프로그램 문턱 전압 분포(P2')로 이동시키기 위한 동작 및 제3 프로그램 문턱 전압 분포(P3)를 도 12의 새로운 제3 프로그램 문턱 전압 분포(P3')로 이동시키기 위한 동작은 동일한 프로그램 바이어스를 이용하여 함께 수행될 수 있다.
또한 단계 S1503을 통해 도 13의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 제b 간섭 소거 문턱 전압 분포(Eb), 제1b 간섭 프로그램 문턱 전압 분포(P1b), 제2b 간섭 프로그램 문턱 전압 분포(P2b) 및 제3b 간섭 프로그램 문턱 전압 분포(P3b)를 각각 제d 간섭 소거 문턱 전압 분포(Ed), 제1d 간섭 프로그램 문턱 전압 분포(P1d), 제2d 간섭 프로그램 문턱 전압 분포(P2d) 및 제3d 간섭 프로그램 문턱 전압 분포(P3d)로 이동할 수 있다. 또한 단계 S1503을 통해 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 제3 프로그램 문턱 전압 분포(P3)는 도 12의 새로운 제3 프로그램 문턱 전압 분포(P3')로 이동할 수 있다. 또한 단계 S1404를 통해 도 13의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 제c 간섭 소거 문턱 전압 분포(Ec), 제1c 간섭 프로그램 문턱 전압 분포(P1c), 제2c 간섭 프로그램 문턱 전압 분포(P2c) 및 제3c 간섭 프로그램 문턱 전압 분포(P3c)를 각각 제d 간섭 소거 문턱 전압 분포(Ed), 제1d 간섭 프로그램 문턱 전압 분포(P1d), 제2d 간섭 프로그램 문턱 전압 분포(P2d) 및 제3d 간섭 프로그램 문턱 전압 분포(P3d)로 이동할 수 있다.
상술한 동작을 통하여 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 문턱 전압 분포들 각각의 폭이 좁아질 수 있고, 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들에 대한 리드 동작의 신뢰성이 더욱 개선될 수 있다. 결과적으로 메모리 시스템(1000)의 신뢰성이 개선될 수 있다.
도 16은 본 발명의 다른 실시예에 따른 간섭 프로그램 동작을 설명하기 위한 흐름도이다.
도 16을 참조하면, 간섭 프로그램 동작(interference program operation)이 시작되면, 먼저 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들에 저장된 데이터에 대한 리드 동작이 수행되고, 리드된 데이터를 페이지 버퍼 그룹(230)에 저장될 수 있다(단계 S1601). 단계 S1601는 제어 로직(300)에 의해 제어될 수 있고, 전압 생성 회로(210)에 의해 생성된 리드 전압을 이용하여 수행될 수 있다.
그리고 나서 페이지 버퍼 그룹(230)에 저장된 데이터가 소거 문턱 전압 분포(E)에 대응하는 경우, 데이터를 제1 프로그램 문턱 전압 분포(P1)에 대응하는 데이터로 변경하여 저장하는 단계가 수행될 수 있다(단계 S1602).
그리고 나서 페이지 버퍼 그룹(230)에 저장된 데이터가 제2 프로그램 문턱 전압 분포(P2)에 대응하는 경우, 데이터를 제3 프로그램 문턱 전압 분포(P3)에 대응하는 데이터로 변경하여 저장하는 단계가 수행될 수 있다(단계 S1603). 단계 S1602 내지 단계 S1603은 제어 로직(300)의 제어에 기초하여 페이지 버퍼 그룹(230)에 의해 수행될 수 있다.
단계 S1602 내지 단계 S1603이 수행된 후, 상위 페이지 데이터 프로그램 동작에 사용되는 제1 프로그램 검증 전압(VP1) 및 가변된 제3 프로그램 검증 전압(VP3')에 기초하여 프로그램 동작이 수행될 수 있다(단계 S1604). 이때 가변된 제3 프로그램 검증 전압(VP3')은 상위 페이지 데이터 프로그램 동작에 사용되는 제3 프로그램 검증 전압(VP3) 대비 더 큰 전압일 수 있다. 제1 프로그램 검증 전압(VP1) 및 가변된 제3 프로그램 검증 전압(VP3')은 제어 로직(300)의 제어에 기초하여 전압 생성 회로(210)에 의해 생성될 수 있다.
단계 S1604가 수행되면, 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 소거 문턱 전압 분포(E)는 도 12의 새로운 소거 문턱 전압 분포(E')로 이동할 수 있다. 즉 도 13의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 제a 간섭 소거 문턱 전압 분포(Ea), 제1a 간섭 프로그램 문턱 전압 분포(P1a), 제2a 간섭 프로그램 문턱 전압 분포(P2a) 및 제3a 간섭 프로그램 문턱 전압 분포(P3a)는 각각 제d 간섭 소거 문턱 전압 분포(Ed), 제1d 간섭 프로그램 문턱 전압 분포(P1d), 제2d 간섭 프로그램 문턱 전압 분포(P2d) 및 제3d 간섭 프로그램 문턱 전압 분포(P3d)로 이동할 수 있다.
단계 S1604가 수행되면, 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 제2 프로그램 문턱 전압 분포(P2) 내지 제3 프로그램 문턱 전압 분포(P3)는 도 12의 새로운 제2 프로그램 문턱 전압 분포(P2') 내지 새로운 제3 프로그램 문턱 전압 분포(P3')로 이동할 수 있다. 즉 도 13의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 제b 간섭 소거 문턱 전압 분포(Eb), 제1b 간섭 프로그램 문턱 전압 분포(P1b), 제2b 간섭 프로그램 문턱 전압 분포(P2b) 및 제3b 간섭 프로그램 문턱 전압 분포(P3b)를 각각 제d 간섭 소거 문턱 전압 분포(Ed), 제1d 간섭 프로그램 문턱 전압 분포(P1d), 제2d 간섭 프로그램 문턱 전압 분포(P2d) 및 제3d 간섭 프로그램 문턱 전압 분포(P3d)로 이동시킬 수 있다. 또한 단계 S1503을 통해 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀들의 제3 프로그램 문턱 전압 분포(P3)는 도 12의 새로운 제3 프로그램 문턱 전압 분포(P3')로 이동할 수 있다. 또한 단계 S1404를 통해 도 13의 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 제c 간섭 소거 문턱 전압 분포(Ec), 제1c 간섭 프로그램 문턱 전압 분포(P1c), 제2c 간섭 프로그램 문턱 전압 분포(P2c) 및 제3c 간섭 프로그램 문턱 전압 분포(P3c)를 각각 제d 간섭 소거 문턱 전압 분포(Ed), 제1d 간섭 프로그램 문턱 전압 분포(P1d), 제2d 간섭 프로그램 문턱 전압 분포(P2d) 및 제3d 간섭 프로그램 문턱 전압 분포(P3d)로 이동할 수 있다.
상술한 동작을 통하여 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 문턱 전압 분포들 각각의 폭이 좁아질 수 있고, 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들에 대한 리드 동작의 신뢰성이 더욱 개선될 수 있다. 결과적으로 메모리 시스템(1000)의 신뢰성이 개선될 수 있다.
도 17은 본 발명의 실시예에 따른 리드 동작을 설명하기 위한 흐름도이다.
도 17을 참조하면, 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들에 저장된 제1 데이터에 대한 리드 동작이 수행될 수 있다(단계 S1701). 단계 S1701은 제어 로직(300)에 의해 제어될 수 있고, 전압 생성 회로(210)에 의해 생성된 리드 전압을 이용하여 수행될 수 있다. 또한 단계 S1701를 통해 리드된 데이터는 페이지 버퍼 그룹(230)에 저장될 수 있다.
그리고 나서 상기 제1 데이터에 대해 에러 정정 동작이 수행될 수 있다(단계 S1702). 단계 S1702는 메모리 컨트롤러(1200)의 에러 정정부(730)에 의해 수행될 수 있다.
이때 만일 에러 정정이 성공하지 못할 경우(단계 S1703의 '아니오'에 해당), 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀에 저장된 제2 데이터를 리드 하는 동작이 수행될 수 있다(단계 S1704). 그리고 나서 메모리 시스템(1000)은 제2 데이터를 백업(back-up)할 수 있다(단계 S1705). 단계 S1704는 메모리 컨트롤러(1200)의 커맨드에 기초하여 비휘발성 메모리 장치(1100)의 제어 로직(300)의 제어에 기초하여 수행될 수 있다. 또한 제2 데이터는 다른 메모리 블록(110)에 프로그램 되어 백업될 수 있다.
단계 S1705 후 제(n+1) 워드 라인(WL(n+1))에 연결된 메모리 셀에 간섭 프로그램 동작(interference program operation)이 수행될 수 있다(단계 S1706). 단계 S1705는 메모리 컨트롤러(1200)의 커맨드에 기초하여 비휘발성 메모리 장치(1100)의 제어 로직(300)의 제어에 기초하여 수행될 수 있다.
단계 S1706 후 제(n) 워드 라인(WL(n))에 연결된 메모리 셀에 저장된 제1 데이터에 대한 리드 동작이 재시도 될 수 있다(단계 S1707). 단계 S1707은 메모리 컨트롤러(1200)의 커맨드에 기초하여 비휘발성 메모리 장치(1100)의 제어 로직(300)의 제어에 기초하여 수행될 수 있다.
단계 S1707 동안 리드된 제1 데이터에 대한 에러 정정 동작이 수행될 수 있다(단계 S1708). 단계 S1707은 메모리 컨트롤러(1200)의 에러 정정부(730)에 의해 수행될 수 있다.
이때 만일 에러 정정이 성공한 경우(단계 S1709의 '예'에 해당), 메모리 시스템(1000)은 제1 데이터를 호스트(2000)로 출력할 수 있다(단계 S1710). 또한 메모리 시스템(1000)은 제1 데이터 및 백업된 제2 데이터를 다른 메모리 블록에 카피-프로그램을 수행할 수 있다(단계 S1711).
만일 단계 S1709에서 에러 정정이 실패한 경우(단계 S1709의 '아니오'에 해당), 메모리 시스템(1000)은 해당 메모리 블록(110)을 배드 블록으로 처리할 수 있다.
만일 단계 S1703에서 에러 정정이 성공한 경우(단계 S1703의 '예'에 해당), 바로 단계 S1710이 수행되고 리드 동작이 종료될 수 있다.
상술한 동작을 통하여 제(n) 워드 라인(WL(n))에 연결된 메모리 셀들의 문턱 전압 분포들 각각의 폭이 좁아질 수 있고, 리드 동작이 성공할 수 있다. 결과적으로 메모리 시스템(1000)의 신뢰성이 개선될 수 있다.
도 18은 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 18을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 프로세서(3100)에 의하여 처리(process)된 신호를 반도체 메모리 장치(1100)에 프로그램할 수 있다. 또한, 무선 송수신기(3300)는 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(3100)의 일부로서 구현될 수 있고 또한 프로세서(3100)와 별도의 칩으로 구현될 수 있다.
도 19는 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(memory Controller; 1200)를 포함할 수 있다.
프로세서(Processor; 4100)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다. 실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와 별도의 칩으로 구현될 수 있다.
도 20은 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 20을 참조하면, 메모리 시스템(50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(Memory Device; 1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(1200)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 반도체 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 프로세서(5100) 또는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)는 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와 별개의 칩으로 구현될 수 있다.
도 21은 도 3에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설기 위한 도면이다.
도 21을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(Memory Device; 1100), 메모리 컨트롤러(Memory Controller; 1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 반도체 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템
1100: 비휘발성 메모리 장치
1200: 메모리 컨트롤러
100: 메모리 셀 어레이
200: 주변 회로들
300: 제어 로직

Claims (20)

  1. 제1 워드 라인에 연결된 제1 메모리 셀들에 저장된 제1 데이터에 대한 리드 동작을 수행하는 리드 단계;
    상기 제1 데이터에 대한 에러 정정 동작을 수행하는 에러 정정 단계;
    상기 에러 정정 동작이 실패한 때, 제2 워드 라인에 연결된 제2 메모리 셀들에 대해 간섭 프로그램 동작을 수행하는 간섭 프로그램 단계; 및
    상기 간섭 프로그램 단계 후 상기 제1 메모리 셀들에 저장된 상기 제1 데이터에 대한 상기 리드 동작을 재시도 하는 리드 재시도 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  2. 제1항에 있어서,
    상기 제2 워드 라인은 상기 제1 워드 라인에 인접한 것을 특징으로 하는 메모리 시스템의 동작 방법.
  3. 제2항에 있어서,
    상기 제1 내지 제2 메모리 셀들은 각각 하위 비트 및 상위 비트를 저장하고,
    상기 제1 메모리 셀들에 대한 상위 비트 프로그램 동작이 수행된 후, 상기 제2 메모리 셀들에 대한 상위 비트 프로그램 동작이 수행되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  4. 제2항에 있어서,
    상기 간섭 프로그램 단계 수행 전,
    상기 제2 메모리 셀들에 저장된 제2 데이터를 리드 하는 단계; 및
    상기 제2 데이터를 백업하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  5. 제4항에 있어서,
    상기 제1 데이터 및 상기 제2 데이터를 다른 메모리 블록에 카피-프로그램 하는 단계를 더 수행하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  6. 제2항에 있어서,
    상기 제2 메모리 셀들의 문턱 전압들은 문턱 전압의 크기가 증가하는 순서로 소거 문턱 전압 분포, 제1 프로그램 문턱 전압 분포, 제2 프로그램 문턱 전압 분포 및 제3 프로그램 문턱 전압 분포를 형성하고,
    상기 간섭 프로그램 동작은,
    상기 소거 문턱 전압 분포에 포함된 메모리 셀들의 문턱 전압들을 제1 문턱 전압만큼 증가시키고,
    상기 제2 프로그램 문턱 전압 분포에 포함된 메모리 셀들의 문턱 전압들을 제2 문턱 전압만큼 증가시키고,
    상기 제1 문턱 전압은 상기 제2 문턱 전압 보다 더 큰 것을 특징으로 하는 메모리 시스템의 동작 방법.
  7. 제6항에 있어서,
    상기 간섭 프로그램 동작은,
    상기 제3 프로그램 문턱 전압 분포에 포함된 메모리 셀들의 문턱 전압들을 제3 문턱 전압만큼 증가시키고,
    상기 제2 문턱 전압은 상기 제3 문턱 전압 대비 더 큰 것을 특징으로 하는 메모리 시스템의 동작 방법.
  8. 제6항에 있어서,
    상기 간섭 프로그램 동작 동안 상기 제1 프로그램 문턱 전압 분포에 포함된 메모리 셀들은 프로그램 인히빗(program inhibit) 되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  9. 제6항에 있어서,
    상기 리드 재시도 단계시 이용되는 리드 전압들 각각은 상기 리드 단계시 이용되는 리드 전압들 대비 더 큰 것을 특징으로 하는 메모리 시스템의 동작 방법.
  10. 제2항에 있어서,
    상기 간섭 프로그램 동작에 의해 상기 제1 메모리 셀들의 프로그램 문턱 전압 분포들 각각의 폭이 감소되는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  11. 제1 워드 라인에 연결된 제1 메모리 셀들에 저장된 제1 데이터에 대한 리드 동작을 수행하는 제1 리드 단계;
    상기 제1 워드 라인에 인접한 제2 워드 라인에 연결된 제2 메모리 셀들에 저장된 제2 데이터에 대한 리드 동작을 수행하는 제2 리드 단계;
    상기 제2 메모리 셀들에 대해 간섭 프로그램 동작을 수행하는 간섭 프로그램 단계; 및
    상기 제1 메모리 셀들에 저장된 상기 제1 데이터에 대한 리드 동작을 재시도 하는 리드 재시도 단계를 포함하고,
    상기 간섭 프로그램 동작에 의해 상기 제1 메모리 셀들이 형성하는 프로그램 문턱 전압 분포들 중 하나 이상의 폭이 감소 되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  12. 제11항에 있어서,
    상기 제2 데이터를 페이지 버퍼 그룹에 저장하는 단계;
    상기 페이지 버퍼 그룹에 저장된 상기 제2 데이터 중 소거 문턱 전압 분포에 대응하는 데이터를 제1 프로그램 문턱 전압 분포에 대응하는 데이터로 변경하는 단계; 및
    상기 페이지 버퍼 그룹에 저장된 상기 제2 데이터 중 제2 프로그램 문턱 전압 분포에 대응하는 데이터를 제3 프로그램 문턱 전압 분포에 대응하는 데이터로 변경하는 단계를 더 포함하고,
    상기 제2 메모리 셀들의 문턱 전압들은 문턱 전압의 크기가 증가하는 순서로 상기 소거 문턱 전압 분포, 상기 제1 프로그램 문턱 전압 분포, 상기 제2 프로그램 문턱 전압 분포 및 상기 제3 프로그램 문턱 전압 분포를 형성하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 간섭 프로그램 단계는 상기 변경된 데이터에 기초하여 수행되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  14. 제11항에 있어서,
    상기 간섭 프로그램 단계는,
    상기 제2 워드 라인에 제1 프로그램 바이어스를 인가하는 제1 단계; 및
    상기 제2 워드 라인에 상기 1 프로그램 바이어스 보다 더 큰 제2 프로그램 바이어스를 인가하는 제2 단계를 포함하고,
    상기 제2 단계 동안 소거 문턱 전압 분포 내지 제1 프로그램 문턱 전압 분포에 대응하는 메모리 셀들은 프로그램 인히빗(program inhibit) 하고,
    상기 제2 메모리 셀들의 문턱 전압들은 문턱 전압의 크기가 증가하는 순서대로 상기소거 문턱 전압 분포, 상기 제1 프로그램 문턱 전압 분포, 제2 프로그램 문턱 전압 분포 및 제3 프로그램 문턱 전압 분포를 형성하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  15. 제11항에 있어서,
    상기 제1 메모리 셀들에 상기 제1 데이터를 프로그램 하고, 상기 제2 메모리 셀들에 상기 제2 데이터를 프로그램 하는 프로그램 단계를 더 포함하고,
    상기 프로그램 단계는 쉐도우 프로그램 알고리즘에 기초하여 수행되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  16. 데이터를 저장하는 제1 물리 페이지;
    상기 제1 물리 페이지에 인접하게 위치하는 제2 물리 페이지;
    상기 제1 내지 제2 물리 페이지들에 대한 리드 동작 및 프로그램 동작을 제어하도록 구성된 제어 로직; 및
    상기 제1 내지 제2 물리 페이지들로부터 리드된 데이터에 대해 에러 정정 동작을 수행하도록 구성된 에러 정정부를 포함하고,
    상기 에러 정정부가 상기 제1 물리 페이지로부터 리드된 데이터에 대한 에러 정정 동작을 실패한 때, 상기 제어 로직은 상기 제2 물리 페이지에 프로그램 동작을 수행하는 것을 특징으로 하는 메모리 시스템.
  17. 제16항에 있어서,
    상기 제어 로직은 상기 제2 물리 페이지에 상기 프로그램 동작을 수행한 후 상기 제1 물리 페이지에 대해 상기 리드 동작을 재시도 하는 것을 특징으로 하는 메모리 시스템.
  18. 제16항에 있어서,
    상기 제2 물리 페이지의 문턱 전압들은 문턱 전압의 크기가 증가하는 순서로 소거 문턱 전압 분포, 제1 프로그램 문턱 전압 분포, 제2 프로그램 문턱 전압 분포 및 제3 프로그램 문턱 전압 분포를 형성하고,
    상기 제2 물리 페이지에 수행되는 상기 프로그램 동작은, 상기 소거 문턱 전압 분포에 포함되는 메모리 셀들을 상기 제1 프로그램 문턱 전압 분포로 이동시키는 것을 특징으로 하는 메모리 시스템.
  19. 제18항에 있어서,
    상기 제2 물리 페이지에 수행되는 상기 프로그램 동작은, 상기 제2 프로그램 문턱 전압 분포에 포함되는 메모리 셀들 및 상기 제3 프로그램 문턱 전압 분포에 포함되는 메모리 셀들을 상기 제3 프로그램 문턱 전압 분포 보다 더 큰 문턱 전압을 가지는 제4 프로그램 문턱 전압 분포로 이동시키는 것을 특징으로 하는 메모리 시스템.
  20. 제18항에 있어서,
    상기 제어 로직은 상기 프로그램 동작 동안 상기 제1 프로그램 문턱 전압 분포에 포함된 메모리 셀들을 프로그램 인히빗(program inhibit) 하는 것을 특징으로 하는 메모리 시스템.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220019572A (ko) 2020-08-10 2022-02-17 에스케이하이닉스 주식회사 머지드 버퍼 및 이를 포함하는 메모리 장치
US11288160B2 (en) * 2020-08-17 2022-03-29 Micron Technology, Inc. Threshold voltage distribution adjustment for buffer
US11423989B2 (en) * 2020-11-02 2022-08-23 Micron Technology, Inc. Generating embedded data in memory cells in a memory sub-system
CN112967747B (zh) * 2021-04-07 2022-08-12 中国科学院微电子研究所 一种三维存储器的纠错方法及装置
CN113241107B (zh) * 2021-06-01 2022-07-26 中国科学院微电子研究所 一种减少三维存储器的数据刷新操作的方法及装置
TWI813498B (zh) * 2022-11-07 2023-08-21 群聯電子股份有限公司 資料讀取方法、記憶體儲存裝置及記憶體控制電路單元

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100067942A (ko) * 2008-12-12 2010-06-22 삼성전자주식회사 불휘발성 메모리 장치의 액세스 방법
KR20120009925A (ko) * 2010-07-22 2012-02-02 삼성전자주식회사 프로그램 에러를 줄일 수 있는 불휘발성 메모리 장치, 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템
KR20130034763A (ko) * 2011-09-29 2013-04-08 삼성전자주식회사 워드 라인 전압의 변화없이 상이한 문턱 전압들을 갖는 메모리 셀들을 읽는 방법 및 그것을 이용한 불 휘발성 메모리 장치
KR101406279B1 (ko) * 2007-12-20 2014-06-13 삼성전자주식회사 반도체 메모리 장치 및 그것의 읽기 페일 분석 방법
KR20150000572A (ko) * 2013-06-25 2015-01-05 삼성전자주식회사 불휘발성 메모리 장치의 데이터 기입 방법
KR20150040615A (ko) * 2013-10-07 2015-04-15 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227863A (en) * 1989-11-14 1993-07-13 Intelligent Resources Integrated Systems, Inc. Programmable digital video processing system
KR100719380B1 (ko) * 2006-03-31 2007-05-18 삼성전자주식회사 향상된 신뢰성 특성을 갖는 다치 플래시 메모리 장치 및그것을 포함한 메모리 시스템
KR100865830B1 (ko) * 2007-02-22 2008-10-28 주식회사 하이닉스반도체 메모리 소자의 독출 방법
KR101075505B1 (ko) 2010-07-09 2011-10-21 주식회사 하이닉스반도체 메모리 장치 및 이의 동작 방법
KR101212387B1 (ko) * 2011-01-03 2012-12-13 에스케이하이닉스 주식회사 반도체 메모리 소자의 독출 방법
KR101913331B1 (ko) 2012-01-19 2018-10-30 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 비휘발성 메모리 시스템, 그것의 프로그램 방법, 그리고 그것을 제어하는 컨트롤러 동작 방법
KR102376505B1 (ko) * 2016-01-13 2022-03-18 삼성전자주식회사 불휘발성 메모리 장치 내 소거 불량 워드라인 검출 방법
KR102400098B1 (ko) * 2017-01-25 2022-05-23 삼성전자주식회사 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그램 방법
US10199111B1 (en) * 2017-08-04 2019-02-05 Micron Technology, Inc. Memory devices with read level calibration

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101406279B1 (ko) * 2007-12-20 2014-06-13 삼성전자주식회사 반도체 메모리 장치 및 그것의 읽기 페일 분석 방법
US8839071B2 (en) * 2007-12-20 2014-09-16 Samsung Electronics Co., Ltd. Semiconductor memory devices that are configured to analyze read failures and related methods of operating such devices
KR20100067942A (ko) * 2008-12-12 2010-06-22 삼성전자주식회사 불휘발성 메모리 장치의 액세스 방법
KR20120009925A (ko) * 2010-07-22 2012-02-02 삼성전자주식회사 프로그램 에러를 줄일 수 있는 불휘발성 메모리 장치, 그것의 프로그램 방법 그리고 그것을 포함하는 메모리 시스템
KR20130034763A (ko) * 2011-09-29 2013-04-08 삼성전자주식회사 워드 라인 전압의 변화없이 상이한 문턱 전압들을 갖는 메모리 셀들을 읽는 방법 및 그것을 이용한 불 휘발성 메모리 장치
KR20150000572A (ko) * 2013-06-25 2015-01-05 삼성전자주식회사 불휘발성 메모리 장치의 데이터 기입 방법
KR20150040615A (ko) * 2013-10-07 2015-04-15 에스케이하이닉스 주식회사 메모리 시스템 및 이의 동작 방법

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