JP2001344990A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 同一マスクでバンク構成を変更する場合であ
っても連続したアドレス空間を実現できる半導体記憶装
置を提供する。 【解決手段】 本発明による半導体記憶装置は、ロジッ
ク回路とメモリマクロとで構成される。メモリマクロ
は、メモリブロックｍ０〜ｍ１４を構成する領域を有す
る。メモリブロックｍ０〜ｍ１４に付される番号順に、
メモリ空間を増設する。ロジック回路とメモリマクロと
をつなぐアドレス接続線は、バンク毎に連続アドレスが
実現されるように接続関係を変更する。ロジック回路が
指定するワード線選択アドレスＲＡ０〜ＲＡ８は、メモ
リマクロ側でそのまま使用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にメモリとロジックとを１チップ上に形成した
場合のアドレッシングに関するものである。

【０００２】

【従来の技術】メモリと当該メモリを駆動するロジック
回路とを１チップ上で実現する混載メモリ（embedded D
ynamic Random Access Memory）では、設計者の多用な
要求に応えるため、アレイビット数やバンク数を可変さ
せることができるメモリマクロを用意している。

【０００３】従来の混載用メモリマクロについて、図２
１を用いて説明する。図２１に示されるメモリマクロ
は、８Ｍビットのメモリ容量を１バンクとする４バンク
構成で、全体として３２Ｍビットのメモリ容量を実現し
た場合を示している。バンクＢ０は、中央制御帯９００
を挟んで左右に配置されるブロックＢ０ａおよびＢ０ｂ
により構成される。同様に、バンクＢ１，Ｂ２，Ｂ３の
それぞれは、中央制御帯９００を挟んで左右に配置され
るブロックＢ１ａおよびＢ１ｂ，ブロックＢ２ａおよび
Ｂ２ｂ，ブロックＢ３ａおよびＢ３ｂにより構成され
る。各バンクは、行列状に配置される複数のメモリセル
（Ｍ）と複数の行に対応して配置される複数のワード線
（ＷＬ）と複数の列に対応して配置される複数のビット
線（ＢＬ）とを含む。なお、図２１に示す例では、各ブ
ロックが５１２本のワード線を含む場合を示している。

【０００４】中央制御帯９００には、アドレスを伝送す
るための信号線９０２が配置されている。信号線９０２
は、アドレスバッファ９０４から出力される信号を伝送
する。ロウデコーダ９０６は、信号線９０２の出力に応
じて行選択を行なう。

【０００５】各バンクＢ０，Ｂ１，Ｂ２，Ｂ３は、２Ｍ
ビットのメモリブロックを４つ重ねた構成となってい
る。メモリ容量は、この２Ｍビットのメモリブロックを
単位として可変させることができる。

【０００６】また、バンク構成も４バンクに限らず、全
体を２つのバンクに分ける２バンク構成や、全体を１つ
のバンクとして使用する１バンク構成をとることも可能
である。

【０００７】各メモリブロックには、冗長ワード線が配
置されている。冗長ワード線の存在するメモリブロック
内に限らず、同一バンクの４つのメモリブロック内であ
ればいずれの不良ワード線でも置換することができる構
成になっている。

【０００８】このような構成においては、外部から入力
される行方向を指定するロウアドレスが、まずアドレス
バッファ９０４でラッチされ、適当なタイミングで中央
制御帯９００に配置される信号線９０２に送られる。こ
の時、一部のロウアドレスはプリデコードされている。
中央制御帯９００を走る信号線９０２から、ロウデコー
ダ９０６にロウアドレスが送られる。ロウデコーダ９０
６により、信号線９０２から受ける信号がデコードされ
る。

【０００９】ロウデコーダ９０６によりワード線ＷＬが
活性化される。さらに外部から入力されるコラムアドレ
スに応じて、メモリセルＭが選択される。ロジック回路
側から読出動作が指定されている場合には、選択された
メモリセルのデータがロジック回路側に出力される。ロ
ジック回路側から書込出動作が指定されている場合に
は、ロジック回路側から受けるデータが選択されたメモ
リセルに書込まれる。

【００１０】このような構成のメモリマクロにおけるロ
ウアドレスのアドレスマップについて説明する。図にお
いて、ＲＡ０〜ＲＡ１２は、ロウアドレス信号を、ＢＡ
０〜ＢＡ１は、バンクアドレス信号を表わす。記号
“／”は、反転を意味する。たとえば、／ＲＡ１２は、
ロウアドレス信号ＲＡ１２がＬレベルであれば、Ｈレベ
ルになる。また、ｍ０〜ｍ１５は、メモリブロックを示
している。

【００１１】図２２を参照して、１バンク構成の場合、
メモリブロックを指定するために、ロウアドレス信号Ｒ
Ａ９〜ＲＡ１２を使用する。メモリブロックｍ０は、ロ
ウアドレス信号／ＲＡ１２、／ＲＡ１１、／ＲＡ１０、
／ＲＡ９、メモリブロックｍ１は、ロウアドレス信号／
ＲＡ１２、／ＲＡ１１、／ＲＡ１０、ＲＡ９、メモリブ
ロックｍ２は、ロウアドレス信号／ＲＡ１２、／ＲＡ１
１、ＲＡ１０、／ＲＡ９、メモリブロックｍ３は、ロウ
アドレス信号／ＲＡ１２、／ＲＡ１１、ＲＡ１０、ＲＡ
９がそれぞれ活性化することにより選択される。

【００１２】メモリブロックｍ４は、ロウアドレス信号
／ＲＡ１２、ＲＡ１１、／ＲＡ１０、／ＲＡ９、メモリ
ブロックｍ５は、ロウアドレス信号／ＲＡ１２、ＲＡ１
１、／ＲＡ１０、ＲＡ９、メモリブロックｍ６は、ロウ
アドレス信号／ＲＡ１２、ＲＡ１１、ＲＡ１０、／ＲＡ
９、メモリブロックｍ７は、ロウアドレス信号／ＲＡ１
２、ＲＡ１１、ＲＡ１０、ＲＡ９がそれぞれ活性化する
ことにより選択される。

【００１３】メモリブロックｍ８は、ロウアドレス信号
ＲＡ１２、／ＲＡ１１、／ＲＡ１０、／ＲＡ９、メモリ
ブロックｍ９は、ロウアドレス信号ＲＡ１２、／ＲＡ１
１、／ＲＡ１０、ＲＡ９、メモリブロックｍ１０は、ロ
ウアドレス信号ＲＡ１２、／ＲＡ１１、ＲＡ１０、／Ｒ
Ａ９、メモリブロックｍ１は、ロウアドレス信号ＲＡ１
２、／ＲＡ１１、ＲＡ１０、ＲＡ９がそれぞれ活性化す
ることにより選択される。

【００１４】メモリブロックｍ１２は、ロウアドレス信
号ＲＡ１２、ＲＡ１１、／ＲＡ１０、／ＲＡ９、メモリ
ブロックｍ１３は、ロウアドレス信号ＲＡ１２、ＲＡ１
１、／ＲＡ１０、ＲＡ９、メモリブロックｍ１４は、ロ
ウアドレス信号ＲＡ１２、ＲＡ１１、ＲＡ１０、／ＲＡ
９、メモリブロックｍ１５は、ロウアドレス信号ＲＡ１
２、ＲＡ１１、ＲＡ１０、ＲＡ９がそれぞれ活性化する
ことにより選択される。

【００１５】図２３を参照して、２バンク構成の場合、
１バンク構成時にロウアドレス信号ＲＡ１２が割当てら
れていた信号線にバンクアドレス信号ＢＡ０を割当て、
バンクアドレス信号ＢＡ０をバンクの切替に使用する。

【００１６】図２４を参照して、４バンク構成の場合、
１バンク構成時にロウアドレス信号ＲＡ１１，ＲＡ１２
が割当てられていた信号線のそれぞれにバンクアドレス
信号ＢＡ０，ＢＡ１を割当て、バンクアドレス信号ＢＡ
０，ＢＡ１をバンクの切替に使用する。

【００１７】ロウアドレス信号ＲＡ０〜ＲＡ８は、バン
ク構成によらず、メモリブロック内のワード線を指定す
るために使用する。

【００１８】

【発明が解決しようとする課題】このような従来のメモ
リチップにおいてメモリマクロのメモリ容量を変える場
合には、図２５〜図２７に示すようにメモリセルアレイ
のレイアウトを変える。図２５は、１バンク構成、図２
６は、２バンク構成、図２７は、４バンク構成にそれぞ
れ対応している。いずれもメモリ容量を２４Ｍビットと
した場合を示している。図中ハッチングがかかった部分
は、２４Ｍビット構成時にレイアウト構成がない領域を
示している。

【００１９】図２５を参照して、１バンク構成の場合、
１６進数表記のロウアドレス“００００”〜“１ＦＦ
Ｆ”のうち、アドレス“１８００”〜“１ＦＦＦ”以外
の部分がアドレス空間となる。

【００２０】図２６を参照して、２バンク構成の場合、
各バンク毎に、ロウアドレス“０００”〜“ＦＦＦ”の
うち、アドレス“Ｆ００”〜“ＦＦＦ”以外の部分がア
ドレス空間になる。

【００２１】図２７を参照して、４バンク構成の場合、
各バンク毎に、ロウアドレス“０００”〜“７ＦＦ”の
うち、アドレス“６００”〜“７ＦＦ”以外の部分がア
ドレス空間になる。

【００２２】このように、メモリ容量２４Ｍビットで１
バンク構成を実現する際には、３２Ｍビットのメモリセ
ルアレイから、端部の８Ｍビットが抜き取られる。ま
た、メモリ容量２４Ｍビットで２バンク構成を実現する
際には、３２Ｍビットのメモリセルアレイの中央部分の
領域と一方の端部の領域と（合計８Ｍビット）が抜き取
られる。メモリ容量２４Ｍビットで４バンク構成を実現
する際には、３２Ｍビットのメモリセルアレイを４分割
して得られる４つの領域のそれぞれから、２Ｍビットず
つが抜き取られる。

【００２３】このようにバンク構成によってメモリセル
アレイから抜き取られる領域の位置が異なるのは、バン
ク内での連続的なアドレスを実現するためである。

【００２４】このような従来のメモリチップにおいて、
同一レイアウトで異なるバンク構成を実現した場合、次
に示す問題が発生する。たとえば、１バンク構成のレイ
アウトに２バンクのアドレス空間を割当てた場合、図２
８に示されるように、バンクＢ０のアドレス空間が、
“０００”〜“ＦＦＦ”であり、バンクＢ１のアドレス
空間が、“０００”〜“ＥＦＦ”になる。したがって、
１６Ｍビットのメモリ空間がバンクＢ０に、８Ｍビット
のメモリ空間がバンクＢ１にそれぞれ割当てられること
になる。すなわち、バンク間でメモリの割当て量が異な
ってしまう。

【００２５】４バンク構成のレイアウトに１バンクのア
ドレス空間を割当てた場合、図２９に示されるように、
バンクＢ０のアドレス空間が、“００００”〜“０５Ｆ
Ｆ”，“０８００”〜“０ＤＦＦ”，“１０００”〜
“１５ＦＦ”，“１８００”〜“１ＤＦＦ”になる。す
なわち、アドレス空間の一部が欠けてしまう。したがっ
て、アドレス空間が不連続になり、ユーザ側にとっては
使いづらい状態になってしまう。

【００２６】このように、３２Ｍビットのメモリ容量で
は、１，２，４バンクの各構成は、ロウアドレスの一部
を置換えることによって実現される。したがって、メモ
リセルアレイのレイアウトは一種類で足り、同一マスク
で異なるバンク構成を実現できる。しかしながら、メモ
リ容量を変化させ同一マスクで異なるバンク構成を実現
しようとすると、バンク毎のメモリ空間に偏りが生じ、
またはアドレス空間に不連続が生じる。

【００２７】したがって、従来方式では、図２５〜図２
７に示されるように、バンク構成毎に異なるレイアウト
（別種のマスク）が必要になる。

【００２８】そこで、本発明はかかる問題を解決するた
めになされたものであり、その目的は、同一マスクでバ
ンク構成を変更する場合であっても連続的なメモリ空間
を実現することができる半導体記憶装置を提供すること
にある。

【００２９】

【課題を解決するための手段】この発明のある局面によ
る半導体記憶装置は、行列状に配置される複数のメモリ
セルと複数の行に対応して配置される複数のワード線と
複数の列に対応して配置される複数のビット線とが形成
されるメモリセルアレイ領域と、メモリセルを選択する
ための選択回路とを含み、メモリ容量に応じてレイアウ
トが決定されるメモリマクロと、メモリマクロの動作を
指定するロジック回路と、ロジック回路と前記メモリマ
クロとの間に配置され、メモリセルを選択するアドレス
をロジック回路側からメモリマクロ側に伝送するための
アドレス配線とを備え、アドレス接続線は、メモリセル
アレイ領域のバンク構成に従い、バンク毎にアドレスが
連続になるように配線される。

【００３０】好ましくは、複数のメモリセルは、複数の
メモリブロックに分割され、アドレスは、ワード線選択
アドレスと、複数ビットを有するブロック選択アドレス
とを含み、選択回路は、ブロック選択アドレスに応じて
メモリブロックを選択するとともに、ワード線選択アド
レスに応じて選択されたメモリブロックに含まれる特定
のワード線を選択し、アドレス接続線は、ロジック回路
から出力されるブロック選択アドレスの上位ビットを、
メモリマクロにおけるブロック選択アドレスの下位ビッ
トに、ロジック回路から出力されるブロック選択アドレ
スの下位ビットを、メモリマクロにおけるブロック選択
アドレスの上位ビットに割当てるように配線される。

【００３１】より好ましくは、ロジック回路から出力さ
れるブロック選択アドレスの上位は、複数のバンクのう
ち選択するバンクを指定するバンクアドレスを含み、ア
ドレス接続線は、バンクアドレスが、メモリマクロにお
いて、ブロック選択アドレスの上位ビットに割当てられ
るように配線される。

【００３２】特に、複数のバンクのそれぞれは、欠陥の
あるワード線を置換するためのスペアワード線をさらに
含み、欠陥のあるワード線は、同一バンク内の前記スペ
アワード線により置換される。

【００３３】より好ましくは、ロジック回路から出力さ
れるブロック選択アドレスの上位は、複数のバンクのう
ち選択するバンクを指定するバンクアドレスを含み、ア
ドレス配線は、バンクアドレスが、メモリマクロにおい
て、ブロック選択アドレスの下位ビットに割当てられる
ように配線される。

【００３４】特に、複数のメモリブロックのそれぞれ
は、欠陥のあるワード線を置換するためのスペアワード
線をさらに含み、欠陥のあるワード線は、同一メモリブ
ロック内のスペアワード線により置換される。

【００３５】

【発明の実施の形態】以下、本発明の実施の形態による
半導体記憶装置について、図を用いて説明する。図中、
同一部分または相当部分には同一記号を付し、その説明
を省略する。なお、記号“／”は、反転を意味する。

【００３６】［第１の実施の形態］第１の実施の形態に
おけるメモリチップについて説明する。第１の実施の形
態は、同一基板上にロジック回路２とメモリマクロ３と
が形成されるメモリチップ１において、メモリ容量ごと
に同一マスクで異なるバンク構成を実現するものであ
る。

【００３７】第１の実施の形態によるメモリマクロ３と
ロジック回路２との関係について、図１を用いて説明す
る。図中、ｉｎｔＲＡｊ（ｊ＝０〜１２）は、メモリマ
クロ３内での物理的な配線に則して命名されるロウアド
レス信号を示している。ＲＡｊ（ｊ＝０〜１２）は、ロ
ジック回路２側からメモリマクロ３に出力されるロウア
ドレス信号を示している。

【００３８】また、ｍ０〜ｍ１５は、メモリマクロ３に
おけるメモリ領域を構成するメモリブロックを表わして
いる。

【００３９】ロウアドレス信号ｉｎｔＲＡ９〜ｉｎｔＲ
Ａ１２からなるビット列をブロック選択アドレス、ロウ
アドレスｉｎｔＲＡ０〜ｉｎｔＲＡ８（ＲＡ０〜ＲＡ
８）からなるビット列をワード線選択アドレスと称す。

【００４０】ｉｎｔＲＡｊにおいてｊの値が大きい方
が、ブロック選択アドレスの上位ビットを構成し、ｊの
値が小さい方がブロック選択アドレスの下位ビットを構
成する。

【００４１】メモリマクロ３は、ロウアドレス信号ｉｎ
ｔＲＡ９〜ｉｎｔＲＡ１２に基づきメモリブロックを選
択し、ロウアドレス信号ｉｎｔＲＡ０〜ｉｎｔＲＡ８に
基づき選択されたメモリブロックのワード線を選択す
る。

【００４２】各メモリブロック内のワード線を指定する
ために使用されるロウアドレス信号ｉｎｔＲＡ０〜ｉｎ
ｔＲＡ８は、ロジック回路２の出力するロウアドレス信
号ＲＡ０〜ＲＡ８をそのまま使用するため、図では、同
一名称（ＲＡ０〜ＲＡ８）を用いている。

【００４３】メモリブロックｍ０は、ロウアドレス信号
／ｉｎｔＲＡ１２、／ｉｎｔＲＡ１１、／ｉｎｔＲＡ１
０、／ｉｎｔＲＡ９、メモリブロックｍ１は、ロウアド
レス信号／ｉｎｔＲＡ１２、／ｉｎｔＲＡ１１、／ｉｎ
ｔＲＡ１０、ｉｎｔＲＡ９、メモリブロックｍ２は、ロ
ウアドレス信号／ｉｎｔＲＡ１２、／ｉｎｔＲＡ１１、
ｉｎｔＲＡ１０、／ｉｎｔＲＡ９、メモリブロックｍ３
は、ロウアドレス信号／ｉｎｔＲＡ１２、／ｉｎｔＲＡ
１１、ｉｎｔＲＡ１０、ｉｎｔＲＡ９がそれぞれ活性化
することにより選択される。

【００４４】メモリブロックｍ４は、ロウアドレス信号
／ｉｎｔＲＡ１２、ｉｎｔＲＡ１１、／ｉｎｔＲＡ１
０、／ｉｎｔＲＡ９、メモリブロックｍ５は、ロウアド
レス信号／ｉｎｔＲＡ１２、ｉｎｔＲＡ１１、／ｉｎｔ
ＲＡ１０、ｉｎｔＲＡ９、メモリブロックｍ６は、ロウ
アドレス信号／ｉｎｔＲＡ１２、ｉｎｔＲＡ１１、ｉｎ
ｔＲＡ１０、／ｉｎｔＲＡ９、メモリブロックｍ７は、
ロウアドレス信号／ｉｎｔＲＡ１２、ｉｎｔＲＡ１１、
ｉｎｔＲＡ１０、ｉｎｔＲＡ９がそれぞれ活性化するこ
とにより選択される。

【００４５】メモリブロックｍ８は、ロウアドレス信号
ｉｎｔＲＡ１２、／ｉｎｔＲＡ１１、／ｉｎｔＲＡ１
０、／ｉｎｔＲＡ９、メモリブロックｍ９は、ロウアド
レス信号ｉｎｔＲＡ１２、／ｉｎｔＲＡ１１、／ｉｎｔ
ＲＡ１０、ｉｎｔＲＡ９、メモリブロックｍ１０は、ロ
ウアドレス信号ｉｎｔＲＡ１２、／ｉｎｔＲＡ１１、ｉ
ｎｔＲＡ１０、／ｉｎｔＲＡ９、メモリブロックｍ１１
は、ロウアドレス信号ｉｎｔＲＡ１２、／ｉｎｔＲＡ１
１、ｉｎｔＲＡ１０、ｉｎｔＲＡ９がそれぞれ活性化す
ることにより選択される。

【００４６】メモリブロックｍ１２は、ロウアドレス信
号ｉｎｔＲＡ１２、ｉｎｔＲＡ１１、／ｉｎｔＲＡ１
０、／ｉｎｔＲＡ９、メモリブロックｍ１３は、ロウア
ドレス信号ｉｎｔＲＡ１２、ｉｎｔＲＡ１１、／ｉｎｔ
ＲＡ１０、ｉｎｔＲＡ９、メモリブロックｍ１４は、ロ
ウアドレス信号ｉｎｔＲＡ１２、ｉｎｔＲＡ１１、ｉｎ
ｔＲＡ１０、／ｉｎｔＲＡ９、メモリブロックｍ１５
は、ロウアドレス信号ｉｎｔＲＡ１２、ｉｎｔＲＡ１
１、ｉｎｔＲＡ１０、ｉｎｔＲＡ９がそれぞれ活性化す
ることにより選択される。

【００４７】メモリブロックｍ０〜ｍ１５内に付される
番号（１）〜（１６）は、メモリ容量を構成する順番を
示している。たとえば、２４Ｍビットのメモリセルアレ
イを構成する場合には、バンク構成によらず番号（１）
〜（１２）で示されるメモリブロックを使用する。

【００４８】レイアウト構成の具体例を、図２に示す。
図２において、ハッチング部分は、レイアウト構成がな
い領域を表わしている。メモリ容量を２４Ｍビットとす
る場合、メモリブロックｍ０〜２，ｍ４〜ｍ６，ｍ８〜
ｍ１０，ｍ１２〜ｍ１４をメモリ空間とする。

【００４９】メモリブロックｍ３およびメモリブロック
ｍ３を選択するためのロウデコーダの一部分（信号ｉｎ
ｔＲＡ９により選択されるロウデコーダ部分）、メモリ
ブロックｍ７およびメモリブロックｍ７を選択するため
のロウデコーダの一部分（信号ｉｎｔＲＡ９により選択
されるロウデコーダ部分）、メモリブロックｍ１１およ
びメモリブロックｍ１１を選択するためのロウデコーダ
の一部分（信号ｉｎｔＲＡ９により選択されるロウデコ
ーダ部分）、ならびにメモリブロックｍ１５およびメモ
リブロックｍ１５を選択するためのロウデコーダの一部
分（信号ｉｎｔＲＡ９により選択されるロウデコーダ部
分）は、レイアウト対象から外す。

【００５０】レイアウト対象から除外されるメモリブロ
ックを制御するために本来配置されるロウデコーダ以外
のアレイブロック制御回路（たとえば、ビット線対の電
位差を増幅するセンスアンプを駆動するためのセンスア
ンプ駆動信号を駆動するセンスアンプ駆動信号ドライバ
や、列方向の選択を行なうためのコラム選択線ドライバ
等）についてもレイアウト対象から外す。

【００５１】このように、バンク構成によらず、メモリ
容量毎に１種類のレイアウト（同一マスク）を用いる。
そして、以下に説明するように、バンク構成によってメ
モリマクロ３とメモリマクロ３にロウアドレスを供給す
るロジック回路２との間の配線関係を変化させる。

【００５２】第１の実施の形態によるメモリチップ１
は、図３に示されるように、ロジック回路２、メモリマ
クロ３、およびロジック回路２とメモリマクロ３とを接
続するアドレス接続線４を備える。メモリマクロ３は、
アドレスピン群ＡＹを介してロジック回路２のアドレス
ピン群ＡＸから出力されるアドレス信号を受ける。さら
に、メモリマクロ３は、ピン群ＡＺ介してロジック回路
２のピン群ＡＷから制御信号を受け、またはロジック回
路２との間でデータの授受を行なう。

【００５３】ロジック回路２のアドレスピン群ＡＸとメ
モリマクロ３のアドレスピン群ＡＹとは、メモリ容量に
合わせて所定の関係を満たすように接続する。

【００５４】接続関係を、図４および図５〜図７に示
す。図４には、アドレスｉｎｔＲＡｊに割当てられる信
号を、図５〜図７には、ロジック回路２のアドレスピン
と、メモリマクロ３のアドレスピンとの関係を示してい
る。ロウアドレス信号ｉｎｔＲＡ０〜ｉｎｔＲＡ１２を
伝送する配線に接続されるメモリマクロ３側のピンをそ
れぞれ、アドレスピンｉｎｔＲＡ０〜ｉｎｔＲＡ１２と
称す。ロウアドレス信号ＲＡ０〜ＲＡ１２，バンクアド
レス信号ＢＡ０，ＢＡ１を出力するロジック回路２側の
ピンをそれぞれ、アドレスピンＲＡ０〜ＲＡ１２，ＢＡ
０，ＢＡ１と称す。

【００５５】図４を参照して、１バンク構成では、ロウ
アドレス信号ｉｎｔＲＡ９，ｉｎｔＲＡ１０，ｉｎｔＲ
Ａ１１，ｉｎｔＲＡ１２として、ロウアドレス信号ＲＡ
１２，ＲＡ１１，ＲＡ１０，ＲＡ９をそれぞれ割当て
る。

【００５６】具体的には、図５に示されるように、アド
レスピンｉｎｔＲＡ９，ｉｎｔＲＡ１０，ｉｎｔＲＡ１
１，ｉｎｔＲＡ１２のそれぞれと、アドレスピンＲＡ１
２，ＲＡ１１，ＲＡ１０，ＲＡ９とを接続する。

【００５７】図４を参照して、２バンク構成では、ロウ
アドレス信号ｉｎｔＲＡ９，ｉｎｔＲＡ１０，ｉｎｔＲ
Ａ１１，ｉｎｔＲＡ１２として、ロウアドレス信号ＲＡ
１１，ＲＡ１０，ＲＡ９，バンクアドレス信号ＢＡ０を
それぞれ割当てる。

【００５８】具体的には、図６に示されるように、アド
レスピンｉｎｔＲＡ９，ｉｎｔＲＡ１０，ｉｎｔＲＡ１
１，ｉｎｔＲＡ１２のそれぞれと、アドレスピンＲＡ１
１，ＲＡ１０，ＲＡ９，ＢＡ０とを接続する。

【００５９】図４を参照して、４バンク構成では、ロウ
アドレス信号ｉｎｔＲＡ９，ｉｎｔＲＡ１０，ｉｎｔＲ
Ａ１１，ｉｎｔＲＡ１２として、ロウアドレス信号ＲＡ
１０，ＲＡ９，バンクアドレス信号ＢＡ０，ＢＡ１をそ
れぞれ割当てる。

【００６０】具体的には、図７に示されるように、アド
レスピンｉｎｔＲＡ９，ｉｎｔＲＡ１０，ｉｎｔＲＡ１
１，ｉｎｔＲＡ１２のそれぞれと、アドレスピンＲＡ１
０，ＲＡ９，ＢＡ０，ＢＡ１とを接続する。

【００６１】いずれのバンク構成においても、アドレス
ピンｉｎｔＲＡ０〜ｉｎｔＲＡ８のそれぞれには、ロジ
ック回路２から出力されるロウアドレス信号ＲＡ０〜Ｒ
Ａ８をそのまま供給する。

【００６２】第１の実施の形態においては、バンクアド
レス信号は、ブロック選択アドレスの上位ビット（ｉｎ
ｔＲＡ１１，ｉｎｔＲＡ１２）に割当てる。それ以外の
ブロック選択アドレスについては、ビットの指定を逆順
にする。すなわち、バンクアドレス信号を除いて、ロジ
ック回路２から出力されるブロック選択アドレスのビッ
ト列とメモリマクロ３でのブロック選択アドレスのビッ
ト列とを逆順にする。

【００６３】ここで、メモリ容量を２４Ｍビットとした
場合のメモリマクロ３のレイアウト構成とアドレス空間
との関係について、図８〜図１０を用いて説明する。な
お、図において、ハッチング部分はレイアウト構成がな
い領域を表わしている。また、破線で示される部分およ
び“（ ）”でくくられたアドレスは、アドレス空間が
欠けていることを示している。

【００６４】図８を参照して、１バンク構成の場合、１
６進数表記のロウアドレス“００００”〜“１ＦＦＦ”
のうち、ロウアドレス“１８００”〜“１９ＦＦ”，
“１Ｃ００”〜“１ＤＦＦ”，“１Ａ００”〜“１ＢＦ
Ｆ”および“１Ｅ００”〜“１ＦＦＦ”を除く部分がア
ドレス空間となる。

【００６５】メモリブロックｍ０，ｍ１，ｍ２のそれぞ
れのアドレス空間は、ロウアドレス“００００”〜“０
１ＦＦ”、“１０００”〜“１１ＦＦ”、“０８００”
〜“０９ＦＦ”になる。メモリブロックｍ４，ｍ５，ｍ
６のそれぞれのアドレス空間は、ロウアドレス“０４０
０”〜“０５ＦＦ”、“１４００”〜“１５ＦＦ”、
“０Ｃ００”〜“０ＤＦＦ”になる。

【００６６】メモリブロックｍ８，ｍ９，ｍ１０のそれ
ぞれのアドレス空間は、ロウアドレス“０２００”〜
“０３ＦＦ”、“１２００”〜“１３ＦＦ”、“０Ａ０
０”〜“０ＢＦＦ”になる。メモリブロックｍ１２，ｍ
１３，ｍ１４のそれぞれのアドレス空間は、ロウアドレ
ス“０６００”〜“０７ＦＦ”、“１６００”〜“１７
ＦＦ”、“０Ｅ００”〜“０ＦＦＦ”になる。

【００６７】図９を参照して、２バンク構成の場合、各
バンクともに、ロウアドレス“０００”〜“ＦＦＦ”の
うち、アドレス“Ｃ００”〜“ＤＦＦ”および“Ｅ０
０”〜“ＦＦＦ”を除く部分がアドレス空間となる。

【００６８】バンクＢ０については、メモリブロックｍ
０，ｍ１，ｍ２，ｍ４，ｍ５，ｍ６がメモリ空間とな
る。メモリブロックｍ０，ｍ１，ｍ２，ｍ４，ｍ５，ｍ
６のそれぞれのアドレス空間は、ロウアドレス“００
０”〜“１ＦＦ”，“８００”〜“９ＦＦ”，“４０
０”〜“５ＦＦ”，“２００”〜“３ＦＦ”，“Ａ０
０”〜“ＢＦＦ”，“６００”〜“７ＦＦ”になる。

【００６９】バンクＢ１については、メモリブロックｍ
８，ｍ９，ｍ１０，ｍ１２，ｍ１３，ｍ１４がメモリ空
間となる。メモリブロックｍ８，ｍ９，ｍ１０，ｍ１
２，ｍ１３，ｍ１４のそれぞれのアドレス空間は、ロウ
アドレス“０００”〜“１ＦＦ”，“８００”〜“９Ｆ
Ｆ”，“４００”〜“５ＦＦ”，“２００”〜“３Ｆ
Ｆ”，“Ａ００”〜“ＢＦＦ”，“６００”〜“７Ｆ
Ｆ”になる。

【００７０】図１０を参照して、４バンク構成の場合、
各バンクともに、ロウアドレス“０００”〜“７ＦＦ”
のうち、アドレス“６００”〜“７ＦＦ”を除い部分が
アドレス空間になる。

【００７１】バンクＢ０については、メモリブロックｍ
０，ｍ１，ｍ２がメモリ空間となる。メモリブロックｍ
０，ｍ１，ｍ２のそれぞれのアドレス空間は、ロウアド
レス“０００”〜“１ＦＦ”，“４００”〜“５Ｆ
Ｆ”，“２００”〜“３ＦＦ”になる。

【００７２】バンクＢ１については、メモリブロックｍ
４，ｍ５，ｍ６がメモリ空間となる。メモリブロックｍ
４，ｍ５，ｍ６のそれぞれのアドレス空間は、ロウアド
レス“０００”〜“１ＦＦ”，“４００”〜“５Ｆ
Ｆ”，“２００”〜“３ＦＦ”になる。

【００７３】バンクＢ２については、メモリブロックｍ
８，ｍ９，ｍ１０がメモリ空間となる。メモリブロック
ｍ８，ｍ９，ｍ１０のそれぞれのアドレス空間は、ロウ
アドレス“０００”〜“１ＦＦ”，“４００”〜“５Ｆ
Ｆ”，“２００”〜“３ＦＦ”になる。

【００７４】バンクＢ３については、メモリブロックｍ
１２，ｍ１３，ｍ１４がメモリ空間となる。メモリブロ
ックｍ１２，ｍ１３，ｍ１４のそれぞれのアドレス空間
は、ロウアドレス“０００”〜“１ＦＦ”，“４００”
〜“５ＦＦ”，“２００”〜“３ＦＦ”になる。

【００７５】したがって、いずれのバンク構成において
も、各バンクのメモリサイズは実質的に均等になる。ま
た、アドレス空間の連続性が保たれていることがわか
る。

【００７６】ここで、メモリマクロ３の構成の概要を、
図１１〜図１３を用いて説明する。メモリマクロ３は、
メモリセルアレイを構成する領域１０，中央制御帯１
１、中央制御帯１１に配置される信号線１２から受ける
アドレスに従いロウ選択動作を行なうロウデコーダ１
３、信号線１２にロウアドレスを送信するアドレスバッ
ファ１４、およびモードレジスタ１５を備える。

【００７７】領域１０およびロウデコーダ１３は、メモ
リ容量に応じてレイアウト構成が決定される。

【００７８】図に示されるメモリマクロは、８Ｍビット
のメモリ容量を１バンクとする４バンク構成で、全体と
して３２Ｍビットのメモリ容量を実現した場合を示して
いる。バンクＢ０は、中央制御帯１１を挟んで左右に配
置されるブロックＢ０ａおよびＢ０ｂにより構成され
る。同様に、バンクＢ１，Ｂ２，Ｂ３のそれぞれは、中
央制御帯１１を挟んで左右に配置されるブロックＢ１ａ
およびＢ１ｂ，ブロックＢ２ａおよびＢ２ｂ，ブロック
Ｂ３ａおよびＢ３ｂにより構成される。

【００７９】各バンクＢ０，Ｂ１，Ｂ２，Ｂ３は、２Ｍ
ビットのメモリブロックを４つ重ねた構成となってい
る。各バンクは、行列状に配置される複数のメモリセル
（Ｍ），複数の行に対応して配置される複数のワード線
（ＷＬ），複数の列に対応して配置される複数のビット
線（ＢＬ），ならびに後述するように欠陥ワード線を置
換するスペアワード線を有する。なお、メモリ容量は、
図１で示した順序に従い、２Ｍビットのメモリブロック
を１単位として可変させる。

【００８０】モードレジスタ１５は、ロジック回路２か
ら受ける制御信号に応じて、モードレジスタ信号を出力
する。

【００８１】外部から入力される行方向を指定するロウ
アドレスが、まずアドレスバッファ１４でラッチされ、
適当なタイミングで中央制御帯１１に配置される信号線
１２に送られる。この時、一部のロウアドレスはプリデ
コードされている。中央制御帯１１を走る信号線１２か
ら、ロウデコーダ１３にロウアドレスが送られる。ロウ
デコーダ１３により、信号線１２から受ける信号がデコ
ードされる。

【００８２】ロウデコーダ１３によりワード線ＷＬが活
性化される。さらに外部から入力されるコラムアドレス
に応じて、メモリセルＭが選択される。ロジック回路２
から読出動作が指定されている場合には、選択されたメ
モリセルのデータがロジック回路２に出力される。ロジ
ック回路２から書込出動作が指定されている場合には、
ロジック回路２から受けるデータが選択されたメモリセ
ルに書込まれる。

【００８３】ロジック回路２から出力されるバンクアド
レス信号とメモリマクロ３でのロウアドレス信号との関
係について、図１２を用いて説明する。図１２において
は、ロウアドレス信号ｉｎｔＲＡ１２にバンクアドレス
信号ＢＡ１を割当てる例が示されている。

【００８４】アドレスピンｉｎｔＲＡ１２で受ける信号
は、ロウアドレス信号ｉｎｔＲＡ１２としてスペア判定
回路／ロウデコーダ部５０に供給される。スペア判定回
路／ロウデコーダ部５０は、ロウアドレス信号に応じて
ノーマルワード線またはスペアワード線を選択する。

【００８５】アドレスピンｉｎｔＲＡ１２に対しては、
スイッチ回路５２が配置される。スイッチ回路５２は、
モードレジスタ１５の出力するモードレジスタ信号ＭＲ
Ｓに応じて切替動作を行なう。

【００８６】アドレスピンｉｎｔＲＡ１２にバンクアド
レス信号ＢＡ１が割当てられるときには、スイッチ回路
５２により、アドレス信号ｉｎｔＲＡ１２がバンクアド
レス信号ＢＡ１としてバンク制御回路５４に供給され
る。バンク制御回路５４は、入力されるバンクアドレス
信号ＢＡ０，ＢＡ１に従い、選択されるバンクを制御す
る。

【００８７】第１の実施の形態によるメモリマクロ３に
適用される冗長構成について、図１３を用いて説明す
る。第１の実施の形態では、欠陥ワード線を同一バンク
内におけるスペアワード線で置換する。欠陥ワード線と
これを置換するスペアワード線とは、互いに異なるメモ
リブロックに存在していてもよい。

【００８８】図１３において、Ｂｊは、あるバンクを、
ｍａ，ｍｂ，ｍｃ，ｍｄは、バンクＢｊを構成するメモ
リブロックを、１３ｊは、バンクＢｊに対して設けられ
るロウデコーダを、２２は、スペア判定回路をそれぞれ
示している。

【００８９】メモリブロック毎に欠陥ワード線を置換す
るスペアワード線ＳＷＬを配置する。ロウデコーダ１３
ｊには、メモリブロック毎に、ノーマルワード線ＷＬを
選択するためのノーマルデコーダＮＤと欠陥ワード線を
救済するスペアワード線を選択するためのスペアデコー
ダＳＤとを配置する。

【００９０】スペア判定回路２２は、各スペアワード線
に対応したヒューズなどで構成されるアドレスプログラ
ム回路にプログラムされた欠陥ワード線のアドレス情報
と、入力されたロウアドレス信号ｉｎｔＲＡ０〜ｉｎｔ
ＲＡ１２とを比較する（図１３においては、一例とし
て、ヒューズからなる回路２３が示されている）。

【００９１】スペア判定回路２２での比較の結果、入力
されたアドレスがプログラムされた欠陥ワード線のアド
レスでない場合は、スペア判定回路２２はロウアドレス
信号ｉｎｔＲＡ９〜ｉｎｔＲＡ１２をデコードし、デコ
ード結果として得られるブロック選択信号ＸＢＬＫ０〜
ＸＢＬＫ１５をロウデコーダ１３ｊへ送る。ロウアドレ
ス信号ｉｎｔＲＡ０〜ｉｎｔＲＡ８は、ワード線選択信
号としてロウデコーダ１３へ送られる。さらに、スペア
判定回路２２は、ノーマルワード線ＷＬを選択すること
を示すノーマル選択信号ＮＲＥ０〜ＮＲＥ３のうち１つ
を活性状態にする。

【００９２】ここで、ノーマル選択信号ＮＲＥ０は、ブ
ロック選択信号ＸＢＬＫ０〜ＸＢＬＫ３が選択された場
合、ノーマル選択信号ＮＲＥ１は、ブロック選択信号Ｘ
ＢＬＫ４〜ＸＢＬＫ７が選択された場合、ノーマル選択
信号ＮＲＥ２は、ブロック選択信号ＸＢＬＫ８〜ＸＢＬ
Ｋ１１が選択された場合、ノーマル選択信号ＮＲＥ３
は、ブロック選択信号ＸＢＬＫ１２〜ＸＢＬＫ１５が選
択された場合に活性化される信号である。

【００９３】信号ＮＲＥ０〜ＮＲＥ３，ＸＢＬＫ０〜Ｘ
ＢＬＫ１５により選択されたノーマルデコーダＮＤは、
ワード線選択信号に従ってメモリブロック内のワード線
を活性化する。信号ＮＲＥ０〜ＮＲＥ３，ＸＢＬＫ０〜
ＸＢＬＫ１５により選択されなかったメモリブロックの
ノーマルデコーダＮＤとスペアデコーダＳＤとは、ワー
ド線を活性化させない。

【００９４】一方、スペア判定回路２２での比較の結
果、入力されたアドレスがプログラムされた欠陥ワード
線のアドレスであった場合には、アドレスが一致したヒ
ューズが対応づけられているメモリブロックを選択する
ブロック選択信号を活性化する。

【００９５】たとえば、メモリブロックｍ１のスペアワ
ード線に対応しているヒューズにプログラムされている
アドレスが入力されたアドレスと一致した場合には、ブ
ロック選択信号ＸＢＬＫ１を活性化する。

【００９６】さらにスペア判定回路２２は、スペアワー
ド線を選択することを示すスペア選択信号ＳＰＥ０〜Ｓ
ＰＥ３のうちの１つを活性状態にする。

【００９７】ここで、スペア選択信号ＳＰＥ０は、ブロ
ック選択信号ＸＢＬＫ０〜ＸＢＬＫ３が選択された場
合、スペア選択信号ＳＰＥ１は、ブロック選択信号ＸＢ
ＬＫ４〜ＸＢＬＫ７が選択された場合、スペア選択信号
ＳＰＥ３は、ブロック選択信号ＸＢＬＫ８〜ＸＢＬＫ１
１が選択された場合、スペア選択信号ＳＰＥ３は、ブロ
ック選択信号ＸＢＬＫ１２〜ＸＢＬＫ１５が選択された
場合に活性化される信号である。

【００９８】図に示されるように、メモリブロックｍｃ
の欠陥ワード線ＷＬを指定するアドレスが入力された場
合には、メモリブロックｍａのスペアデコーダＳＤによ
りメモリブロックｍａ内の対応するスペアワード線ＳＷ
Ｌが選択される。メモリブロックｍｃのノーマルデコー
ダＮＤは、ノーマル選択信号ＮＲＥが活性化されていな
いため、ワード線を活性化しない。したがって、欠陥ワ
ード線ＷＬは活性化されない。

【００９９】このように、第１の実施の形態によれば、
異なるバンクに割当てられるメモリブロックをアクセス
することがなく、上記した置換救済が実現される。

【０１００】［第２の実施の形態］第２の実施の形態に
おけるメモリチップについて説明する。第１の実施の形
態では、バンクアドレス信号をブロック選択アドレスの
上位ビット（ｉｎｔＲＡ１１，ｉｎｔＲＡ１２）に割当
てた。これに対し、第２の実施の形態では、バンクアド
レス信号をブロック選択アドレスの下位ビットに割当て
る。第２の実施の形態によるメモリマクロをメモリマク
ロ３０と記す。メモリマクロ３０の基本構成は、メモリ
マクロ３と同じである。

【０１０１】第２の実施の形態におけるロウアドレス信
号ｉｎｔＲＡｊに割当てられる信号を、図１４に、アド
レス接続線４の接続関係を図１５，図１６に示す。な
お、１バンク構成については、第１の実施の形態と同じ
であるため、その説明を省略する。

【０１０２】図１４を参照して、２バンク構成では、ロ
ウアドレス信号ｉｎｔＲＡ９，ｉｎｔＲＡ１０，ｉｎｔ
ＲＡ１１，ｉｎｔＲＡ１２として、バンクアドレス信号
ＢＡ０，ロウアドレス信号ＲＡ１１，ＲＡ１０，ＲＡ９
をそれぞれ割当てる。

【０１０３】具体的には、図１５に示されるように、ア
ドレスピンｉｎｔＲＡ９，ｉｎｔＲＡ１０，ｉｎｔＲＡ
１１，ｉｎｔＲＡ１２のそれぞれと、アドレスピンＢＡ
０，ＲＡ１１，ＲＡ１０，ＲＡ９とを接続する。

【０１０４】図１４を参照して、４バンク構成では、ロ
ウアドレス信号ｉｎｔＲＡ９，ｉｎｔＲＡ１０，ｉｎｔ
ＲＡ１１，ｉｎｔＲＡ１２として、バンクアドレス信号
ＢＡ１，ＢＡ０，ロウアドレス信号ＲＡ１０，ＲＡ９を
それぞれ割当てる。

【０１０５】具体的には、図１６に示されるように、ア
ドレスピンｉｎｔＲＡ９，ｉｎｔＲＡ１０，ｉｎｔＲＡ
１１，ｉｎｔＲＡ１２のそれぞれと、アドレスピンＢＡ
１，ＢＡ０，ＲＡ１０，ＲＡ９とを接続する。

【０１０６】いずれのバンク構成においても、アドレス
ピンｉｎｔＲＡ０〜ｉｎｔＲＡ８のそれぞれには、ロジ
ック回路２から出力されるロウアドレス信号ＲＡ０〜Ｒ
Ａ８をそのまま供給する。

【０１０７】ここで、メモリ容量を３２Ｍビットとした
場合のメモリマクロ３０のレイアウト構成とアドレス空
間との関係について、図１７，図１８を用いて説明す
る。図１７は、２バンク構成に、図１８は、４バンク構
成にそれぞれ対応している。

【０１０８】図１７を参照して、２バンク構成の場合に
ついて説明する。バンクＢ０については、メモリブロッ
クｍ０，ｍ２，ｍ４，ｍ６，ｍ８，ｍ１０，ｍ１２，ｍ
１４がメモリ空間となる。メモリブロックｍ０，ｍ２，
ｍ４，ｍ６，ｍ８，ｍ１０，ｍ１２，ｍ１４のそれぞれ
のアドレス空間は、ロウアドレス“０００”〜“１Ｆ
Ｆ”，“２００”〜“３ＦＦ”，“４００”〜“５Ｆ
Ｆ”，“６００”〜“７ＦＦ”，“８００”〜“９Ｆ
Ｆ”，“Ａ００”〜“ＢＦＦ”，“Ｃ００”〜“ＤＦ
Ｆ”，“Ｅ００”〜“ＦＦＦ”になる。

【０１０９】バンクＢ１については、メモリブロックｍ
１，ｍ３，ｍ５，ｍ７，ｍ９，ｍ１１，ｍ１３，ｍ１５
がメモリ空間となる。メモリブロックｍ１，ｍ３，ｍ
５，ｍ７，ｍ９，ｍ１１，ｍ１３，ｍ１５のそれぞれの
アドレス空間は、ロウアドレス“０００”〜“１Ｆ
Ｆ”，“２００”〜“３ＦＦ”，“４００”〜“５Ｆ
Ｆ”，“６００”〜“７ＦＦ”，“８００”〜“９Ｆ
Ｆ”，“Ａ００”〜“ＢＦＦ”，“Ｃ００”〜“ＤＦ
Ｆ”，“Ｅ００”〜“ＦＦＦ”になる。

【０１１０】図１８を参照して、４バンク構成の場合に
ついて説明する。バンクＢ０については、メモリブロッ
クｍ０，ｍ４，ｍ８，ｍ１２がメモリ空間となる。メモ
リブロックｍ０，ｍ４，ｍ８，ｍ１２のそれぞれのアド
レス空間は、ロウアドレス“０００”〜“１ＦＦ”，
“４００”〜“５ＦＦ”，“２００”〜“３ＦＦ”，
“６００”〜“７ＦＦ”になる。

【０１１１】バンクＢ１については、メモリブロックｍ
１，ｍ５，ｍ９，ｍ１３がメモリ空間となる。メモリブ
ロックｍ１，ｍ５，ｍ９，ｍ１３のそれぞれのアドレス
空間は、ロウアドレス“０００”〜“１ＦＦ”，“４０
０”〜“５ＦＦ”，“２００”〜“３ＦＦ”，“６０
０”〜“７ＦＦ”になる。

【０１１２】バンクＢ２については、メモリブロックｍ
２，ｍ６，ｍ１０，ｍ１４がメモリ空間となる。メモリ
ブロックｍ２，ｍ６，ｍ１０，ｍ１４のそれぞれのアド
レス空間は、ロウアドレス“０００”〜“１ＦＦ”，
“４００”〜“５ＦＦ”，“２００”〜“３ＦＦ”，
“６００”〜“７ＦＦ”になる。

【０１１３】バンクＢ３については、メモリブロックｍ
３，ｍ７，ｍ１１，ｍ１５がメモリ空間となる。メモリ
ブロックｍ３，ｍ７，ｍ１１，ｍ１５のそれぞれのアド
レス空間は、ロウアドレス“０００”〜“１ＦＦ”，
“４００”〜“５ＦＦ”，“２００”〜“３ＦＦ”，
“６００”〜“７ＦＦ”になる。

【０１１４】メモリ容量を２４Ｍビットとする場合に
は、バンク構成によらず、たとえば、メモリブロックｍ
１２，ｍ１３，ｍ１４，ｍ１５に対応するメモリ領域お
よびロウデコーダ領域をレイアウト構成から削除する
（これら以外の部分をレイアウトする）。

【０１１５】より具体的には、メモリブロックｍ１２お
よびメモリブロックｍ１２を選択するためのロウデコー
ダの一部分（信号／ｉｎｔＲＡ９により選択されるロウ
デコーダ部分）、メモリブロックｍ１３およびメモリブ
ロックｍ１３を選択するためのロウデコーダの一部分
（信号ｉｎｔＲＡ９により選択されるロウデコーダ部
分）、メモリブロックｍ１４およびメモリブロックｍ１
４を選択するためのロウデコーダの一部分（信号／ｉｎ
ｔＲＡ９により選択されるロウデコーダ部分）、ならび
にメモリブロックｍ１５およびメモリブロックｍ１５を
選択するためのロウデコーダの一部分（信号ｉｎｔＲＡ
９により選択されるロウデコーダ部分）は、レイアウト
対象から外す。

【０１１６】レイアウト対象から除外されるメモリブロ
ックを制御するために本来配置されるロウデコーダ以外
のアレイブロック制御回路（たとえば、ビット線対の電
位差を増幅するセンスアンプを駆動するためのセンスア
ンプ駆動信号を駆動するセンスアンプ駆動信号ドライバ
や、列方向の選択を行なうためのコラム選択線ドライバ
等）についてもレイアウト対象から外す。

【０１１７】これにより、各バンク毎にアドレス空間の
連続性が保証される。また、各バンクのメモリサイズが
実質的に均等になる。

【０１１８】ここで、バンクアドレス信号とメモリマク
ロ３０でのロウアドレス信号との関係について、図１９
を用いて説明する。図１９においては、ロウアドレス信
号ｉｎｔＲＡ９にバンクアドレス信号ＢＡ０を割当てる
場合が示されている。

【０１１９】アドレスピンｉｎｔＲＡ９で受ける信号
は、ロウアドレス信号ｉｎｔＲＡ９としてスペア判定回
路／ロウデコーダ部５０に供給される。スペア判定回路
／ロウデコーダ部５０は、ロウアドレス信号に応じてノ
ーマルワード線またはスペアワード線を選択する。

【０１２０】アドレスピンｉｎｔＲＡ９に対しては、ス
イッチ回路５６が配置される。スイッチ回路５６は、モ
ードレジスタ１５の出力するモードレジスタ信号ＭＲＳ
に応じて切替動作を行なう。

【０１２１】アドレスピンｉｎｔＲＡ９にバンクアドレ
ス信号ＢＡ０が割当てられるときには、スイッチ回路５
６により、ロウアドレス信号ｉｎｔＲＡ９がバンクアド
レス信号ＢＡ０としてバンク制御回路５４に供給され
る。

【０１２２】次に、第２の実施の形態によるメモリマク
ロ３０に適用される冗長構成について、図２０を用いて
説明する。第２の実施の形態では、欠陥ワード線を同一
メモリブロック内のスペアワード線で置換する。

【０１２３】図２０において、Ｂｊは、ある１つのバン
クを、ｍａ，ｍｂ，ｍｃ，ｍｄは、バンクＢｊを構成す
るメモリブロックを、１３ｊは、バンクＢｊに対して設
けられるロウデコーダを、２２は、バンクＢｊに対して
設けられるスペア判定回路をそれぞれ示している。

【０１２４】メモリブロック毎に欠陥ワード線を置換す
るスペアワード線ＳＷＬを配置する。ロウデコーダ１３
ｊには、メモリブロック毎に、ノーマルワード線ＷＬを
選択するためのノーマルデコーダＮＤと欠陥ワード線を
救済するスペアワード線を選択するためのスペアデコー
ダＳＤとを配置する。

【０１２５】スペア判定回路２２は、各スペアワード線
に対応したヒューズなどで構成されるアドレスプログラ
ム回路にプログラムされた欠陥ワード線のアドレス情報
と、入力されたアドレス信号ｉｎｔＲＡ０〜ｉｎｔＲＡ
１２とを比較する（図においては、一例として、ヒュー
ズからなる回路２３が示されている）。

【０１２６】スペア判定回路２２での比較の結果、入力
されたアドレスが不良アドレスでない場合は、スペア判
定回路２２はアドレス信号ｉｎｔＲＡ９〜ｉｎｔＲＡ１
２をデコードし、デコード結果として得られるブロック
選択信号ＸＢＬＫ０〜ＸＢＬＫ１５をロウデコーダ１３
ｊへ送る。ロウアドレス信号ｉｎｔＲＡ０〜ｉｎｔＲＡ
８は、ワード線選択信号としてロウデコーダ１３ｊへ送
られる。さらに、スペア判定回路２２は、ノーマルワー
ド線ＷＬを選択することを示すノーマル選択信号ＮＲＥ
０〜ＮＲＥ３のうち１つを活性状態にする。

【０１２７】ここで、ノーマル選択信号ＮＲＥ０は、ブ
ロック選択信号ＸＢＬＫ０〜ＸＢＬＫ３が選択された場
合、ノーマル選択信号ＮＲＥ１は、ブロック選択信号Ｘ
ＢＬＫ４〜ＸＢＬＫ７が選択された場合、ノーマル選択
信号ＮＲＥ２は、ブロック選択信号ＸＢＬＫ８〜ＸＢＬ
Ｋ１１が選択された場合、ノーマル選択信号ＮＲＥ３
は、ブロック選択信号ＸＢＬＫ１２〜ＸＢＬＫ１５が選
択された場合に活性化される。

【０１２８】信号ＮＲＥ０〜ＮＲＥ３，ＸＢＬＫ０〜Ｘ
ＢＬＫ１５により選択されたノーマルデコーダＮＤは、
ワード線選択信号に従ってメモリブロック内のワード線
を活性化する。信号ＮＲＥ０〜ＮＲＥ３，ＸＢＬＫ０〜
ＸＢＬＫ１５により選択されなかったメモリブロックの
ノーマルデコーダＮＤとスペアデコーダＳＤとは、ワー
ド線を活性化させない。

【０１２９】一方、スペア判定回路２２での比較の結
果、入力されたアドレスが不良アドレスであった場合に
は、スペアワード線を選択することを示す信号ＳＰＥ０
〜ＳＰＥ３のうち１つを活性状態にする。

【０１３０】スペア選択信号ＳＰＥ０は、ブロック選択
信号ＸＢＬＫ０〜ＸＢＬＫ３が選択された場合、スペア
選択信号ＳＰＥ１は、ブロック選択信号ＸＢＬＫ４〜Ｘ
ＢＬＫ７が選択された場合、スペア選択信号ＳＰＥ３
は、ブロック選択信号ＸＢＬＫ８〜ＸＢＬＫ１１が選択
された場合、スペア選択信号ＳＰＥ３は、ブロック選択
信号ＸＢＬＫ１２〜ＸＢＬＫ１５が選択された場合に活
性化される。

【０１３１】スペア判定回路２２は、スペアワード線を
選択しないときと同様、ロウアドレス信号ｉｎｔＲＡ９
〜ｉｎｔＲＡ１２をデコードして、ブロック選択信号Ｘ
ＢＬＫ８〜ＸＢＬＫ１１を出力する。

【０１３２】図に示されるように、メモリブロックｍｃ
の欠陥ワード線ＷＬを指定するアドレスが入力された場
合には、メモリブロックｍｃのスペアデコーダＳＤによ
りメモリブロックｍｃ内の対応するスペアワード線が選
択される。メモリブロックｍｃのノーマルデコーダＮＤ
は、ノーマル選択信号ＮＲＥが活性化されていないた
め、ワード線を活性化しない。したがって、欠陥ワード
線ＷＬは活性化されない。

【０１３３】このように、第２の実施の形態によれば、
異なるバンクに割当てられるメモリブロックをアクセス
することがなく、上記した置換救済が実現される。

【０１３４】なお、今回開示された実施の形態はすべて
の点で例示であって、制限的なものではないと考えられ
るべきである。本発明の範囲は上記した実施の形態の説
明ではなくて特許請求の範囲によって示され、特許請求
の範囲と均等の意味および範囲内でのすべての変更が含
まれることが意図される。

【０１３５】

【発明の効果】この発明に係る上記半導体記憶装置によ
れば、同一マスクで異なるバンクを実現する場合であっ
ても、連続的なメモリ空間を実現することができる。

【０１３６】これにより、バンク構成毎にマスクを作成
する必要がなくなる。また、連続的なメモリ空間を実現
することができるため、ユーザ側が使用し易い環境が提
供される。

【０１３７】また、バンクアドレスを除くブロック選択
アドレスの上位と下位とを入替えることにより、同一バ
ンク内における欠陥ワード線とスペアワード線との置換
を行なう冗長構成を有するメモリマクロにおいて、正常
は置換動作が保証される。

【０１３８】また、バンクアドレスを含めてブロック選
択アドレスの上位と下位とを入替えることにより、同一
メモリブロック内における欠陥ワード線とスペアワード
線との置換を行なう冗長構成を有するメモリマクロにお
いて、正常な置換動作が保証される。

【図面の簡単な説明】

【図１】 第１の実施の形態によるメモリマクロの概要
を説明するための図である。

【図２】 第１の実施の形態によるメモリマクロにおけ
るレイアウト構成の一例を示す図である。

【図３】 第１の実施の形態によるアドレス接続線につ
いて説明するための図である。

【図４】 第１の実施の形態によるアドレスマッピング
について説明するための図である。

【図５】 １バンク構成時のロジック回路２とメモリマ
クロ３との接続関係を示す図である。

【図６】 ２バンク構成時のロジック回路２とメモリマ
クロ３との接続関係を示す図である。

【図７】 ４バンク構成時のロジック回路２とメモリマ
クロ３との接続関係を示す図である。

【図８】 ２４Ｍビットのメモリ容量におけるレイアウ
ト構成と１バンク構成でのアドレス空間とを示す図であ
る。

【図９】 ２４Ｍビットのメモリ容量におけるレイアウ
ト構成と２バンク構成でのアドレス空間とを示す図であ
る。

【図１０】 ２４Ｍビットのメモリ容量におけるレイア
ウト構成と４バンク構成でのアドレス空間とを示す図で
ある。

【図１１】 第１の実施の形態によるメモリマクロ３の
主要部の構成の概要を示す図である。

【図１２】 第１の実施の形態によるバンクアドレス信
号とメモリマクロ３でのロウアドレス信号との関係を説
明するための図である。

【図１３】 第１の実施の形態によるメモリマクロ３に
おける冗長構成を説明するための図である。

【図１４】 第２の実施の形態によるアドレスマッピン
グについて説明するための図である。

【図１５】 ２バンク構成時のロジック回路２とメモリ
マクロ３０との接続関係を示す図である。

【図１６】 ４バンク構成時のロジック回路２とメモリ
マクロ３０との接続関係を示す図である。

【図１７】 第２の実施の形態による２バンク構成での
アドレス空間を示す図である。

【図１８】 第２の実施の形態による４バンク構成での
アドレス空間を示す図である。

【図１９】 第２の実施の形態によるバンクアドレス信
号とメモリマクロ３０でのロウアドレス信号との関係を
説明するための図である。

【図２０】 第２の実施の形態によるメモリマクロ３０
における冗長構成を説明するための図である。

【図２１】 従来のメモリマクロについて説明するため
の図である。

【図２２】 従来のメモリマクロにおける１バンク構成
でのメモリ空間を示す図である。

【図２３】 従来のメモリマクロにおける２バンク構成
でのメモリ空間を示す図である。

【図２４】 従来のメモリマクロにおける４バンク構成
でのメモリ空間を示す図である。

【図２５】 従来のメモリマクロにおける２４Ｍビット
での１バンク構成におけるレイアウト構成を説明するた
めの図である。

【図２６】 従来のメモリマクロにおける２４Ｍビット
での２バンク構成におけるレイアウト構成を説明するた
めの図である。

【図２７】 従来のメモリマクロにおける２４Ｍビット
での４バンク構成におけるレイアウト構成を説明するた
めの図である。

【図２８】 従来のメモリマクロにおける問題点を説明
するための図である。

【図２９】 従来のメモリマクロにおける問題点を説明
するための図である。

【符号の説明】

１ メモリチップ、２ ロジック回路、３，３０ メモ
リマクロ、４ アドレス接続線、１０ 領域、１１ 中
央制御帯、１２ 信号線、１３，１３ｊ ロウデコー
ダ、１４ アドレスバッファ、１５ モードレジスタ、
ＮＤ ノーマルデコーダ、ＳＤ スペアデコーダ、２２
スペア判定回路、５０ スペア判定回路／ロウデコー
ダ部、５２，５６ スイッチ回路、５４ バンク制御回
路、Ｂ０〜Ｂ３ バンク、ＷＬ ワード線、ＢＬ ビッ
ト線、Ｍ メモリセル、ｍ０〜ｍ１５，ｍａ，ｍｂ，ｍ
ｃ，ｍｄ メモリブロック。

フロントページの続き Ｆターム(参考） 5B024 AA15 BA13 BA29 CA16 CA17 CA21 5B060 HA05 5L106 AA01 CC04 CC13 CC17 CC21 CC32 GG05

Claims (6)

【特許請求の範囲】
1. 【請求項１】 行列状に配置される複数のメモリセルと
   複数の行に対応して配置される複数のワード線と複数の
   列に対応して配置される複数のビット線とが形成される
   メモリセルアレイ領域と、前記メモリセルを選択するた
   めの選択回路とを含み、メモリ容量に応じてレイアウト
   が決定されるメモリマクロと、 前記メモリマクロの動作を指定するロジック回路と、 前記ロジック回路と前記メモリマクロとの間に配置さ
   れ、メモリセルを選択するアドレスを前記ロジック回路
   側から前記メモリマクロ側に伝送するためのアドレス接
   続線とを備え、 前記アドレス接続線は、 前記メモリセルアレイ領域のバンク構成に従い、バンク
   毎に前記アドレスが連続になるように配線される、半導
   体記憶装置。
2. 【請求項２】 前記複数のメモリセルは、 複数のメモリブロックに分割され、 前記アドレスは、 ワード線選択アドレスと、 複数ビットを有するブロック選択アドレスとを含み、 前記選択回路は、 前記ブロック選択アドレスに応じてメモリブロックを選
   択するとともに、前記ワード線選択アドレスに応じて選
   択されたメモリブロックに含まれる特定のワード線を選
   択し、 前記アドレス接続線は、 前記ロジック回路から出力される前記ブロック選択アド
   レスの上位ビットを、前記メモリマクロにおける前記ブ
   ロック選択アドレスの下位ビットに、前記ロジック回路
   から出力される前記ブロック選択アドレスの下位ビット
   を、前記メモリマクロにおける前記ブロック選択アドレ
   スの上位ビットに割当てるように配線される、請求項１
   に記載の半導体記憶装置。
3. 【請求項３】 前記ロジック回路から出力される前記ブ
   ロック選択アドレスの上位は、 複数のバンクのうち選択するバンクを指定するバンクア
   ドレスを含み、 前記アドレス配線は、 前記バンクアドレスが、前記メモリマクロにおいて、前
   記ブロック選択アドレスの上位ビットに割当てられるよ
   うに配線される、請求項２記載の半導体記憶装置。
4. 【請求項４】 前記複数のバンクのそれぞれは、 欠陥のあるワード線を置換するためのスペアワード線を
   さらに含み、 前記欠陥のあるワード線は、同一バンク内の前記スペア
   ワード線により置換される、請求項３記載の半導体記憶
   装置。
5. 【請求項５】 前記ロジック回路から出力される前記ブ
   ロック選択アドレスの上位は、 複数のバンクのうち選択するバンクを指定するバンクア
   ドレスを含み、 前記アドレス配線は、 前記バンクアドレスが、前記メモリマクロにおいて、前
   記ブロック選択アドレスの下位ビットに割当てられるよ
   うに配線される、請求項２記載の半導体記憶装置。
6. 【請求項６】 前記複数のメモリブロックのそれぞれ
   は、 欠陥のあるワード線を置換するためのスペアワード線を
   さらに含み、 前記欠陥のあるワード線は、同一メモリブロック内の前
   記スペアワード線により置換される、請求項５記載の半
   導体記憶装置。