KR20110001416A - 반도체 메모리 장치 - Google Patents

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KR20110001416A KR1020090058938A KR20090058938A KR20110001416A KR 20110001416 A KR20110001416 A KR 20110001416A KR 1020090058938 A KR1020090058938 A KR 1020090058938A KR 20090058938 A KR20090058938 A KR 20090058938A KR 20110001416 A KR20110001416 A KR 20110001416A
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Abstract

파이프 입력 신호 및 파이프 출력 신호에 응답하여 해당 데이터를 입력 받아 저장하며 출력하는 제 1 파이프 래치, 제 2 파이프 래치, 제 3 파이프 래치, 및 제 4 파이프 래치, 상기 제 2 파이프 래치의 출력을 제 1 출력 제어 신호 및 제 2 출력 제어 신호에 응답하여 입력받아 저장하고 출력하는 래치부, 상기 제 3 파이프 래치의 출력을 상기 제 2 출력 제어 신호에 응답하여 입력받아 저장하고 출력하는 제 1 플립 플롭, 상기 제 4 파이프 래치의 출력을 제 3 출력 제어 신호에 응답하여 입력 받아 저장하고 출력하는 제 2 플립 플롭, 및 상기 제 1 출력 제어 신호, 상기 제 2 출력 제어 신호, 상기 제 3 출력 제어 신호, 및 제 4 출력 제어 신호에 응답하여 상기 제 1 파이프 래치, 상기 래치부, 상기 제 1 플립 플롭, 및 상기 제 2 플립 플롭의 출력을 선택적으로 라이징 데이터, 및 폴링 데이터로서 출력하는 파이프 먹스를 포함한다.
파이프 래치, 파이프 출력, 파이프 입력

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터를 입력 받아 저장하는 동작을 수행하도록 설계된다. 이때, 반도체 메모리 장치가 데이터를 입력 받을 경우에는 직렬로 데이터를 입력 받아 병렬로 데이터를 저장하고, 저장된 데이터를 출력할 경우 병렬인 데이터를 다시 직렬로 변환하여 출력한다.
저장된 데이터를 출력할 경우 일반적인 반도체 메모리 장치는 도 1에 도시된 바와 같이, 제 1 내지 제 4 파이프 래치(11~14), 제 1 및 제 2 플립 플롭(FF11,FF12) 및 파이프 먹스(MUX)를 포함하도록 설계된다.
상기 제 2 내지 제 4 파이프 래치(12~14) 각각은 도 2에 도시된 상기 제 1파이프 래치(11)와 같이 구성된다. 상기 제 1 파이프 래치(11)는 제 1 내지 제 4 인버터(IV1~IV4), 제 1 내지 제 4 트랜지스터(P1, P2, N1, N2), 및 패스 게이트(PG1)를 포함하여, 파이프 입력 신호(pin)가 인에이블되면 데이터(gio_ev<0>)를 입력 받아 저장하고 파이프 출력 신호(pout)가 인에이블되면 데이터(rdo0)를 출력한다.
이와 같이 구성된 반도체 메모리 장치의 동작을 도 3을 참조하여 설명하면 다음과 같다.
파이프 입력 신호(pin)가 인에이블되면 제 1 내지 제 4 파이프 래치(11~14)는 해당 데이터(gio_ev<0:1>, gio_od<0:1>)를 입력 받아 저장한다.
파이프 출력 신호(pout)가 인에이블되면 상기 제 1 내지 4 파이프 래치(11~14) 각각은 저장된 데이터를 출력한다. 이때, 상기 제 1 및 제 2 파이프 래치(11, 12)의 출력(rdo0, fdo0)은 파이프 먹스(MUX)로 입력된다. 하지만, 상기 제 3 및 제 4 파이프 래치(13, 14)의 각 출력은 제 1 및 제 2 플립 플롭(FF11, FF12)에 입력된다. 상기 제 1 플립 플롭(FF11)은 제 1 내지 제 4 출력 제어 신호(prout0, pfout0, prout1, pfout1) 중 상기 제 2 출력 제어 신호(pfout0)가 인에이블되면 입력받은 상기 제 3 파이프 래치(13)의 출력을 상기 파이프 먹스(MUX)에 출력한다. 즉, 상기 제 3 파이프 래치(13)의 출력은 상기 제 1 플립 플롭(FF11)의 출력(rdo1)으로서 상기 제 2 출력 제어 신호(pfout0)가 인에이블되면 상기 파이프 먹스(MUX)로 입력된다. 상기 제 2 플립 플롭(FF12)은 상기 제 3 출력 제어 신호(prout1)가 인에이블되면 입력받은 상기 제 4 파이프 래치(14)의 출력을 상기 파이프 먹스(MUX)에 출력한다. 즉, 상기 제 4 파이프 래치(14)의 출력은 상기 제 2 플립 플롭(FF12)의 출력(fdo1)으로서 상기 제 3 출력 제어 신호(prout1)가 인에이블되면 상기 파이프 먹스(MUX)에 입력된다.
상기 파이프 먹스(MUX)는 상기 제 1 내지 제 4 출력 제어 신호(prout0, pfout0, prout1, pfout1)가 각 인에이블되면 입력 받은 데이터(rdo0, fdo0, rd01, fdo1)를 선택하여 라이징 데이터(rdo) 및 폴링 데이터(fdo)로서 출력한다.
이와 같이, 종래의 반도체 메모리 장치는 상기 제 1 및 제 3 파이프 래치(11, 13)가 입력 받은 데이터(gio_ev<0>, gio_ev<1>)를 상기 제 1 및 제 3 출력 제어 신호(prout0, prout1)가 인에이블되면 상기 라이징 데이터(rdo 즉, ev0, ev1)로서 출력한다. 또한, 종래의 반도체 메모리 장치는 상기 제 2 및 제 4 파이프 래치(12, 14)가 입력 받은 데이터(gio_od<0>, gio_od<1>)를 상기 제 2 및 제 4 출력 제어 신호(gio_od<0>, gio_od<1>)가 인에이블되면 상기 폴링 데이터(fdo, 즉, od0, od1)로서 출력한다.
도 2에 도시된, 제 1 파이프 래치(11)는 상기 파이프 출력 신호(pout)에 응답하여 패스 게이트(PG1)가 턴온되면 저장된 데이터를 출력하는 구조이다. 일반적으로 패스 게이트(PG1)의 경우 고속동작에서 커패시턴스(capacitance)가 커지는 문제점이 있어, 고속 동작시 상기 제 1 파이프 래치(11)의 출력 데이터의 천이 기울기는 작아진다.
제 1 내지 제 4 파이프 래치(11~14)는 모두 동일한 구조이고, 특히 상기 제 1 및 제 2 파이프 래치(11, 12)는 파이프 먹스(MUX)로 직접 출력 신호를 제공하므로, 상기 제 1 및 제 2 파이프 래치(11, 12)의 출력 데이터의 천이 기울기가 작아지는 것은 데이터 출력의 마진(margin)을 부족하게 만들고, 결국 마진 부족은 반도체 메모리 장치가 정상적으로 데이터를 출력하지 못하게 하는 요인이 된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 고속 동작에서도 데이터를 정상적으로 출력할 수 있는 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 파이프 입력 신호 및 파이프 출력 신호에 응답하여 해당 데이터를 입력 받아 저장하며 출력하는 제 1 파이프 래치, 제 2 파이프 래치, 제 3 파이프 래치, 및 제 4 파이프 래치, 상기 제 2 파이프 래치의 출력을 제 1 출력 제어 신호 및 제 2 출력 제어 신호에 응답하여 입력받아 저장하고 출력하는 래치부, 상기 제 3 파이프 래치의 출력을 상기 제 2 출력 제어 신호에 응답하여 입력받아 저장하고 출력하는 제 1 플립 플롭, 상기 제 4 파이프 래치의 출력을 제 3 출력 제어 신호에 응답하여 입력 받아 저장하고 출력하는 제 2 플립 플롭, 및 상기 제 1 출력 제어 신호, 상기 제 2 출력 제어 신호, 상기 제 3 출력 제어 신호, 및 제 4 출력 제어 신호에 응답하여 상기 제 1 파이프 래치, 상기 래치부, 상기 제 1 플립 플롭, 및 상기 제 2 플립 플롭의 출력을 선택적으로 라이징 데이터, 및 폴링 데이터로서 출력하는 파이프 먹스를 포함한다.
본 발명에 따른 반도체 메모리 장치는 고속 동작에서도 데이터를 정상적으로출력할 수 있어, 반도체 메모리 장치가 고속 동작시에도 데이터 신뢰도를 높이는 효과가 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 4에 도시된 바와 같이, 제 1 내지 제 4 파이프 래치(101~104), 래치부(201), 제 1 및 제 2 플립 플롭(FF11, FF12), 및 파이프 먹스(MUX)를 포함한다.
상기 제 1 내지 제 4 파이프 래치(101~104) 각각은 파이프 입력 신호(pin) 및 파이프 출력 신호(pout)에 응답하여 해당 데이터(gio_ev<0:1>, gio_od<0:1>)를 입력 받아 저장하며 출력한다. 예를 들어, 상기 제 1 파이프 래치(101)는 상기 파이프 입력 신호(pin)가 인에이블되면 데이터(gio_ev<0>)를 입력받아 저장하고, 상기 파이프 출력 신호(pout)가 인에이블되면 저장된 데이터를 상기 파이프 먹스(MUX)의 입력(rdo0)으로서 출력한다. 상기 제 2 파이프 래치(102)는 상기 파이프 입력 신호(pin)가 인에이블되면 데이터(gio_od<0>)를 입력 받아 저장하고, 상기 파이프 출력 신호(pout)가 인에이블되면 저장된 데이터를 상기 래치부(201)로 출력한다. 상기 제 3 파이프 래치(103)는 상기 파이프 입력 신호(pin)가 인에이블되면 데이터(gio_ev<1>)를 입력 받아 저장하고, 상기 파이프 출력 신호(pout)가 인에이블되면 저장된 데이터를 상기 제 1 플립플롭(FF11)으로 출력한다. 상기 제 4 파이프 래치(104)는 상기 파이프 입력 신호(pin)가 인에이블되면 데이터(gio_od<1>)를 입력 받아 저장하고, 상기 파이프 출력 신호(pout)가 인에이블되면 저장된 데이터를 상기 제 2 플립플롭(FF12)으로 출력한다.
상기 래치부(201)는 상기 제 2 파이프 래치(102)의 출력(pipe2_out)을 제 1 출력 제어 신호(prout0) 및 제 2 출력 제어 신호(pfout0)에 응답하여 입력 받아 출력하고 저장하여 출력한다. 예를 들어, 상기 래치부(201)는 상기 제 2 출력 제어 신호(pfout0)가 디스에이블된 상태에서 상기 제 1 출력 제어 신호(prout0)가 인에이블되면 상기 제 2 파이프 래치(102)의 출력(pipe_out)을 입력 받아 출력하고, 상기 제 1 출력 제어 신호(prout0)만 디스에이블되거나, 상기 제 1 및 제 2 출력 제어 신호(prout0, pfout0)가 모두 인에이블되면 출력하던 상기 제 2 파이프 래치(102)의 출력(pipe2_out)을 저장하고 출력한다. 이때, 상기 래치부(201)는 상기 제 2 파이프 래치(102)의 출력(pipe2_out)을 상기 파이프 먹스(MUX)의 입력(fdo0)으로서 출력한다.
상기 제 1 플립플롭(FF11)은 상기 제 3 파이프 래치(103)의 출력을 상기 제 2 출력 제어 신호(pfout0)에 응답하여 입력받아 저장하고 출력한다. 예를 들어, 상기 제 1 플립플롭(FF11)은 상기 제 2 출력 제어 신호(pfout0)가 인에이블되면 상기 제 3 파이프 래치(103)의 출력을 상기 파이프 먹스(MUX)의 입력(rdo1)으로서 출력하며 저장한다.
상기 제 2 플립플롭(FF12)은 상기 제 4 파이프 래치(104)의 출력을 상기 제 3 출력 제어 신호(prout1)에 응답하여 입력받아 저장하고 출력한다. 예를 들어, 상기 제 2 플립플롭(FF12)은 상기 제 3 출력 제어 신호(prout1)가 인에이블되면 상기 제 4 파이프 래치(104)의 출력을 상기 파이프 먹스(MUX)의 입력(fdo1)으로서 출력하며 저장한다.
상기 파이프 먹스(MUX)는 상기 제 1 내지 제 3 출력 제어 신호(prout0, pfout0, prout1) 및 제 4 출력 제어 신호(pfout1)에 응답하여 상기 파이프 먹스(MUX)의 입력(rdo0, fdo0, rdo1, fdo1)을 선택적으로 라이징 데이터(rdo) 또는 폴링 데이터(fdo)로서 출력한다. 이때, 상기 제 1 내지 제 4 출력 제어 신호(prout0, pfout0, prout1, pfout1)는 상기 파이프 출력 신호(pout)가 인에이블된 이후 순차적으로 지연되어 출력되는 신호이다. 예를 들어, 상기 파이프 먹스(MUX)는 상기 제 1 출력 제어 신호(prout0)가 인에이블되면 상기 파이프 먹스(MUX)의 입력(rdo0)을 상기 라이징 데이터(rdo)로서 출력한다. 상기 파이프 먹스(MUX)는 상기 제 2 출력 제어 신호(pfout0)가 인에이블되면 상기 파이프 먹스(MUX)의 입력(fdo0)을 상기 폴링 데이터(fdo)로서 출력한다. 상기 파이프 먹스(MUX)는 상기 제 3 출력 제어 신호(prout1)가 인에이블되면 상기 파이프 먹스(MUX)의 입력(rdo1)을 상기 라이징 데이터(rdo)로서 출력한다. 상기 파이프 먹스(MUX)는 상기 제 4 출력 제어 신호(pfout1)가 인에이블되면 상기 파이프 먹스(MUX)의 입력(fdo1)을 상기 폴링 데이터(fdo)로서 출력한다.
상기 제 1 내지 제 4 파이프 래치(101~104) 각각은 구성이 동일하여 상기 제 1 파이프 래치(101)의 구성만을 도 5를 참조하여 설명한다.
상기 제 1 파이프 래치(101)는 입력 저장부(101-1) 및 드라이버(101-2)를 포함한다.
상기 입력 저장부(101-1)는 상기 파이프 입력 신호(pin)가 인에이블되면 데이터(gio_ev<0>)를 입력 받아 저장한다.
상기 입력 저장부(101-1)는 제 1 내지 제 4 인버터(IV11, IV12, IV13, IV14), 및 제 1 내지 제 4 트랜지스터(P11, P12, N11, N12)를 포함한다. 상기 제 1 인버터(IV11)는 데이터(gio_ev<0>)를 입력 받는다. 상기 제 2 인버터(IV12)는 상기 파이프 입력 신호(pin)를 입력 받는다. 상기 제 1 트랜지스터(P11)는 게이트에 상기 제 1 인버터(IV11)의 출력 신호를 입력받고 소오스에 외부 전압(VDD)을 인가 받는다. 상기 제 2 트랜지스터(P12)는 게이트에 상기 파이프 입력 신호(pin)를 입력받고 소오스에 상기 제 1 트랜지스터(P11)의 드레인이 연결된다. 상기 제 3 트랜지스터(N11)는 게이트에 상기 제 2 인버터(IV12)의 출력 신호가 입력되고 드레인에 상기 제 2 트랜지스터(P12)의 드레인이 연결된다. 상기 제 4 트랜지스터(N12)는 게이트에 상기 제 1 인버터(IV11)의 출력 신호를 입력 받고 드레인에 상기 제 3 트랜지스터(N11)의 소오스가 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 3 인버터(IV13)는 입력단에 상기 제 2 및 제 3 트랜지스터(P12, N12)가 연결된 노드가 연결된다. 상기 제 4 인버터(IV14)는 입력단에 상기 제 3 인버터(IV13)의 출력단이 연결되고 출력단에 상기 제 3 인버터(IV13)의 입력단이 연결된다.
상기 드라이버(101-2)는 상기 파이프 출력 신호(pout)가 인에이블되면 상기 입력 저장부(101-1)에 저장된 데이터를 상기 파이프 먹스(MUX)의 입력(rdo0)으로서 출력한다.
상기 드라이버(101-2)는 제 1 낸드 게이트(ND11), 및 제 5 내지 제 7 트랜지스터(P13, N13, N14)를 포함한다. 상기 제 1 낸드 게이트(ND11)는 상기 파이프 출력 신호(pout), 및 상기 제 4 인버터(IV14)의 출력 신호를 입력 받는다. 상기 제 5 트랜지스터(P13)는 게이트에 상기 제 1 낸드 게이트(ND11)의 출력 신호를 입력 받 고 소오스에 외부 전압(VDD)을 인가받는다. 상기 제 6 트랜지스터(N13)는 게이트에 상기 파이프 출력 신호(pout)를 입력받고 드레인에 상기 제 5 트랜지스터(P13)의 드레인이 연결된다. 상기 제 7 트랜지스터(N14)는 게이트에 상기 제 3 인버터(IV13)의 출력 신호가 입력되고 드레인에 상기 제 6 트랜지스터(N13)의 소오스가 연결되며 소오스에 접지단(VSS)이 연결된다. 이때, 상기 제 5 및 제 6 트랜지스터(P13, N13)가 연결된 노드에서 상기 파이프 먹스(MUX)의 입력(rdo0)이 출력된다.
상기 래치부(201)는 제 5 내지 제 8 인버터(IV15~IV18), 제 2 낸드 게이트(ND12), 패스 게이트(PG11), 및 제 8 내지 제 11 트랜지스터(P14, P15, N15, N16)를 포함한다. 상기 제 5 인버터(IV15)는 상기 제 2 출력 제어 신호(pfout0)를 입력 받는다. 상기 제 2 낸드 게이트(ND12)는 상기 제 1 출력 제어 신호(prout0), 및 상기 제 5 인버터(IV15)의 출력 신호를 입력 받는다. 상기 제 6 인버터(IV16)는 상기 제 2 낸드 게이트(ND12)의 출력 신호를 입력 받는다. 상기 제 7 인버터(IV17)는 상기 제 2 파이프 래치(102)의 출력(pipe2_out)을 입력받는다. 상기 패스 게이트(PG11)는 제 1 제어단에 상기 제 2 낸드 게이트(ND12)의 출력 신호를 입력 받고 제 2 제어단에 상기 제 6 인버터(IV16)의 출력 신호를 입력 받으며 입력단에 상기 제 7 인버터(IV17)의 출력 신호를 입력 받는다. 상기 제 8 인버터(IV18)는 입력단에 상기 패스 게이트(PG11)의 출력 신호를 입력받아 상기 파이프 먹스(MUX)의 입력(fdo0)으로서 출력한다. 상기 제 8 트랜지스터(P14)는 게이트에 상기 제 8 인버터(IV18)의 출력 신호를 입력 받으며 소오스에 외부 전압(VDD)을 입력 받는다. 상기 제 9 트랜지스터(P15)는 게이트에 상기 제 6 인버터(IV16)의 출력 신호를 입력 받고 소오스에 상기 제 8 트랜지스터(P14)의 드레인이 연결된다. 상기 제 10 트랜지스터(N15)는 게이트에 상기 제 2 낸드 게이트(ND12)의 출력 신호를 입력 받으며 드레인에 상기 제 9 트랜지스터(P15)의 드레인이 연결된다. 상기 제 11 트랜지스터(N16)는 게이트에 상기 제 8 인버터(IV18)의 출력을 입력 받으며 드레인에 상기 제 10 트랜지스터(N15)의 소오스가 연결되며 소오스에 접지단(VSS)이 연결된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 도 7을 참조하여 설명하면 다음과 같다.
제 1 파이프 래치(101)는 파이프 입력 신호(pin)가 인에이블되면 데이터(gio_ev<0>)를 입력 받아 저장하고, 파이프 출력 신호(pout)가 인에이블되면 저장된 데이터를 파이스 먹스(MUX)의 입력(rdo0)으로서 출력한다.
제 2 파이프 래치(102)는 상기 파이프 입력 신호(pin)가 인에이블되면 데이터(gio_od<0>)를 입력 받아 저장하고, 상기 파이프 출력 신호(pout)가 인에이블되면 저장된 데이터를 래치부(201)에 출력한다. 상기 래치부(201)는 제 2 출력 제어 신호(pfout0)가 디스에이블된 상태에서 제 1 출력 제어 신호(prout0)가 인에이블되면 상기 제 2 파이프 래치(102)의 출력(pipe2_out)을 상기 파이프 먹스(MUX)의 입력(fdo0)으로서 출력하고, 상기 제 2 출력 제어 신호(pfout)가 인에이블되면 상기 파이프 먹스(MUX)의 입력(fdo0) 레벨을 유지시킨다.
제 3 파이프 래치(103)는 상기 파이프 입력 신호(pin)가 인에이블되면 데이터(gio_ev<1>)를 입력받아 저장하고, 상기 파이프 출력 신호(pout)가 인에이블되면 저장된 데이터를 제 1 플립플롭(FF11)으로 출력한다. 상기 제 1 플립플롭(FF11)은 상기 제 2 출력 제어 신호(pfout0)가 인에이블되면 상기 제 3 파이프 래치(103)의 출력을 상기 파이프 먹스(MUX)의 입력(rdo1)으로서 출력하며 저장한다.
제 4 파이프 래치(104)는 상기 파이프 입력 신호(pin)가 인에이블되면 데이터(gio_od<1>)를 입력 받아 저장하고, 상기 파이프 출력 신호(pout)가 인에이블되면 저장된 데이터를 제 2 플립플롭(FF12)으로 출력한다. 상기 제 2 플립플롭(FF12)은 상기 제 3 출력 제어 신호(prout1)가 인에이블되면 상기 제 4 파이프 래치(104)의 출력을 상기 파이프 먹스(MUX)의 입력(fdo1)으로서 출력하며 저장한다.
상기 파이프 먹스(MUX)는 상기 제 1 파이프 래치(101)의 출력(rdo0)을 상기 제 1 출력 제어 신호(prout0)가 인에이블되면 라이징 데이터(rdo)로서 출력한다. 상기 파이프 먹스(MUX)는 상기 래치부(201)의 출력(fdo0)을 상기 제 2 출력 제어 신호(pfout0)가 인에이블되면 폴링 데이터(fdo)로서 출력한다. 상기 파이프 먹스(MUX)는 상기 제 1 플립플롭(FF11)의 출력(rdo1)을 상기 제 3 출력 제어 신호(prout1)가 인에이블되면 상기 라이징 데이터(rdo)로서 출력한다. 상기 파이프 먹스(MUX)는 상기 제 2 플립플롭(FF12)의 출력(fdo1)을 상기 제 4 출력 제어 신호(pfout1)가 인에이블되면 상기 폴링 데이터(fdo)로서 출력한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 7과 같이, 파이프 출력 신호(pout)의 인에이블 타이밍을(도 3에 비해)을 앞당겨 데이터 출력 마진을 더 확보할 수 있다. 이와 같이 본 발명에 따른 반도체 메모리 장치가 동작할 수 있는 것은 상기 래치부(201)가 상기 제 1 출력 제어 신호(prout0)와 상기 제 2 출력 제어 신호(pfout0)의 인에이블 타이밍 사이에 상기 제 2 파이프 래치(102)의 출력을 저 장할 수 있기 때문이다.
또한, 본 발명의 실시예의 구성인 각 파이프 래치(101~104)는 도 5에 도시된 바와 같이, 파이프 입력 신호(pin)에 응답하여 데이터를 입력 받고 저장하는 구성(입력 저장부, 101-1)과, 파이프 출력 신호(pout)에 응답하여 저장된 데이터를 드라이빙하여 출력하는 구성(드라이버, 101-2)을 구비하기 때문에, 각 파이프 래치(101~104)들이 고속동작을 수행하더라도 각 파이프 래치(101~104) 출력들의 천이 기울기가 커져, 반도체 메모리 장치가 데이터를 출력하는 데 필요한 마진(margin)을 더 확보하게 할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 반도체 메모리 장치의 개략적인 구성을 나타내는 도면,
도 2는 도 1에 도시된 제 1 파이프 래치의 구성을 나타내는 도면,
도 3은 일반적인 반도체 메모리 장치의 동작 타이밍도,
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 개략적인 구성을 나타내는 도면,
도 5는 도 4에 도시된 제 1 파이프 래치의 구성을 나타내는 도면,
도 6은 도 4에 도시된 래치부의 구성을 나타내는 도면,
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 설명을 위한 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
101~104: 제 1 내지 제 4 파이프 래치 201: 래치부
FF11, FF12: 제 1 및 제 2 플립플롭 MUX: 파이프 먹스

Claims (6)

  1. 파이프 입력 신호 및 파이프 출력 신호에 응답하여 해당 데이터를 입력 받아 저장하며 출력하는 제 1 파이프 래치, 제 2 파이프 래치, 제 3 파이프 래치, 및 제 4 파이프 래치;
    상기 제 2 파이프 래치의 출력을 제 1 출력 제어 신호 및 제 2 출력 제어 신호에 응답하여 입력받아 저장하고 출력하는 래치부;
    상기 제 3 파이프 래치의 출력을 상기 제 2 출력 제어 신호에 응답하여 입력받아 저장하고 출력하는 제 1 플립 플롭;
    상기 제 4 파이프 래치의 출력을 제 3 출력 제어 신호에 응답하여 입력 받아 저장하고 출력하는 제 2 플립 플롭; 및
    상기 제 1 출력 제어 신호, 상기 제 2 출력 제어 신호, 상기 제 3 출력 제어 신호, 및 제 4 출력 제어 신호에 응답하여 상기 제 1 파이프 래치, 상기 래치부, 상기 제 1 플립 플롭, 및 상기 제 2 플립 플롭의 출력을 선택적으로 라이징 데이터, 및 폴링 데이터로서 출력하는 파이프 먹스를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 4 출력 제어 신호는 상기 파이프 출력 신호가 인에이블된 이후 순차적으로 지연되어 출력되는 신호인 것을 특징으로 하는 반도체 메모리 장 치.
  3. 제 2 항에 있어서,
    상기 래치부는
    상기 제 2 출력 제어 신호가 디스에이블된 상태에서 상기 제 1 출력 제어 신호가 인에이블되면 상기 제 2 파이프 래치의 출력을 입력 받아 출력하며,
    상기 제 1 출력 제어 신호만이 디스에이블되거나, 상기 제 1 및 제 2 출력 제어 신호가 모두 인에이블되면 출력하던 상기 제 2 파이프 래치의 출력을 저장하여 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 내지 제 4 파이프 래치 각각은
    상기 파이프 입력 신호가 인에이블되면 해당 데이터를 입력 받아 저장하는 입력 저장부, 및
    상기 파이프 출력 신호가 인에이블되면 상기 입력 저장부에 저장된 데이터를 드라이빙하여 출력하는 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 플립 플롭은
    상기 제 2 출력 제어 신호가 인에이블되면 상기 제 3 파이프 래치의 출력을 입력 받아 저장하고 출력하며,
    상기 제 2 플립 플롭은
    상기 제 3 출력 제어 신호가 인에이블되면 상기 제 4 파이프 래치의 출력을 입력 받아 저장학 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 파이프 먹스는
    상기 제 1 출력 제어 신호가 인에이블되면 상기 제 1 파이프 래치의 출력을상기 라이징 데이터로서 출력하고,
    상기 제 2 출력 제어 신호가 인에이블되면 상기 래치부의 출력을 상기 폴링 데이터로서 출력하며,
    상기 제 3 출력 제어 신호가 인에이블되면 상기 제 1 플립 플롭의 출력을 상기 라이징 데이터로서 출력하고,
    상기 제 4 출력 제어 신호가 인에이블되면 상기 제 2 플립 플롭의 출력을 상기 폴링 데이터로서 출력하는 것을 특징으로 하는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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CN110390964A (zh) * 2018-04-23 2019-10-29 爱思开海力士有限公司 管道锁存器、使用管道锁存器的半导体装置和半导体系统

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