CN114496039A - 存储器设备及其操作方法 - Google Patents

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Abstract

存储器设备及其操作方法，存储器设备包括多个页、外围电路和控制逻辑。外围电路被配置为：从外部控制器接收命令、地址和数据来对从多个页中选择的页进行编程，并且根据用于命令、地址和数据的输入模式来生成内部输入数据。控制逻辑被配置为：根据输入模式来确定是否基于数据生成内部输入数据，并且控制外围电路，使得对内部输入数据进行编程的编程操作被执行。

Description

存储器设备及其操作方法
相关申请的交叉引用
本申请要求于2020年10月23日在韩国知识产权局提交的韩国专利申请号10-2020-0138382的优先权，上述申请的全部公开内容通过引用并入本文。
技术领域
本公开的各种实施例总体上涉及电子设备，并且更具体地，涉及存储器设备以及操作存储器设备的方法。
背景技术
存储设备是在诸如计算机、智能电话或智能平板的主机设备的控制下存储数据的设备。根据存储数据的设备，存储设备的示例包括将数据存储在磁盘中的设备(诸如硬盘驱动器(HDD))以及将数据存储在半导体存储器、特别是非易失性存储器中的设备(诸如固态驱动器(SSD)或存储器卡)。
存储设备可以包括其中存储数据的存储器设备和控制数据在存储器设备中的存储的存储器控制器。这样的存储器设备可以被分类为易失性存储器设备或非易失性存储器设备。非易失性存储器的代表性示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变式随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电式RAM(FRAM)。
发明内容
本公开的各种实施例涉及存储器设备和操作存储器设备的方法，在仅使用较大数目的输入/输出线中的一些输入/输出线来输入数据时，该存储器设备增加数据输入速度。
根据本公开的一个实施例，存储器设备包括多个页、外围电路和控制逻辑。外围电路被配置为：从外部控制器接收命令、地址和数据来对从多个页中选择的页进行编程，并且根据用于命令、地址和数据的输入模式来生成内部输入数据。控制逻辑被配置为：根据输入模式来确定是否基于数据生成内部输入数据，并且控制外围电路，使得对内部输入数据进行编程的编程操作被执行。
根据本公开的另一实施例，存储器设备包括多个页、模式设置器、和输入控制器、以及控制信号发生器。模式设置器被配置为：设置在其中从外部控制器接收命令、地址和数据来对从多个页中选择的页进行编程的模式。输入控制器被配置为根据由模式设置器设置的模式来基于数据生成内部输入数据，并且控制信号发生器被配置为生成用于控制输入控制器生成内部输入数据的控制信号。
根据本公开的一个附加实施例是操作存储器设备的方法。该方法包括：设置在其中从外部控制器接收命令、地址和数据来对从多个页中选择的页进行编程的模式。该方法还包括：基于所设置的模式来接收数据；根据所设置的模式来生成控制信号，以基于数据来生成内部输入数据；以及基于控制信号来生成内部输入数据。
附图说明
图1是图示了存储设备的框图。
图2是图示了图1的存储器设备的结构的图。
图3是图示了图2的存储器单元阵列的一个实施例的图。
图4是用于描述图1的存储器设备的引脚配置的图。
图5是图示了其中存储器设备和测试设备在测试操作期间被彼此耦合的一个实施例的图。
图6是图示了其中存储器设备在测试操作期间被耦合到测试设备的一个实施例的图。
图7图示了在图6的测试操作期间数据被输入到多个管芯的方法。
图8是图示了命令、地址和数据在X8模式中被输入的过程的时序图。
图9是图示了数据在X8模式中被输入的过程的时序图。
图10图示了在X4模式中减少数据输入时间的方法。
图11A至图11C图示了数据在X4模式和X8模式中被输入的方法。
图12图示了在X4模式中数据输入所需的控制信号和所生成的内部输入数据。
图13图示了用于生成图12的快速模式信号的控制信号发生器的配置。
图14是图示了根据本公开的一个实施例的存储器设备的操作的流程图。
图15是图示了图1的存储器控制器的一个实施例的图。
图16是图示了应用根据本公开的一个实施例的存储设备的存储器卡系统的框图。
图17是图示了应用根据本公开的一个实施例的存储设备的固态驱动器(SSD)系统的框图。
图18是图示了应用根据本公开的一个实施例的存储设备的用户系统的框图。
具体实施方式
在本说明书或申请中引入的、本公开的实施例中的特定的结构描述或功能描述仅用于描述本公开的实施例。描述不应被解释为限于说明书或申请中描述的实施例。
现在将在下文中参考其中图示了本公开的实施例的附图来更充分地描述本公开的各种实施例，使得本领域技术人员可以实施本公开的技术构思。
图1是图示了存储设备的框图。
参考图1，存储设备50可以包括存储器设备100和存储器控制器200。
存储设备50可以是在主机300的控制下存储数据的设备，主机300诸如是移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视(TV)、平板PC、或车载信息娱乐系统。
根据作为用于与主机300进行通信的方案的主机接口，存储设备50可以被制造为各种类型的存储设备中的任一种。例如，存储设备50可以被实现为各种类型的存储设备中的任一种，例如，固态硬盘(SSD)；多媒体卡，诸如MMC、嵌入式MMC(eMMC)、小尺寸MMC(RS-MMC)或micro-MMC；安全数字卡，诸如SD、mini-SD或micro-SD；通用串行总线(USB)存储设备；通用闪存(UFS)设备；个人计算机存储器卡国际协会(PCMCIA)卡类型的存储设备；外围组件互连(PCI)卡类型的存储设备；PCI快速(PCI-E)卡类型的存储设备；紧凑型闪存(CF)卡；智能媒体卡；以及记忆棒。
存储设备50可以以各种类型的封装形式中的任一种被制造。例如，存储设备50可以被制造为叠层封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)或晶圆级堆叠封装(WSP)。
存储器设备100可以存储数据。存储器设备100响应于存储器控制器200的控制而被操作。存储器设备100可以包括存储器单元阵列，存储器单元阵列包括存储数据的多个存储器单元。存储器单元阵列可以包括多个存储器块。每个存储器块可以包括可以构成多个页的多个存储器单元。在一个实施例中，每个页可以是用于将数据存储在存储器设备100中或读取存储器设备100中存储的数据的单位。存储器块可以是用于擦除数据的单位。
在一个实施例中，存储器设备100可以采取许多备选形式，诸如包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存设备、电阻式RAM(RRAM)、相变式RAM(PRAM)、磁阻式RAM(MRAM)、铁电式RAM(FRAM)或自旋转移力矩RAM(STT-RAM)。在本说明书中，为了便于描述，假设存储器设备100包括NAND闪存。
存储器设备100可以以二维(2D)阵列结构或三维(3D)阵列结构来实现。在下文中，尽管3D阵列结构作为实施例被描述，但是本公开不限于3D阵列结构。本公开不仅可以被应用于其中电荷存储层由导电浮栅(FG)形成的闪存设备，而且还可以应用于其中电荷存储层由绝缘层形成的电荷捕获闪存(CTF)设备。
在一个实施例中，存储器设备100可以以其中一个数据位被存储在一个存储器单元中的单级单元(SLC)的方式来操作。备选地，存储器设备100可以以其中至少两个数据位被存储在一个存储器单元中的方式来操作。例如，存储器设备100可以以其中两个数据位被存储在一个存储器单元中的多级单元(MLC)的方式、其中三个数据位被存储在一个存储器单元中的三级单元(TLC)的方式、或者其中四个数据位被存储在一个存储器单元中的四级单元(QLC)的方式来操作。
存储器设备100可以从存储器控制器200接收命令和地址，并且可以访问存储器单元阵列的由地址选择的区域。即，存储器设备100可以在由地址选择的区域上执行与命令相对应的操作。例如，存储器设备100可以响应于所接收的命令而执行写入操作(即，编程操作)、读取操作或擦除操作。当接收到编程命令时，存储器设备100可以将数据编程到由地址选择的区域。当接收到读取命令时，存储器设备100可以从由地址选择的区域读取数据。当接收到擦除命令时，存储器设备100可以擦除由地址选择的区域中所存储的数据。
在一个实施例中，存储器设备100可以包括模式设置器150。模式设置器150可以设置输入/输出模式，以使用与存储器设备100耦合的输入/输出线中的所有输入/输出线或一些输入/输出线。
详细地，当使用与存储器设备100耦合的所有输入/输出线来输入/输出数据时，输入/输出模式可以是X8模式。然而，当使用与存储器设备100耦合的输入/输出线中的一半输入/输出线来输入/输出数据时，输入/输出模式可以是X4模式。因此，模式设置器150可以基于被确定用于由存储器设备100输入/输出数据的线的数目来设置X4模式或X8模式。
模式设置器150可以生成处于高状态的线使能信号TM_X4_MODE来设置X4模式或X8模式。例如，当线使能信号TM_X4_MODE从低状态转变为高状态时，存储器设备100可以在X4模式中输入/输出数据。如本文中所使用的，具有高状态的信号(诸如线使能信号TM_X4_MODE)与具有低状态的信号区分开。高状态和低状态可以表示不同的逻辑状态。例如，高状态可以对应于具有第一电压的信号，并且低状态可以对应于具有第二电压的信号。对于一些实施例，第一电压大于第二电压。在其他实施例中，信号的不同特性(诸如频率或振幅)确定了信号是处于高状态还是低状态。对于一些情况，信号的高状态和低状态表示逻辑二进制状态。
在一个实施例中，当测试操作在存储器设备100上被执行时，模式设置器150可以设置输入/输出线，以将存储器设备100耦合到测试设备(测试器材)。因此，在测试操作期间，模式设置器150可以将存储器设备100的输入/输出模式设置为X4模式或X8模式。
在一个实施例中，存储器设备100可以包括输入控制器170。当仅使用与存储器设备100耦合的输入/输出线中的一些输入/输出线来输入数据时，输入控制器170可以基于输入数据而生成新数据。
可以通过将新数据输入到存储器设备100来减少数据输入所需的时间，该新数据由输入控制器170基于通过一些线接收的数据生成。即，与通过所有线来输入数据的情况相比，当通过一些线来输入数据时，可能花费很多时间，但是这样的数据输入时间可以由输入控制器170通过数据控制来减少。
在一个实施例中，控制信号发生器190可以生成控制信号，该控制信号用于控制输入控制器170基于通过一些输入/输出线接收的数据来生成新数据。在此，控制信号发生器190可以生成快速模式信号X4_FASTLOAD或正常模式信号X4_CURRENT。
详细地，当控制信号发生器190生成快速模式信号X4_FASTLOAD并且将其输出到输入控制器170时，输入控制器170可以基于通过一些线接收的数据来生成新数据。然而，当控制信号发生器190生成正常模式信号X4_CURRENT并且将其输出到输入控制器170时，输入控制器170可以在不做改变的情况下输出通过所有线接收的数据。
存储器控制器200可以控制存储设备50的整体操作。
当电源电压被施加到存储设备50时，存储器控制器200可以运行固件。当存储器设备100是闪存设备100时，存储器控制器200可以运行诸如闪存转换层(FTL)的固件，以控制主机300与存储器设备100之间的通信。
在一个实施例中，存储器控制器200可以包括固件(未示出)，该固件可以从主机300接收数据和逻辑块地址(LBA)并且可以将逻辑块地址(LBA)转换为物理块地址(PBA)，物理块地址(PBA)指示存储器设备100中包括的并且要在其中存储数据的存储器单元的地址。此外，存储器控制器200可以在缓冲存储器中存储逻辑-物理地址映射表，该逻辑-物理地址映射表对逻辑块地址(LBA)和物理块地址(PBA)之间的映射关系进行配置。
存储器控制器200可以控制存储器设备100，使得编程操作、读取操作或擦除操作响应于从主机300接收的请求而被执行。例如，当从主机300接收到编程请求时，存储器控制器200可以将编程请求转换为编程命令，并且可以将编程命令、物理块地址(PBA)和数据提供给存储器设备100。当从主机300接收到读取请求和逻辑块地址时，存储器控制器200可以将读取请求转换为读取命令，选择与逻辑块地址相对应的物理块地址，并且然后将读取命令和物理块地址(PBA)提供给存储器设备100。当从主机300接收到擦除请求和逻辑块地址时，存储器控制器200可以将擦除请求转换为擦除命令，选择与逻辑块地址相对应的物理块地址，并且然后将擦除命令和物理块地址(PBA)提供给存储器设备100。
在一个实施例中，存储器控制器200可以在未从主机300接收到请求的情况下，自主地生成编程命令、地址和数据，并且可以将它们传输到存储器设备100。例如，存储器控制器200可以向存储器设备100提供命令、地址和数据来执行后台操作，诸如用于损耗平衡的编程操作和用于垃圾收集的编程操作。
在一个实施例中，存储设备50可以包括缓冲存储器(未图示)。存储器控制器200可以控制主机300和缓冲存储器(未图示)之间的数据交换。备选地，存储器控制器200可以将用于控制存储器设备100的系统数据临时存储在缓冲存储器中。例如，存储器控制器200可以将从主机300输入的数据临时存储在缓冲存储器中，并且然后可以将缓冲存储器中临时存储的数据传输到存储器设备100。
在各种实施例中，缓冲存储器可以被用作存储器控制器200的工作存储器或高速缓存存储器。缓冲存储器可以存储由存储器控制器200执行的代码或命令。备选地，缓冲存储器可以存储由存储器控制器200处理的数据。
在一个实施例中，缓冲存储器可以被实现为DRAM或静态RAM(SRAM)，DRAM诸如是双倍数据速率SDRAM(DDR SDRAM)、双倍数据速率第四代(DDR4)SDRAM、低功率双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM或RambusDRAM(RDRAM)。
在各种实施例中，缓冲存储器可以在存储设备50的外部被耦合到存储设备50。在该情况下，耦合到存储设备50的外部的易失性存储器设备可以用作缓冲存储器。
在一个实施例中，存储器控制器200可以控制至少两个存储器设备。在该情况下，存储器控制器200可以根据交错方案来控制存储器设备，以改进操作性能。
主机300可以使用各种通信方法中的至少一种来与存储设备50通信，各种通信方法诸如是通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI快速(PCIe)、非易失性存储器快速(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)通信方法。
图2是图示了图1的存储器设备100的结构的图。
参考图2，存储器设备100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL而被耦合到行解码器121。存储器块BLK1至BLKz中的每个存储器块可以通过位线BL1至BLn而被耦合到页缓冲器组123。存储器块BLK1至BLKz中的每个存储器块可以包括多个存储器单元。在一个实施例中，多个存储器单元可以是非易失性存储器单元。与相同字线耦合的存储器单元可以被定义为单个页。因此，单个存储器块可以包括多个页。
行线RL可以包括至少一个源极选择线、多个字线、和至少一个漏极选择线。
存储器单元阵列110中包括的存储器单元中的每个存储器单元可以被实现为能够存储一个数据位的单级单元(SLC)、能够存储两个数据位的多级单元(MLC)、能够存储三个数据位的三级单元(TLC)、或者能够存储四个数据位的四级单元(QLC)。
外围电路120可以在控制逻辑130的控制下对存储器单元阵列110的被选择的区域执行编程操作、读取操作或擦除操作。外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以在控制逻辑130的控制下向行线RL和位线BL1至BLn施加各种操作电压或者对所施加的电压进行放电。
外围电路120可以包括行解码器121、电压发生器122、页缓冲器组123、列解码器124、输入/输出电路125和感测电路126。
行解码器121通过行线RL而被耦合到存储器单元阵列110。行线RL可以包括至少一个源极选择线、多个字线、和至少一个漏极选择线。在一个实施例中，字线可以包括普通字线和虚设字线。在一个实施例中，行线RL可以进一步包括管道选择线。
行解码器121可以对从控制逻辑130接收的行地址RADD进行解码。行解码器121根据经解码的地址来选择存储器块BLK1至BLKz中的至少一个存储器块。此外，行解码器121可以选择被选择的存储器块的至少一个字线WL，使得由电压发生器122生成的电压根据经解码的地址而被施加到至少一个字线WL。
例如，在编程操作期间，行解码器121可以将编程电压施加到被选择的字线，并且将具有比编程电压的电平低的电平的编程通过电压施加到未被选择的字线。在编程验证操作期间，行解码器121可以将验证电压施加到被选择的字线，并且将比验证电压高的验证通过电压施加到未被选择的字线。在读取操作期间，行解码器121可以将读取电压施加到被选择的字线，并且将比读取电压高的读取通过电压施加到未被选择的字线。
在一个实施例中，基于存储器块来执行存储器设备100的擦除操作。在擦除操作期间，行解码器121可以根据经解码的地址来选择一个存储器块。在擦除操作期间，行解码器121可以将接地电压施加到与被选择的存储器块耦合的字线。
电压发生器122可以在控制逻辑130的控制下操作。电压发生器122可以使用被提供给存储器设备100的外部电源电压来生成多个电压。详细地，电压发生器122可以响应于操作信号OPSIG而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压发生器122可以在控制逻辑130的控制下生成编程电压、验证电压、通过电压、读取电压、擦除电压等。
在一个实施例中，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压被用作存储器设备100的操作电压。
在一个实施例中，电压发生器122可以使用外部电源电压或内部电源电压来生成多个电压。
例如，电压发生器122可以包括用于接收内部电源电压的多个抽运电容器，并且通过在控制逻辑130的控制下选择性地使能多个抽运电容器来生成多个电压。
所生成的电压可以通过行解码器121而被提供给存储器单元阵列110。
页缓冲器组123包括第一页缓冲器至第n页缓冲器PB1至PBn。第一页缓冲器至第n页缓冲器PB1至PBn通过第一位线至第n位线BL1至BLn而被耦合到存储器单元阵列110。第一页缓冲器至第n页缓冲器PB1至PBn在控制逻辑130的控制下操作。详细地，第一页缓冲器至第n页缓冲器PB1至PBn可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，第一页缓冲器至第n页缓冲器PB1至PBn可以临时存储通过第一位线至第n位线BL1至BLn接收的数据，或者可以在读取操作或验证操作期间感测位线BL1至BLn的电压或电流。
详细地，在编程操作期间，当编程电压被施加到被选择的字线时，第一页缓冲器至第n页缓冲器PB1至PBn可以通过第一位线至第n位线BL1至BLn将经由输入/输出电路125接收的数据DATA传递到被选择的存储器单元。被选择的页中的存储器单元基于所接收的数据DATA被编程。在编程验证操作期间，第一页缓冲器至第n页缓冲器PB1至PBn可以通过感测经由第一位线至第n位线BL1至BLn从被选择的存储器单元接收的电压或电流来读取页数据。
在读取操作期间，第一页缓冲器至第n页缓冲器PB1至PBn可以通过第一位线至第n位线BL1至BLn从被选择的页中的存储器单元读取数据DATA，并且可以在列解码器124的控制下将所读取的数据DATA输出到输入/输出电路125。
在擦除操作期间，第一页缓冲器至第n页缓冲器PB1至PBn可以允许第一位线至第n位线BL1至BLn浮置，或者可以将擦除电压施加至第一位线至第n位线BL1至BLn。
列解码器124可以响应于列地址CADD在输入/输出电路125和页缓冲器组123之间传递数据。例如，列解码器124可以通过数据线DL与第一页缓冲器至第n页缓冲器PB1至PBn交换数据，或者可以通过列线CL与输入/输出电路125交换数据。
输入/输出电路125可以将从以上参考图1描述的存储器控制器(例如，图1的200)接收的命令CMD和地址ADDR传递到控制逻辑130，或者可以与列解码器124交换数据DATA。
在读取操作或验证操作期间，感测电路126可以响应于使能位VRYBIT而生成参考电流，并且可以将从页缓冲器组123接收的感测电压VPB与由参考电流生成的参考电压进行比较，并且然后输出通过信号PASS或失败信号FAIL。
控制逻辑130可以响应于命令CMD和地址ADDR通过输出操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS以及使能位VRYBIT来控制外围电路120。例如，控制逻辑130可以响应于子块读取命令和地址来控制对被选择的存储器块的读取操作。此外，控制逻辑130可以响应于子块擦除命令和地址来控制对被选择的存储器块中包括的被选择的子块的擦除操作。附加地，控制逻辑130可以响应于通过信号PASS或失败信号FAIL来确定验证操作是已经通过还是已经失败。控制逻辑130可以被实现为硬件、软件、或硬件与软件的组合。例如，控制逻辑130可以是根据执行控制逻辑代码的算法和/或处理器进行操作的控制逻辑电路。
在一个实施例中，控制逻辑130可以包括模式设置器150和控制信号发生器190，并且输入/输出电路125可以包括输入控制器170。在其他实施例中，模式设置器150和控制信号发生器190可以被设置在控制逻辑130的外部。在其他实施例中，输入控制器170可以被设置在输入/输出电路125的外部。
在一个实施例中，模式设置器150可以将线使能信号TM_X4_MODE输出到控制信号发生器190，并且控制信号发生器190可以基于线使能信号TM_X4_MODE来输出快速模式信号X4_FASTLOAD，该快速模式信号X4_FASTLOAD用于控制被输入到输入控制器170的数据。
在一个实施例中，当存储器设备100在X8模式中操作时，线使能信号TM_X4_MODE可以作为低状态信号被输出到控制信号发生器190，而当存储器设备在X4模式中操作时，线使能信号TM_X4_MODE可以作为高状态信号被输出到控制信号发生器190。在此，假设耦合在存储器设备100和存储器控制器(例如，图1的200)之间的输入/输出线的总数是8，当通过所有输入/输出线来接收数据时，数据输入模式可以是X8模式，并且当通过作为所有输入/输出线中的一些输入/输出线的四个输入/输出线来接收数据时，数据输入模式可以是X4模式。
在一个实施例中，当控制信号发生器190在X4模式中接收到处于高状态的线使能信号TM_X4_MODE时，控制信号发生器190可以基于通过一些输入/输出线所接收的数据来生成用于生成内部输入数据的控制信号。用于生成内部输入数据的控制信号可以是快速模式信号X4_FASTLOAD。快速模式信号X4_FASTLOAD可以指示在X4模式中数据的输入开始X4_MODE_START和数据的输入结束X4_MODE_END。
在一个实施例中，输入控制器170可以基于快速模式信号X4_FASTLOAD来生成内部输入数据。详细地，当在X4模式中通过一些输入/输出线从外部控制器接收数据时，输入控制器170可以生成内部输入数据。所生成的内部输入数据可以被编程到被选择的页中的存储器单元。
图3是图示了图2的存储器单元阵列的一个实施例的图。
参考图2和图3，图3是图示了在图2的存储器单元阵列110中包括的多个存储器块BLK1至BLKz中的任一存储器块BLKa的电路图。
存储器块BLKa可以被耦合至彼此平行地布置的第一选择线、字线和第二选择线。例如，字线可以彼此平行地布置在第一选择线和第二选择线之间。在此，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。
详细地，存储器块BLKa可以包括在位线BL1至BLn与源极线SL之间耦合的多个串。位线BL1至BLn可以分别被耦合到串，并且源极线SL可以共同被耦合到串。因为串可以以相同的方式被配置，所以将通过示例的方式详细描述与第一位线BL1耦合的串ST。
串ST可以包括彼此串联耦合在源极线SL与第一位线BLl之间的源极选择晶体管SST、多个存储器单元F1至F16、和漏极选择晶体管DST。单个串ST可以包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且在串ST中可以包括比图中所示的存储器单元F1至F16更多的存储器单元。
源极选择晶体管SST的源极可以被耦合至源极线SL，并且漏极选择晶体管DST的漏极可以被耦合至第一位线BLl。存储器单元F1至F16可以被串联耦合在源极选择晶体管SST和漏极选择晶体管DST之间。不同串ST中包括的源极选择晶体管的栅极可以被耦合到源极选择线SSL，不同串ST中包括的漏极选择晶体管的栅极可以被耦合到漏极选择线DSL，并且存储器单元F1至F16的栅极可以分别被耦合到多个字线WL1至WL16。在不同串ST中包括的存储器单元中的与相同字线耦合的存储器单元组可以被称为“物理页：PPG”。因此，存储器块BLKa可以包括与字线WL1至WL16的数目相同的多个物理页PPG。
一个存储器单元可以存储一位数据。该单元通常被称为“单级单元：SLC”。在此，一个物理页PPG可以存储与一个逻辑页LPG相对应的数据。与一个逻辑页LPG相对应的数据可以包括与一个物理页PPG中包括的存储器单元的数目相同的多个数据位。备选地，一个存储器单元可以存储两个或更多个数据位。该单元通常被称为“多级单元：MLC”。在此，一个物理页PPG可以存储与两个或更多个逻辑页LPG相对应的数据。
其中存储了两个或更多个数据位的存储器单元被称为多级单元(MLC)。然而，近来，随着一个存储器单元中存储的数据位的数目的增加，多级单元(MLC)是指其中存储两个数据位的存储器单元，并且因此其中存储三个数据位的存储器单元被称为三级单元(TLC)，并且其中存储四个数据位的存储器单元被称为四级单元(QLC)。附加地，已经开发了其中存储多个数据位的存储器单元方案，并且本实施例可以应用于其中存储两个或更多个数据位的存储器设备100。
在一个实施例中，存储器块中的每个存储器块可以具有三维(3D)结构。存储器块中的每个存储器块可以包括堆叠在衬底上的多个存储器单元。多个存储器单元沿+X、+Y和+Z方向被布置。
图4是用于描述存储器设备(例如，图1的存储器设备100)的引脚配置的图。
参考图4，存储器设备100可以通过多个数据输入/输出线与外部控制器通信。例如，存储器设备100可以通过控制信号线与外部控制器通信，控制信号线包括芯片使能线CE#、写入使能线WE#、读取使能线RE#、地址锁存使能线ALE、命令锁存使能线CLE、写入保护线WP#、就绪/忙碌线RB和数据输入/输出线DQ。
存储器设备100可以通过芯片使能线CE#从外部控制器接收芯片使能信号。存储器设备100可以通过写入使能线WE#从外部控制器接收写入使能信号。存储器设备100可以通过读取使能线RE#从外部控制器接收读取使能信号。存储器设备100可以通过地址锁存使能线ALE从外部控制器接收地址锁存使能信号。存储器设备100可以通过命令锁存使能线CLE从外部控制器接收命令锁存使能信号。存储器设备100可以通过写入保护线WP#从外部控制器接收写入保护信号。
在一个实施例中，存储器设备100可以通过就绪/忙碌线RB向存储器控制器(例如，图1的200)提供就绪/忙碌信号，该就绪/忙碌信号指示存储器设备100是处于就绪状态还是处于忙碌状态。
芯片使能信号可以是用于选择存储器设备100的控制信号。当芯片使能信号处于“高”状态并且存储器设备100处于“就绪”状态时，存储器设备100可以进入低功率待机状态。
写入使能信号可以是用于执行控制使得被施加到存储器设备100的命令、地址和输入数据被存储在锁存器中的控制信号。
读取使能信号可以是用于使能串行数据的输出的控制信号。
地址锁存使能信号可以是主机用于指示命令、地址和数据中的哪一个对应于输入到数据输入/输出线DQ的信号的类型的控制信号之一。
命令锁存使能信号可以是主机用于指示命令、地址和数据中的哪一个对应于输入到数据输入/输出线DQ的信号的类型的控制信号之一。
例如，当命令锁存使能信号被激活(例如，逻辑高状态)，地址锁存使能信号被解激活(例如，逻辑低状态)，并且写入使能信号被激活(例如，逻辑低状态)并且然后被解激活(例如，逻辑高状态)时，存储器设备100可以标识通过数据输入/输出线DQ输入的信号是命令。
例如，当命令锁存使能信号被解激活(例如，逻辑低状态)，地址锁存使能信号被激活(例如，逻辑高状态)，并且写入使能信号被激活(例如，逻辑低状态)并且然后被解激活(例如，逻辑高状态)时，存储器设备100可以标识通过数据输入/输出线DQ输入的信号是地址。
写入保护信号可以是用于将由存储器设备100执行的编程操作和擦除操作解激活的控制信号。
就绪/忙碌信号可以是用于标识存储器设备100的状态的信号。处于低状态的就绪/忙碌信号指示存储器设备100当前正在执行至少一个操作。处于高状态的就绪/忙碌信号指示存储器设备100当前未执行任何操作。
在存储器设备100正在执行编程操作、读取操作和擦除操作中的任一种操作的同时，就绪/忙碌信号可以处于低状态。在本公开的一个实施例中，参考图1描述的存储器控制器200可以基于就绪/忙碌信号来确定终止时间点，该终止时间点是编程操作或擦除操作终止的时间点。
图5是图示了其中存储器设备和测试设备在测试操作期间被彼此耦合的一个实施例的图。
参考图5，在图5中图示了其中在测试操作期间存储器设备100和测试设备TEST_DEVICE通过多个线彼此耦合的配置。
在一个实施例中，为了测试存储器设备100，存储器设备100和测试设备TEST_DEVICE可以通过探针卡PROBE_CARD彼此耦合。例如，在探针卡PROBE_CARD上安装的探测针与存储器设备100的晶圆接触时，探针卡PROBE_CARD传输电力，并且探针卡PROBE_CARD根据从存储器设备100返回的信号来确定存储器设备100是否有缺陷。
在此，探针卡PROBE_CARD和存储器设备100可以通过多个线彼此耦合。
参考图5，探针卡PROBE_CARD和存储器设备100可以通过命令锁存使能线CLE、地址锁存使能线ALE、写入使能线WE#、读取使能线RE#和输入/输出线DQ<7:4>和DQ<3:0>彼此耦合。
在图5中，探针卡PROBE_CARD和存储器设备100可以通过所有输入/输出线DQ<7:4>和DQ<3:0>彼此耦合。即，在本附图中，存储器设备100的输入/输出模式可以是X8模式。
然而，随着存储器设备100中包括的管芯的数目增加，用于将相应管芯的引脚耦合到探针卡PROBE_CARD所需的线的数目可能会增加。另外，随着所需的线的数目的增加，相关成本也可能会增加。
因此，为了增加测试效率，需要在将存储器设备100的输入/输出模式设置为X4模式的同时，减少用于将相应管芯的引脚耦合至探针卡PROBE_CARD的线的数目。
以下将参考图6来详细描述减少用于将相应管芯的引脚耦合到探针卡PROBE_CARD的线的数目的方法。
图6是图示了其中存储器设备和测试设备在测试操作期间被彼此耦合的一个实施例的图。
参考图6，图6中图示了在测试操作期间存储器设备100和测试设备TEST_DEVICE通过多个线彼此耦合的配置。
在图6中，假设存储器设备100由两个管芯构成，管芯中的每个管芯包括多个平面，并且每个平面包括多个存储器块。即，图6的存储器设备100可以包括第一管芯和第二管芯，并且第一管芯和第二管芯中的每个管芯可以包括多个平面，这些平面各自包括多个存储器块。
在一个实施例中，为了测试存储器设备100，存储器设备100和测试设备TEST_DEVICE可以通过探针卡PROBE_CARD彼此耦合。探针卡PROBE_CARD和存储器设备100可以通过多个线彼此耦合。多个线可以包括在探针卡PROBE_CARD与存储器设备100之间的命令锁存使能线CLE、地址锁存使能线ALE、写入使能线WE#、读取使能线RE#、以及输入/输出线DQ<7:4>和DQ<3:0>。
然而，与图5不同，在图6中，探针卡PROBE_CARD和存储器设备100可以通过输入/输出线DQ<7:4>和DQ<3:0>中的一些线DQ<7:4>彼此耦合，并且存储器设备100的输入/输出模式可以是X4模式。
详细地，通过经由其来施加经由输入/输出线输入的高数据位的一些线DQ<7:4>，探针卡PROBE_CARD和存储器设备100可以被彼此耦合。在该情况下，在存储器设备100中包括的管芯中，第一管芯可以通过一些线DQ<7:4>耦合到探针卡PROBE_CARD。
即，经由其来施加低数据位的线DQ<3:0>可以不与探针卡PROBE_CARD耦合，并且探针卡PROBE_CARD和第一管芯可以通过经由其来施加高数据位的线DQ<7:4>彼此耦合。在该情况下，线DQ<3:0>可以被耦合到第二管芯的经由其来施加高位的线，线DQ<3:0>是设置在探针卡PROBE_CARD和第一管芯之间并且经由其来施加低位的其他线。
因此，因为与命令和地址的输入有关的线可以在第一管芯和第二管芯之间共享，并且仅被耦合到第一管芯的探针卡PROBE_CARD同时被耦合到第一管芯和第二管芯，用于将存储器设备100耦合到探针卡PROBE_CARD的线的数目可以被减少。当用于将存储器设备100耦合到探针卡PROBE_CARD的线的数目被减少时，测试性能可以被改进。
图7图示了在图6的测试操作期间数据被输入到多个管芯的方法。
参考图6和图7，图7图示了当存储器设备100处于X4模式时，用于将探针卡PROBE_CARD和存储器设备100彼此耦合的线。图7的存储器设备100可以包括第一管芯101和第二管芯103，并且第一管芯101和第二管芯103中的每个管芯可以包括多个平面，每个平面包括多个存储器块。
在一个实施例中，当存储器设备处于X4模式时，第一管芯101和第二管芯103可以彼此共享命令锁存使能线CLE、地址锁存使能线ALE、写入使能线WE#和读取使能线RE#，这些线是与命令和地址的输入有关的线。因此，存储器设备100可以在测试操作期间对第一管芯101和第二管芯103执行测试操作。
然而，第一管芯101和探针卡PROBE_CARD可以通过经由其来将数据输入到第一管芯101的线中的、经由其来施加高位的一些线DQ<7:4>彼此耦合，并且第二管芯103和探针卡PROBE_CARD可以通过经由其来将数据输入到第二管芯103的线中的、经由其来施加高位的一些线DQ<7:4>彼此耦合。因此，在经由其来将数据输入到第一管芯101和第二管芯103的线中，经由其来施加低位的一些线DQ<3:0>可以未被使用。
在一个实施例中，当存储器设备100处于X4模式时，可以通过一些线DQ<7:4>来输入数据，并且因此数据输入所需的时间可能会是在存储器设备100处于X8模式的情况下所需时间的两倍。例如，在X4模式中在其期间输入一个数据片的周期可以是在X8模式中在其期间输入一个数据片的周期的两倍。
作为结果，随着在其期间数据被输入的周期的增加，测试操作所需的时间(测试时间)也可能会增加。
因此，在本公开中，提出了通过控制数据来减少X4模式中的测试时间的方法，使得即使在X4模式中也能够实现与在X8模式中执行的测试相同的测试。
图8是图示了命令、地址和数据在X8模式中被输入的过程的时序图。
参考图5和图8，在图8中图示了在图5的输入/输出模式中通过多个线输入的信号。即，图8图示了当在X8模式中输入/输出数据时，存储器设备100使用所有输入/输出线DQ<7:0>时，数据的输入以及在存储器设备(例如，图5的存储器设备100)内部生成的内部输入数据。
在一个实施例中，当编程操作在测试操作期间被测试时，存储器设备100可以通过命令锁存使能线CLE从外部控制器接收命令锁存使能信号。命令锁存使能信号可以是指示通过输入/输出线DQ<7:0>接收的输入是命令的信号。因此，当通过命令锁存使能线CLE接收的命令锁存使能信号处于高状态时，通过输入/输出线DQ<7:0>接收的输入可以是命令。
作为结果，当命令锁存使能信号处于高状态时，可以从外部控制器接收命令“80h”。
此后，当命令“80h”的接收完成时，命令锁存使能信号可以从高状态转变为低状态，并且通过地址锁存使能线ALE接收的地址锁存使能信号可以转变到高状态。在此，地址锁存使能信号可以是指示通过输入/输出线DQ<7:0>接收的输入是地址的信号。因此，当通过地址锁存使能线ALE接收的地址锁存使能信号处于高状态时，通过输入/输出线DQ<7:0>接收的输入可以是地址。
作为结果，当地址锁存使能信号处于高状态时，可以从外部控制器接收地址“A1”、“A2”、“A3”、“A4”和“A5”。
此后，当地址“A1”、“A2”、“A3”、“A4”和“A5”的接收完成时，地址锁存使能信号从高状态转变为低状态，并且通过写入使能线WE#从外部控制器接收的写入使能信号可以从高状态转变为低状态。当写入使能信号转变为低状态时，存储器设备100可以通过输入/输出线DQ<7:0>来接收数据。例如，当写入使能信号处于低状态时，可以通过输入/输出线DQ<7:0>来接收数据片“AA”、“55”、“AA”和“55”。
在此，因为使用耦合到存储器设备100的所有输入/输出线DQ<7:0>来接收数据片，所以从外部接收的数据可以以相同的方式被输出作为内部输入数据DQ_INT<7:0>，而无需在存储器设备100中进行单独的数据控制。即，通过输入/输出线DQ<7:0>接收的数据片可以作为内部输入数据DQ_INT<7:0>而被编程到存储器单元。
图9是图示了数据在X8模式中被输入的过程的时序图。
参考图6和图9，图9图示了当存储器设备(例如，图6的存储器设备100)在图6的输入/输出模式中从外部控制器接收数据时，通过多个线输入的信号。即，图9图示了当存储器设备100在X4模式中使用输入/输出线DQ<7:0>中的一些输入/输出线时，数据的输入以及在存储器设备100中内部生成的内部输入数据DQ_INT<7:0>。
参考图8和图9，在图9中，当存储器设备100接收命令和地址时，存储器设备100以X8模式操作，在X8模式中，所有输入/输出线DQ<7:0>以与图8相同的方式被使用，并且因此将省略其详细描述。
在一个实施例中，当通过写入使能线WE#接收的写入使能信号处于低状态时，存储器设备100可以从外部控制器接收数据。在此，存储器设备100可以通过输入/输出线DQ<7:0>中的、经由其施加高位的一些输入/输出线DQ<7:4>来接收数据。因此，在输入/输出线DQ<7:0>中，经由其来施加低位的一些输入/输出线DQ<3:0>可以未被使用。
此外，当通过写入保护线WP#接收的写入保护信号处于低状态时，存储器设备100可以通过输入/输出线DQ<7:0>中的、经由其施加高位的一些输入/输出线DQ<7:4>来接收数据。
当存储器设备100在X4模式中操作时，因为通过输入/输出线DQ<7:0>中的一些输入/输出线DQ<7:4>来接收数据，所以在写入使能信号处于低状态的情况下，通过输入/输出线DQ<7:4>来接收数据片“A”、“A”、“5”、“5”、“A”、“A”、“5”和“5”。即，因为经由其来施加低位的一些输入/输出线DQ<3:0>未被使用，所以可以接收数据片“A”、“A”、“5”、“5”“A”、“A”、“5”、“5”或者数据片“A0”、“A0”、“50”、“50”、“A0”、“A0”、“50”和“50”。
在该情况下，因为通过所有输入/输出线DQ<7:0>中的一些输入/输出线DQ<7:4>来接收数据，所以接收数据所需的时间可能会是图8中所需时间的两倍。例如，当通过一些输入/输出线DQ<7:4>接收数据时，数据片“A0”、“A0”、“50”和“50”可以在第一周期期间被接收，并且数据“A0”、“A0”、“50”和“50”可以在第二周期期间被接收。即，可以通过所有输入/输出线DQ<7:0>在一个周期期间接收的数据可以通过一些输入/输出线DQ<7:4>在两个周期期间被接收。
在一个实施例中，存储器设备100可以通过将经由一些输入/输出线DQ<7:4>接收的数据“A0”、“A0”、“50”、“50”、“A0”、“A0”、“50”和“50”进行内部组合来生成内部输入数据DQ_INT<7:0>。例如，存储器设备100可以通过将“A0”与“A0”组合来生成数据“AA”，并且可以通过将“50”与“50”组合来生成数据“55”。所生成的数据可以被编程到存储器设备100的存储器单元。
图10图示了在X4模式中减少数据输入时间的方法。
参考图6和图10，图10图示了当存储器设备(例如，图6的存储器设备100)在图6的输入/输出模式中从外部控制器接收数据时，通过多个线输入的信号。即，图10图示了当存储器设备100在X4模式中使用输入/输出线DQ<7:0>中的一些输入/输出线时，数据的输入以及在存储器设备100中内部生成的内部输入数据DQ_INT<7:0>。
然而，与图9不同，在本图中，存储器设备100可以在X4模式中在一个周期期间接收所有数据。
在图9中，当存储器设备100在X4模式中操作时，因为通过输入/输出线DQ<7:0>中的一些输入/输出线DQ<7:4>来接收数据，所以数据输入周期被延长。即，可以通过所有输入/输出线DQ<7:0>在一个周期期间接收的数据可以通过一些输入/输出线DQ<7:4>在两个周期期间被接收。详细地，在通过写入使能线WE#从外部控制器接收的写入使能信号处于低状态的同时，可以通过一些输入/输出线DQ<7:4>在一个周期期间接收数据片“A0”、“A0”、“50”和“50”。在此，“0”可以意味着未输入数据。
然而，在本附图中，即使已经通过一些输入/输出线DQ<7:4>接收到数据，存储器设备100也可以基于所接收的数据而内部生成输入数据。例如，存储器设备100可以基于通过一些输入/输出线DQ<7:4>接收的数据片“A0”、“A0”、“50”和“50”来生成内部输入数据DQ_INT<7:0>，诸如“AA”、“AA”、“55”和“55”。
在一个实施例中，当存储器设备100内部生成输入数据时，即使在一个周期期间仅通过一些输入/输出线DQ<7:4>接收数据，也可以获得与通过所有输入/输出线DQ<7:0>接收数据时相同的效果。
以下将参考以下附图来描述基于通过一些输入/输出线DQ<7:4>接收的数据来生成内部输入数据DQ_INT<7:0>的方法。
图11A至图11C图示了数据在X4模式和X8模式中被输入的方法。
参考图11A至图11C，图11A图示了图1的输入控制器(例如，图1的170)的配置。图11B图示了当命令或地址在X4模式中被输入时，由输入控制器170生成的内部输入数据DQ_INT<7:0>，并且图11C图示了当数据在X4模式中被输入时，由输入控制器170生成的内部输入数据DQ_INT<7:0>。
在一个实施例中，输入控制器170可以包括第一门171、第二门173和多路复用器组件175。多路复用器组件175可以包括第一多路复用器至第四多路复用器175_1至175_4。第一门171可以是或门(即，逻辑或门)，并且第二门173可以是与门(即，逻辑与门)。
在一个实施例中，正常模式信号X4_CURRENT和快速模式信号X4_FASTLOAD可以被输入到第一门171。当存储器设备(例如，存储器设备100)在X4模式中从外部控制器接收命令或地址时，正常模式信号X4_CURRENT可以从高状态转变为低状态。另外，当存储器设备100在X4模式中从外部控制器接收数据时，快速模式信号X4_FASTLOAD可以从低状态转变为高状态。
在一个实施例中，当处于高状态的正常模式信号X4_CURRENT和/或处于高状态的快速模式信号X4_FASTLOAD被输入时，第一门171可以输出高状态信号，而当处于低状态的正常模式信号X4_CURRENT和处于低状态的快速模式信号X4_FASTLOAD被输入时，第一门171可以输出低状态信号。
从第一门171输出的高状态信号或低状态信号可以被输入到第二门173。从第一门171输出的信号和线使能信号TM_X4_MODE可以被输入到第二门173。线使能信号TM_X4_MODE可以从图1的模式设置器150被输出。
例如，当存储器设备100在X8模式中操作时，线使能信号TM_X4_MODE可以作为低状态信号被输入，而当存储器设备100在X4模式中操作时，线使能信号TM_X4_MODE可以作为高状态信号被输入。因此，当存储器设备100在X4模式中操作时，线使能信号TM_X4_MODE可以处于高状态。
在一个实施例中，当处于低状态的正常模式信号X4_CURRENT被输入到第一门171时，从外部接收的命令或地址可以在X4模式中在不做改变的情况下被输出。此外，当处于高状态的快速模式信号X4_FASTLOAD被输入到第一门171时，可以基于从外部接收的数据来输出新的内部输入。
详细地，当在X4模式中接收命令或地址时，线使能信号TM_X4_MODE处于高状态，正常模式信号X4_CURRENT处于低状态，并且快速模式信号X4_FASTLOAD处于低状态，并且因此可以从第一门171输出低状态信号。因为从第一门171输出的信号是低状态信号，所以即使线使能信号TM_X4_MODE处于高状态，也可以从第二门173输出低状态信号。从第二门173输出的低状态信号可以被输入到第一多路复用器至第四多路复用器175_1至175_4。
当从第二门173输出的低状态信号被输入到第一多路复用器至第四多路复用器175_1至175_4时，多路复用器组件175可以不输出内部输入数据DQ_INT<3:0>。即，当存储器设备100在X4模式中通过一些输入/输出线DQ<7:4>接收命令或地址时，可以不使用除了一些输入/输出线DQ<7:4>之外的剩余线DQ<3:0>，并且通过一些输入/输出线DQ<7:4>接收的命令或地址可以作为内部输入数据DQ_INT<7:4>以相同的方式被输出，而无需单独控制。
参考图11B，图示了当线使能信号TM_X4_MODE处于低状态并且正常模式信号X4_CURRENT和快速模式信号X4_FASTLOAD处于低状态时，从第一多路复用器至第四多路复用器175_1至175_4输出的内部输入数据DQ_INT<7:0>。即，可以不生成内部输入数据DQ_INT<3:0>，并且通过一些输入/输出线DQ<7:4>接收的数据可以在不进行改变的情况下作为内部输入数据DQ_INT<7:4>被输出。
此外，当在X4模式中接收数据时，线使能信号TM_X4_MODE处于高状态，正常模式信号X4_CURRENT处于高状态，并且快速模式信号X4_FASTLOAD处于高状态，并且因此可以从第一门171输出高状态信号。因为从第一门171输出的信号处于高状态并且线使能信号TM_X4_MODE处于高状态，所以可以从第二门173输出高状态信号。从第二门173输出的高状态信号可以被输入到第一多路复用器至第四多路复用器175_1至175_4。
当从第二门173输出的高状态信号被输入到第一多路复用器至第四多路复用器175_1至175_4时，存储器设备100可以基于通过一些输入/输出线DQ<7:4>接收的数据来生成内部输入数据DQ_INT<3:0>。在此，可以不使用除了一些输入/输出线DQ<7:4>之外的剩余线DQ<3:0>。
例如，内部输入数据DQ_INT<0>可以基于被输入到第一多路复用器175_1的DQ<0>和DQ<4>被生成(MUX(DQ<0>、DQ<4>)。在此，第一多路复用器175_1可以在DQ<0>和DQ<4>之间选择DQ<4>，并且然后可以将DQ<4>作为内部输入数据DQ_INT<0>输出。
类似地，第二多路复用器175_2可以在输入DQ<1>和输入DQ<5>之间选择DQ<5>，并且将DQ<5>作为内部输入数据DQ_INT<1>输出(MUX(DQ<1>，DQ<5>)，第三多路复用器175_3可以在输入DQ<2>和输入DQ<6>之间选择DQ<6>，然后将DQ<6>作为内部输入数据DQ_INT<2>输出(MUX(DQ<2>，DQ<6>)，并且第四多路复用器175_4可以在输入DQ<3>和输入DQ<7>之间选择DQ<7>，并且可以将DQ<7>作为内部输入数据DQ_INT<3>输出(MUX(DQ<3>，DQ<7>)。
参考图11C，图示了当线使能信号TM_X4_MODE处于高状态并且正常模式信号X4_CURRENT和快速模式信号X4_FASTLOAD处于高状态时，从第一多路复用器至第四多路复用器175_1至175_4输出的内部输入数据。即，尽管除了一些输入/输出线DQ<7:4>之外的剩余线DQ<3:0>未被使用，但是内部输入数据DQ_INT<3:0>可以从第一多路复用器至第四多路复用器175_1至175_4被输出，并且通过一些输入/输出线DQ<7:4>接收的数据可以作为内部输入数据DQ_INT<7:4>被输出。
因此，尽管存储器设备100在X4模式中通过一些输入/输出线DQ<7:4>来接收数据，但是具有与在X8模式中操作时相同大小的数据可以在与X8模式中相同的周期中被输入。
在其他实施例中，当存储器设备(例如，图6的存储器设备100)在X8模式中操作时，线使能信号TM_X4_MODE可以处于低状态。因此，无论正常模式信号X4_CURRENT的状态和快速模式信号X4_FASTLOAD的状态如何，都可以从第二门173输出低状态信号。此外，当从第二门173输出的低状态信号被输入到在第一多路复用器至第四多路复用器175_1至175_4时，多路复用器组件175可以不输出内部输入数据DQ_INT<3:0>。此外，在X8模式中，可以不生成内部输入数据DQ_INT<7:0>，并且存储器设备100可以在不做改变的情况下输出通过输入/输出线DQ<7:0>接收的数据。
图12图示了在X4模式中用于数据输入的控制信号和所生成的内部输入数据。
参考图12，在图12中图示了：用于将存储器设备(例如，存储器设备100)的输入模式设置为X4模式或X8模式的线使能信号TM_X4_MODE、通过写入使能线WE#输入的写入使能信号、通过数据输入/输出线DQ输入的数据输入DQ<7:0>、通过写入保护线WP#输入的写入保护信号、指示在X4模式中数据的输入开始和输入结束的快速模式信号X4_FASTLOAD、用于生成快速模式信号X4_FASTLOAD的第一控制信号TM_BIT_X4_FASTLOAD、第二控制信号DATA_IN_START、第三控制信号COLUMN_COUNTER_END、以及从输入控制器(例如，图1的170)输出的内部输入数据DQ_INT<7:4>。
在图12中，假设存储器设备100在X4模式中从外部控制器接收数据。在此，X4模式可以是其中仅使用与存储器设备100耦合的较大数目的输入/输出线中的一些输入/输出线来从外部控制器接收输入的模式，并且X8模式可以是其中使用与存储器设备100耦合的所有输入/输出线来从外部控制器接收输入的模式。
在一个实施例中，当存储器设备100在X4模式中启动操作时，线使能信号TM_X4_MODE可以从低状态转变为高状态。线使能信号TM_X4_MODE可以从图1的模式设置器150被输出。
当存储器设备100在X4模式中启动操作时，当通过写入保护线WP#输入的写入保护信号处于低状态时，可以通过一些输入/输出线DQ<7:4>来接收数据。在本图中，因为存储器设备100在X4模式中从外部控制器接收数据，所以可以通过一些输入线DQ<7:4>来接收数据片“A0”、“50”、“A0”和“50”。在通过一些输入/输出线DQ<7:4>来输入数据的同时，通过写入保护线WP#输入的写入保护信号可以处于高状态。
在一个实施例中，快速模式信号X4_FASTLOAD可以指示在X4模式中数据的输入开始X4_MODE_START和数据的输入结束X4_MODE_END。在一个实施例中，快速模式信号X4_FASTLOAD可以基于第一控制信号TM_BIT_X4_FASTLOAD、第二控制信号DATA_IN_START和第三控制信号COLUMN_COUNTER_END被生成。
详细地，当数据输入在X4模式中开始时，第一控制信号TM_BIT_X4_FASTLOAD可以从低状态转变为高状态。例如，在本公开中，当存储器设备100在X4模式中内部地生成输入数据时，即，当用于允许输入控制器170输出内部输入数据DQ_INT<7:0>的数据输入开始时，第一控制信号TM_BIT_X4_FASTLOAD可以从低状态转变为高状态。
当从外部控制器接收到用于命令输入数据的数据输入命令时，第二控制信号DATA_IN_START可以从低状态转变为高状态。
当数据输入在X4模式中终止时，第三控制信号COLUMN_COUNTER_END可以从低状态转变为高状态。例如，当在输入或输出数据时已经到达页数据的最后一列时，第三控制信号COLUMN_COUNTER_END可以转变为高状态。
在一个实施例中，可以基于上述的第一控制信号TM_BIT_X4_FASTLOAD、第二控制信号DATA_IN_START和第三控制信号COLUMN_COUNTER_END来生成快速模式信号X4_FASTLOAD。详细地，当第一控制信号TM_BIT_X4_FASTLOAD处于高状态时，可以通过在第二控制信号DATA_IN_START的上升沿转变为高状态来使能快速模式信号X4_FASTLOAD，并且可以通过在第三控制信号COLUMN_COUNTER_END的上升沿转变为低状态来禁用快速模式信号X4_FASTLOAD。因此，快速模式信号X4_FASTLOAD可以指示在X4模式中数据的输入开始X4_MODE_START和数据的输入结束X4_MODE_END。
在一个实施例中，当快速模式信号X4_FASTLOAD从低状态转变为高状态时，可以通过一些输入/输出线DQ<7:4>来接收数据。在此，可以不使用除了一些输入/输出线DQ<7:4>之外的剩余输入/输出线DQ<3:0>。备选地，即使已经通过输入/输出线DQ<3:0>输入了数据，对应数据也可以被忽略。
因此，基于通过一些输入/输出线DQ<7:4>接收的数据，可以从输入控制器(例如，图1的170)输出内部输入数据DQ_INT<7:0>。例如，尽管实际上通过一些输入/输出线DQ<7:4>接收到数据片“A0”、“50”、“A0”和“50”，但是内部输入数据DQ_INT<7:0>可以是“AA”、“55”、“AA”和“55”。
因此，尽管在X4模式中通过一些输入/输出线DQ<7:4>输入数据，但是具有与在X8模式中操作时相同大小的数据可以在与X8模式中相同的周期中被输入。因此，在X4模式中，数据输入速度可以被改进。
图13图示了用于生成图12的快速模式信号的控制信号发生器190的配置。
参考图13，图13的控制信号发生器190可以包括输入启动信号发生器191、输入使能信号发生器193、输入禁用信号发生器195、和D触发器197。在图13中，控制信号发生器190可以基于从图1的模式设置器150接收的线使能信号TM_X4_MODE来输出快速模式信号X4_FASTLOAD。
在一个实施例中，控制信号发生器190可以从图1的模式设置器150接收线使能信号TM_X4_MODE。当存储器设备(例如，图6的100)在X4模式中启动操作时，线使能信号TM_X4_MODE可以从低状态转变为高状态。当接收到线使能信号TM_X4_MODE时，线使能信号TM_X4_MODE可以被传递到输入启动信号发生器191、输入使能信号发生器193和输入禁用信号发生器195。
在一个实施例中，输入启动信号发生器191可以基于处于高状态的线使能信号TM_X4_MODE来生成第一控制信号TM_BIT_X4_FASTLOAD。所生成的第一控制信号TM_BIT_X4_FASTLOAD可以被输入到D触发器197的输入引脚D。
当用于允许输入控制器170输出内部输入数据DQ_INT<7:0>的数据输入在X4模式中开始时，从输入启动信号发生器191输出的第一控制信号TM_BIT_X4_FASTLOAD可以从低状态转变为高状态。
在一个实施例中，输入使能信号发生器193可以基于处于高状态的线使能信号TM_X4_MODE来生成第二控制信号DATA_IN_START。所生成的第二控制信号DATA_IN_START可以被输入到D触发器197的时钟引脚CK。
当从外部控制器接收到用于命令输入数据的数据输入命令时，从输入使能信号发生器193输出的第二控制信号DATA_IN_START可以从低状态转变为高状态。
在一个实施例中，输入禁用信号发生器195可以基于处于高状态的线使能信号TM_X4_MODE来生成第三控制信号COLUMN_COUNTER_END。所生成的第三控制信号COLUMN_COUNTER_END可以被输入到D触发器197的复位引脚R。
当在X4模式中输入或输出数据时已经到达页数据的最后一列时，从输入禁用信号发生器195输出的第三控制信号COLUMN_COUNTER_END可以转变为高状态。
在一个实施例中，D触发器197可以基于通过输入引脚D输入的第一控制信号TM_BIT_X4_FASTLOAD，通过输出引脚Q来输出快速模式信号X4_FASTLOAD。
详细地，当第一控制信号TM_BIT_X4_FASTLOAD通过D触发器197的输入引脚D被输入时，快速模式信号X4_FASTLOAD可以在通过时钟引脚CK输入的第二控制信号DATA_IN_START的上升沿被使能。即，在第二控制信号DATA_IN_START的上升沿，第一控制信号TM_BIT_X4_FASTLOAD可以从低状态转变为高状态。
此后，当第三控制信号COLUMN_COUNTER_END通过D触发器197的复位引脚R被输入时，快速模式信号X4_FASTLOAD可以在第三控制信号COLUMN_COUNTER_END的上升沿被禁用。即，在第三控制信号COLUMN_COUNTER_END的上升沿，快速模式信号X4_FASTLOAD可以从低状态转变为高状态。
因此，因为基于第一控制信号TM_BIT_X4_FASTLOAD、第二控制信号DATA_IN_START和第三控制信号COLUMN_COUNTER_END来生成快速模式信号X4_FASTLOAD，所以快速模式信号X4_FASTLOAD可以指示在X4模式中数据的输入开始X4_MODE_START和数据的输入结束X4_MODE_END。
图14是图示了根据本公开的一个实施例的存储器设备的操作的流程图。
参考图14，在步骤S1401处，存储器设备可以将数据输入模式设置为X4模式。在此，X4模式可以是其中仅使用与存储器设备耦合的较大数目的输入/输出线中的一些输入/输出线来从外部控制器接收输入的模式，并且X8模式可以是其中使用与存储器设备耦合的所有输入/输出线来从外部控制器接收输入的模式。
因此，当存储器设备的模式被设置为X4模式时，在步骤S1403处，可以通过一些输入/输出线从外部控制器接收数据。
在步骤S1405处，存储器设备可以基于通过一些输入/输出线接收的数据来生成内部输入数据。
在一个实施例中，当存储器设备在X4模式中接收数据时，可能需要的时间是在X8模式中接收数据时所用时间的两倍以上。因此，在本公开中，尽管存储器设备在X4模式中接收数据，但是存储器设备可以基于通过一些输入/输出线接收的数据来内部地生成内部输入数据。
通过以上过程，即使存储器设备在X4模式中接收数据，与在X8模式中接收数据的情况相比，存储器设备也可以在与X8模式中相同的周期中接收相同量的数据。
在步骤S1407处，存储器设备可以基于内部输入数据来执行编程操作。例如，存储器设备可以将内部输入数据编程到被选择的存储器单元。
图15是图示了存储器控制器的一个实施例的图，对于一个实施例，该存储器控制器表示图1的存储器控制器200。
存储器控制器1000被耦合到主机和存储器设备。响应于从主机接收的请求，存储器控制器1000可以访问存储器设备。例如，存储器控制器1000可以被配置为控制存储器设备的写入操作、读取操作、擦除操作和后台操作。存储器控制器1000可以提供存储器设备和主机之间的接口。存储器控制器1000可以运行用于控制存储器设备的固件。
参考图15，存储器控制器1000可以包括处理器1010、存储器缓冲器1020、错误校正码(ECC)电路1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
总线1070可以在存储器控制器1000的组件之间提供通道。
处理器1010可以控制存储器控制器1000的整体操作，并且可以执行逻辑操作。处理器1010可以通过主机接口1040来与外部主机通信，并且还可以通过存储器接口1060来与存储器设备通信。此外，处理器1010可以通过缓冲器控制电路1050来与存储器缓冲器1020通信。处理器1010可以通过将存储器缓冲器1020用作工作存储器、高速缓存存储器或缓冲存储器来控制存储设备的操作。
处理器1010可以执行闪存转换层(FTL)的功能。处理器1010可以通过FTL将由主机提供的逻辑块地址(LBA)转换为物理块地址(PBA)。FTL可以接收LBA，并且使用映射表来将LBA转换为PBA。根据映射单位，通过FTL执行的地址映射方法的示例可以包括各种方法。代表性的地址映射方法包括页映射方法、块映射方法和混合映射方法。
处理器1010可以将从主机接收的数据随机化。例如，处理器1010可以使用随机化种子来将从主机接收的数据随机化。经随机化的数据可以作为待存储的数据而被提供给存储器设备，并且可以在存储器单元阵列中被编程。
处理器1010可以运行软件或固件来执行随机化或去随机化操作。
在一个实施例中，处理器1010可以运行软件或固件来执行随机化操作和去随机化操作。
存储器缓冲器1020可以被用作处理器1010的工作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010执行的代码和命令。存储器缓冲器1020可以存储由处理器1010处理的数据。存储器缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC电路1030可以执行错误校正。ECC电路1030可以基于待通过存储器接口1060写入存储器设备的数据来执行错误校正码(ECC)编码。经ECC编码的数据可以通过存储器接口1060而被传递到存储器设备。ECC电路1030可以基于通过存储器接口1060从存储器设备接收到的数据来执行ECC解码。在一个示例中，ECC电路1030可以作为存储器接口1060的组件被包括在存储器接口1060中。
主机接口1040可以在处理器1010的控制下与外部主机通信。主机接口1040可以使用各种通信方法中的至少一种来执行通信，各种通信方法诸如是通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI快速(PCIe)、非易失性存储器快速(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存式DIMM(RDIMM)和低负载DIMM(LRDIMM)通信方法。
缓冲器控制电路1050可以在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060可以在处理器1010的控制下与存储器设备通信。存储器接口1060可以通过通道来向存储器设备传输命令、地址和数据，或者从存储器设备接收命令、地址和数据。
在一个实施例中，存储器控制器1000可以不包括存储器缓冲器1020和缓冲器控制电路1050。
在一个实施例中，处理器1010可以使用代码来控制存储器控制器1000的操作。处理器1010可以从被设置在存储器控制器1000中的非易失性存储器设备(例如，ROM)加载代码。在一个实施例中，处理器1010可以通过存储器接口1060来从存储器设备加载代码。
在一个实施例中，存储器控制器1000的总线1070可以被划分为控制总线和数据总线。数据总线可以被配置为在存储器控制器1000中传输数据，并且控制总线可以被配置为在存储器控制器1000中传输控制信息，诸如命令或地址。数据总线和控制总线可以彼此隔离，并且可以既不互相干扰也不互相影响。数据总线可以被耦合到主机接口1040、缓冲器控制电路1050、ECC电路1030和存储器接口1060。控制总线可以被耦合到主机接口1040、处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
图16是图示了应用根据本公开的一个实施例的存储设备的存储器卡系统的框图。
参考图16，存储器卡系统2000可以包括存储器控制器2100、存储器设备2200和连接器2300。
存储器控制器2100被耦合到存储器设备2200。存储器控制器2100可以访问存储器设备2200。例如，存储器控制器2100可以控制存储器设备2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100可以提供存储器设备2200和主机之间的接口。存储器控制器2100可以运行用于控制存储器设备2200的固件。存储器设备2200可以以与以上参考图1描述的存储器设备(例如，图1的100)相同的方式被实现。
在一个实施例中，存储器控制器2100可以包括组件，诸如RAM、处理器、主机接口、存储器接口和ECC电路。
存储器控制器2100可以通过连接器2300来与外部设备通信。存储器控制器2100可以基于特定的通信协议来与外部设备(例如，主机)通信。在一个实施例中，存储器控制器2100可以通过各种通信协议中的至少一种来与外部设备通信，各种通信协议诸如是通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和非易失性存储器快速(NVMe)协议。在一个实施例中，连接器2300可以由上述各种通信协议中的至少一种来定义。
在一个实施例中，存储器设备2200可以被实现为各种非易失性存储器设备中的任一种，各种非易失性存储器设备包括例如电可擦除可编程ROM(EEPROM)、NAND闪存、NOR闪存、相变式RAM(PRAM)、电阻式RAM(ReRAM)、铁电式RAM(FRAM)或自旋转移力矩磁性RAM(STT-MRAM)。
存储器控制器2100和存储器设备2200可以被集成到单个半导体设备中，以构成存储器卡。例如，存储器控制器2100和存储器设备2200可以被集成到单个半导体设备中，以构成存储器卡，存储器卡诸如是PC卡(个人计算机存储器卡国际协会：PCMCIA)、紧凑型闪存卡(CF)、智能媒体卡(SM或SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro或eMMC)、SD卡(SD、miniSD、microSD或SDHC)或通用闪存(UFS)。
在一个实施例中，存储器设备2200可以使用与存储器设备2200耦合的多个输入/输出线中的一些输入/输出线来从存储器控制器2100接收数据。在此，假设输入/输出线的总数为八，当通过全部八个输入/输出线来接收数据时，数据输入模式可以是X8模式，并且当仅通过八个输入/输出线中的四个输入/输出线来接收数据时，数据输入模式可以是X4模式。
在一个实施例中，与在X8模式中接收数据的情况相比，当存储器设备2200在X4模式中接收数据时，可能会花费较长的时间。因此，当在X4模式中接收数据时，存储器设备2200可以基于通过一些输入/输出线接收的数据来生成内部输入数据。
在一个实施例中，存储器设备2200可以接收输入，使得在X4模式中从存储器控制器2100接收命令或地址的情况与在X4模式中接收数据的情况被区分开。
例如，当在X4模式中从存储器控制器2100接收命令或地址时，存储器设备2200可以通过一些输入/输出线来接收命令或地址，并且可能不会内部地生成内部输入命令或内部输入地址。即，当在X4模式中接收命令或地址时，由存储器设备2200进行的内部输入数据的生成可以被略过。
然而，当在X4模式中从存储器控制器2100接收数据时，存储器设备2200可以通过一些输入/输出线来接收数据，并且可以基于所接收的数据来生成内部输入数据。可以通过多路复用器组件(例如，图11的175)将所接收的数据生成为内部输入数据。
图17是图示了应用根据本公开的一个实施例的存储设备的固态驱动器(SSD)系统的一个示例的框图。
参考图17，SSD系统3000可以包括主机3100和SSD 3200。SSD3200可以通过信号连接器3001来与主机3100交换信号SIG，并且可以通过功率连接器3002来接收功率PWR。SSD3200可以包括SSD控制器3210、多个闪存3221至322n、辅助电源3230和缓冲存储器3240。在此，闪存表示非易失性存储器NVM。
在一个实施例中，SSD控制器3210可以执行以上参考图1描述的存储器控制器(例如，图1的200)的功能。
SSD控制器3210可以响应于从主机3100接收的信号SIG来控制多个闪存3221至322n。在一个实施例中，信号SIG可以是基于主机3100和SSD 3200的接口的信号。例如，信号SIG可以是由各种接口中的至少一种接口定义的信号，各种接口诸如是通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI-快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、电子集成驱动器(IDE)、火线、通用闪存(UFS)、Wi-Fi、蓝牙和非易失性存储器快速(NVMe)接口。
辅助电源3230可以通过功率连接器3002耦合到主机3100。可以从主机3100向辅助电源3230供应功率PWR，并且可以对辅助电源3230进行充电。当来自主机3100的功率供应不能平稳地执行时，辅助电源3230可以供应SSD 3200的功率。在一个实施例中，辅助电源3230可以位于SSD 3200内部或位于SSD 3200外部。例如，辅助电源3230可以被设置在主板中，并且可以向SSD 3200供应辅助功率。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪存3221至322n接收的数据，或者可以临时存储闪存3221至322n的元数据(例如，映射表)。缓冲存储器3240可以包括易失性存储器或者非易失性存储器，易失性存储器诸如是DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM，非易失性存储器诸如是FRAM、ReRAM、STT-MRAM和PRAM。
在一个实施例中，多个闪存3221至322n中的每个闪存可以使用多个输入/输出线中的一些输入/输出线从SSD控制器3210接收数据。在此，假设输入/输出线的总数为八，当通过全部八个输入/输出线来接收数据时，数据输入模式可以是X8模式，并且当仅通过八个输入/输出线中的四个输入/输出线来接收数据时，数据输入模式可以是X4模式。
在一个实施例中，与在X8模式中接收数据的情况相比，当多个闪存3221至322n在X4模式中接收数据时，可以花费较长的时间。因此，当多个闪存3221至322n在X4模式中接收数据时，闪存3221至322n中的每个闪存可以基于通过一些输入/输出线接收的数据来生成内部输入数据。
在一个实施例中，闪存3221至322n中的每个闪存可以接收输入，使得在X4模式中从SSD控制器3210接收命令或地址的情况与在X4模式中接收数据的情况被区别开。
例如，当在X4模式中从SSD控制器3210接收命令或地址时，多个闪存3221至322n中的每个闪存可以通过一些输入/输出线来接收命令或地址，并且可能不会内部地生成内部输入命令或内部输入地址。即，当在X4模式中接收命令或地址时，由闪存3221至322n中的每个闪存进行的内部输入数据的生成可以被略过。
然而，当在X4模式中从SSD控制器3210接收数据时，闪存3221至322n中的每个闪存可以通过一些输入/输出线来接收数据，并且可以基于所接收的数据来生成内部输入数据。可以通过多路复用器组件(例如，图11的175)将所接收的数据生成为内部输入数据。
图18是图示了应用根据本公开的一个实施例的存储设备的用户系统的框图。
参考图18，用户系统4000可以包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以运行用户系统4000中包括的组件、操作系统(OS)或用户程序。在一个实施例中，应用处理器4100可以包括用于控制用户系统4000中包括的组件的控制器、接口、图形引擎等。应用处理器4100可以被提供为片上系统(SoC)。
存储器模块4200可以用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可以包括易失性RAM或者非易失性RAM，易失性RAM诸如是DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3SDRAM，非易失性RAM诸如是PRAM、ReRAM、MRAM和FRAM。在一个实施例中，应用处理器4100和存储器模块4200可以基于叠层封装(POP)被封装，并且然后可以被提供为单个半导体封装件。
网络模块4300可以与外部设备通信。例如，网络模块4300可以支持无线通信，诸如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、WiMAX、WLAN、UWB、蓝牙或Wi-Fi通信。在一个实施例中，网络模块4300可以被包括在应用处理器4100中。
存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。备选地，存储模块4400可以将存储模块4400中存储的数据传输到应用处理器4100。在一个实施例中，存储模块4400可以被实现为非易失性半导体存储器设备，非易失性半导体存储器设备包括相变式RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、NAND闪存、NOR闪存或者具有三维(3D)结构的NAND闪存。在一个实施例中，存储模块4400可以被提供为可移动存储介质(即，可移动驱动器)，诸如用户系统4000的存储器卡或外部驱动器。
在一个实施例中，存储模块4400可以包括多个非易失性存储器设备，这些非易失性存储器设备中的每个非易失性存储器设备可以以与以上参考图2和图3描述的存储器设备相同的方式操作。存储模块4400可以以与以上参考图1描述的存储设备50相同的方式操作。
用户接口4500可以包括向应用处理器4100输入数据或指令或者向外部设备输出数据的接口。在一个实施例中，用户接口4500可以包括用户输入接口，诸如键盘、小键盘、按钮、触摸面板、触摸屏、触摸板、触摸球、摄像头、麦克风、陀螺仪传感器、振动传感器和压电设备。用户接口4500还可以包括用户输出接口，诸如液晶显示器(LCD)、有机发光二极管(OLED)显示设备、有源矩阵OLED(AMOLED)显示设备、LED、扬声器和监视器。
在一个实施例中，存储模块4400可以使用与存储模块4400耦合的多个输入/输出线中的一些输入/输出线从应用处理器4100接收数据。在此，假设输入/输出线的总数为八，当通过所有输入/输出线来接收数据时，数据输入模式可以是X8模式，并且当仅通过八个输入/输出线中的四个输入/输出线来接收数据时，数据输入模式可以是X4模式。
在一个实施例中，与在X8模式中接收数据的情况相比，当存储模块4400在X4模式中接收数据时，可能会花费较长的时间。因此，当在X4模式中接收数据时，存储模块4400可以基于通过一些输入/输出线接收的数据来生成内部输入数据。
在一个实施例中，存储模块4400可以接收输入，使得在X4模式中从应用处理器4100接收命令或地址的情况与在X4模式中接收数据的情况被区分开。
例如，当在X4模式中从应用处理器4100接收命令或地址时，存储模块4400可以通过一些输入/输出线来接收命令或地址，并且可能不会内部地生成内部输入命令或内部输入地址。即，当在X4模式中接收命令或地址时，由存储模块4400进行的内部输入数据的生成可以被略过。
然而，当在X4模式中从应用处理器4100接收数据时，存储模块4400可以通过一些输入/输出线来接收数据，并且可以基于所接收的数据来生成内部输入数据。可以通过多路复用器组件(例如，图11的175)将所接收的数据生成为内部输入数据。
根据本公开，数据输入被控制为使得当仅使用较大数目的输入/输出线中的一些输入/输出线来输入数据时，数据在一个周期中被输入，并且因此可以减少数据输入所需的时间。

Claims (20)

1.一种存储器设备，包括：
多个页；
外围电路，所述外围电路从外部控制器接收命令、地址和数据来对从所述多个页中选择的页进行编程，并且所述外围电路根据用于所述命令、所述地址和所述数据的输入模式，来生成内部输入数据；以及
控制逻辑，所述控制逻辑根据所述输入模式来确定是否基于所述数据生成内部输入数据，并且所述控制逻辑控制所述外围电路，使得对所述内部输入数据进行编程的编程操作被执行。
2.根据权利要求1所述的存储器设备，其中所述输入模式是以下模式之一：
第一模式，在所述第一模式中，通过多个输入/输出线中的所有输入/输出线来接收所述命令、所述地址和所述数据；以及
第二模式，在所述第二模式中，仅通过所述多个输入/输出线中的一些输入/输出线来接收所述命令、所述地址和所述数据。
3.根据权利要求2所述的存储器设备，其中当在所述输入模式是所述第一模式的情况下从所述外部控制器接收所述命令或所述地址时，所述外围电路基于所接收的命令或地址来执行所述编程操作。
4.根据权利要求2所述的存储器设备，其中当在所述输入模式是所述第二模式的情况下从所述外部控制器接收所述数据时，所述外围电路生成所述内部输入数据。
5.根据权利要求2所述的存储器设备，其中当所述输入模式是所述第二模式时，所述外围电路通过将第二输入数据与指示所述数据的第一输入数据进行组合来生成所述内部输入数据，其中基于所述数据以及所述多个输入/输出线中的、除了所述多个输入/输出线中的所述一些输入/输出线之外的剩余线的输入来选择并输出所述第二输入数据。
6.一种存储器设备，包括：
多个页；
模式设置器，所述模式设置器设置在其中从外部控制器接收命令、地址和数据来对从所述多个页中选择的页进行编程的模式；
输入控制器，所述输入控制器根据由所述模式设置器设置的所述模式来基于所述数据生成内部输入数据；以及
控制信号发生器，所述控制信号发生器生成控制信号，所述控制信号用于控制所述输入控制器生成所述内部输入数据。
7.根据权利要求6所述的存储器设备，其中所述模式设置器输出用于设置以下模式之一的线使能信号：
第一模式，在所述第一模式中，通过多个输入/输出线中的所有输入/输出线来接收所述命令、所述地址和所述数据；以及
第二模式，在所述第二模式中，仅通过所述多个输入/输出线中的一些输入/输出线来接收所述命令、所述地址和所述数据。
8.根据权利要求7所述的存储器设备，其中所述模式设置器将处于高状态的所述线使能信号输出到所述控制信号发生器，以设置所述第二模式。
9.根据权利要求8所述的存储器设备，其中所述控制信号发生器包括：
输入启动信号发生器，所述输入启动信号发生器基于处于高状态的所述线使能信号来生成第一控制信号，所述第一控制信号指示所述数据的输入被启动；
输入使能信号发生器，所述输入使能信号发生器生成第二控制信号，所述第二控制信号指示已经从所述外部控制器接收到数据输入命令，所述数据输入命令用于命令输入所述数据；
输入禁用信号发生器，当所述数据被输入时，所述输入禁用信号发生器生成第三控制信号，所述第三控制信号指示已经到达被选择的页中的数据的最后一列；以及
D触发器，所述D触发器基于所述第一控制信号、所述第二控制信号和所述第三控制信号来输出快速模式信号，所述快速模式信号用于命令生成所述内部输入数据。
10.根据权利要求9所述的存储器设备，其中所述快速模式信号指示所述数据的输入开始和输入结束。
11.根据权利要求9所述的存储器设备，其中所述输入启动信号发生器将所述第一控制信号输出到所述D触发器的输入引脚。
12.根据权利要求9所述的存储器设备，其中所述输入使能信号发生器将所述第二控制信号输出到所述D触发器的时钟引脚。
13.根据权利要求12所述的存储器设备，其中所述D触发器在所述第二控制信号的上升沿使能所述快速模式信号。
14.根据权利要求9所述的存储器设备，其中所述输入禁用信号发生器将所述第三控制信号输出到所述D触发器的复位引脚。
15.根据权利要求14所述的存储器设备，其中所述D触发器在所述第三控制信号的上升沿禁用所述快速模式信号。
16.根据权利要求7所述的存储器设备，其中当从所述控制信号发生器接收到处于高状态的所述控制信号时，所述输入控制器通过将第二输入数据与指示所述数据的第一输入数据进行组合来生成所述内部输入数据，其中基于所述数据以及所述多个输入/输出线中的、除了所述多个输入/输出线中的所述一些输入/输出线之外的剩余线的输入来选择并输出所述第二输入数据。
17.一种操作存储器设备的方法，包括：
设置在其中从外部控制器接收命令、地址和数据来对从多个页中选择的页进行编程的模式；
基于所设置的模式来接收所述数据；
根据所设置的模式来生成控制信号，以基于所述数据来生成内部输入数据；以及
基于所述控制信号来生成所述内部输入数据。
18.根据权利要求17所述的方法，其中设置所述模式包括：
将所述模式设置为第一模式，在所述第一模式中，通过多个输入/输出线中的所有输入/输出线来接收所述命令、所述地址和所述数据；或者
将所述模式设置为第二模式，在所述第二模式中，仅通过所述多个输入/输出线中的一些输入/输出线来接收所述命令、所述地址和所述数据。
19.根据权利要求18所述的方法，其中生成所述控制信号包括：当在所述第二模式中接收所述数据时生成快速模式信号，所述快速模式信号指示所述数据的输入开始和输入结束。
20.根据权利要求18所述的方法，其中生成所述内部输入数据包括：当在所述第二模式中生成处于高状态的所述控制信号时，通过将第二输入数据与指示所述数据的第一输入数据进行组合来生成所述内部输入数据，其中基于所述数据以及所述多个输入/输出线中的、除了所述多个输入/输出线中的所述一些输入/输出线之外的剩余线的输入来选择并输出所述第二输入数据。
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