CN104636262A - 存储单元及控制系统 - Google Patents

存储单元及控制系统 Download PDF

Info

Publication number
CN104636262A
CN104636262A CN201310756252.2A CN201310756252A CN104636262A CN 104636262 A CN104636262 A CN 104636262A CN 201310756252 A CN201310756252 A CN 201310756252A CN 104636262 A CN104636262 A CN 104636262A
Authority
CN
China
Prior art keywords
control signal
access module
data
controller
storage array
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310756252.2A
Other languages
English (en)
Inventor
林峻苇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Motion Inc
Original Assignee
Silicon Motion Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Motion Inc filed Critical Silicon Motion Inc
Publication of CN104636262A publication Critical patent/CN104636262A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Static Random-Access Memory (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Abstract

本发明提供一种存储单元及控制系统，其中，该储存单元耦接一控制器，用以接收一第一控制信号以及一第二控制信号，并包括一存储阵列、一第一存取模块以及一第二存取模块。存储阵列用以储存数据。第一存取模块根据第一控制信号存取存储阵列所储存的数据。第二存取模块根据第二控制信号处理存储阵列所储存的数据，用以产生一搜寻结果，并提供搜寻结果予控制器。当第一及第二存取模块分别接收到第一及第二控制信号时，第一及第二存取模块同时运作。

Description

存储单元及控制系统
技术领域
本发明有关于一种存储单元，特别是有关于一种可提供一特定数据的存储单元。
背景技术
存储单元经常应用于电子装置中，用以储存数据。存储单元可分为挥发性存储器与非挥发性存储器。常见的挥发性存储器包括动态随机存取存储器(DRAM)以及静态随机存取存储器(SRAM)。非挥发性存储器包括，只读存储器(ROM)、可编程式只读存储器(PROM)、可擦可编程式只读存储器(EPROM)、可电擦可编程式只读存储器(EEPROM)以及快闪存储器(Flash memory)。
一般而言，当一外部控制器欲撷取存储单元所储存的一特定数据(如存储单元所储存的数据里的一最大数据)时，由于外部控制器不知该特定数据的所在地址，因此，无法提供一撷取地址。在没有撷取地址的情况下，存储单元只能依序输出本身所储存的数据。外部控制器根据存储单元所输出的数据，判断是否为该特定数据。因此，外部控制器需要花费很长的时间，才能得到该特定数据。
发明内容
本发明提供一种储存单元，耦接一控制器，用以接收一第一控制信号以及一第二控制信号，并包括一存储阵列、一第一存取模块以及一第二存取模块。存储阵列用以储存数据。第一存取模块根据第一控制信号存取存储阵列所储存的数据。第二存取模块根据第二控制信号处理存储阵列所储存的数据，用以产生一搜寻结果，并提供搜寻结果予控制器。当第一及第二存取模块分别接收到第一及第二控制信号时，第一及第二存取模块同时运作。
本发明另提供一种控制系统，包括一控制器以及一储存单元。控制器发出一第一控制信号以及一第二控制信号。储存单元接收第一及第二控制信号，并包括一存储阵列、一第一存取模块以及一第二存取模块。存储阵列用以储存数据。第一存取模块根据第一控制信号存取存储阵列所储存的数据。第二存取模块根据第二控制信号处理存储阵列所储存的数据，用以产生一搜寻结果，并提供搜寻结果予控制器。当第一及第二存取模块分别接收到第一及第二控制信号时，第一及第二存取模块同时运作。
为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下：
附图说明
图1A及图1B为本发明的控制系统的可能实施例。
图2为本发明的存储单元的一可能实施例。
【附图标记说明】
100A、100B：控制系统；
110A、110B、200：存储单元；
120A、120B：控制器；
111A、112A、111B、112B、210、220：存取模块；
113A、113B、230：存储阵列；
211：选择器；
221：比对单元；
222：运算单元；
223：搜寻表格；
224：比特运算单元；
225：比特处理单元；
ctrl1、ctrl2、ctrl：控制信号；
wdat1、wdat：外部数据；
rdat1、rdat：读取数据；
rdat2：搜寻结果；
SMI：比对信息。
具体实施方式
图1A为本发明的控制系统的示意图。如图所示，控制系统100A包括一存储单元110A以及一控制器120A。控制器120A用以将数据写入存储单元110A或是读取存储单元110A所储存的数据。在一可能实施例中，控制器120A读取存储单元110A所储存的一特定数据。举例而言，假设控制器120A欲读取存储单元110A所储存的一最大数据。在此例中，存储单元110A根据控制器120A所提供的一设定条件(如控制信号ctrl2)，对本身所储存的数据进行处理，用以搜寻本身所储存的最大数据，并将搜寻结果(如rdat2)提供予控制器120A。
在其它实施例中，控制器120A通过另一设定条件，读取存储单元110A所储存的一最小数据、或是存储单元110A所储存的所有数据的一平均值、或是数据分布状态。在一可能实施例中，当存储单元110A提供一特定数据予控制器120A时，存储单元110A连同该特定数据的所在位置一并提供予控制器120A。
本发明并不限定存储单元110A的种类。在一可能实施例中，储存单元110A为一挥发性存储器，如静态随机存取存储器(SRAM)。在其它实施例中，储存单元110A为其它种类的挥发性或非挥发性存储器。在本实施例中，存储单元110A包括存取模块111A、112A以及一存储阵列113A。
存取模块111A根据控制信号ctrl1存取存储阵列113A所储存的数据。在一可能实施例中，控制信号ctrl1具有一地址信息，存取模块111A根据该地址信息，对存储阵列113A的特定地址进行存取。本发明并不限定存取模块111A的电路架构。只要能够存取存储阵列的电路架构，均可作为存取模块111A。
在一可能实施例中，存取模块111A根据控制信号ctrl1对存储阵列113A进行一写入动作或是一读取动作。当存取模块111A对存储阵列113A进行一写入动作时，存取模块111A将一外部数据wdat1写入存储阵列113A中。在一可能实施例中，存取模块111A先对外部数据wdat1进行编码，再将编码后的结果储存于存储阵列113A中。在另一可能实施例中，当存取模块111A对存储阵列113A进行一读取动作时，存取模块111A读取存储阵列113A所储存的数据，并输出一读取数据rdat1予控制器120A。
存取模块112A根据控制信号ctrl2处理存储阵列113A所储存的数据，用以产生一搜寻结果rdat2，并提供搜寻结果rdat2予控制器120A。在一可能实施例中，控制信号ctrl2可能相同或不同于控制信号ctrl1。在其它实施例中，控制信号ctrl2为一设定条件，存取模块112A根据控制信号ctrl2搜寻存储阵列113A所储存的一特定数据、或是处理存储阵列113A所储存的数据，用以提供一平均值或是数据分布情况。
本发明并不限定存取模块112A的电路架构。在一可能实施例中，存取模块112A利用数字方式，读取存储阵列113A所储存的数据，并进行一搜寻比对动作，用以找出一特定数据。在其它实施例中，只要能够处理存储阵列113A所储存的数据的电路架构，均可作为存取模块112A。
在一可能实施例中，存取模块112A是对存储阵列113A所储存的数据进行一收敛运算，用以产生一搜寻结果rdat2，如一特定数据、一最大数据或是一最小数据。在另一可能实施例中，存取模块112A处理存储阵列113A所储存的数据，用以得到一数据平均值或是一数据分布信息。在其它实施例中，搜寻结果rdat2包含特定数据以及特定数据的地址信息。
当存取模块111A对存储阵列113A进行一写入动作或是一读取动作时，若存取模块112A也接收到控制信号ctrl2，则存取模块112A可同时对存储阵列113A进行一读取动作。同样地，当存取模块112A对存储阵列113A进行一读取动作时，若存取模块111A也接收到控制信号ctrl1，则存取模块111A同时对存储阵列113A进行一写入动作或是一读取动作。因此，控制器120A不但可得到特定地址的数据，也可得到存储阵列113A所储存的一特定信息。
在一可能实施例中，在一第一期间，控制器120A发出控制信号ctrl2，用以读取存储单元110A所储存的一特定数据。在一第二期间，控制器120A为一等待状态。在此期间，存取模块112A根据控制信号ctrl2处理存储阵列113A所储存的数据，用以产生一搜寻结果rdat2。在一第三期间，控制器120A接收搜寻结果rdat2。
在一可能实施例中，在第二期间，控制器120A发出控制信号ctrl1。当控制信号ctrl1与一读取动作有关时，存取模块111A在第二及第三期间的至少一者，根据控制信号ctrl1读取记忆模块113A。在第二及第三期间的至少一者，存取模块111A输出一读取结果rdat1予控制器120A。当控制信号ctrl1与一写入动作有关时，存取模块111A根据控制信号ctrl1将外部数据wdat1写入记忆模块113A。
图1B为本发明的控制系统的另一可能实施例中。在本实施例中，存取模块111B及112B对控制信号ctrl进行解码，再根据解码结果存取处理存储阵列113B。在一可能实施例中，当解码结果为一第一状态时，表示控制器120B欲将一外部数据wdat写入存储阵列113B。因此，存取模块111B将外部数据wdat写入存储阵列113B。
在另一可能实施例中，当解码结果为一第二状态时，表示控制器120B欲读取存储阵列113B的一特定地址的数据。在此例中，存取模块111B根据该特定地址，读取存储阵列113B，并将读取数据rdat提供予控制器120B。
在其它实施例中，当解码结果为一第三状态时，表示控制器120B欲读取存储阵列113B的一特定数据。因此，存取模块112B搜寻或处理存储阵列113B所储存的数据，用以产生一搜寻结果，并将搜寻结果作为读取数据rdat提供予控制器120B。
图2为本发明的存储单元的一可能实施例。如图所示，存储单元200包括存取模块210、220以及存储阵列230。本发明并不限定存取模块210的电路架构。在本实施例中，存取模块210包括一选择器211，如多工器。选择器211耦接存储阵列230的每一比特单元(bit cell)。选择器211根据控制信号ctrl1将一外部数据wdat1写入存储阵列230。在另一实施例中，选择器211根据控制信号ctrl1，读取存储阵列230的每一比特单元所储存的数据，并输出读取结果rdat1。
在本实施例中，存取模块220包括一比对单元221、一运算单元222以及一搜寻表格223。比对单元221对控制信号ctrl2进行解码，用以产生一比对信息SMI。运算单元222耦接存储阵列230，用以读取存储阵列230所储存的数据，并根据比对信息SMI处理运算存储阵列230所储存的数据。在一可能实施例中，运算单元222具有多个比对器，用以将运算存储阵列230所储存的数据与比对信息SMI相比较，用以找出一特定数据一、最大值或是一最小。
在本实施例中，运算单元222包括一比特运算单元224以及一比特处理单元225。比特运算单元224根据比对信息SMI，处理存储阵列230所储存的数据。在一可能实施例，比特运算单元224是对存储阵列230所储存的数据进行一收敛运算。比特处理单元225处理比特运算单元224所输出的运算结果，并将处理结果储存于搜寻表格223中。在一可能实施例中，搜寻表格223可能储存一数据平均值、一数据分布状态、一特定数据、一最大数据及一最小数据的至少一者。
一外部控制器(如120A或120B)根据搜寻表格223所储存的信息，便可快速地得到一特定数据。再者，该外部控制器亦可提供一特定地址，使存取模块210根据该特定地址，读取存储阵列230所储存的数据或是将一外部数据写入存储阵列230。因此，存储单元200可提供一特定地址的数据予外部控制器，亦可根据外部控制器所提供的一设定条件，提供相对应的特定数据予外部控制器。
除非另作定义，在此所有词汇(包含技术与科学词汇)均属本发明所属技术领域中具有通常知识者的一般理解。此外，除非明白表示，词汇于一般字典中的定义应解释为与其相关技术领域的文章中意义一致，而不应解释为理想状态或过分正式的语态。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims (20)

1.一种存储单元，耦接一控制器，用以接收一第一控制信号以及一第二控制信号，并包括：
一存储阵列，用以储存数据；
一第一存取模块，根据该第一控制信号存取该存储阵列所储存的数据；以及
一第二存取模块，根据该第二控制信号处理该存储阵列所储存的数据，用以产生一搜寻结果，并提供该搜寻结果予该控制器，其中当第一及第二存取模块分别接收到该第一及第二控制信号时，该第一及第二存取模块同时运作。
2.如权利要求1所述的存储单元，其特征在于，该第一控制信号等于该第二控制信号。
3.如权利要求1所述的存储单元，其特征在于，当第一及第二存取模块分别接收到该第一及第二控制信号时，该第一存取模块根据该第一控制信号接收一外部数据，并对该外部数据进行编码，用以产生一编码数据，再将该编码数据写入该存储阵列，该第二存取模块根据该第二控制信号读取该存储阵列。
4.如权利要求1所述的存储单元，其特征在于，第一及第二存取模块分别接收到该第一及第二控制信号时，该第一存取模块根据该第一控制信号读取该存储阵列，该第二存取模块根据该第二控制信号读取该存储阵列。
5.如权利要求1所述的存储单元，其特征在于，在一第一期间，该控制器发出该第二控制信号，在一第二期间，该控制器等待该第二存取模块发出该搜寻结果并发出该第一控制信号，在一第三期间，该控制器接收该搜寻结果。
6.如权利要求5所述的存储单元，其特征在于，在该第二及第三期间的至少一者，该第一存取模块根据该第一控制信号读取该记忆模块，并输出一读取结果予该控制器。
7.如权利要求5所述的存储单元，其特征在于，在该第二及第三期间的至少一者，该控制器提供一外部数据，该第一存取模块根据该第一控制信号将该外部数据写入该记忆模块。
8.如权利要求1所述的存储单元，其特征在于，该第二存取模块包括一运算单元，该运算单元是根据一收敛运算处理该记忆模块所储存的数据。
9.如权利要求8所述的存储单元，其特征在于，该运算单元具有多个比对器，用以比对该记忆模块所储存的数据。
10.如权利要求1所述的存储单元，其特征在于，该搜寻结果包括一搜寻数据以及该搜寻数据位于该记忆模块的一地址。
11.一种控制系统，包括：
一控制器，发出一第一控制信号以及一第二控制信号；以及
一储存单元，接收该第一及第二控制信号，并包括：
一存储阵列，用以储存数据；
一第一存取模块，根据该第一控制信号存取该存储阵列所储存的数据；以及
一第二存取模块，根据该第二控制信号处理该存储阵列所储存的数据，用以产生一搜寻结果，并提供该搜寻结果予该控制器，其中当第一及第二存取模块分别接收到该第一及第二控制信号时，该第一及第二存取模块同时运作。
12.如权利要求11所述的控制系统，其特征在于，该第一控制信号等于该第二控制信号。
13.如权利要求11所述的控制系统，其特征在于，当第一及第二存取模块分别接收到该第一及第二控制信号时，该第一存取模块根据该第一控制信号接收一外部数据，并对该外部数据进行编码，用以产生一编码数据，再将该编码数据写入该存储阵列，该第二存取模块根据该第二控制信号读取该存储阵列。
14.如权利要求11所述的控制系统，其特征在于，第一及第二存取模块分别接收到该第一及第二控制信号时，该第一存取模块根据该第一控制信号读取该存储阵列，该第二存取模块根据该第二控制信号读取该存储阵列。
15.如权利要求11所述的控制系统，其特征在于，在一第一期间，该控制器发出该第二控制信号，在一第二期间，该控制器等待该第二存取模块发出该搜寻结果并发出该第一控制信号，在一第三期间，该控制器接收该搜寻结果。
16.如权利要求15所述的控制系统，其特征在于，在该第二及第三期间的至少一者，该第一存取模块根据该第一控制信号读取该记忆模块，并输出一读取结果予该控制器。
17.如权利要求15所述的控制系统，其特征在于，在该第二及第三期间的至少一者，该控制器提供一外部数据，该第一存取模块根据该第一控制信号将该外部数据写入该记忆模块。
18.如权利要求11所述的控制系统，其特征在于，该第二存取模块包括一运算单元，该运算单元是根据一收敛运算处理该记忆模块所储存的数据。
19.如权利要求18所述的控制系统，其特征在于，该运算单元具有多个比对器，用以比对该记忆模块所储存的数据。
20.如权利要求11所述的控制系统，其特征在于，该搜寻结果包括一搜寻数据以及该搜寻数据位于该记忆模块的一地址，并且该储存单元为一静态随机存取存储器。
CN201310756252.2A 2013-11-11 2013-12-30 存储单元及控制系统 Pending CN104636262A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW102140823A TWI480877B (zh) 2013-11-11 2013-11-11 記憶單元及控制系統
TW102140823 2013-11-11

Publications (1)

Publication Number Publication Date
CN104636262A true CN104636262A (zh) 2015-05-20

Family

ID=53044842

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310756252.2A Pending CN104636262A (zh) 2013-11-11 2013-12-30 存储单元及控制系统

Country Status (3)

Country Link
US (1) US20150134921A1 (zh)
CN (1) CN104636262A (zh)
TW (1) TWI480877B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097664A (en) * 1999-01-21 2000-08-01 Vantis Corporation Multi-port SRAM cell array having plural write paths including for writing through addressable port and through serial boundary scan
US20060291274A1 (en) * 2005-06-28 2006-12-28 Seiko Epson Corporation Semiconductor integrated circuit
US20070160213A1 (en) * 2006-01-06 2007-07-12 Mehmet Un Efficient handling of messages, data and keys in media access layers for network communications
CN101206618A (zh) * 2006-09-08 2008-06-25 三星电子株式会社 融合式存储器设备及方法
US20100232195A1 (en) * 2009-03-16 2010-09-16 Integrated Device Technology, Inc. Content Addressable Memory (CAM) Array Capable Of Implementing Read Or Write Operations During Search Operations

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4033609B2 (ja) * 2000-07-04 2008-01-16 株式会社ルネサステクノロジ 半導体集積回路装置及びそれを用いた情報処理装置
US7210022B2 (en) * 2001-05-15 2007-04-24 Cloudshield Technologies, Inc. Apparatus and method for interconnecting a processor to co-processors using a shared memory as the communication interface
JP4416428B2 (ja) * 2003-04-30 2010-02-17 株式会社ルネサステクノロジ 半導体記憶装置
JP2007334383A (ja) * 2006-06-12 2007-12-27 Sony Corp 情報処理装置とその起動方法およびプログラム
JP5194302B2 (ja) * 2008-02-20 2013-05-08 ルネサスエレクトロニクス株式会社 半導体信号処理装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6097664A (en) * 1999-01-21 2000-08-01 Vantis Corporation Multi-port SRAM cell array having plural write paths including for writing through addressable port and through serial boundary scan
US20060291274A1 (en) * 2005-06-28 2006-12-28 Seiko Epson Corporation Semiconductor integrated circuit
US20070160213A1 (en) * 2006-01-06 2007-07-12 Mehmet Un Efficient handling of messages, data and keys in media access layers for network communications
CN101206618A (zh) * 2006-09-08 2008-06-25 三星电子株式会社 融合式存储器设备及方法
US20100232195A1 (en) * 2009-03-16 2010-09-16 Integrated Device Technology, Inc. Content Addressable Memory (CAM) Array Capable Of Implementing Read Or Write Operations During Search Operations

Also Published As

Publication number Publication date
TW201519238A (zh) 2015-05-16
TWI480877B (zh) 2015-04-11
US20150134921A1 (en) 2015-05-14

Similar Documents

Publication Publication Date Title
US10365844B2 (en) Logical block address to physical block address (L2P) table compression
US10665295B2 (en) Static random-access memory with virtual banking architecture, and system and method including the same
CN105808455B (zh) 访问内存的方法、存储级内存及计算机系统
US20160062883A1 (en) Data storage device and operating method thereof
CN112596681A (zh) 一种重读命令处理方法、闪存控制器及固态硬盘
CN111651371B (zh) 非对称型平面管理方法以及数据存储装置及其控制器
CN107077882A (zh) 一种dram刷新方法、装置和系统
CN104346292A (zh) 用来管理一记忆装置的方法、记忆装置与控制器
CN110941395A (zh) 动态随机存取存储器、内存管理方法、系统及存储介质
EP3846036B1 (en) Matrix storage method, matrix access method, apparatus and electronic device
US20090157949A1 (en) Address translation between a memory controller and an external memory device
US10754768B2 (en) Memory system using descriptor lookup tables to access setting information for a non-volatile memory, and an operating method thereof
JP5481823B2 (ja) メモリモジュール、および、メモリ用補助モジュール
US8738847B2 (en) Data writing method, and memory controller and memory storage apparatus using the same
CN101178933A (zh) 一种闪存阵列装置
EP2093669B1 (en) Apparatus and method for processing data
CN104636262A (zh) 存储单元及控制系统
CN204965422U (zh) 一种多协议密码算法处理器及片上系统
US7345914B2 (en) Use of flash memory blocks outside of the main flash memory array
CN1551232B (zh) 用于增强高速数据存取中刷新操作的半导体存储装置
US10269445B1 (en) Memory device and operating method thereof
CN201142229Y (zh) 一种闪存阵列装置
US20140233332A1 (en) Semiconductor memory system
CN108647161B (zh) 一种记录访存地址历史的硬件监测电路
US20230101310A1 (en) Early detection of compression status using inline metadata

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20150520

WD01 Invention patent application deemed withdrawn after publication