CN110462740A - 用于多层存储器阵列的多板线架构 - Google Patents

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Abstract

本发明描述用于多层存储器阵列的多板线架构的方法、系统及装置。存储器装置可包含上覆于衬底层上的两个或更多个三维铁电存储器单元阵列，所述衬底层包含支持电路的各种组件，例如解码器及感测放大器。所述阵列的每一存储器单元可具有铁电容器及选择器装置。多板线或其它存取线可经布线通过所述装置的各个层以支持对那些层内的存储器单元的存取。板线或其它存取线可通过间距上通孔OPV结构耦合在支持电路与存储器单元之间。OPV结构可包含选择器装置以在多层选择性方面提供额外自由度。可采用不同数目个板线及存取线以适应所述铁电容器的不同配置及定向。

Description

用于多层存储器阵列的多板线架构
交叉参考
本专利申请案主张Bedeschi(贝代斯基)在2017年3月27日申请的转让给受让人的标题为“Multiple Plate Line Architecture for Multideck Memory Array(用于多层存储器阵列的多板线架构)”的第15/469,865号美国专利申请案的优先权。
背景技术
下文一般来说涉及存储器阵列且更具体来说涉及用于多层存储器阵列的多板线架构。
存储器装置广泛用来将信息存储在各种电子装置(例如计算机、无线通信装置、相机、数字显示器及类似者)中。通过编程存储器装置的不同状态而存储信息。例如，二进制装置具有常由逻辑“1”或逻辑“0”表示的两种状态。在其它系统中，可存储两种以上状态。为存取存储信息，电子装置的组件可读取或感测存储器装置中的存储状态。为存储SPEC信息，电子装置的组件可将状态写入或编程在存储器装置中。
存在各种类型的存储器装置，包含硬磁盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性或非易失性的。即使在缺失外部电源的情况下，非易失性存储器(例如，FeRAM)仍可维持其存储逻辑状态达延长时间段。易失性存储器装置(例如，DRAM)可随时间丢失其存储状态，除非其被外部电源周期性地刷新。FeRAM可使用类似于易失性存储器的装置架构，但由于使用铁电电容器作为存储装置而可具有非易失性性质。相较于其它非易失性及易失性存储器装置，FeRAM装置因此可具改进性能。
一般来说，改进存储器装置尤其包含增大存储器单元密度，增大读取/写入速度，增加可靠性，增加数据保持，降低功率消耗或降低制造成本。但是，板线及其它存取线布线的物理限制可负面地影响存储器单元密度。
附图说明
本发明参考且包含下图：
图1说明根据本发明的实施例的具有支持用于多层存储器阵列的多板线架构的存储器单元的三维存储器阵列的存储器装置示意图的实例。
图2说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的铁电存储器单元及电路组件的实例。
图3使用根据本发明的实施例的支持用于多层存储器阵列的多板线架构的铁电存储器单元的磁滞曲线说明非线性电性质的实例。
图4说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的双层铁电存储器单元的实例性横截面图。
图5说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的间距上通孔(OPV)方案的俯视图实例。
图6说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的铁电存储器阵列架构的实例性示意图。
图7说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的存储器块配置的实例。
图8说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的存储器块配置的实例。
图9说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的双层铁电存储器单元的实例性横截面图。
图10说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的双层铁电存储器单元的实例性横截面图。
图11说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的双层铁电存储器单元的实例性横截面图。
图12说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的双层铁电存储器单元的实例性横截面图。
图13展示根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的存储器阵列的框图。
图14展示根据本发明的实施例的包含支持用于多层存储器阵列的多板线架构的存储器装置的存储器阵列的系统的框图。
图15展示根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的存取操作管理器的框图。
图16展示说明根据本发明的实施例的用于多层存储器阵列的多板线架构的方法的流程图。
具体实施方式
多层存储器装置可配置有耦合在多层存储器装置的各个层之间且布线在多层存储器装置的各个层当中的板线或存取线或两者。这可允许在阵列中采用非易失性存储器单元，例如铁电存储器单元。在此所描述的多板线架构可导致增大存储器单元密度、增大读取/写入速度、增加可靠性、增加数据保持、降低功率消耗或降低制造成本。
举例来说，使用具有交叉点架构的存储器阵列配置建构一些存储器装置。在一些实例中，所述架构可为二维交叉点架构。在一些实例中，所述架构可为三维交叉点架构。交叉点是指其中存储器单元经形成使得当与存储器单元相关联的存取线连接到存储器单元的不同节点时存取线在拓扑上彼此“交叉”的位置。交叉点架构实现由存取线的最小间距确定的理论最小单元面积。三维交叉点架构允许构建一个以上存储器单元阵列“层”，因此允许构建上覆于衬底层中建构的支持电路上的多层存储器阵列。在三维交叉点架构内，存储器装置可由称为存储器块的区段配置而成。可通过将区段(例如，存储器块)布置在阵列中来建构存储器装置。
每一存储器块可包含类似于其它存储器块的组件配置。存储器块可包含：衬底层，其包含含有例如解码器及感测元件的组件的支持电路；及存储器单元，其定位在衬底层上方。衬底层及其中的支持电路组件可被称为阵列下互补金属氧化物半导体(CMOS)(CuA)。另外，存储器块可包含用来连接所述块中的存储器单元的存取线，且存取线可能需要到下方支持电路的连接。随着更多存储器阵列层定位在衬底层上方，存取线及支持电路组件(例如，解码器)的数目也增加，使得有效利用面积可能变得具挑战性。在一些情况中，存储器单元操作要求同时存取存储器单元的两个以上节点，从而需要将额外存取线布线到存储器单元且随着支持电路的数目增加，存储器块的总体配置在多层存储器阵列中可变得更具挑战性。
本文中描述支持用于多层存储器阵列的多板线架构的技术，这可对存储器块的总体配置提供有效面积利用。如本文中所使用，使用具有三个存取线(即，板线、数字线及字线)的铁电存储器单元描述技术。在一些情况中，可将全部支持电路组件(例如，用于三个存取线的解码器)放置在铁电存储器单元阵列的多层下方，即，作为CuA的部分。可将一些支持电路组件(例如，用于板线的解码器)放置在控制电路部分(并非CuA的部分)中。当将一些支持电路组件放置在CuA外部时，与放置在CuA外部的支持电路相关联的存取线可能需要新颖方案以实现呈多层存储器阵列配置的存储器单元。
下文在存储器装置的背景下进一步描述上文所介绍的本发明的特征。接着，描述与用于多层存储器阵列的多板线架构相关的存储器阵列及存储器部分的具体实例。参考与用于多层存储器阵列的多板线架构相关的设备图、系统图及流程图进一步说明及描述本发明的这些及其它特征。
图1说明根据本发明的实施例的具有支持用于多层存储器阵列的多板线架构的存储器单元的三维存储器阵列100的存储器装置示意图的实例。图1是存储器阵列100的各种组件及特征的说明性示意表示。因而，应明白，展示存储器阵列100的组件及特征以说明功能关系，而非其在存储器阵列100内的实际物理位置。存储器阵列100也可被称为电子存储器设备。存储器阵列100包含可编程以存储不同状态的存储器单元105。在一些情况中，存储器单元105可为铁电存储器单元，其可包含具有铁电材料作为绝缘材料的电容器。在一些情况中，所述电容器可被称为铁电容器。每一存储器单元105可编程以存储两种状态：表示为逻辑0及逻辑1。每一存储器单元105可彼此上下堆叠，从而导致双层存储器单元145。因此，图1中的实例可为描绘双层存储器阵列的实例。
在一些情况中，存储器单元105经配置以存储两种以上逻辑状态。存储器单元105可将表示可编程状态的电荷存储在电容器中；例如，带电及不带电电容器可分别表示两种逻辑状态。DRAM架构通常可使用此设计，且所采用电容器可包含具有顺电或线性极化性质的电介质材料作为绝缘体。相反，铁电存储器单元可包含具有铁电材料作为绝缘材料的电容器。铁电电容器的不同电荷电平可表示不同逻辑状态。铁电材料具有非线性极化性质；下文论述铁电存储器单元105的一些细节及优点。
可通过激活或选择字线110及数字线115来对存储器单元105执行可被称为存取操作的操作，例如读取及写入。字线110也可被称为行线、感测线及存取线。数字线115也可被称为位线、列线、存取线。在不失理解或操作的情况下，对字线及数字线或其类似物的引用是可互换的。字线110及数字线115可彼此垂直(或几乎垂直)以产生阵列。取决于存储器单元的类型(例如，FeRAM、RRAM等)，可存在其它存取线(未展示)，举例来说例如板线。应明白，存储器装置的确切操作可基于存储器单元的类型及/或存储器装置中使用的具体存取线而更改。
激活或选择字线110或数字线115可包含将电压施加到相应线。字线110及数字线115可由导电材料(例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)等))、金属合金、碳、导电掺杂半导体或其它导电材料、合金、化合物或类似者制成。
根据图1的实例，存储器单元105的每一行经连接到单个字线110，且存储器单元105的每一列经连接到单个数字线115。通过激活一个字线110及一个数字线115(例如，将电压施加到字线110或数字线115)，可在其相交点处存取单个存储器单元105。存取存储器单元105可包含读取或写入存储器单元105。字线110及数字线115的相交点可被称为存储器单元的地址。在一些情况中，字线可在存储器单元的上层与下层之间共用，使得字线可同时存取上层中的存储器单元及下层中的存储器单元两者。在一些情况中，数字线可以类似方式共用，使得数字线可同时存取上层中的存储器单元及下层中的存储器单元两者。
在一些架构中，单元的逻辑存储装置(例如，电容器)可通过选择器装置与数字线电隔离。字线110可经连接到选择器装置且可控制选择器装置。例如，选择器装置可为晶体管(例如，薄膜晶体管(TFT))且字线110可经连接到晶体管的栅极。激活字线110导致在存储器单元105的电容器与其对应数字线115之间的电连接或闭合电路。接着，可存取数字线以读取或写入存储器单元105。另外，如下文在图2中所描述，铁电存储器单元的存取操作可能需要经由板线到铁电存储器单元的节点(即，单元板节点)的额外连接。
存取存储器单元105可通过行解码器120及列解码器130来控制。例如，行解码器120可从存储器控制器140接收行地址且基于所接收行地址激活适当字线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当数字线115。例如，存储器阵列100可包含标记为WL_1到WL_M的多个字线110及标记为DL_1到DL_N的多个数字线115，其中M及N取决于阵列大小。因此，通过激活字线110及数字线115(例如，WL_2及DL_3)，可存取其相交点处的存储器单元105。另外，铁电存储器单元的存取操作可能需要激活与板线解码器(未展示)相关联的存储器单元105的对应板线。
存储器单元105可通过选择或通电相关联于且耦合到每一单元的板线来存取。阵列100的不同层可耦合到不同板线。为促进多层装置的板线布线及其它组件，板线可如下文在图4中所描绘那样配置或定向在阵列内。如本文中所描述，可使用间距上通孔(OPV)结构促进板线布线，下文在图5中说明OPV结构的实例。虽然在图1的实例中未展示，但所属领域技术人员将明白，图1中所描绘的实例性多层架构中的架构中的图4及5中所描绘的板线定向及OPV布置的关系及益处。且如下文所描述，图7、8、9、10、11及12也描绘可在图1中所表示的多层装置中体现的实例性组件、板线以及OPV定向及布置。
在存取后，存储器单元105可由感测组件125读取或感测以确定存储器单元105的存储状态。例如，在存取存储器单元105之后，存储器单元105的铁电电容器可放电到其对应数字线115上。对铁电电容器放电可起因于将电压加偏压于或施加到铁电电容器。放电可引起数字线115的电压变化，感测组件125可比较所述电压与参考电压(未展示)以确定存储器单元105的存储状态。例如，如果数字线115具有高于参考电压的电压，那么感测组件125可确定存储器单元105中的存储状态为逻辑1，且反之亦然。感测组件125可包含各种晶体管或放大器以便检测及放大信号的差异，这可被称为锁存。接着可通过列解码器130输出存储器单元105的所检测逻辑状态作为输出135。在一些情况中，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可经连接到列解码器130或行解码器120，或与列解码器130或行解码器120电子通信。
可通过类似地激活相关字线110及数字线115来设置或写入存储器单元105—即，可将逻辑值存储在存储器单元105中。列解码器130或行解码器120可接受待写入到存储器单元105的数据，例如输入/输出135。可通过跨铁电电容器施加电压来写入铁电存储器单元105。下文更详细论述这个过程。
在一些存储器架构中，存取存储器单元105可使存储逻辑状态降级或毁坏，且可执行重写或刷新操作以将原始逻辑状态传回到存储器单元105。在DRAM中，例如，电容器可在感测操作期间部分或完全放电，从而破坏存储逻辑状态。因此，可在感测操作之后重写逻辑状态。另外，激活单个字线110可导致所述行中的所有存储器单元放电；因此，可能需要重写所述行中的若干或所有存储器单元105。
在包含DRAM的一些存储器架构中，存储器单元可随时间而丢失其存储状态，除非其被外部电源周期性地刷新。例如，带电电容器可随时间通过泄漏电流而变为放电，从而导致丢失存储信息。这些所谓易失性存储器装置的刷新速率可相对高，例如对于DRAM阵列是每秒数十次刷新操作，这可导致显著功率消耗。随着存储器阵列越来越大，增加功率消耗可抑制存储器阵列的部署或操作(例如，功率供应、热生成、材料限制等)，尤其是对于依赖有限电源(例如电池)的移动装置。如下文所论述，铁电存储器单元105可具有可导致相对于其它存储器架构改进性能的有益性质。
存储器控制器140可通过各种组件(例如，行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(例如，读取、写入、重写、刷新、放电等)。在一些情况中，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共置。存储器控制器140可生成行及列地址信号以便激活所要字线110及数字线115。存储器控制器140还可生成及控制在存储器阵列100的操作期间使用的各种电压或电流。例如，存储器控制器140可在存取一或多个存储器单元105之后将放电电压施加到字线110或数字线115。
一般来说，本文中所论述的所施加电压或电流的振幅、形状或持续时间可经调整或改变，且对于在操作存储器阵列100时所论述的各种操作可不同。此外，可同时存取存储器阵列100内的一个、多个或所有存储器单元105；例如，可在存取(或写入或编程)操作期间同时存取存储器阵列100的多个或所有单元，其中将所有存储器单元105或存储器单元105的群组设置或重置为单种逻辑状态。应明白，存储器装置的确切操作可基于存储器单元的类型及/或存储器装置中使用的具体存取线而更改。在其中可存在其它存取线(例如，板线)的一些实例(未展示)中，可能需要激活与字线及数字线协作的对应板线以存取存储器阵列的某些存储器单元105。应明白，存储器装置的确切操作可基于存储器单元的类型及/或存储器装置中使用的具体存取线而改变。
图2说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的铁电存储器单元及电路组件的实例。电路200包含存储器单元105-a、字线110-a、数字线115-a及感测组件125-a，其分别可为如参考图1所描述的存储器单元105、字线110、数字线115及感测组件125的实例。存储器单元105-a可包含逻辑存储组件，例如具有第一板(单元板230)及第二板(单元底部215)的电容器205。单元板230及单元底部215可通过定位在其之间的铁电材料电容式耦合。单元板230及单元底部215的定向可翻转而不改变存储器单元105-a的操作。电路200还包含选择器装置220及参考线225。单元板230可经由板线210存取且单元底部215可经由数字线115-a存取。如上文所描述，可通过对电容器205充电或放电来存储各种状态。
可通过操作电路200中表示的各种元件来读取或感测电容器205的存储状态。电容器205可与数字线115-a电子通信。例如，当解除激活选择器装置220时，电容器205可与数字线115-a隔离，且当激活选择器装置220时，电容器205可经连接到数字线115-a。激活选择器装置220可被称为选择存储器单元105-a。在一些情况中，选择器装置220是晶体管(例如，薄膜晶体管(TFT))，且其操作是通过将电压施加到晶体管栅极来控制，其中电压幅值大于晶体管的阈值电压幅值。字线110-a可激活选择器装置220；例如，将施加到字线110-a的电压施加到晶体管栅极，从而连接电容器205与数字线115-a。
在其它实例中，可切换选择器装置220及电容器205的位置，使得选择器装置220经连接在板线210与单元板230之间且使得电容器205介于数字线115-a与选择器装置220的另一端子之间。在这个实施例中，选择器装置220可通过电容器205保持与数字线115-a电子通信。这个配置可与用于读取及写入操作的替代时序及偏压相关联。
由于电容器205的板之间的铁电材料且如下文更详细论述，电容器205在连接到数字线115-a后可不放电。在一个方案中，为感测由铁电电容器205存储的逻辑状态，可加偏压于字线110-a以选择存储器单元105-a且可将电压施加到板线210。在一些情况中，在加偏压于板线210及字线110-a之前，使数字线115-a虚拟地接地且接着与虚拟接地隔离(其可被称为“浮动”)。加偏压于板线210可导致跨电容器205的电压差(例如，板线210电压减去数字线115-a电压)。电压差可产生电容器205上的存储电荷的变化，其中存储电荷的变化的幅值可取决于电容器205的初始状态—例如，初始存储状态是逻辑1还是逻辑0。这可引起数字线115-a的电压基于存储在电容器205上的电荷而变化。通过改变到单元板230的电压来操作数字线115-a可被称为“移动单元板”。
数字线115-a的电压变化可取决于其本征电容。即，随着电荷流动通过数字线115-a，一些有限电荷可经存储在数字线115-a中且所得电压可取决于本征电容。本征电容可取决于数字线115-a的物理特性，包含尺寸。数字线115-a可连接许多存储器单元105，因此数字线115-a可具有导致不可忽略电容(例如，大约几皮法拉(pF))的长度。接着，可通过感测组件125-a比较数字线115-a的所得电压与参考(例如，参考线225的电压)以便确定存储器单元105-a中的存储逻辑状态。可使用其它感测过程。
感测组件125-a可包含用来检测及放大信号的差异的各种晶体管或放大器，这可被称为锁存。感测组件125-a可包含接收数字线115-a的电压且比较数字线115-a的电压与参考线225(其可为参考电压)的感测放大器。可基于比较将感测放大器输出驱动到更高(例如，正)或更低(例如，负或接地)供应电压。例如，如果数字线115-a具有高于参考线225的电压，那么可将感测放大器输出驱动到正供应电压。在一些情况中，感测放大器可另外将数字线115-a驱动到供应电压。感测组件125-a接着可锁存感测放大器的输出及/或数字线115-a的电压，这可用来确定存储器单元105-a中的存储状态(例如，逻辑1)。替代地，如果数字线115-a具有低于参考线225的电压，那么可将感测放大器输出驱动到负或接地电压。感测组件125-a可类似地锁存感测放大器输出以确定存储器单元105-a中的存储状态(例如，逻辑0)。接着，可参考图1例如通过列解码器130输出存储器单元105-a的锁存逻辑状态作为输出135。
为写入存储器单元105-a，可跨电容器205施加电压。可使用各种方法。在一个实例中，可通过字线110-a激活选择器装置220以将电容器205电连接到数字线115-a。可通过控制单元板230(通过板线210)及单元底部215(通过数字线115-a)的电压来跨电容器205施加电压。为写入逻辑0，单元板230可取为高，即，可将正电压施加到板线210，且单元底部215可取为低，例如，虚拟接地或将负电压施加到数字线115-a。执行相反过程以写入逻辑1，其中单元板230取为低，且单元底部215取为高。
图3使用根据本发明的实施例的支持用于多层存储器阵列的多板线架构的铁电存储器单元的磁滞曲线300-a及300-b说明非线性电性质的实例。磁滞曲线300-a及300-b分别说明实例铁电存储器单元写入及读取过程。磁滞曲线300描绘根据电压差V而变化的存储在铁电电容器(例如，图2的电容器205)上的电荷Q。
铁电材料的特征在于自发电极化，即，其在缺失电场的情况下维持非零电极化。实例铁电材料包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、钛酸铅锆(PZT)及钽酸锶铋(SBT)。本文中所描述的铁电电容器可包含这些或其它铁电材料。铁电电容器内的电极化导致铁电材料的表面处的净电荷且通过电容器端子吸引相反电荷。因此，电荷经存储在铁电材料及电容器端子的界面处。因为可在缺失外部施加电场的情况下维持电极化达相对长时间，甚至无限期，所以相较于例如DRAM阵列中采用的电容器，电荷泄漏可显著减少。这可减少针对一些DRAM架构执行如上文所描述的刷新操作的需要。
磁滞曲线300可从电容器的单个端子的观点来理解。举例来说，如果铁电材料具有负极化，那么正电荷累积在端子处。同样地，如果铁电材料具有正极化，那么负电荷累积在端子处。另外，应理解，磁滞曲线300中的电压表示跨电容器的电压差且是定向性的。例如，可通过将正电压施加到有关端子(例如，单元板230)且使第二端子(例如，单元底部215)维持接地(或大约零伏特(0V))来实现正电压。可通过使有关端子维持接地且将正电压施加到第二端子来施加负电压—即，可施加正电压以使有关端子负极化。类似地，可将两个正电压、两个负电压或正电压及负电压的任何组合施加到适当电容器端子以生成磁滞曲线300中所展示的电压差。
如磁滞曲线300中所描绘，铁电材料可使用零电压差维持正极化或负极化，从而导致两种可能电荷状态：电荷状态305及电荷状态310。根据图3的实例，电荷状态305表示逻辑0且电荷状态310表示逻辑1。在一些实例中，相应电荷状态的逻辑值可经反转以适应用于操作存储器单元的其它方案。
可通过凭借施加电压来控制铁电材料的电极化及因此电容器端子上的电荷而将逻辑“0”或逻辑“1”写入到存储器单元。例如，跨电容器施加净正电压315导致电荷累积，直到达到电荷状态305-a。在移除电压315后，电荷沿着路径320直到其达到零电压下的电荷状态305。类似地，通过施加净负电压325来写入电荷状态310，这导致电荷状态310-a。在移除负电压325之后，电荷沿着路径330直到其达到零电压下的电荷状态310。电荷状态305-a及310-a可被称为残余极化(Pr)值，即，在移除外部偏压(例如电压)后余留的极化(或电荷)。矫顽电压是电荷(或极化)为零所处的电压。
为读取或感测铁电电容器的存储状态，可跨电容器施加电压。作为响应，存储电荷Q改变，且改变程度取决于初始电荷状态—即，最终存储电荷(Q)取决于最初是存储电荷状态305-b还是310-b。例如，磁滞曲线300-b说明两种可能存储电荷状态305-b及310-b。如参考图2所论述，可跨电容器施加电压335。在其它情况中，可将固定电压施加到单元板，且尽管被描绘为正电压，但电压335可为负。响应于电压335，电荷状态305-b可沿着路径340。同样地，如果最初存储电荷状态310-b，那么其沿着路径345。电荷状态305-c及电荷状态310-c的最终位置取决于数个因素，包含具体感测方案及电路。
在一些情况中，最终电荷可取决于连接到存储器单元的数字线的本征电容。例如，如果电容器电连接到数字线且施加电压335，那么数字线的电压可由于其本征电容而升高。因此，感测组件处量测的电压可不等于电压335且代替地可取决于数字线的电压。因此，磁滞曲线300-b上的最终电荷状态305-c及310-c的位置可取决于数字线的电容，且可通过负载线分析来确定—即，可相对于数字线电容定义电荷状态305-c及310-c。因此，电容器的电压(电压350或电压355)可不同且可取决于电容器的初始状态。
通过比较数字线电压与参考电压，可确定电容器的初始状态。数字线电压可为电压335与跨电容器的最终电压(电压350或电压355)之间的差—即，(电压335–电压350)或(电压335–电压355)。可生成参考电压使得其幅值介于两个可能数字线电压的两个可能电压之间以便确定存储逻辑状态—即，如果数字线电压高于或低于参考电压。例如，参考电压可为两个量((电压335–电压350)及(电压335–电压355))的平均值。在通过感测组件进行比较后，可确定所感测数字线电压高于或低于参考电压，且可确定铁电存储器单元的存储逻辑值(即，逻辑0或1)。
如上文所论述，读取不使用铁电电容器的存储器单元可使存储逻辑状态降级或毁坏。然而，铁电存储器单元可在读取操作之后维持初始逻辑状态。例如，如果存储电荷状态305-b，那么所述电荷状态可在读取操作期间沿着路径340到电荷状态305-c，且在移除电压335之后，所述电荷状态可通过在相反方向上沿着路径340来返回到初始电荷状态305-b。
图4说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的双层铁电存储器阵列400的实例性横截面图。阵列400的横截面图可被视为如参考图1所描述的沿数字线115方向的一系列双层铁电存储器单元145的横截面图(例如，图4中描绘四个双层铁电存储器单元)。横截面图仅说明CuA上方的组件(例如存取线及铁电存储器单元)，但所属领域技术人员将认识到，CuA可下伏于所说明组件下。与不同层相关联的数字线在横截面图中被说明为定位在不同高度处。每一铁电存储器单元405可被描述为具有三个节点的存储器单元且每一节点经连接到数字线415、板线410及字线110。数字线及板线可为如参考图1及图2所描述的数字线115及板线210的实例。应明白，字线110在基本上正交于数字线方向的方向上延伸。板线在与数字线方向相同的方向上延伸。在一些情况中，为实现有效布局或由于工艺限制，存取线可设计为非笔直。因而，字线110可不在精确地正交于数字线方向的方向上延伸。
铁电存储器单元405可经形成在数字线与板线之间的空间中。所述铁电存储器单元进一步包括如参考图2所描述的铁电电容器205及选择器装置220。所述铁电电容器可被称为铁电容器。选择器装置220可为晶体管(例如，薄膜晶体管(TFT))且所述晶体管的栅极可经连接到字线110。可重复铁电存储器单元以形成铁电存储器阵列。应明白，图4中的横截面表示全局板线410-b可为连续的且比局部板线410-a长。
应明白，如图4及图9到12中所说明，从存储器单元观点来看，三维阵列的第一层及第二层可基本上相同。换句话说，在一些实例中，每一层的存储器单元通过如图4及图9到11中所说明那样复制相同制造过程模块(例如，字线)且接着复制铁电电容器来构建，或反之亦然(如图12中所说明)。因此，多层存储器架构中的每一层可使用定向在相同方向上的铁电电容器构建。从制造观点来看，制造工艺考虑可确定铁电电容器的特定定向。
图5说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的间距上通孔(OPV)方案500的实例性俯视图或平面视图。通孔结构可被称为接触结构。具有常规配置的通孔505-a结构展示着陆在线结构上的通孔结构。当通孔结构及线结构两者使用给定技术节点的最小特征大小F图案化时，针对两个结构维持最小间距2F。然而，当使用间距倍增技术(例如，自对准双重图案化(SADP)技术)图案化线结构时，可将线结构的最小特征大小减小为原始最小特征大小的一半，即，1/2F。因此，线结构具有新最小间距F，而通孔结构具有最小间距2F。
可利用具有不同配置的间距上通孔(OPV)505-b结构以解决通孔结构与线结构之间的最小间距的失配。OPV 505-b结构使通孔结构图案化能够完成，从而满足给定技术节点的最小间距要求，同时每一线结构经构建以具有与其相关联的通孔结构。替代地，可利用OPV 505-c结构。可使用OPV 505-c结构以连接两个分离支持电路组件(例如，解码器)群组与两个存取线群组，例如，具有偶数地址的存取线及具有奇数地址的存取线。
图6说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的铁电存储器阵列架构600的实例性示意图。如图6中所描绘，存储器阵列660可包含存储器块阵列655。每一存储器块可具有类似配置使得其重复布置构建如下文参考图7所说明的连续存储器阵列。存储器阵列660可相邻于控制电路部分670，其中可放置一或多个电路组件(例如，板线解码器650)。由于图6说明存储器装置的部分的俯视图，因此为清楚起见，其仅说明存储器块、包含板线解码器的控制电路部分及几个板线的总体布局。
在一些情况中，每一存储器块可包含如参考图1及4所描述的铁电存储器阵列的两个层以及所述存储器阵列(例如，CuA)下方的支持电路，其中可放置一或多个解码器(例如，字线解码器、数字线解码器等)。另外，每一存储器块可包含与存储器单元相关联的存取线。在一些实例中，存储器块可包含存储器阵列的两个层中的大约4百万个铁电存储器单元，其又转变为所述块内的2048个字线、2048个数字线及2048个板线。存储器块及存储器阵列的实际大小可取决于由性能及容量规格确定的各种要求。如图6的实例性示意图中所描绘，出于说明目的，针对每一存储器块仅绘制下层的两个板线及上层的两个板线。全局板线610-b可为如参考图4所描述的板线410-b的实例。局部板线610-a可为如参考图4所描述的板线410-a的实例。由于每一存储器块可包含存储器阵列下方的CuA中的字线解码器及数字线解码器，因此经由字线及数字线存取存储器块655-a的存储器单元可通过存储器块655-a的字线解码器及数字线解码器或驻留在相邻存储器块655-b中的解码器来实现。然而，经由板线存取存储器单元可能需要在外部从控制电路部分670布线，这是因为板线解码器650可经放置在控制电路部分中以避免不合理复杂性或非所要CuA面积，因此在存储器块构造中存储器块面积增加。
如图6的实例性示意图中所描绘，板线解码器可分组成两个群组。板线解码器650-a的一个群组可与存储器单元的偶数板极线路地址相关联且经放置在控制电路部分670-a中。板线解码器650-b的另一群组可与存储器单元的奇数板线地址相关联且经放置在控制电路部分670-b中。板线解码器可与上层中的存储器单元的板线(其可被称为“全局”板线)相关联。全局板线610-b跨一个以上存储器块延伸，从而跨其所连接的多个存储器块提供“全局”存取。在一些情况中，全局板线可为多层存储器装置的最顶层板线。其它配置是可能的；例如，可至少部分在CuA中实施板线解码器及/或可在相邻存储器阵列之间共享板线解码器。
板线解码器650与全局板线610-b之间的连接可通过如参考图5所描述的OPV 505-c来实现，以便适应通孔结构(例如，OPV)与线结构(例如，全局板线)之间的最小间距差。其中OPV 505-c连接到全局板线的区域在图6中表示为区域680。可在图11中找到区域680的横截面实例，其中OPV 1180将全局板线连接到控制电路部分中的板线解码器。另外，如图6中示意性地描绘，单个全局板线610-b可连接到下层中的存储器单元的多个局部板线610-a。与“全局”板线相比，与下层存储器单元相关联的板线610-a可被称为“局部”板线，因为局部板线610-a可不延伸超出存储器块。局部板线610-a可为如参考图4所描述的板线410-a的实例。全局板线610-b与局部板线610-a之间的连接可通过如参考图5所描述的OPV 505-b来实现，以便适应通孔结构与线结构之间的最小间距差。应明白，OPV 505-b(尽管在图6的俯视图中被绘制为横向特征)是相对于其构造中的衬底层的垂直特征。换句话说，OPV 505-b连接如图4及9到12中的各个横截面图所说明那样在空间中上下定位的局部板线610-a及全局板线610-b。图7及8中描述存储器块配置的进一步细节。
图7说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的存储器块配置700的实例。出于清楚目的，图7仅说明存储器块的衬底层中的一些组件。存储器块755可包含支持电路组件(例如，字线解码器及数字线解码器)作为CuA的部分。在一些实例中，CuA可包含额外组件，例如板线解码器、感测放大器等。需要在存储器块中布置支持电路组件使得允许存储器块在水平及垂直方向上的重复布置将整体上构建支持电路组件的均匀图案。作为实例，图7说明块755的实例性3x3重复760。这个存储器块配置(鉴于通过使用大量其较小成分拼接大被褥的过程的类似性，也被称为被褥架构)通过仅重复存储器块来实现灵活存储器阵列大小构造，正如通过重复其成分来构建被褥。应明白，解码器及因此CuA组件的周期性图案通过在水平及垂直方向两者上重复存储器块而出现。例如，包含字线解码器、数字线1解码器及数字线2解码器的交替图案可在水平及垂直方向两者上出现。
图8说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的存储器块配置800的实例。除若干存取线外，出于清楚目的，图8仅说明存储器块的衬底层中的若干组件。数字线及板线可在空间中上下放置，从而如图4及9到12的横截面图中所展示那样在一个方向上延伸。同时，字线可在相对于数字线及板线基本上正交的方向上延伸，而与上层的存储器单元相关联的字线可在空间上放置在与下层的存储器单元相关联的字线的顶部上。因此，将所有存取线表示成二维图的俯视图可变得异常复杂。在一些情况中，为实现有效布局或由于工艺限制，存取线可设计为非笔直。因而，字线可不在精确地正交于数字线方向的方向上延伸。
为清楚起见，图8中仅说明两个存储器块855-a及855-b。存储器块855可为如参考图6及7所描述的存储器块655及755的实例。在图8中，仅绘制几个字线110以说明字线可延伸超出存储器块边界使得存储器块的字线可与定位在存储器块内的存储器单元或定位在相邻存储器块中的存储器单元相关联。出于相同原因，仅绘制几个数字线815以说明数字线可延伸超出存储器块边界使得存储器块的数字线可与定位在存储器块内的存储器单元或相邻存储器块中的存储器单元相关联。数字线815-a可为如参考图4所描述的数字线415-a的实例且数字线815-b是数字线415-b的实例。接触件990、995特征可为连接在数字线与CuA中的数字线解码器之间的接触件的实例，如下文在图9到11中所说明。还展示将字线连接到对应字线解码器的类似接触件996特征。
图8还说明每一存储器块855-a及855-b的全局板线810-b及局部板线810-a(分别为810-a1及810-a2)。全局板线810-b可为如参考图4及6所描述的全局板线410-b及610-b的实例。局部板线810-a可为如参考图4及6所描述的局部板线410-a及610-a的实例。局部板线810-a可不延伸超出存储器块边界，而全局板线810-b可延伸在多个存储器块上方而不中断。OPV 505-b可将全局板线810-b连接到局部板线810-a1及810-a2，局部板线810-a1及810-a2经限定在存储器块内以提供对存储器阵列的下层中的存储器单元的存取。因此，连接到局部板线810-a1及810-a2的全局板线810-b提供对存储器阵列的下层中的存储器单元的存取。全局板线可与放置在控制电路部分中的板线解码器相关联，以便使板线解码器能够与存储器块的CuA中的字线解码器及数字线解码器起协作以存取上层及下层两者中的存储器单元。应明白，OPV 505-b(尽管在图8的俯视图中被绘制为横向特征)是相对于其物理构造中的衬底层的垂直特征。换句话说，OPV 505-b连接如图4及9到12中的各种横截面图中所说明那样在空间中上下定位的局部板线810-a及全局板线810-b。
图9说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的双层铁电存储器单元900的实例性横截面图。为清楚起见，横截面图说明衬底层中的选定组件及存取线(除与其相关联的几个铁电存储器单元905及字线110外)。板线与数字线之间的空间是可形成铁电存储器单元905的阵列之处，尽管为清楚起见仅说明四个铁电存储器单元。下层数字线解码器985及上层数字线解码器980被说明为衬底层中的CuA的部分。由于CuA中的解码器通常使用CMOS场效晶体管(FET)来建构，因此说明FET(例如，栅极、源极或漏极及接触结构)的象征性横截面以表示解码器电路。衬底层中可存在其它CuA组件，例如字线解码器、感测放大器等(未展示)。在一些情况中，板线解码器可包含在存储器块的CuA中。接触件995可将下层数字线解码器985连接到下层数字线915-a。下层数字线915-a可为如参考图4及8所描述的下层数字线415-a及815-a的实例。另外，接触件990可将上层数字线解码器980连接到上层数字线915-b。上层数字线915-b可为如参考图4及8所描述的上层数字线415-b及815-b的实例。接触件990可为单个接触件或堆叠式接触件。在一些情况中，存储器块的CuA中的字线解码器(未展示)可通过通孔或接触件配置连接到字线110，使得字线解码器可与字线110相关联。在一些情况中，可连接两个层的字线使得字线解码器可同时存取上层及下层两者中的存储器单元的两个字线。
图9还说明全局板线910-b可提供对下层及上层两者中的单元的存取。全局板线910-b可为如参考图4、6及8所描述的全局板线410-b、610-b及810-b的实例。全局板线910-b可与如图6及11中所说明的控制电路部分中的板线解码器相关联。全局板线910-b可通过OPV 505-b连接到局部板线910-a。应明白，与控制电路部分中的板线解码器相关联的全局板线可提供到存储器的上层及下层中的存储器单元的板线的“自上而下”连接，而存储器块的CuA中的其它解码器(例如，数字线解码器及字线解码器)提供到存储器的上层及下层中的存储器单元的数字线及板线的“自下而上”连接。因此，上文所描述的“自上而下”连接与“自下而上”连接之间的协作提供到多层存储器配置中的存储器单元的所有必要存取线，而不必为包含过量CuA组件导致存储器块的CuA面积的非所要增大。在一些情况中，字线解码器或数字线解码器可经放置在控制电路部分而非板线解码器中。在一些情况中，取决于各种存储器技术的不同特征及要求，当此布置可提供更有效存储器块配置时，可将一个以上CuA组件放置在控制电路部分中。
图9中所描绘的各种存取线、接触件及OPV的总体配置可被描述为垂直交错的“T”及“倒转T”电路径阵势(formation)，其可指配置的物理形状。例如，连接到上层数字线915-b的接触件990可被视为“T”配置，而连接到局部板线910-a的OPV 505-b被视为“倒转T”配置。举例来说，“T”配置将来自下信号源(例如，CuA中的上层数字线解码器980)的第一信号带到上层的存取线，而“倒转T”配置将来自上信号源(例如，由控制电路部分中的板线解码器驱动的全局板线910-b)的第二信号带到下层的存取线。应明白，数字线915及局部板线910-a可经交错，以便使接触件及OPV能够进行适当连接，例如到上层数字线915-b的接触件990及到局部板线910-a的OPV 505-b。定位在距衬底的不同高度处的数字线及板线可彼此平行伸展且从自上而下的观点来看基本上重叠。在一些情况中，数字线的部分上覆于板线的部分上。
图10说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的双层铁电存储器单元1000的实例性横截面图。横截面的总体配置与图9相同。然而，图10说明连接在全局板线910-b与局部板线910-a之间的OPV可包含选择器装置1020，以便在选择性地存取存储器阵列的下层中的存储器单元方面提供另一自由度。选择器装置可为TFT。在一些实例(未展示)中，选择器装置1020可与字线110处于相同高度且可与字线110同时形成。额外存取线(例如，OPV存取线)可耦合到OPV中的TFT的栅极以便在选择性地连接全局板线910-b及局部板线910-a时提供对TFT的控制。与OPV存取线相关联的额外解码器(例如，OPV存取线解码器，未展示)可能需要经放置作为CuA的部分或经放置在控制电路部分中。
图11说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的双层铁电存储器单元1100的实例性横截面图。横截面的总体配置与图9相同。图11说明放置在控制电路部分中的板线解码器1150可与全局板线910-b相关联，以提供对下层及下层两者的存储器单元的存取而不必将板线解码器放置在存储器块的CuA中。板线解码器1150可为如参考图6所描述的放置在控制电路部分670中的板线解码器650的实例。OPV1180可连接全局板线910-b及板线解码器1150。OPV 1180可为如参考图5所描述的OPV 505-c的实例。OPV 1180可为单个通孔或堆叠式通孔。应明白，控制电路部分上方缺失存储器单元，且板线解码器1150可并非为存储器块的CuA的部分。全局板线910-b可与具有偶数地址的存储器单元相关联，而接着可放置与具有奇数地址的存储器单元相关联的全局板线(未展示)。存储器块的CuA与控制电路部分之间的边界可并非如图11中所展示那样精确。在一些实例中，边界可与存储器块的CuA中的解码器的边缘基本上对准，且存储器单元阵列可在解码器的覆盖区内。在其它实例中，边界可与存储器单元阵列的边缘基本上对准，且CuA中的解码器可在存储器单元阵列的覆盖区内。
在一些情况中，存储器装置(其可被称为电子存储器装置)可包含：第一存储器单元阵列，其配置成交叉点架构，所述第一阵列包括多个区段，所述第一阵列的每一单元包括铁电存储器单元，所述铁电存储器单元与定向在第一方向上的存取线及定向在基本上正交于所述第一方向的第二方向上的存取线耦合；第一板线，其定向在所述第一方向上且与所述第一阵列的两个或更多个区段中的铁电存储器单元耦合；第二存储器单元阵列，其配置成交叉点架构，所述第二阵列包括多个区段，其中所述第一阵列上覆于所述第二阵列上，所述第二阵列的每一单元包括铁电存储器单元，所述铁电存储器单元与定向在所述第一方向上的存取线及定向在所述第二方向上的存取线耦合；多个第二板线，其定向在所述第一方向上，所述第二板线中的每一者与所述第一板线及所述第二阵列的区段的铁电存储器单元耦合；及支持电路，其与所述第一阵列及所述第二阵列耦合。在一些情况中，定向在所述第一方向上的所述存取线的部分可上覆于板线的部分上，在所述第一存储器单元阵列中定向在所述第一方向上的所述存取线可耦合到在所述第一存储器单元阵列中定向在所述第一方向上的所述存取线下方的第一电连接，且定向在所述第一方向上的所述第二板线可耦合到所述第二板线上方的第二电连接。在一些情况中，所述装置可包含控制电路部分，所述控制电路部分包含板线解码器，所述板线解码器通过间距上通孔(OPV)与所述第一板线耦合且经由所述第一板线与所述多个第二板线耦合。
在一些情况中，所述支持电路可包含：第一数字线解码器，其与定向在所述第一方向上的可耦合所述第一阵列的所述铁电存储器单元的所述存取线耦合；第二数字线解码器，其与定向在所述第一方向上的可耦合所述第二阵列的所述铁电存储器单元的所述存取线耦合；及字线解码器，其与定向在所述第二方向上的可耦合所述第一阵列的所述铁电存储器单元的所述存取线及定向在所述第二方向上的可耦合所述第二阵列的所述铁电存储器单元的所述存取线两者耦合。在一些情况中，所述第一板线可通过间距上通孔(OPV)与所述第二板线中的每一者耦合。在一些情况中，所述OPV可定位在其中数字线解码器间断的位置处。在一些情况中，所述OPV中的一或多者可包含所述第一板线与所述多个第二板线中的第二板线之间的选择器装置。在一些情况中，多个额外存取线各自与所述一或多个OPV的选择器装置耦合。在一些情况中，所述装置可包含：第三板线，其定向在所述第一方向上且与所述第一阵列的所述两个或更多个区段中的其它铁电存储器单元耦合；及多个第四板线，其定向在所述第一方向上，所述第四板线中的每一者与所述第三板线及所述第二阵列的所述区段的其它铁电存储器单元耦合。
在一些情况中，所述第一板线及所述多个第二板线与具有偶数地址的单元相关联，且所述第三板线及所述多个第四板线与具有奇数地址的单元相关联。在一些情况中，所述第三板线可通过间距上通孔(OPV)与所述第四板线中的每一者耦合。在一些情况中，所述第一阵列及所述第二阵列上覆于所述支持电路上。
在一些情况中，存储器装置(其可被称为电子存储器装置)可包含：第一三维铁电存储器单元阵列，其上覆于第二三维铁电存储器单元阵列上，每一存储器单元具有铁电容器及选择器装置；第一板线，其与所述第一三维阵列的铁电存储器单元耦合；及第二板线，其与所述第二三维阵列的铁电存储器单元耦合；支持电路，其下伏于所述第一三维阵列及所述第二三维阵列下，其中所述下伏支持电路包括以下至少一者：多个字线解码器，其与经配置以单独存取所述第一三维阵列及所述第二三维阵列中的存储器单元的字线耦合；多个数字线解码器，其与经配置以单独存取所述第一三维阵列及所述第二三维阵列中的存储器单元的数字线耦合；或多个板线解码器，其中所述多个板线解码器中的至少一个板线解码器与所述第一板线或所述第二板线耦合；及控制电路部分，其相邻于所述支持电路。在一些情况中，所述第一板线可为全局板线，且所述第二板线可为局部板线。
在一些情况中，所述第一三维阵列的所述铁电容器中的一或多者与所述第一板线耦合，所述第二三维阵列的所述铁电容器中的一或多者与所述第二板线耦合，且所述第一板线及所述第二板线彼此耦合。在一些情况中，每一单元的所述选择器装置包含薄膜晶体管(TFT)，每一TFT的栅极端子可与所述字线中的一者耦合，且每一TFT的漏极端子可与所述数字线中的一者耦合。在一些情况中，所述控制电路部分包括所述多个字线解码器。在一些情况中，所述控制电路部分包括所述多个数字线解码器。在一些情况中，所述控制电路部分包括所述多个板线解码器。
图12说明根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的双层铁电存储器单元1200的实例性横截面图。图12可为相较于图9到11中所展示的存储器单元配置具有上下颠倒的存储器单元配置的替代多层存储器架构的实例。因此，板线经埋入为比全局板线更深的一个层级，即，最顶部板线(相较于图9到11中所展示的架构的观点)。尽管如此，定位在控制电路部分中的板线解码器仍可通过添加一或多组板线及OPV而提供对与上层及下层两者的存储器单元相关联的板线的存取。作为实例，全局板线1210-c通过OPV 505-b1连接到上层的板线1210-b，且随后上层的板线1210-b通过另一组OPV 505-b2连接到下层的板线。这个配置通过多组板线及OPV完成控制电路部分中的板线解码器的“自上而下”存取方案。至于“自下而上”存取方案，下层数字线解码器980及985可通过接触件990及995提供对数字线915-b及915-a的存取。其它CuA组件(例如字线解码器)可提供对上层及下层两者(未展示)的字线110的存取。应明白，垂直交错的“T”及“倒转T”电路径阵势如图12中所描绘那样完成。例如，连接到上层数字线915-b的接触件990可被视为“T”配置，而连接到局部板线1210-b的OPV 505-b1及连接到局部板线1210-a的OPV 505-b2被视为“倒转T”配置。另外，数字线915及局部板线1210经交错以便使接触件及OPV能够进行适当连接。
在一些情况中，存储器装置(其可被称为电子存储器装置)可包含：第一存储器单元阵列，其配置成交叉点架构，所述第一阵列包括多个区段，所述第一阵列的每一单元包括铁电存储器单元，所述铁电存储器单元与定向在第一方向上的存取线及定向在可基本上正交于所述第一方向的第二方向上的存取线耦合；第二存储器单元阵列，其配置成所述交叉点架构，所述第二阵列包括多个区段，其中所述第一阵列上覆于所述第二阵列上，所述第二阵列的每一单元包括铁电存储器单元，所述铁电存储器单元与定向在所述第一方向上的存取线及定向在所述第二方向上的存取线耦合；多个第一板线，其定向在所述第一方向上且与所述第一阵列的区段的铁电存储器单元耦合；多个第二板线，其定向在所述第一方向上，所述第二板线中的每一者与第一板线耦合且耦合到所述第二阵列的区段的铁电存储器单元；及第三板线，其定向在所述第一方向上且跨越所述第一阵列或所述第二阵列的两个或更多个区段，所述第三板线与所述第一多个板线中的板线耦合。
在一些情况中，所述多个第一板线的第一板线可通过第一间距上通孔(OPV)与所述第三板线耦合。在一些情况中，所述多个第一板线中的所述第一板线可通过第二OPV与所述多个第二板线中的第二板线耦合。在一些情况中，所述第一OPV可定位在所述第一阵列的部分(其包含定向在所述第一方向上的所述第一阵列的所述存取线的间断)中，且所述第二OPV可定位在所述第二阵列的部分(其包含定向在所述第一方向上的所述第二阵列的所述存取线的间断)中。
图13展示根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的存储器阵列100-a的框图1300。存储器阵列100-a可被称为电子存储器设备且包含存储器控制器140-a及存储器单元105-b，其可为参考图1所描述的存储器控制器140及存储器单元105的实例。存储器控制器140-a可包含偏压组件1310及时序组件1315，且可如参考图1所描述那样操作存储器阵列100-a。存储器控制器140-a可与字线110-b、数字线115-b、板线210-a及感测组件125-b电子通信，其可为参考图1及2所描述的字线110、数字线115、板线210及感测组件125的实例。存储器阵列100-a还可包含参考组件1320及锁存器1325。存储器阵列100-a的组件可彼此电子通信且可执行参考图1到3所描述的功能。在一些情况中，参考组件1320、感测组件125-b及锁存器1325可为存储器控制器140-a的组件。
存储器控制器140-a可经配置以通过将电压施加到字线110-b、板线210-a或数字线115-b来激活所述各种节点。例如，偏压组件1310可经配置以施加电压以操作存储器单元105-b以如上文所描述那样读取或写入存储器单元105-b。在一些情况中，存储器控制器140-a可包含行解码器、列解码器或两者，如参考图1所描述。这可使存储器控制器140-a能够存取一或多个存储器单元105。偏压组件1310还可将电压电势提供到参考组件1320以便针对感测组件125-b生成参考信号。另外，偏压组件1310可提供电压电势以操作感测组件125-b。
在一些情况中，存储器控制器140-a可使用时序组件1315执行其操作。例如，时序组件1315可控制各种字线选择或板线偏压的时序(包含切换及电压施加的时序)以执行本文中所论述的存储器功能，例如读取及写入。在一些情况中，时序组件1315可控制偏压组件1310的操作。
参考组件1320可包含用来针对感测组件125-b生成参考信号的各种组件。参考组件1320可包含经配置以产生参考信号的电路。在一些情况中，参考组件1320可包含其它铁电存储器单元105。在一些实例中，参考组件1320可经配置以输出具有介于两个感测电压之间的值的电压，如参考图3所描述。或参考组件1320可经设计以输出虚拟接地电压(即，大约0V)。
感测组件125-b可比较来自存储器单元105-b(通过数字线115-b)的信号与来自参考组件1320的参考信号。在确定逻辑状态后，所述感测组件接着可将输出存储在锁存器1325中，其中可根据电子装置(存储器阵列100-a是其部分)的操作使用所述输出。
在一些情况中，存储器装置(其可被称为电子存储器装置)可包含：第一三维铁电存储器单元阵列，其上覆于第二三维铁电存储器单元阵列上；第一板线，其与所述第一三维阵列的铁电存储器单元耦合；第二板线，其通过间距上通孔(OPV)与所述第一板线耦合且与所述第二三维阵列的铁电存储器单元耦合；及控制器，其与所述第一板线电子通信，其中所述控制器可操作以：识别来自所述第一三维铁电存储器单元阵列的第一单元；使用所述第一板线对所述第一三维阵列的所述第一单元执行存取操作；识别来自所述第二三维铁电存储器单元阵列的第二单元；及使用所述第一板线及所述第二板线对所述第二三维阵列的所述第二单元执行存取操作。
图14展示根据本发明的实施例的包含支持用于多层存储器阵列的多板线架构的存储器装置的存储器阵列的系统1400的框图。系统1400可包含装置1405，装置1405可为如上文例如参考图1及13所描述的存储器控制器140的组件的实例或包含所述组件。装置1405可包含存储器阵列100-b，存储器阵列100-b可为参考图1及图13所描述的存储器阵列100的实例。装置1405还可包含处理器1410、BIOS组件1415、(若干)外围组件1420、存取操作管理器1450及输入/输出控制组件1425。装置1405的组件可通过总线1430彼此电子通信。
处理器1410可经配置以操作存储器阵列100-b。在一些情况中，处理器1410可执行参考图1及13所描述的存储器控制器140的功能。在其它情况中，存储器控制器140可经集成到处理器1410中。处理器1410可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合，且处理器1410可执行本文中所描述的各种功能，包含支持用于多层存储器阵列的多板线架构的存储器阵列的操作。例如，处理器1410可经配置以执行存储在存储器阵列100-b中的计算机可读指令以引起装置1405执行各种功能或任务。
BIOS组件1415可为包含操作为固件的基本输入/输出系统(BIOS)的软件组件，其可初始化且运行系统1400的各种硬件组件。BIOS组件1415还可管理处理器1410与各种组件(例如，外围组件1420、输入/输出控制组件1425等)之间的数据流。BIOS组件1415可包含存储在只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
(若干)外围组件1420可为集成到装置1405中的任何输入或输出装置或用于这些装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡槽，例如外围组件互连(PCI)或加速图形端口(AGP)槽。
输入/输出控制组件1425可管理处理器1410与(若干)外围组件1420、输入装置1435或输出装置1440之间的数据通信。输入/输出控制组件1425还可管理未集成到装置1405中的外围装置。在一些情况中，输入/输出控制组件1425可表示到外部外围装置的物理连接或端口。
输入1435可表示在装置1405外部的将输入提供到装置1405或其组件的装置或信号。这可包含用户接口或与其它装置的接口或其它装置之间的接口。在一些情况中，输入1435可为经由(若干)外围组件1420与装置1405介接的外围装置，或可由输入/输出控制组件1425来管理。
输出1440可表示在装置1405外部的经配置以从装置1405或任何其组件接收输出的装置或信号。输出1440的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些情况中，输出1440可为经由(若干)外围组件1420与装置1405介接的外围装置，或可由输入/输出控制组件1425来管理。
装置1405、存储器控制器140及存储器阵列100-b的组件可由经设计以实行其功能的电路组成。这可包含经配置以实行本文中所描述的功能的各种电路元件，例如，导线、晶体管、电容器、电感器、电阻器、放大器、或其它有源或无源元件。
在一些实施例中，存储器阵列100-b可包含用于识别来自第一三维铁电存储器单元阵列及第二三维铁电存储器单元阵列中的多个单元的单元的构件，所述第一三维阵列上覆于所述第二三维阵列上，其中所述单元是在所述第二三维阵列内。在一些实施例中，存储器阵列100-b可包含用于经由第一板线及第二板线存取所述第二三维阵列的所述单元的构件，所述第一板线通过间距上通孔OPV与所述第二板线耦合且所述第二板线与所述单元耦合。
在一些实施例中，存储器阵列100-b可包含用于激活经由字线与所述单元耦合的字线解码器的构件，所述字线经配置以同时存取所述第一三维阵列及所述第二三维阵列中的存储器单元。在一些实施例中，存储器阵列100-b可包含用于激活经由数字线与所述单元耦合的数字线解码器的构件，所述数字线经配置以单独存取所述第一三维阵列及所述第二三维阵列中的存储器单元。在一些实施例中，存储器阵列100-b可包含用于经由所述数字线且至少部分基于激活所述数字线解码器而写入到所述单元或从所述单元读取的构件。在一些实施例中，用于所述存取的所述构件至少部分基于所述单元的地址，且其中所述第一板线及所述第二板线与所述单元的所述地址相关联。
图15展示根据本发明的实施例的支持用于多层存储器阵列的多板线架构的存储器装置的存取操作管理器1550的框图1500。存取操作管理器1550可为参考图14所描述的存取操作管理器1450的实施例的实例。存取操作管理器1550可包含偏压组件1520、时序组件1525、存储器单元管理器1530、解码器管理器1535、存取线管理器1540及部分管理器1545。这些模块中的每一者可彼此直接或间接(例如，经由一或多个总线)通信。
存储器单元管理器1530可识别来自第一三维铁电存储器单元阵列及第二三维铁电存储器单元阵列中的多个单元的单元，所述第一三维阵列上覆于所述第二三维阵列上，其中所述单元可在所述第二三维阵列内。
解码器管理器1535可使用字线解码器、数字线解码器及板线解码器存取至少一个单元。在一些情况中，解码器管理器1535可经由经配置以单独存取第一三维阵列及第二三维阵列中的存储器单元的数字线激活与所述单元耦合的数字线解码器。在一些情况中，存储器单元管理器1530可经由所述数字线且至少部分基于激活所述数字线解码器而写入到所述单元或从所述单元读取。
存取线管理器1540可经配置以管理存取线，例如字线、数字线或板线。在一些情况中，存取线管理器可经由第一板线及第二板线存取第二三维阵列的单元，所述第一板线可通过间距上通孔(OPV)与所述第二板线耦合且所述第二板线可与所述单元耦合。
部分管理器1545可经配置以管理存储器装置的各个部分。在一些情况中，存取所述单元可通过使用放置在控制电路部分中与存储器阵列下方的支持电路的其它解码器(例如，CuA组件)协作的解码器来实现。
图13到15的各种管理器、组件及元件可为用于执行本文中所列的功能的构件。例如，如本文中所描述，本文中所描述的各种方法的特征可由图13到15中所描绘的组件来执行。
图16展示说明根据本发明的实施例的用于多层存储器阵列的多板线架构的方法1600的流程图。方法1600的操作可由如本文中所描述的存储器控制器140或其组件来实施。例如，方法1600的操作可由如参考图14及15所描述的存取操作管理器来执行。在一些实例中，存储器控制器140可执行代码集以控制装置的功能元件以执行下文所描述的功能。另外或替代地，存储器控制器140可使用专用硬件来执行下文所描述的一些或所有功能。
在框1605处，存储器控制器140可识别来自第一三维铁电存储器单元阵列及第二三维铁电存储器单元阵列中的多个单元的单元，所述第一三维阵列上覆于所述第二三维阵列上，其中所述单元可在所述第二三维阵列内。框1605的操作可根据参考图1到15所描述的方法来执行。在某些实例中，框1605的一些操作可由如参考图14及15所描述的存储器单元管理器来执行。
在框1610处，存储器控制器140可经由第一板线及第二板线存取第二三维阵列的单元，所述第一板线可通过间距上通孔(OPV)与所述第二板线耦合且所述第二板线可与所述单元耦合。框1610的操作可根据参考图1到15所描述的方法来执行。在某些实例中，框1610的一些操作可由如参考图14及15所描述的存取线管理器来执行。
在一些情况中，所述单元包括铁电容器及选择器装置，且其中存取所述单元包括：激活字线解码器，所述字线解码器经由字线与所述单元耦合，所述字线经配置以同时存取所述第一三维阵列及所述第二三维阵列中的存储器单元。
在一些情况中，所述存取可至少部分基于所述单元的地址，且其中所述第一板线及所述第二板线与所述单元的地址相关联。
应注意，上文所描述的方法描述可能的实现方案，且操作及步骤可经重新布置或以其它方式修改，且其它实现方案是可能的。此外，可组合来自两种或两种以上方法的特征。
本文中所描述的信息及信号可使用各种不同科技及技术中的任一者来表示。例如，可由电压、电流、电磁波、磁场或磁性粒子、光学场或光学粒子、或其任何组合表示可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片。一些图式可将信号说明为单个信号；然而，所属领域一般技术人员将理解，所述信号可表示信号总线，其中所述总线可具有各种位宽度。
如本文中所使用，术语“虚拟接地”是指保持于大约零伏特(0V)的电压但不直接与接地连接的电路的节点。因此，虚拟接地的电压可暂时波动且在稳定状态下返回到大约0V。虚拟接地可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)来实施。其它实施方案也是可能的。“虚拟接地”或“经虚接接地”表示连接到大约0V。
术语“电子通信”及“耦合”是指支持组件之间的电子流的组件关系。这可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合的组件可主动交换电子或信号(例如，在通电电路中)或可不主动交换电子或信号(例如，在断电电路中)，但可经配置且可操作以在电路通电时交换电子或信号。举例来说，经由开关(例如，晶体管)物理连接的两个组件电子通信或可耦合，而与开关的状态(即，断开或闭合)无关。
本文中所使用的术语“层”是指几何结构的阶层或片。每一层可具有三个维度(例如，高度、宽度及深度)且可覆盖一些或整个表面。例如，层可为三维结构，其中两个维度大于第三维度，例如薄膜。层可包含不同元件、组件及/或材料。在一些情况中，一个层可由两个或更多个子层组成。在一些附图中，出于说明目的而描绘三维层的两个维度。然而，所属领域技术人员将认识到，层本质上是三维的。
如本文中所使用，术语“基本上”表示修饰特征(例如，由术语基本上修饰的动词或形容词)无需是绝对的，但足够接近以便实现特征的优点。
如本文中所使用，术语“电极”可指电导体，且在一些情况中，可用作到存储器阵列的存储器单元或其它组件的电接触件。电极可包含在存储器阵列100的元件或组件之间提供导电路径的迹线、电线、导线、导电层或类似者。
如本文中所使用，术语“光刻”可指使用光致抗蚀剂材料图案化且使用电磁辐射曝光此类材料的工艺。例如，可通过例如将光致抗蚀剂旋涂在基材上而在基材上形成光致抗蚀剂材料。可通过将光致抗蚀剂曝光于辐射而在光致抗蚀剂中产生图案。所述图案可由例如在空间上描绘辐射曝光光致抗蚀剂的位置的光掩模界定。接着，可例如通过化学处理移除所曝光光致抗蚀剂区域，从而留下所要图案。在一些情况中，可保持所曝光区域且可移除未曝光区域。
术语“隔离”是指组件之间的关系，其中电子目前无法在组件之间流动；如果组件之间存在开路，那么其彼此隔离。例如，当开关断开时，通过开关物理连接的两个组件可彼此隔离。
如本文中所使用，术语“短接”是指组件之间的关系，其中经由激活两个有关组件之间的单个中间组件而在组件之间建立导电路径。例如，当两个组件之间的开关闭合时，短接到第二组件的第一组件可与第二组件交换电子。因此，短接可为使电荷能够在电子通信的组件(或线)之间流动的动态操作。
本文中所论述的装置(包含存储器阵列100)可经形成在半导体衬底(例如硅、锗、硅-锗合金、砷化镓、氮化镓等)上。在一些情况中，所述衬底是半导体晶片。在其它情况中，所述衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOS)或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含但不限于磷、硼或砷)掺杂来控制衬底或衬底子区域的导电率。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段来执行。
本文中所论述的一或若干晶体管可表示FET且包括三端子装置，包含源极、漏极与栅极。所述端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如，简并)半导体区域。源极及漏极可通过轻度掺杂半导体区域或沟道而分离。如果沟道是n型(即，多数载子是电子)，那么FET可被称为n型FET。如果沟道是p型(即，多数载子是空穴)，那么FET可被称为p型FET。通道可由绝缘栅极氧化物封盖。可通过将电压施加到栅极来控制沟道导电率。例如，分别将正电压或负电压施加到n型FET或p型FET可导致沟道变为导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，所述晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，所述晶体管可“关断”或“解除激活”。
本文中所阐述的描述结合附图描述实例配置且不表示可实施或可在权利要求书的范围内的所有实例。本文中所使用的术语“实例性”表示“用作实例、例项或说明”，而非“优选”或“优于其它实例”。详细描述包含用于提供对所描述技术的理解的目的的具体细节。然而，这些技术可在无这些具体细节的情况下实践。在一些例项中，以框图形式展示熟知结构及装置以避免模糊所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后加破折号及区分类似组件的第二标签来区分相同类型的各种组件。当仅在说明书中使用第一参考标签时，描述可适用于具有相同第一参考标签的类似组件中的任一者，而与第二参考标签无关。
可使用各种不同科技及技术中的任一者来表示本文中所描述的信息及信号。例如，可由电压、电流、电磁波、磁场或磁性粒子、光学场或光学粒子、或其任何组合表示可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片。
可使用经设计以执行本文中描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行本文中结合本发明所描述的各种说明性框及模块。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，数字信号处理器(DSP)及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中描述的功能。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或代码存储在计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案是在本发明及所附权利要求书的范围内。例如，由于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些的任何组合来实施上文所描述的功能。实施功能的特征还可物理上定位在各种位置处，包含经分布使得在不同物理位置处实施功能的部分。而且，如本文中所使用，包含在权利要求书中，如项目列表(例如，以例如“…中的至少一者”或“…中的一或多者”的词组开始的项目清单)中使用的“或”指示包含性列表，使得例如A、B或C中的至少一者的清单表示A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文中使用，词组“基于”不应被解释为对条件闭集的参考。例如，在不脱离本发明的范围的情况下，被描述为“基于条件A”的实例性步骤可基于条件A及条件B两者。换句话说，如本文中使用，词组“基于”应以与词组“至少部分基于”相同的方式来解释。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，包含促进计算机程序从一个位置传送到另一位置的任何媒体。非暂时性存储媒体可为可通过通用或专用计算机存取的任何可用媒体。举例来说但非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置、或可用来携载或存储呈指令或数据结构形式的所要程序代码构件且可通过通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。而且，任何连接适当地被称为计算机可读媒体。例如，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线科技(例如红外线、无线电及微波)从网站、服务器或其它远程源传输软件，那么同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线科技(例如红外线、无线电及微波)包含在媒体的定义中。如本文中使用，磁盘及光盘包含CD、激光光盘、光盘、数字多功能光盘(DVD)、软磁盘及蓝光光盘，其中磁盘通常磁性地重现数据，而光盘使用激光光学地重现数据。上述的组合也包含在计算机可读媒体的范围内。
提供本文中的描述以使所属领域技术人员能够制成或使用本发明。所属领域技术人员将容易明白本发明的各种修改，且本文中所定义的通用原理可应用于其它变动而不脱离本发明的范围。因此，本发明不限于本文中所描述的实例及设计，而应符合与本文中所揭示的原则及新颖特征一致的最广范围。

Claims (32)

1.一种电子存储器装置，其包括：
第一存储器单元阵列，其配置成交叉点架构，所述第一阵列包括多个区段，所述第一阵列的每一单元包括铁电存储器单元，所述铁电存储器单元与定向在第一方向上的存取线及定向在基本上正交于所述第一方向的第二方向上的存取线耦合；
第一板线，其定向在所述第一方向上且与所述第一阵列的两个或更多个区段中的铁电存储器单元耦合；
第二存储器单元阵列，其配置成所述交叉点架构，所述第二阵列包括多个区段，其中所述第一阵列上覆于所述第二阵列上，所述第二阵列的每一单元包括铁电存储器单元，所述铁电存储器单元与定向在所述第一方向上的存取线及定向在所述第二方向上的存取线耦合；
多个第二板线，其定向在所述第一方向上，所述第二板线中的每一者与所述第一板线及所述第二阵列的区段的铁电存储器单元耦合；及
支持电路，其与所述第一阵列及所述第二阵列耦合。
2.根据权利要求1所述的装置，其中：
定向在所述第一方向上的所述存取线的部分上覆于板线的部分上；
所述第一存储器单元阵列中定向在所述第一方向上的所述存取线耦合到所述第一存储器单元阵列中定向在所述第一方向上的所述存取线下方的第一电连接；且
定向在所述第一方向上的所述第二板线耦合到所述第二板线上方的第二电连接。
3.根据权利要求1所述的装置，其进一步包括：
控制电路部分，其包括板线解码器，所述板线解码器通过间距上通孔OPV与所述第一板线耦合且经由所述第一板线与所述多个第二板线耦合。
4.根据权利要求1所述的装置，其中所述支持电路包括：
第一数字线解码器，其与定向在所述第一方向上的耦合所述第一阵列的所述铁电存储器单元的所述存取线耦合；
第二数字线解码器，其与定向在所述第一方向上的耦合所述第二阵列的所述铁电存储器单元的所述存取线耦合；及
字线解码器，其与定向在所述第二方向上的耦合所述第一阵列的所述铁电存储器单元的所述存取线及定向在所述第二方向上的耦合所述第二阵列的所述铁电存储器单元的所述存取线两者耦合。
5.根据权利要求1所述的装置，其中所述第一板线通过间距上通孔OPV与所述第二板线中的每一者耦合。
6.根据权利要求5所述的装置，其中所述OPV定位在其中数字线解码器间断的位置处。
7.根据权利要求5所述的装置，其中所述OPV中的一或多者包括所述第一板线与所述多个第二板线中的第二板线之间的选择器装置。
8.根据权利要求7所述的装置，其进一步包括：
多个额外存取线，其各自与所述一或多个OPV的所述选择器装置耦合。
9.根据权利要求1所述的装置，其进一步包括：
第三板线，其定向在所述第一方向上且与所述第一阵列的所述两个或更多个区段中的其它铁电存储器单元耦合；及
多个第四板线，其定向在所述第一方向上，所述第四板线中的每一者与所述第三板线及所述第二阵列的所述区段的其它铁电存储器单元耦合。
10.根据权利要求9所述的装置，其中：
所述第一板线及所述多个第二板线与具有偶数地址的单元相关联；且
所述第三板线及所述多个第四板线与具有奇数地址的单元相关联。
11.根据权利要求9所述的装置，其中所述第三板线通过间距上通孔OPV与所述第四板线中的每一者耦合。
12.根据权利要求1所述的装置，其中所述第一阵列及所述第二阵列上覆于所述支持电路上。
13.一种电子存储器装置，其包括：
第一三维铁电存储器单元阵列，其上覆于第二三维铁电存储器单元阵列上，每一存储器单元具有铁电容器及选择器装置；
与所述第一三维阵列的铁电存储器单元耦合的第一板线及与所述第二三维阵列的铁电存储器单元耦合的第二板线；
支持电路，其下伏于所述第一三维阵列及所述第二三维阵列下，其中所述下伏支持电路包括以下至少一者：
多个字线解码器，其与经配置以单独存取所述第一三维阵列及所述第二三维阵列中的存储器单元的字线耦合；
多个数字线解码器，其与经配置以单独存取所述第一三维阵列及所述第二三维阵列中的存储器单元的数字线耦合；或
多个板线解码器，其中所述多个板线解码器中的至少一个板线解码器与所述第一板线或所述第二板线耦合；及
控制电路部分，其相邻于所述支持电路。
14.根据权利要求13所述的装置，其中：
所述第一板线是全局板线，且所述第二板线是局部板线。
15.根据权利要求13所述的装置，其中：
所述第一三维阵列的所述铁电容器中的一或多者与所述第一板线耦合；
所述第二三维阵列的所述铁电容器中的一或多者与所述第二板线耦合；且
所述第一板线与所述第二板线彼此耦合。
16.根据权利要求13所述的装置，其中：
每一单元的所述选择器装置包括薄膜晶体管TFT；
每一TFT的栅极端子与所述字线中的一者耦合；且
每一TFT的漏极端子与所述数字线中的一者耦合。
17.根据权利要求13所述的装置，其中所述控制电路部分包括所述多个字线解码器。
18.根据权利要求13所述的装置，其中所述控制电路部分包括所述多个数字线解码器。
19.根据权利要求13所述的装置，其中所述控制电路部分包括所述多个板线解码器。
20.一种电子存储器装置，其包括：
第一存储器单元阵列，其配置成交叉点架构，所述第一阵列包括多个区段，所述第一阵列的每一单元包括铁电存储器单元，所述铁电存储器单元与定向在第一方向上的存取线及定向在基本上正交于所述第一方向的第二方向上的存取线耦合；
第二存储器单元阵列，其配置成所述交叉点架构，所述第二阵列包括多个区段，其中所述第一阵列上覆于所述第二阵列上，所述第二阵列的每一单元包括铁电存储器单元，所述铁电存储器单元与定向在所述第一方向上的存取线及定向在所述第二方向上的存取线耦合；
多个第一板线，其定向在所述第一方向上且与所述第一阵列的区段的铁电存储器单元耦合；
多个第二板线，其定向在所述第一方向上，所述第二板线中的每一者与第一板线耦合且耦合到所述第二阵列的区段的铁电存储器单元；及
第三板线，其定向在所述第一方向上且跨越所述第一阵列或所述第二阵列的两个或更多个区段，所述第三板线与所述第一多个中的板线耦合。
21.根据权利要求20所述的装置，其中所述多个第一板线中的第一板线通过第一间距上通孔OPV与所述第三板线耦合。
22.根据权利要求21所述的装置，其中所述多个第一板线中的所述第一板线通过第二OPV与所述多个第二板线中的第二板线耦合。
23.根据权利要求22所述的装置，其中：
所述第一OPV定位在所述第一阵列的部分中，所述部分包括定向在所述第一方向上的所述第一阵列的所述存取线的间断；且
所述第二OPV定位在所述第二阵列的部分中，所述部分包括定向在所述第一方向上的所述第二阵列的所述存取线的间断。
24.一种方法，其包括：
识别来自第一三维铁电存储器单元阵列及第二三维铁电存储器单元阵列中的多个单元的单元，所述第一三维阵列上覆于所述第二三维阵列上，其中所述单元是在所述第二三维阵列内；及
经由第一板线及第二板线存取所述第二三维阵列的所述单元，所述第一板线通过间距上通孔OPV与所述第二板线耦合且所述第二板线与所述单元耦合。
25.根据权利要求24所述的方法，其中所述单元包括铁电容器及选择器装置，且其中存取所述单元包括：
激活经由字线与所述单元耦合的字线解码器，所述字线经配置以同时存取所述第一三维阵列及所述第二三维阵列中的存储器单元。
26.根据权利要求24所述的方法，其进一步包括：
激活经由数字线与所述单元耦合的数字线解码器，所述数字线经配置以单独存取所述第一三维阵列及所述第二三维阵列中的存储器单元；及
经由所述数字线且至少部分基于激活所述数字线解码器而写入到所述单元或从所述单元读取。
27.根据权利要求24所述的方法，其中所述存取至少部分基于所述单元的地址，且其中所述第一板线及所述第二板线与所述单元的所述地址相关联。
28.一种电子存储器装置，其包括：
第一三维铁电存储器单元阵列，其上覆于第二三维铁电存储器单元阵列上；
第一板线，其与所述第一三维阵列的铁电存储器单元耦合；
第二板线，其通过间距上通孔OPV与所述第一板线耦合且与所述第二三维阵列的铁电存储器单元耦合；及
控制器，其与所述第一板线电子通信，其中所述控制器可操作以：
识别来自所述第一三维铁电存储器单元阵列的第一单元；
使用所述第一板线对所述第一三维阵列的所述第一单元执行存取操作；
识别来自所述第二三维铁电存储器单元阵列的第二单元；及
使用所述第一板线及所述第二板线对所述第二三维阵列的所述第二单元执行存取操作。
29.一种电子存储器设备，其包括：
用于识别来自第一三维铁电存储器单元阵列及第二三维铁电存储器单元阵列中的多个单元的单元的构件，所述第一三维阵列上覆于所述第二三维阵列上，其中所述单元是在所述第二三维阵列内；及
用于经由第一板线及第二板线存取所述第二三维阵列的所述单元的构件，所述第一板线通过间距上通孔OPV与所述第二板线耦合且所述第二板线与所述单元耦合。
30.根据权利要求29所述的电子存储器设备，其中所述单元包括铁电容器及选择器装置，且其中用于存取所述单元的所述构件包括：
用于激活经由字线与所述单元耦合的字线解码器的构件，所述字线经配置以同时存取所述第一三维阵列及所述第二三维阵列中的存储器单元。
31.根据权利要求29所述的电子存储器设备，其进一步包括：
用于激活经由数字线与所述单元耦合的数字线解码器的构件，所述数字线经配置以单独存取所述第一三维阵列及所述第二三维阵列中的存储器单元；及
用于经由所述数字线且至少部分基于激活所述数字线解码器而写入到所述单元或从所述单元读取的构件。
32.根据权利要求29所述的电子存储器设备，其中用于所述存取的所述构件至少部分基于所述单元的地址，且其中所述第一板线及所述第二板线与所述单元的所述地址相关联。
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