JP7222903B2 - 多段メモリアレイのための多数プレート線アーキテクチャ - Google Patents
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Description
特許のための本出願は、2017年3月27日に出願の“Multiple Plate Line Architecture for Multideck Memory
Array”という名称のBedeschiによる米国特許出願番号15/469,865の優先権を主張する2018年3月9日に出願の“Multiple Plate Line Architecture for Multideck Memory A
rray”という名称のBedeschiによるPCT出願番号PCT/US2018/021807の優先権を主張し、それらの各々は、本願の譲受人に与えられ、それらの各々は、参照によりその全体が本明細書に明確に組み込まれる。
は、アクセス線の最小ピッチにより決定される理論的に最小のセル領域を可能にする。3次元クロスポイントアーキテクチャは、基板層内に構築された支持回路の上にある、メモリセルのアレイの2つ以上の“段”を、従って多段メモリアレイを組み立てることを可能にする。3次元クロスポイントアーキテクチャ内には、メモリデバイスは、メモリタイルと称される区域で構成され得る。メモリデバイスは、アレイ内に該区域(例えば、メモリタイル)を配置することによって構築され得る。
がって、図1の例は、メモリアレイの2段を描写する一例であり得る。
理状態を劣化又は破壊し得、元の論理状態をメモリセル105に戻すために、再書き込み又はリフレッシュ動作が実施され得る。DRAMでは、例えば、コンデンサは、センシング動作中に部分的に又は完全に放電され得、蓄積された論理状態を破損する。そのため、センシング動作後に論理状態が再書き込みされ得る。また、単一のワード線110を活性化することは、行内の全てのメモリセルの放電をもたらし得、したがって、行内の幾つか又は全てのメモリセル105は再書き込みされる必要があり得る。
る。セルプレート230及びセル底部215は、それらの間に位置付けられた強誘電体材料を通じて容量的に結合され得る。セルプレート230及びセル底部215の方向付けは、メモリセル105-aの動作を変更することなく反転され得る。回路200は、選択デバイス220及びリファレンス線225をも含む。セルプレート230はプレート線210を介してアクセスされ得、セル底部215はデジット線115-aを介してアクセスされ得る。上で説明したように、コンデンサ205を充電又は放電することによって、様々な状態が蓄積され得る。
ァレンス線225の電圧)とその後比較され得る。
著に減少し得る。このことは、幾つかのDRAMアーキテクチャに対して上で説明したようなリフレッシュ動作を実施する必要性を削減し得る。
て、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積される。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積される。また、ヒステリシス曲線300中の電圧は、コンデンサに渡る電圧差を表し、方向性があることを理解すべきである。例えば、正の電圧は、当該端子(例えば、セルプレート230)に正の電圧を印加し、第2の端子(例えば、セル底部215)をグランド(又は約ゼロボルト(0V))に維持することによって実現され得る。負の電圧は、当該端子をグランドに維持し、第2の端子に正の電圧を印加することによって印加され得、すなわち、正の電圧は、当該端子を負に分極するように印加され得る。同様に、ヒステリシス曲線300に示される電圧差を生成するために、2つの正の電圧、2つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。
クチャ内の各段は、同じ方向に方向付けられた強誘電体コンデンサを用いて組み立てられ得る。製造の視点からの製作プロセスの検討は、強誘電体コンデンサの具体的な方向付けを決定し得る。
ト線と、上段に対する2つのプレート線とのみがメモリタイル毎に図示されている。グローバルプレート線610-bは、図4を参照しながら説明したようなプレート線410-bの例示であり得る。ローカルプレート線610-aは、図4を参照しながら説明したようなプレート線410-aの例示であり得る。各メモリタイルは、メモリアレイの下にあるCuA内にワード線デコーダ及びデジット線デコーダを含み得るので、ワード線及びデジット線を介したメモリタイル655-aのメモリセルへのアクセスは、メモリタイル655-aのワード線デコーダ及びデジット線デコーダ、又は隣接するメモリタイル655-b内に存在するデコーダによって実現され得る。しかしながら、メモリタイルの組み立てにおいて不合理な複雑性、又は不要なCuA領域、それ故メモリタイル領域の増加を避けるために、プレート線デコーダ650は制御回路部分内に配置され得るので、プレート線を介したメモリセルへのアクセスは、制御回路部分670から外部にルーティングされる必要があり得る。
の繰り返し760を説明する。多数のより小さなその構成要素を使用することによって大きなキルトをステッチするプロセスの類似性に照らしてキルトアーキテクチャとも称される、メモリタイルのこの構成は、その構成要素を繰り返すことによりキルトを構築するのと同じようにメモリタイルを単純に繰り返すことによって、自由自在なメモリアレイサイズの組み立てを可能にする。デコーダ、及びそれ故CuAのコンポーネントの周期的なパターンは、水平及び垂直の両方向においてメモリタイルを繰り返すことによって出現すると評価すべきである。例えば、ワード線デコーダ、デジット線1デコーダ、及びデジット線2デコーダを含む交互のパターンが水平及び垂直の両方向において出現し得る。
がメモリタイルのCuA内のワード線デコーダ及びデジット線デコーダと連携することを可能にするように、グローバルプレート線は、制御回路部分内に配置されたプレート線デコーダと関連付けられ得る。(図8のトップダウン図には横側の機構として図示されているが)OPV505-bは、その物理的組み立てにおいて、基板層に関して垂直な機構であると評価すべきである。言い換えれば、OPV505-bは、図4及び図9~図12の様々な断面図で説明したように、相互に重ねられて空間的に位置付けられたローカルプレート線810-aとグローバルプレート線810-bとを接続する。
ダは、メモリセルのアレイのフットプリント内にあり得る。
2の方向に方向付けられたアクセス線、及び第2のアレイの強誘電体メモリセルと結合され得る第2の方向に方向付けられたアクセス線の両方と結合されたワード線デコーダとを含み得る。幾つかの場合、第1のプレート線は、OPVを通じて複数の第2のプレート線の各々と結合され得る。幾つかの場合、OPVは、(複数の)デジット線デコーダが分断された位置に設置され得る。幾つかの場合、OPVの内の1つ以上は、第1のプレート線と複数の内の第2のプレート線との間に選択デバイスを含み得る。幾つかの場合、複数の付加的なアクセス線は、1つ以上のOPVの選択デバイスと各々結合される。幾つかの場合、デバイスは、第1の方向に方向付けられ、第1のアレイの2つ以上の区域内の他の強誘電体メモリセルと結合された第3のプレート線と、第1の方向に方向付けられた複数の第4のプレート線であって、複数の第4のプレート線の各々は、第3のプレート線、及び第2のアレイの区域の他の強誘電体メモリセルと結合された、該複数の第4のプレート線とを含み得る。
3次元アレイの強誘電体メモリセルと結合された第2のプレート線と、第1の3次元アレイ及び第2の3次元アレイの下にある支持回路であって、下にある該支持回路は、第1の3次元アレイ及び第2の3次元アレイ内のメモリセルに別個にアクセスするように構成されたワード線と結合された複数のワード線デコーダ、第1の3次元アレイ及び第2の3次元アレイ内のメモリセルに別個にアクセスするように構成されたデジット線と結合された複数のデジット線デコーダ、又は複数のプレート線デコーダの内の少なくとも1つを含み、該複数の内の少なくとも1つのプレート線デコーダは、第1のプレート線又は第2のプレート線と結合され得る、該支持回路と、支持回路に隣接し得る制御回路部分とを含み得る。幾つかの場合、第1のプレート線はグローバルプレート線であり得、第2のプレート線はローカルプレート線であり得る。
セルの第2のアレイであって、第2のアレイは複数の区域を含み、第1のアレイは第2のアレイの上にあり、第2のアレイの各セルは、第1の方向に方向付けられたアクセス線及び第2の方向に方向付けられたアクセス線と結合された強誘電体メモリセルを含む、該第2のアレイと、第1の方向に方向付けられ、第1のアレイの区域の強誘電体メモリセルと結合された複数の第1のプレート線と、第1の方向に方向付けられた複数の第2のプレート線であって、複数の第2プレート線の各々は、第1のプレート線と、第2のアレイの区域の強誘電体メモリセルとに結合される、該複数の第2のプレート線と、第1の方向に方向付けられ、第1のアレイ又は第2のアレイの2つ以上の区域に及ぶ第3のプレート線であって、第3のプレート線は第1の複数の内のプレート線と結合される、該第3のプレート線とを含み得る。
電圧印加に対するタイミングを含む、様々なワード線選択又はプレート線バイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント1315はバイアスコンポーネント1310の動作を制御し得る。
ラは、強誘電体メモリセルの第1の3次元アレイから第1のセルを識別することと、第1のプレート線を使用して第1の3次元アレイの第1のセル上でアクセス動作を実行することと、強誘電体メモリセルの第2の3次元アレイから第2のセルを識別することと、第1のプレート線及び第2のプレート線を使用して第2の3次元アレイの第2のセル上でアクセス動作を実行することとを動作可能であり得る、該コントローラとを含み得る。
のための多数プレート線アーキテクチャを支持するメモリアレイの動作を含む、本明細書で説明される様々な機能を実施し得る。プロセッサ1410は、例えば、様々な機能又はタスクをデバイス1405に実施させるために、メモリアレイ100-b内に蓄積されたコンピュータ可読命令を実行するように構成され得る。
の手段であって、第1の3次元アレイは第2の3次元アレイの上にあり、該セルは第2の3次元アレイ内にある、識別するための該手段を含み得る。幾つかの例では、メモリアレイ100-bは、第1のプレート線及び第2のプレート線を介して第2の3次元アレイのセルにアクセスするための手段を含み得、第1のプレート線は、OPVを通じて第2のプレート線と結合され、第2のプレート線は該セルと結合される。
た機能を実施するための手段であり得る。例えば、本明細書で説明するように、本明細書で説明する様々な方法の機構は、図13~図15に描写したコンポーネントによって実施され得る。
0V)の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、仮想接地の電圧は、一時的に変動し得、定常状態で約0Vに戻り得る。仮想接地は、オペアンプ及び抵抗器を含む電圧分圧器等の様々な電子回路要素を使用して実装され得る。その他の実装も可能である。“仮想接地する(virtual grounding)”又は“仮想
接地される(virtuallygrounded)”は約0Vに接続されることを意味する。
。各層は、3つの寸法(例えば、高さ、幅、及び深さ)を有し得、表面の幾つか又は全てをカバーし得る。例えば、層は、2つの寸法が第3の寸法よりも大きい3次元構造、例えば、薄膜であり得る。層は、異なる要素、コンポーネント、及び/又は材料を含み得る。幾つかの場合、1つの層は、2つ以上のサブレイヤを含み得る。添付図の内の幾つかでは、説明の目的のために、3次元の層の内の2つの次元が描写されている。当業者は、しかしながら、該層が本来3次元であると分かるであろう。
は、2つのコンポーネント間のスイッチが閉鎖された場合に第2のコンポーネントと電子を交換し得る。したがって、短絡は、電子通信するコンポーネント(又は線)間の電荷の流れを可能にする動的動作であり得る。
GA若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ(例えば、デジタルシグナルプロセッサ(DSP)とマイクロプロセッサとの組み合わせ、多数のマイクロプロセッサ、DSPコアと連携した1つ以上のマイクロプロセッサ、又は任意のその他のそうした構成)として実装され得る。
々な変更が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書で説明された例示及び設計に限定されず、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。
Claims (24)
- クロスポイントアーキテクチャで構成されたメモリセルの第1のアレイであって、前記第1のアレイは複数の区域を含み、前記第1のアレイの各セルは、第1の方向に方向付けられたアクセス線及び前記第1の方向に実質的に直交する第2の方向に方向付けられたアクセス線と結合された強誘電体メモリセルを含む、前記第1のアレイと、
前記第1の方向に方向付けられた第1のプレート線であって、前記第1のプレート線は、前記第1のアレイの2つ以上の区域に渡って拡張し、前記第1のアレイの前記2つ以上の区域内の強誘電体メモリセルと結合される、前記第1のプレート線と、
前記クロスポイントアーキテクチャで構成されたメモリセルの第2のアレイであって、前記第2のアレイは複数の区域を含み、前記第2のアレイの各セルは、前記第1のアレイの各セルとは異なり、前記第1のアレイは前記第2のアレイの上にあり、前記第2のアレイの各セルは、前記第1の方向に方向付けられたアクセス線及び前記第2の方向に方向付けられたアクセス線と結合された強誘電体メモリセルを含む、前記第2のアレイと、
前記第1の方向に方向付けられた複数の第2のプレート線であって、前記複数の第2のプレート線の各プレート線は、前記第2のアレイの対応する区域に局在し、前記複数の第2のプレート線の各プレート線は、前記第1のプレート線、及び前記第2のアレイの対応する前記区域の強誘電体メモリセルと結合される、前記複数の第2のプレート線と、
前記第1のアレイ及び前記第2のアレイと結合された支持回路と
を含む、電子メモリデバイス。 - 前記第1の方向に方向付けられた前記アクセス線の一部は、前記第2のプレート線の一部の上にあり、
メモリセルの前記第1のアレイ内の前記第1の方向に方向付けられた前記アクセス線は、メモリセルの前記第1のアレイ内の前記第1の方向に方向付けられた前記アクセス線の下方の第1の電気接続に結合され、
前記第1の方向に方向付けられた前記複数の第2のプレート線は、前記複数の第2のプレート線の上方の第2の電気接続に結合される、
請求項1に記載のデバイス。 - オンピッチビア(OPV)を通じて前記第1のプレート線と、前記第1のプレート線を介して前記複数の第2のプレート線とに結合されたプレート線デコーダを含む制御回路部分を更に含む、請求項1に記載のデバイス。
- 前記支持回路は、
前記第1のアレイの前記強誘電体メモリセルと結合された前記第1の方向に方向付けられた前記アクセス線と結合された第1のデジット線デコーダと、
前記第2のアレイの前記強誘電体メモリセルと結合された前記第1の方向に方向付けられた前記アクセス線と結合された第2のデジット線デコーダと、
前記第1のアレイの前記強誘電体メモリセルと結合された前記第2の方向に方向付けられた前記アクセス線と、前記第2のアレイの前記強誘電体メモリセルと結合された前記第2の方向に方向付けられた前記アクセス線との両方に結合されたワード線デコーダと
を含む、請求項1に記載のデバイス。 - 前記第1のプレート線は、オンピッチビア(OPV)を通じて前記複数の第2のプレート線の各々と結合される、請求項1に記載のデバイス。
- 前記OPVは、複数のデジット線デコーダが分断された位置に設置される、請求項5に記載のデバイス。
- 前記OPVの内の1つ以上は、前記第1のプレート線と前記複数の内の第2のプレート線との間に選択デバイスを含む、請求項5に記載のデバイス。
- 前記1つ以上のOPVの前記選択デバイスと各々結合された複数の付加的なアクセス線を更に含む、請求項7に記載のデバイス。
- 前記第1の方向に方向付けられ、前記第1のアレイの前記2つ以上の区域内の他の強誘電体メモリセルと結合された第3のプレート線と、
前記第1の方向に方向付けられた複数の第4のプレート線であって、前記複数の第4のプレート線の各々は、前記第3のプレート線と、前記第2のアレイの対応する前記区域の他の強誘電体メモリセルとに結合される、前記複数の第4のプレート線と
を更に含む、請求項1に記載のデバイス。 - 前記第1のプレート線及び前記複数の第2のプレート線は、偶数の番号が付されたアドレスを有するセルと関連付けられ、
前記第3のプレート線及び前記複数の第4のプレート線は、奇数の番号が付されたアドレスを有するセルと関連付けられる、
請求項9に記載のデバイス。 - 前記第3のプレート線は、オンピッチビア(OPV)を通じて前記複数の第4のプレート線の各々と結合される、請求項9に記載のデバイス。
- 前記第1のアレイ及び前記第2のアレイは前記支持回路の上にある、請求項1に記載のデバイス。
- 強誘電体メモリセルの第2の3次元アレイの上にある強誘電体メモリセルの第1の3次元アレイであって、前記第1の3次元アレイの各セルは、前記第2の3次元アレイの各セルとは異なり、前記第1の3次元アレイ又は前記第2の3次元アレイの各メモリセルは、強誘電体コンテナ及び選択デバイスを有する、前記第1の3次元アレイと、
前記第1の3次元アレイの強誘電体メモリセルと結合された第1のプレート線、及び前記第2の3次元アレイの強誘電体メモリセルと各々結合された複数の第2のプレート線であって、前記第1のプレート線は、前記第1の3次元アレイの2つ以上の強誘電体メモリセルと結合され、前記複数の第2のプレート線の各プレート線は、前記第2の3次元アレイの対応するメモリセルに局在する、前記第1のプレート線及び前記複数の第2のプレート線と、
前記第1の3次元アレイ及び前記第2の3次元アレイの下にある支持回路であって、下にある前記支持回路は、
前記第1の3次元アレイ及び前記第2の3次元アレイ内の前記メモリセルに別個にアクセスするように構成されたワード線と結合された複数のワード線デコーダと、
前記第1の3次元アレイ及び前記第2の3次元アレイ内の前記メモリセルに別個にアクセスするように構成されたデジット線と結合された複数のデジット線デコーダと、
複数のプレート線デコーダであって、前記複数の内の少なくとも1つのプレート線デコーダは、前記第1のプレート線、又は前記複数の第2のプレート線の第2のプレート線と結合される、前記複数のプレート線デコーダと
の内の少なくとも1つを含む、前記支持回路と、
前記支持回路に隣接する制御回路部分と
を含む、電子メモリデバイス。 - 前記第1のプレート線はグローバルプレート線であり、前記第2のプレート線の各々はローカルプレート線である、請求項13に記載のデバイス。
- 前記第1の3次元アレイの前記強誘電体コンテナの内の1つ以上は前記第1のプレート線と結合され、
前記第2の3次元アレイの前記強誘電体コンテナの内の1つ以上は前記第2のプレート線と結合され、
前記第1のプレート線及び前記第2のプレート線は相互に結合される、
請求項13に記載のデバイス。 - 各セルの前記選択デバイスは薄膜トランジスタ(TFT)を含み、
各TFTのゲート端子は前記ワード線の内の1つと結合され、
各TFTのドレイン端子は前記デジット線の内の1つと結合される、
請求項13に記載のデバイス。 - 前記制御回路部分は前記複数のワード線デコーダを含む、請求項13に記載のデバイス。
- 前記制御回路部分は前記複数のデジット線デコーダを含む、請求項13に記載のデバイス。
- 前記制御回路部分は前記複数のプレート線デコーダを含む、請求項13に記載のデバイス。
- クロスポイントアーキテクチャで構成されたメモリセルの第1のアレイであって、前記第1のアレイは複数の区域を含み、前記第1のアレイの各セルは、第1の方向に方向付けられたアクセス線及び前記第1の方向に実質的に直交する第2の方向に方向付けられたアクセス線と結合された強誘電体メモリセルを含む、前記第1のアレイと、
前記クロスポイントアーキテクチャで構成されたメモリセルの第2のアレイであって、前記第2のアレイは複数の区域を含み、前記第2のアレイの各セルは、前記第1のアレイの各セルとは異なり、前記第1のアレイは前記第2のアレイの上にあり、前記第2のアレイの各セルは、前記第1の方向に方向付けられたアクセス線及び前記第2の方向に方向付けられたアクセス線と結合された強誘電体メモリセルを含む、前記第2のアレイと、
前記第1の方向に方向付けられた複数の第1のプレート線であって、前記複数の第1のプレート線の各プレート線は、前記第1のアレイの対応する区域に局在し、前記第1のアレイの対応する前記区域の強誘電体メモリセルと結合される、前記複数の第1のプレート線と、
前記第1の方向に方向付けられた複数の第2のプレート線であって、前記複数の第2のプレート線の各プレート線は、前記第2のアレイの対応する区域に局在し、第1のプレート線と、前記第2のアレイの対応する前記区域の強誘電体メモリセルとに結合される、前記複数の第2のプレート線と、
前記第1の方向に方向付けられ、前記第1のアレイ又は前記第2のアレイの2つ以上の区域に及ぶ第3のプレート線であって、前記第3のプレート線は前記複数の第1のプレート線と結合される、前記第3のプレート線と
を含む、電子メモリデバイス。 - 前記複数の第1のプレート線の内の第1のプレート線は、第1のオンピッチビア(OPV)を通じて前記第3のプレート線と結合される、請求項20に記載のデバイス。
- 前記複数の第1のプレート線の内の前記第1のプレート線は、第2のOPVを通じて前記複数の第2のプレート線の内の第2のプレート線と結合される、請求項21に記載のデバイス。
- 前記第1のOPVは、前記第1の方向に方向付けられた前記第1のアレイの前記アクセス線の不連続を含み、
前記第2のOPVは、前記第1の方向に方向付けられた前記第2のアレイの前記アクセス線の不連続を含む、
請求項22に記載のデバイス。 - 強誘電体メモリセルの第2の3次元アレイの上にある強誘電体メモリセルの第1の3次元アレイであって、前記第1の3次元アレイの各セルは、前記第2の3次元アレイの各セルとは異なる、前記第1の3次元アレイと、
前記第1の3次元アレイの強誘電体メモリセルと結合された第1のプレート線と、
オンピッチビア(OPV)を通じて前記第1のプレート線と結合され、前記第2の3次元アレイの強誘電体メモリセルと結合された第2のプレート線であって、前記第1のプレート線は、前記第1の3次元アレイの2つ以上の強誘電体メモリセルと結合され、前記第2のプレート線は、前記第2の3次元アレイの対応するメモリセルに局在する、前記第2のプレート線と、
前記第1のプレート線と電子通信するコントローラであって、前記コントローラは、
強誘電体メモリセルの前記第1の3次元アレイから第1のセルを識別することと、
前記第1のプレート線を使用して前記第1の3次元アレイの前記第1のセル上でアクセス動作を実行することと、
強誘電体メモリセルの前記第2の3次元アレイから第2のセルを識別することと、
前記第1のプレート線及び前記第2のプレート線を使用して前記第2の3次元アレイの前記第2のセル上でアクセス動作を実行することと
を動作可能である、前記コントローラと
を含む、電子メモリデバイス。
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