CN108063168A - 基于应变调控的Ge光电探测器及其制作方法 - Google Patents
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Abstract
本发明公开了一种基于应变调控的Ge光电探测器及其制作方法。其中，Ge光电探测器，包括：缓冲层外延衬底，为SOI衬底与缓冲层形成的结构，或GeOI衬底；Ge PIN结构，形成于缓冲层外延衬底之上；以及应变介质层，形成于缓冲层外延衬底之上，环绕于Ge PIN结构的周围，对该Ge PIN结构产生张应变并进行调控，以增强Ge PIN结构中的载流子迁移率。该Ge光电探测器及其制作方法提高了探测器的响应速度，降低了暗电流和制作成本。
Description
技术领域
本公开属于半导体集成电路和光电子集成技术领域，涉及一种基于应变调控的Ge光电探测器及其制作方法。
背景技术
高性能的光电探测器在响应波段应该具备高响应度、低暗电流(噪声)等特点。室温下，硅的截止波长为1.1μm，限制了Si在近红外波段1.3μm～1.55μm的应用。硅的禁带宽度为1.12eV，而Ge的禁带宽度仅为0.67eV，在1.3μm～1.55μm波段有较大的吸收系数，因此Ge材料成为当前硅基片上集成光电探测器的最佳选择。PIN锗光电二极管由于具有低成本、与硅具有较好的兼容性，因而在电子探测器领域已经广泛使用。
然而，Ge与Si的品格失配达4.2％，直接生长在Si衬底上的Ge PIN结构，表面起伏大，位错密度高。粗糙的表面将增加器件的制作工艺难度；高密度位错将增加暗电流、降低响应度等，造成器件性能的降低。因此亟需提出一种新的Ge光电探测器及其制作方法，既能发挥Ge的优势，又能减小Ge与Si的晶格失配度，使生长的Ge PIN结构具有较少的位错密度，从而降低制备器件的暗电流和噪声，从而提高器件性能且降低成本。
发明内容
(一)要解决的技术问题
本公开提供了一种基于应变调控的Ge光电探测器及其制作方法，以至少部分解决以上所提出的技术问题。
(二)技术方案
根据本公开的一个方面，提供了一种基于应变调控的Ge光电探测器，包括：缓冲层外延衬底，为SOI衬底与缓冲层形成的结构，或GeOI衬底；Ge PIN结构，形成于缓冲层外延衬底之上；以及应变介质层，形成于缓冲层外延衬底之上，环绕于Ge PIN结构的周围，对该GePIN结构产生张应变并进行调控，以增强Ge PIN结构中的载流子迁移率。
在本公开的一些实施例中，缓冲层的材料至少为如下材料中的一种：Ge、SiGe、InGaAs、SiGeC、SiGeSn；和/或GeOI衬底表面的缺陷密度小于1E6cm-2，表面粗糙度小于0.5nm。
在本公开的一些实施例中，应变介质层为具有应变调控的介质材料：氧化物、氮化物或氮氧化物，包括如下材料中的一种或几种：SiN、SiON、SiOx；和/或应变介质层的厚度介于500nm～2μm之间。
在本公开的一些实施例中，缓冲层选用Ge时，对应的Ge的厚度介于300nm～2μm之间。
在本公开的一些实施例中，Ge PIN结构自下而上依次包括：P型Ge层、本征Ge层、以及N型Ge层；其中，P型掺杂的浓度介于1021～1023cm-3之间，N型掺杂的浓度介于1019～1022cm-3之间。
根据本公开的另一个方面，提供了一种基于应变调控的Ge光电探测器的制作方法，包括：准备缓冲层外延衬底；在缓冲层外延衬底上生长应变介质层；在应变介质层上制作一选区开口，该选区开口刻蚀至缓冲层外延衬底的上表面；以及在选区开口内制作GePIN结构，完成Ge光电探测器的制作；其中，该应变介质层对Ge PIN结构产生张应变并进行调控，以增强Ge PIN结构中的载流子迁移率。
根据本公开的又一个方面，提供了一种基于应变调控的Ge光电探测器的制作方法，包括：准备缓冲层外延衬底；在缓冲层外延衬底上生长Ge PIN结构；刻蚀掉Ge PIN结构的外围，使缓冲层外延衬底的上表面暴露；以及在缓冲层外延衬底上Ge PIN结构的外围生长应变介质层，完成Ge光电探测器的制作；其中，该应变介质层对Ge PIN结构产生张应变并进行调控，以增强Ge PIN结构中的载流子迁移率。
在本公开的一些实施例中，在缓冲层外延衬底上Ge PIN结构的外围生长应变介质层的步骤之后还包括：采用化学机械抛光的方式进行表面平整化处理。
在本公开的一些实施例中，缓冲层外延衬底为：SOI衬底与缓冲层形成的结构，或GeOI衬底；该缓冲层的材料至少为如下材料中的一种：Ge、SiGe、InGaAs、SiGeC、SiGeSn；和/或缓冲层的材料至少为如下材料中的一种：Ge、SiGe、InGaAs、SiGeC、SiGeSn；和/或应变介质层为具有应变调控的介质材料：氧化物、氮化物或氮氧化物，包括如下材料中的一种或几种：SiN、SiON、SiOx。
在本公开的一些实施例中，制备缓冲层外延衬底的方法包括：RPCVD、UHVCVD、MBE；制备应变介质层、Ge PIN结构的方法包括：PECVD、HDPCVD、RPCVD；应变介质层的生长温度介于100℃～480℃之间；和/或缓冲层的生长温度介于350℃～650℃之间。
(三)有益效果
从上述技术方案可以看出，本公开提供的基于应变调控的Ge光电探测器及其制作方法，具有以下有益效果：
采用缓冲层外延衬底结构，诸如：SOI衬底-Ge垂直层结构、GeOI结构、SOI衬底-SiGe/InGaAs/SiGeC/SiGeSn等生长Ge PIN结构，有利于消除或者抑制Si与Ge由于晶格错配引起的缺陷，外延生长高质量的Ge PIN结构，并通过利用应变介质层作为Ge PIN结构的环绕层对该Ge PIN结构产生张应变以及通过应变介质层来实现对张应变的调控，以增强载流子迁移率，提高探测器的响应速度，降低暗电流、降低制作成本。
附图说明
图1为根据本公开一实施例的基于应变调控的Ge光电探测器的结构示意图。
图2为根据本公开另一实施例的基于应变调控的Ge光电探测器的结构示意图。
图3为根据本公开一实施例的基于应变调控的Ge光电探测器的制作方法流程图。
图4为根据图3所示的制作方法流程对应的具体实施过程示意图。
图5为根据本公开另一实施例的基于应变调控的Ge光电探测器的制作方法流程图。
图6为根据图5所示的制作方法流程对应的具体实施过程示意图。
【符号说明】
10-SOI衬底； 101’-GeOI衬底；
101-底层Si； 102-埋氧层；
103-顶层Si； 103’-顶层Ge；
20-缓冲层； 30-应变介质层；
40-Ge PIN结构；
401-N型Ge层； 402-本征Ge层；
403-P型Ge层。
具体实施方式
本公开提供了一种基于应变调控的Ge光电探测器及其制作方法，采用缓冲层衬底的结构，诸如：SOI衬底-Ge垂直层结构、GeOI结构、SOI衬底-SiGe/InGaAs/SiGeC/SiGeSn等生长Ge PIN结构，有利于消除或者抑制Si与Ge由于晶格错配引起的缺陷，外延生长高质量的Ge PIN结构，并通过利用应变介质层作为Ge PIN结构的环绕层对该Ge PIN结构产生张应变以及通过应变介质层来实现对张应变的调控，以增强载流子迁移率，提高探测器的响应速度，降低暗电流、降低制作成本。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
在本公开的第一个示例性实施例中，提供了一种基于应变调控的Ge光电探测器。
图1为根据本公开一实施例的基于应变调控的Ge光电探测器的结构示意图。图2为根据本公开另一实施例的基于应变调控的Ge光电探测器的结构示意图。
参照图1和图2所示，本公开的应变调控的Ge光电探测器，包括：
缓冲层外延衬底，为SOI衬底与缓冲层形成的结构，或GeOI衬底；
Ge PIN结构40，形成于缓冲层外延衬底之上，自下而上依次包括：P型Ge层403、本征Ge层402、以及N型Ge层401；以及
应变介质层30，形成于缓冲层外延衬底之上，环绕于Ge PIN结构40的周围，对该GePIN结构40产生张应变并进行调控，以增强Ge PIN结构中的载流子迁移率。
下面结合附图，对本公开的基于应变调控的Ge光电探测器的各个部分进行详细介绍。
在本公开的一实施例中，参照图1所示，缓冲层外延衬底为SOI衬底10与缓冲层20形成的结构，其中，SOI衬底10自下而上依次包括：底层Si 101、埋氧层102、以及顶层Si103。由于光电探测器需要与硅波导进行结合使用，因此，通常选用SOI衬底作为生长基底，以便于结合硅波导。
由于锗与硅具有4％的晶格错配，这使得在硅基片上直接生长锗的过程必须非常严格控制以避免高密度的线缺陷-位错。通常生长温度先是设置在300-450℃，随后升高至650-800℃，在低温下生长的锗层具有很高的缺陷密度，但是这些缺陷主要钉扎在这一层中，并且并不随着生长锗覆盖层的时候温度的升高而引起缺陷的增殖。因此，本公开提出在SOI衬底10和Ge PIN结构40之间生长一层缓冲层，优选的，该缓冲层选用有利于消除或者抑制Si与Ge由于晶格失配引起的缺陷的材料，包括但不限于如下材料中的一种或几种：Ge、SiGe、InGaAs、SiGeC、SiGeSn等，本实施例以缓冲层20为Ge垂直层为例进行说明。由于在SOI衬底10上生长了Ge垂直层作为缓冲层20，整体构成缓冲层外延衬底，在低温生长过程中，在Ge垂直层中产生较高的缺陷密度，并且不随生长温度的升高而增殖，只是钉扎在该Ge垂直层形成的缓冲层20中，一方面，实现了位错的钉扎，阻止了位错密度的增大；另一方面，消除或者抑制了SOI衬底10中的顶层Si 103与后续生长的Ge PIN结构40之间的晶格失配度，使得后续生长的Ge PIN结构40具有较高的质量，缺陷较少，同时还使具有较多缺陷的Ge垂直层远离了探测器的功能活跃层-Ge PIN结构40，从而载流子可以不必越过具有较多缺陷的Ge垂直层，从而较大程度地减小暗电流。
本实施例中，当缓冲层20选用Ge垂直层时，对应的厚度介于300nm～2μm之间；当缓冲层20选用SiGe缓冲层时，对应的厚度在10μm左右。
在本实施例中，参照图1所示，应变介质层30环绕于Ge PIN结构40的周围，对该GePIN结构40产生张应变并进行调控，以增强Ge PIN结构中的载流子迁移率；该应变介质层30的材料主要选择对Ge具有应变调控作用的材料，包括但不限于如下材料中的一种或几种：氧化物、氮化物、氮氧化物等，诸如：SiN，SiON，SiOx等，从而对其内侧的Ge PIN结构40产生张应变，增强载流子迁移率，提高探测器的响应速度。
在本公开的另一实施例中，参照图2所示，缓冲层外延衬底为GeOI衬底10’，其中，GeOI衬底10’自下而上依次包括：底层Si 101、埋氧层102、以及顶层Ge 103’。对比图2和图1所示，在该实施例中，采用GeOI衬底10’结构取代了图1所示的SOI衬底10与缓冲层20形成的结构，同样具有减小晶格失配引起的缺陷、有效降低暗电流的作用；并且该GeOI衬底10’结构直接采用顶层Ge 103’替代了作为缓冲层20的Ge垂直层，在结构上更为简单，GeOI衬底要求表面的缺陷密度小于1E6cm-2，表面粗糙度小于0.5nm，Ge与埋氧层之间结合紧密，没有气泡等缺陷。
在本实施例中，参照图2所示，应变介质层30环绕于Ge PIN结构40的周围，对该GePIN结构40产生张应变并进行调控，以增强Ge PIN结构中的载流子迁移率；该应变介质层30的材料主要选择对Ge具有应变调控作用的材料，包括但不限于如下材料中的一种或几种：氧化物、氮化物、氮氧化物等，诸如：SiN，SiON，SiOx等，从而对其内侧的Ge PIN结构40产生张应变，增强载流子迁移率，提高探测器的响应速度。
在本公开的第二个示例性实施例中，提供了两种基于应变调控的Ge光电探测器的制作方法。
图3为根据本公开一实施例的基于应变调控的Ge光电探测器的制作方法流程图。图4为根据图3所示的制作方法流程对应的具体实施过程示意图，其中，(a)为准备缓冲层外延衬底；(b)为在缓冲层外延衬底上生长应变介质层；(c)为在应变介质层上制作一选区开口；(d)为在选区开口中制作Ge PIN结构。
参照图3和图4所示，本公开的一种基于应变调控的Ge光电探测器的制作方法，包括：
步骤S302：准备缓冲层外延衬底；
在本公开的一实施例中，制备如图1所示的基于应变调控的Ge光电探测器，参见图4中(a)所示，该步骤S302包括：准备SOI衬底10，以及在SOI衬底10上外延生长Ge垂直层作为缓冲层20；本实施例中，对应的Ge垂直层的厚度介于300nm～2μm之间；采用的外延生长的方法包括：RPCVD，UHVCVD，MBE等方法；生长温度介于350℃～650℃之间。
在本公开的另一实施例中，制备如图2所示的基于应变调控的Ge光电探测器，该步骤S302包括：准备GeOI衬底10’，GeOI衬底要求表面的缺陷密度小于1E6cm-2，表面粗糙度小于0.5nm，Ge与埋氧层之间结合紧密，没有气泡等缺陷。
步骤S304：在缓冲层外延衬底上生长应变介质层；
在本公开的一实施例中，制备如图1所示的基于应变调控的Ge光电探测器，参见图4中(b)所示，该步骤S304包括：在Ge垂直层之上生长应变介质层30；该应变介质层30的材料主要选择对Ge具有应变调控作用的材料，包括但不限于如下材料中的一种或几种：氧化物、氮化物、氮氧化物等，诸如：SiN，SiON，SiOx等。本实施例中，生长应变介质层30的方法包括：PECVD，HDPCVD等方法；生长温度介于150℃～480℃之间。
在本公开的另一实施例中，制备如图2所示的基于应变调控的Ge光电探测器，该步骤S304包括：在GeOI衬底10’的顶层Ge 103’之上生长应变介质层30；该应变介质层30的材料主要选择对Ge具有应变调控作用的材料，包括但不限于如下材料中的一种或几种：氧化物、氮化物、氮氧化物等，诸如：SiN，SiON，SiOx等。本实施例中，生长应变介质层30的方法包括：PECVD，HDPCVD等方法；生长温度介于100℃～480℃之间；应变介质层的厚度介于500nm～2μm之间。
步骤S306：在应变介质层上制作一选区开口，该选区开口刻蚀至缓冲层外延衬底的上表面；
在本公开的一实施例中，制备如图1所示的基于应变调控的Ge光电探测器，参见图4中(c)所示，该步骤S306包括：在应变介质层30上采用光刻、干法刻蚀、湿法腐蚀等方式刻蚀出一选区开口，刻蚀的深度为将应变介质层30全部刻蚀掉，直至Ge垂直层的上表面。
在本公开的另一实施例中，制备如图2所示的基于应变调控的Ge光电探测器，该步骤S306包括：在应变介质层30上采用光刻、干法刻蚀、湿法腐蚀等方式刻蚀出一选区开口，刻蚀的深度为将应变介质层30全部刻蚀掉，直至顶层Ge 103’的上表面。
步骤S308：在选区开口内制作Ge PIN结构，完成Ge光电探测器的制作；
在本公开的一实施例中，制备如图1所示的基于应变调控的Ge光电探测器，参见图4中(d)所示，该步骤S308包括：在选区开口内依次生长P型Ge层403、本征Ge层402、以及N型Ge层401，制作Ge PIN结构；本实施例中，选用RPCVD法选择性外延生长进行Ge PIN结构的制作，对应的P型Ge层403，进行P型掺杂的掺杂源为B2H6，掺杂浓度介于1021～1023cm-3之间；N型Ge层401，进行N型掺杂的掺杂源为PH3，掺杂浓度介于1019～1022cm-3之间，掺杂的方法可采用原位掺杂，或者薄膜生长后，注入再生长，或者两种方法结合的方法制备垂直结构的PIN探测器。
在此制备PIN结构的过程中，在刻蚀掉应变介质层的选区开口中沉积Ge PIN结构，会导致在锗PIN结构中产生张应变，从而提高载流子迁移率，另外，在锗PIN结构和周围的应变介质层之间的失配度也可以通过在氮化物中进行氧离子注入从而形成氮氧化物或直接采用氮氧化物作为应变介质层的材料来实现调控。
在本公开的另一实施例中，制备如图2所示的基于应变调控的Ge光电探测器，该步骤S308的实施过程与图1所示结构的过程相同，这里不再赘述。
图5为根据本公开另一实施例的基于应变调控的Ge光电探测器的制作方法流程图。图6为根据图5所示的制作方法流程对应的具体实施过程示意图，其中，(a)为准备缓冲层外延衬底；(b)为在缓冲层外延衬底上生长Ge PIN结构；(c)为刻蚀掉Ge PIN结构的外围；(d)为在缓冲层外延衬底上Ge PIN结构的外围生长应变介质层并平整表面。
参照图5和图6所示，本公开的一种基于应变调控的Ge光电探测器的制作方法，包括：
步骤S502：准备缓冲层外延衬底；
在本公开的一实施例中，制备如图1所示的基于应变调控的Ge光电探测器，参见图6中(a)所示，该步骤S502包括：准备SOI衬底10，以及在SOI衬底10上外延生长Ge垂直层作为缓冲层20；本实施例中，对应的Ge垂直层的厚度介于300nm～2μm之间；采用的外延生长的方法包括：RPCVD，UHVCVD，MBE等方法；生长温度介于300℃～650℃之间。
在本公开的另一实施例中，制备如图2所示的基于应变调控的Ge光电探测器，该步骤S302包括：准备GeOI衬底10’，GeOI衬底要求表面的缺陷密度小于1E6cm-2，表面粗糙度小于0.5nm，Ge与埋氧层之间结合紧密，没有气泡等缺陷。
步骤S504：在缓冲层外延衬底上生长Ge PIN结构；
在本公开的一实施例中，制备如图1所示的基于应变调控的Ge光电探测器，参见图6中(b)所示，该步骤S504包括：在Ge垂直层之上依次生长P型Ge层403、本征Ge层402、以及N型Ge层401，制作Ge PIN结构40。
在本公开的另一实施例中，制备如图2所示的基于应变调控的Ge光电探测器，该步骤S504包括：在GeOI衬底10’的顶层Ge 103’之上依次生长P型Ge层403、本征Ge层402、以及N型Ge层401，制作Ge PIN结构40。
步骤S506：刻蚀掉Ge PIN结构的外围，使缓冲层外延衬底的上表面暴露；
在本公开的一实施例中，制备如图1所示的基于应变调控的Ge光电探测器，参见图6中(c)所示，该步骤S506包括：采用光刻、干法刻蚀、湿法腐蚀等方式在Ge PIN结构上刻蚀掉外围部分，直至暴露Ge垂直层的上表面。
在本公开的另一实施例中，制备如图2所示的基于应变调控的Ge光电探测器，该步骤S506包括：采用光刻、干法刻蚀、湿法腐蚀等方式在Ge PIN结构上刻蚀掉外围部分，直至暴露顶层Ge 103’的上表面。
步骤S508：在缓冲层外延衬底上Ge PIN结构的外围生长应变介质层并平整表面，完成Ge光电探测器的制作；
在本公开的一实施例中，制备如图1所示的基于应变调控的Ge光电探测器，参见图6中(d)所示，该步骤S508包括：在缓冲层外延衬底上Ge PIN结构的外围生长应变介质层30；以及采用化学机械抛光(CMP)的方式进行表面平整化处理，完成Ge光电探测器的制作。
本实施例中，该应变介质层30的材料主要选择对Ge具有应变调控作用的材料，包括但不限于如下材料中的一种或几种：氧化物、氮化物、氮氧化物等，诸如：SiN，SiON，SiOx等。
本实施例中，生长应变介质层30的方法包括：PECVD，HDPCVD等；生长温度介于100℃～480℃之间。
在此制备PIN结构的过程中，在缓冲层外延衬底上Ge PIN结构的外围生长应变介质层，使得锗PIN结构中产生张应变的应变变大，从而提高载流子迁移率。
在本公开的另一实施例中，制备如图2所示的基于应变调控的Ge光电探测器，该步骤S508的实施过程与图1所示结构的过程相同，这里不再赘述。
对比图3和图5所示的制作方法，采用如图3所示的制备方法，其优点为：在预先生长的缓冲材料上，选择性外延Ge层，消除了位错缺陷，降低器件工作暗电流，提升器件性能；采用如图5所示的制作方法，其优点为：对PIN Ge层施加张应变，提高载流子迁移率，提升器件性能。
综上所述，本公开提供了一种基于应变调控的Ge光电探测器及其制作方法，采用缓冲层衬底的结构，诸如：SOI衬底-Ge垂直层结构、GeOI结构、SOI衬底-SiGe/InGaAs/SiGeC/SiGeSn等生长Ge PIN结构，有利于消除或者抑制Si与Ge由于品格错配引起的缺陷，外延生长高质量的Ge PIN结构，并通过利用应变介质层作为Ge PIN结构的环绕层对该GePIN结构产生张应变以及通过应变介质层来实现对张应变的调控，以增强载流子迁移率，提高探测器的响应速度，降低暗电流、降低制作成本。
还需要说明的是，实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。
除非有所知名为相反之意，本说明书及所附权利要求中的数值参数是近似值，能够根据通过本公开的内容所得的所需特性改变。具体而言，所有使用于说明书及权利要求中表示组成的含量、反应条件等等的数字，应理解为在所有情况中是受到「约」的用语所修饰。一般情况下，其表达的含义是指包含由特定数量在一些实施例中±10％的变化、在一些实施例中±5％的变化、在一些实施例中±1％的变化、在一些实施例中±0.5％的变化。
再者，单词“包含”或“包括”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。
Claims (10)
1.一种基于应变调控的Ge光电探测器，包括：
缓冲层外延衬底，为SOI衬底与缓冲层形成的结构，或GeOI衬底；
Ge PIN结构，形成于缓冲层外延衬底之上；以及
应变介质层，形成于缓冲层外延衬底之上，环绕于Ge PIN结构的周围，对该Ge PIN结构产生张应变并进行调控，以增强Ge PIN结构中的载流子迁移率。
2.根据权利要求1所述的Ge光电探测器，其中：
所述缓冲层的材料至少为如下材料中的一种：Ge、SiGe、InGaAs、SiGeC、SiGeSn；和/或
所述GeOI衬底表面的缺陷密度小于1E6cm-2，表面粗糙度小于0.5nm。
3.根据权利要求1所述的Ge光电探测器，其中：
所述应变介质层为具有应变调控的介质材料：氧化物、氮化物或氮氧化物，包括如下材料中的一种或几种：SiN、SiON、SiOx；和/或
所述应变介质层的厚度介于500nm～2μm之间。
4.根据权利要求1所述的Ge光电探测器，其中，所述缓冲层选用Ge时，对应的Ge的厚度介于300nm～2μm之间。
5.根据权利要求1所述的Ge光电探测器，其中，所述Ge PIN结构自下而上依次包括：P型Ge层、本征Ge层、以及N型Ge层；其中，所述P型掺杂的浓度介于1021～1023cm-3之间，所述N型掺杂的浓度介于1019～1022cm-3之间。
6.一种权利要求1至5任一项所述的基于应变调控的Ge光电探测器的制作方法，包括：
准备缓冲层外延衬底；
在缓冲层外延衬底上生长应变介质层；
在应变介质层上制作一选区开口，该选区开口刻蚀至缓冲层外延衬底的上表面；以及
在选区开口内制作Ge PIN结构，完成Ge光电探测器的制作；
其中，所述应变介质层对Ge PIN结构产生张应变并进行调控，以增强Ge PIN结构中的载流子迁移率。
7.一种权利要求1至5任一项所述的基于应变调控的Ge光电探测器的制作方法，包括：
准备缓冲层外延衬底；
在缓冲层外延衬底上生长Ge PIN结构；
刻蚀掉Ge PIN结构的外围，使缓冲层外延衬底的上表面暴露；以及
在缓冲层外延衬底上Ge PIN结构的外围生长应变介质层，完成Ge光电探测器的制作；
其中，所述应变介质层对Ge PIN结构产生张应变并进行调控，以增强Ge PIN结构中的载流子迁移率。
8.根据权利要求7所述的制作方法，其中，所述在缓冲层外延衬底上Ge PIN结构的外围生长应变介质层的步骤之后还包括：
采用化学机械抛光的方式进行表面平整化处理。
9.根据权利要求6至8任一项所述的制作方法，其中：
所述缓冲层外延衬底为：SOI衬底与缓冲层形成的结构，或GeOI衬底；和/或
所述缓冲层的材料至少为如下材料中的一种：Ge、SiGe、InGaAs、SiGeC、SiGeSn；和/或
所述应变介质层为具有应变调控的介质材料：氧化物、氮化物或氮氧化物，包括如下材料中的一种或几种：SiN、SiON、SiOx。
10.根据权利要求9所述的制作方法，其中：
制备所述缓冲层外延衬底的方法包括：RPCVD、UHVCVD、MBE；
制备所述应变介质层、Ge PIN结构的方法包括：PECVD、HDPCVD、RPCVD；
所述应变介质层的生长温度介于100℃～480℃之间；和/或
所述缓冲层的生长温度介于350℃～650℃之间。
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