JP5361195B2 - 微小特徴部位において欠陥を減少させたシリコン又はシリコンゲルマニウムの堆積 - Google Patents

微小特徴部位において欠陥を減少させたシリコン又はシリコンゲルマニウムの堆積 Download PDF

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Description

本発明は、半導体プロセスに関する。一例は、パターニングされた基板内に形成されたエッチングされた微小特徴部位をシリコン又はシリコンゲルマニウムによって満たされることに関する。
微小特徴部位は大抵の場合、素子を分離するため、又はたとえばキャパシタのような他の素子を作製するため、半導体素子の製造中に形成される。微小特徴部位は、基板表面内、又は基板上に形成された材料層の表面内でエッチングされて良い。回路の構成が、より小さな微小特徴部位のサイズにまで縮小することで、これらの微小特徴部位のアスペクト比(深さと幅との比)が増大する。微小特徴部位のサイズがさらに小さくなることに加えて、先端技術の半導体素子には、ますます複雑な微小特徴部位の形状及び微小特徴部位の側壁プロファイルが用いられる。
エッチングされた微小特徴部位は、大抵の場合シリコン(Si)又はシリコンゲルマニウム(SiGe)によって満たされる。ここでは欠陥を減少させるように満たすことが必要である。一般的な欠陥の種類1つは、満たす処理の間に、微小特徴部位内部にボイドが生成されることである。これらのボイドは、電気抵抗が高くなる領域を発生させ、かつ回路動作を妨害する恐れがある。満たすプロセスを行う間に生成される、堆積させた物質同士の境界(seam)もまた、プロセス及び/又は回路動作に係る問題を引き起こす恐れがある。従来のSi微小特徴部位を満たすプロセスは、その微小特徴部位の表面にわたって等角的にSiを堆積するプロセスを含む。このプロセスでは、アスペクト比及び複雑さが増大するにつれて、その微小特徴部位内部の欠陥レベルは増大する。等角的にSiを堆積する方法を用いて微小特徴部位を満たす方法は、満たされる材料がその微小特徴部位内部を完全に満たす前に、完全に垂直な側壁特性の中心にSi同士の境界を発生させ、より複雑な形状の微小特徴部位の開口部を閉じてしまう(ピンチオフ)ことで、ボイドを生成してしまう恐れがある。よって従来の等角的堆積技術は欠陥を発生させる恐れがある。またこの問題は、逆行性の壁(その微小特徴部位の開口部が、垂直壁が有する開口部よりも狭くなるように、覆い被さっている壁)を有する微小特徴部位を満たす間にボイドが生成されるときに、特に深刻である。
米国特許出願第11/035730号明細書
よって、先端半導体素子用の、複雑な微小特徴部位形状及びプロファイルを、ボイドが発生しないように満たすために欠陥を減少させる新たなSi及びSiGeプロセスが必要である。
本発明の一例は、パターニングされた基板内でエッチングされた複雑な微小特徴部位の形状及びプロファイル中に、ボイドの発生しない、すなわち欠陥を減少させたSi及びSiGeを堆積する、すなわち満たすプロセスを供する。その微小特徴部位は、側壁及び底部を有する。実施例によっては、側壁は、その微小特徴部位の上部から底部に向かう方向で逆行性プロファイルをとる領域を有する。本発明の実施例に従うと、当該方法は、微小特徴部位の底部にSi又はSiGeシード層を形成する工程、及びその微小特徴部位の断面にわたってSiが下から上へ均一になるように、そのSi又はSiGeシード層上にSi又はSiGeを選択成長させることによって、少なくとも部分的にその特徴部位を満たす工程を有する。
本発明の一の実施例に従うと、当該方法は、フィールド領域、並びに側壁及び底部を有する凹形状の微小特徴部位を含むパターニングされた基板を供する工程を有する。実施例によっては、その側壁は、逆行性プロファイルの領域を有する。さらにそのパターニングされた基板は、その微小特徴部位の側壁及び底部上、並びにフィールド領域上に絶縁層を有して良い。当該方法は、そのパターニングされた基板上に等角的にSi又はSiGe層を堆積し、そのフィールド領域からそのSi又はSiGe層を除去し、Hガスの存在下でそのSi又はSiGe層を熱処理することによってそのSi又はSiGe層の少なくとも一部をその微小特徴部位の側壁から底部へ移し、かつそのフィールド領域及び側壁からSi又はSiGe残余物をエッチングすることによってその微小特徴部位の底部にSi又はSiGeシード層を形成する工程、並びにそのSi又はSiGeシード層上にSi又はSiGe層を選択成長させることによって下から上にその微小特徴部位を少なくとも部分的に満たす工程をさらに有する。
本発明の他の実施例に従うと、半導体素子が供される。当該素子は、ボイドを含まないSi又はSiGeによって満たされた微小特徴部位を有するパターニングされた基板を有する。その際その微小特徴部位は側壁及び底部を有する。実施例によっては、その側壁は、その微小特徴部位の上部から底部へ向かう方向について逆行性プロファイルをとる領域を有する。
本発明の実施例はたとえば、従来のSi又はSiGeを満たす方法では、複雑な形状及びプロファイルを含む凹形状の微小特徴部位を、欠陥又はボイドが発生しない状態で満たすことができない場合に用いられて良い。本発明の実施例が、順行性(prograde)でかつ垂直な壁を有する微小特徴部位を含む様々な微小特徴部位の形状を満たすのに利用可能であるのだが、本発明の態様は、逆行性の壁を有する微小特徴部位を堆積する、すなわち満たすのに特に有用である。本発明の実施例に記載された、ボイドを減少又はなくしたSi又はSiGeを満たすプロセスは一般的に、従来の満たすプロセスと比較すると顕著に、微小特徴部位の形状及びプロファイルの影響を受けなくなる。たとえば様々な幅を有する複数の微小特徴部位を満たすとき、従来のSi又はSiGeを満たす方法は大抵の場合、広い微小特徴部位を完全に満たすために、狭い微小特徴部位を過剰に満たさなければならなかった。これは、引き続いて行われる平坦化工程中に化学機械研磨(CMP)による均一化を困難にしてしまう恐れがある。本発明の一の実施例に従うと、当該方法は、過剰に満たされる量を最小にするために、様々な幅を有するが、深さは同一又はほぼ同一である微小特徴部位の広範なバラエティを、ボイドを減少させた又はなくしたSi又はSiGeで満たす工程を供する。
さらに本発明の実施例は、アスペクト比が減少するように、微小特徴部位を部分的に満たすのに用いられて良い。その後、他の材料がその微小特徴部位に加えられて良いし、又は他の堆積プロセスがその微小特徴部位上で行われることで、同一又は異なる材料が堆積されて良い。よってその微小特徴部位は、最初に堆積された材料とは異なる材料によって“完成”されて良い。微小特徴部位が異なる材料によって完成した実施例は、たとえば論理回路で発生する恐れのあるクロストークを減少させるのに特に有用である。たとえば論理回路内での高アスペクト比の特徴部位は、酸化物材料では、信頼性を有するように満たされない。よって本発明の実施例は、その特徴部位の底部を、Si又はSiGeによって部分的に満たすことでその特徴部位のアスペクト比を減少させるのに用いられて良い。また酸化物、窒化物、及び/又は酸窒化物が、その特徴部位を完成させるのに用いられて良い。その微小特徴部位を完成させるのに用いられる化学物質の中には、シラン(SiH)及びジクロロシラン(SiCl)の熱分解物が含まれる。本明細書で用いられているように、SiGeとはSiGe1−x材料を意味する。ここでxはSiの原子比で、1−xはGeの原子比である。本発明の実施例に従うと、xは、約1から約0まで変化して良い。ここで、約1はほぼ純粋なSiに対応し、約0はほぼ純粋なGeに対応する。実施例によっては、xは少なくとも0.8、0.85、0.90、又は少なくとも0.95である。
本発明の実施例に従うと、その微小特徴部位は、広範囲にわたる様々な形状及びプロファイルを有して良い。その微小特徴部位は、たとえばドライエッチングプロセスのようなエッチングプロセスによって形成されて良い。その微小特徴部位の幅は、μmスケールであって良く、典型的にはサブミクロンのスケール、つまり1μm(1μm=10−6m)未満である。微小特徴部位の深さはたとえば、1μmよりも長くて良い。一例では、その微小特徴部位は、0.5μmの幅、1μmの深さ、及び2のアスペクト比を有して良い。その微小特徴部位はたとえば、溝、ビア穴、又はそれら両方を含んで良い。微小特徴部位は、その上部から底部へ向かう方向について逆行性側壁プロファイルを有して良い。一例では、微小特徴部位の上部(開口部)は、その微小特徴部位の最大幅部分よりも狭い。本発明の実施例が利用可能な他の微小特徴部位の側壁領域は一般に、基板表面に対して直交(つまりまっすぐな端部を有する側壁)するか、又は順行性(つまりその微小特徴部位端部での直交する投影と側壁との角度が180°未満である)である。逆行性の壁を有する微小特徴部位は、特定種類の素子では好適形状となりうることに留意すべきである。たとえば逆行性の壁を有する微小特徴部位は、垂直又は順行性の壁を有する微小特徴部位よりも小さな開口部を有して良い。従って他の素子に利用可能な微小特徴部位の直上の面上での利用可能な領域の大きさは、微小特徴部位の垂直な壁又は順行性の壁と比較して増大する。つまり逆行性の特徴部位は、集積回路の他の特徴部位よりも、より表面の“利用可能な面積”を供するのに好ましいと考えられる。
図1Aは、本発明の実施例に従った、逆行性プロファイル領域121aを含む微小特徴部120を有するパターニングされた基板100を概略的に図示している。そのパターニングされた基板100は、その微小特徴部120周辺にエッチングされていないフィールド領域110を有する。その微小特徴部120は、たとえばエピタキシャル成長したSi又はSiGe基板100のような基板100内でエッチングされて良い。逆行性プロファイル領域121aに加えて、典型的な微小特徴部120は、微小特徴部位120の底部122aの上に、まっすぐな端部を有する側壁領域121b、及び順行性側壁領域121cを有する。他に考えられる微小特徴部位の構造には、逆行性側壁領域及び底部、及びまっすぐな端部を有する側壁領域又は順行性側壁領域が含まれる。一例としては、微小特徴部位は、逆行性側壁領域及び底部で構成されて良い。
さらに図1Aを参照すると、微小特徴部位120及びフィールド領域110の表面は、それらの上に成長すなわち堆積された等角的絶縁層130を含む。その絶縁層130は、素子の活動度(activity)の観点から、隣接する素子同士を互いに絶縁する。その絶縁層130は、酸化層(たとえばSiO)、窒化層(たとえばSiN)、酸窒化層(たとえばSiON)又はこれらの混合層を有して良い。その絶縁層130は、Si又はSiGe成長表面が不足することよって生じるその微小特徴部位120内でのSi又はSiGeの選択成長を防止する。
本発明の実施例は、絶縁層130上に直接Si又はSiGeを成長させずに、底部122でSi又はSiGeシード層を形成し、それに続いてその底部122のSi又はSiGeシード層上にSi又はSiGeを選択成長することによって、下から上へその微小特徴部位120を(部分的に)満たすことによって、微小特徴部位120を(部分的に)満たす方法を供する。Si又はSiGeシード層は典型的に、その微小特徴部位120がSi又はSiGeで満たされるまで、微小特徴部位120の断面にわたってSi又はSiGeを下から上へ均一に成長することを可能にするプロセスパラメータを用いて実行される。本発明の実施例に従うと、Si又はSiGeシード層は、Si又はSiGe層を堆積する工程、熱処理工程、及びエッチング工程を含む複数の工程を介して形成されて良い。本発明の実施例は、様々な幅を含むが、深さを(ほぼ)同一にして、Si又はSiGeを下から上へ成長させることによって、過剰にSi又はSiGeが満たされるのを最小にする、広範にわたる種類の微小特徴部位内に、ボイドの存在しない、又はボイドが減少したSi又はSiGeを満たす、すなわち堆積することが可能である。本願では、“工程”の語は、同時又は部分的に実行時間が重なる2の工程を排除するものではないことに留意して欲しい。
図1Aから図1Gは、本発明の実施例に従ってSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスを概略的に図示している。図2は、図1Aから図1Gに記載されているSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスのプロセスフローダイヤグラムである。
図2に記載されているプロセス200は、工程210では、図1Aに図示されているパターニングされた基板100を、プロセスシステムのプロセスチャンバ内に供する工程を有する。プロセスシステムはたとえば、図8に図示及び記載されているバッチ処理システムであって良い。しかし他の型のプロセスシステムが用いられても良い。
一旦基板100がプロセスチャンバ内に入ると、そのプロセスチャンバは真空引きされて、そのパターニングされた基板100は、Si又はSiGeの堆積にとって望ましい温度にまで加熱される。望ましい温度とはたとえば、約400℃から約900℃である。また基板100の搬入前又は搬入中にそのプロセスチャンバを真空引きすることも可能である。工程220では、多結晶シリコン(poly−Si)又はシリコンゲルマニウムからなる等角性Si又はSiGe層140(図1B)が、パターニングされた基板100上の絶縁層130上に堆積される。等角性Si又はSiGe層140は典型的に、フィールド領域130、並びに微小特徴部位120の側壁領域121a−121c及び底部122を連続的に覆う。一例としては、等角性Si層140は、シリコン含有ガス及び任意で不活性ガスを含むプロセスガスを用いた化学気相成長(CVD)法によって堆積されて良い。一例としては、厚さ200nmの等角性Si層140が、基板温度620℃及びプロセスチャンバ圧力0.2Torrで、SiH含有ガスを用いて堆積されて良い。等角性Si層140を堆積させるのに他のシリコン含有ガスが用いられても良い。他のシリコン含有ガスとはたとえば、テトラクロロシラン(SiCl)、トリクロロシラン(SiHCl)、ジクロロシラン(SiCl)、クロロシラン(SiHCl)のようなクロロシラン、及びヘキサクロロジシラン(SiCl)のようなクロロジシランである。低ガス圧プロセスが利用されても良い。このときのプロセスガス圧力は、約1mTorrから約50mTorr、又は約50mTorrから約1Torrである。あるいはその代わりに、プロセスガス圧力は、1Torrよりも高圧で良く、たとえば10Torrよりも高圧で良い。大気圧周辺でのプロセスガス圧力が用いられても良い。しかしそのような圧力では大抵の場合、高アスペクト比の微小特徴部位での等角性が劣悪となる。等角性SiGe層140は、シリコン含有ガス及びゲルマニウム含有ガスを含むプロセスガスを用いるCVDによって堆積されて良い。ゲルマニウム含有ガスはたとえば、GeH又はGeClを含んで良い。
工程230では、図1Cに図示されているように、等角性Si又はSiGe層140が、パターニングされた基板100のフィールド領域110から除去される。一例としては、等角性Si又はSiGe層140は、パターニングされた基板100をプロセスチャンバからCMPシステムに移した後に、化学機械研磨(CMP)を用いて除去されて良い。CMPは典型的に、微小特徴部位120内部のSi又はSiGe層140を保持しながら、フィールド領域110上のSi又はSiGe層140を選択的に除去する。他の例としては、そのような除去は、スパッタリングプロセスによって実行されて良い。フィールド領域110からその層140を除去するのには他のプロセスを利用することも可能である。絶縁層130は、フィールド領域110からのSi又はSiGe除去に対するエッチストップ層として機能して良い。
工程240では、パターニングされた基板が、Hガスが存在するプロセスチャンバ内で熱処理すなわちアニーリングされることで、Si又はSiGe層の少なくとも一部が、側壁領域121a−121cから底部122へ移る。それにより図1Dに図示されているようにSi又はSiGeシード層140bが形成される。熱処理工程240は、たとえば約900℃のように約800℃よりも高い基板温度で、かつ0.35Torrのプロセスチャンバ圧力で実行されて良い。Hガスは純粋なHであっても良いし、又はたとえばAr又はNのような不活性ガスをさらに含んでも良い。熱処理は単独では、堆積させた材料を、微小特徴部位110の側壁領域121a−121cから底部122へ移動させる機能を果たすが、Hガスの存在下で行われる熱処理は、Si及びGe原子のマイグレーション、及び絶縁層130と微小特徴部位110内のSi又はSiGe材料との間の表面エネルギーの低下を促進させる。Si又はSiGe材料は典型的には、表面エネルギーが減少することで“数珠 (bead)”のような状態を形成する。しかしそのSi又はSiGe材料は、微小特徴部位110の底部122へマイグレーションするために融解する必要はない。むしろSi又はSiGe材料は、微小特徴部位の狭い部分に集まることで、ボイドの減少した、又はボイドの存在しない堆積が促進される。換言すれば、Si又はSiGe材料が微小特徴部位の狭い部分で数珠のような状態を形成するとき、満たすことが困難であった微小特徴部位の領域の一部を満たすことが可能となる。重力もまた、その材料がその特徴部位へマイグレーションするのを促進すると考えられる。図1Dに図示されているように、Si又はSiGe層140が底部122へ完全に移動しないことによって、Si又はSiGe残余物(意図しないSi又はSiGeシード)140aが熱処理後、微小特徴部位120の側壁領域121a−121c上に存在する恐れがある。工程240では、基板温度、熱処理時間、及びHガス組成は、Si又はSiGeの側壁領域121a−121cから底部122への移動を最適化することでSi又はSiGeシード層140bの形成を改善することに利用できるプロセスパラメータである。
工程250では、図1Eに図示されているように、Si又はSiGe残余物140aが、側壁領域121a−121cからエッチングされる(そして工程240からフィールド領域110上に残っている如何なるSi又はSiGe残余物もエッチングされる)。側壁領域121a−121cからSi又はSiGe残余物を除去することで、Si又はSiGeシード層140b上で後続のSi又はSiGe選択成長が可能となる。それにより、下から上に微小特徴部位120内にSi又はSiGeが堆積、すなわち満たされる。一例としては、エッチングは、パターニングされた基板を、基板温度300℃で、F及びNからなるF−含有ガスに曝露することによって実行されて良い。工程250でのプロセスガス圧力は、約100Torr未満であって良い。その圧力はたとえば、約0.2Torrから約10Torrであって良い。比較的低い基板温度(たとえば約300℃)で用いることができる他のエッチングガスには、HF、ClF、及びHClが含まれる。比較的高い基板温度(たとえば約900℃よりも高い温度)では、Hガスのみならず、SiCl又は他のクロロシラン及びジクロロシランが、たとえばSi又はSiGe残余物140aのような意図しないSi又はSiGeを除去するのに用いられても良い。
本発明の一の実施例に従うと、熱処理工程240が、Si又はSiGe層140のほとんど全てを底部122へ移動させることで、側壁領域121a−121c上にSi又はSiGe残余物140aがほとんど残らない場合には、エッチング工程250は、プロセス200から省略されて良い。
工程260では、微小特徴部位120は、Si又はSiGe シード層140上でSi又はSiGe (poly−Si又はSiGe)を選択成長させることによって、Si又はSiGe150でほぼ満たされる。図1Fは、その結果形成された構造を概略的に図示している。図1Fでは、微小特徴部位への過剰に満たされた任意のSi又はSiGeが図示されている。過剰に満たされたSi又はSiGe中の余剰Si又はSiGeはCMPによって除去されて良い。それにより、フィールド110上で絶縁層130と位置合わせさせるようにバルクのSi又はSiGeが平坦化される。あるいはその代わりに、平坦化は、絶縁層130をエッチストップとして用いたスパッタリングによって行われても良い。一例としては、Si選択成長は、基板温度800℃でかつSiCl及びNを含むプロセスガスを用いて実行されて良い。工程260でのプロセスガス圧力は、約100Torr未満であって良く、たとえば約0.2Torrから約10Torrであって良い。Siの堆積に利用できる他のプロセスガスには、Hガスだけではなくクロロシランガスも含まれる。
プロセスフローに係る全プロセス時間を減少させるため、工程220では、厚い等角性Si又はSiGe層140が堆積されて良い。それにより熱処理工程240において、微小特徴部位120の底部122に厚いSi又はSiGeシード層140bが形成される。これにより、工程260でのSi又はSiGeで微小特徴部位を満たすのに必要な堆積時間を減少させることができる。
図3A−図3Dは、本発明の他の実施例に従ってSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスを概略的に図示している。図4は、図3Aから図3Dに記載されているSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスのプロセスフローダイヤグラムである。図5は、基板温度及びガスフローを、図4に記載されているSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセス400の処理時間の関数として示している。図2に図示されているプロセス200とは異なり、図4に記載されているプロセス400は、多くの“単位”プロセスを統合している。これらの“単位”プロセスには、等角的なSi又はSiGeの堆積、熱処理、エッチング、及びSi又はSiGeの選択成長が含まれる。これらの工程間では大気曝露されないため、プロセス200の除去工程での大気曝露の間に汚染及び酸化が起こる恐れがない。
図4に図示されているプロセス400は、図2に記載されているプロセス200と似ている。しかしプロセス400では、プロセス200に記載されている除去工程230は、プロセスフローから省略されている。プロセス400は、工程410では、パターニングされた基板300を、プロセスシステムのプロセスチャンバ内に供する工程を有し、かつ工程420では、そのパターニングされた基板300上の絶縁層330上にSi又はSiGe層340を等角的に堆積する工程を有する(図3A)。一例としては、厚さ200nmの等角性Si層340が、基板温度620℃、0.5slmのSiHガスフローを用いたプロセスチャンバ圧力が0.2Torr、及び曝露時間16分で、CVDによって堆積されて良い。その等角性Si層340は典型的に、フィールド領域310、並びに微小特徴部位320の側壁領域321a−321c及び底部322を連続的に覆う。
図示された例では、工程420での等角的なSi又はSiGe層の堆積に続いて、基板温度が、熱処理温度まで昇温される。たとえば基板は、図5に示されているように、20分の期間中、620℃から最大で900℃にまで加熱され、工程430では120分間900℃で熱処理されて良い。続いて基板温度は典型的には、たとえば300℃にまで降温される。図5に図示されているように、パターニングされた基板は一般的に、昇温、熱処理、及び降温工程中、2.5slmのHガスフローに曝露される。熱処理工程430中、Si又はSiGe層340の少なくとも一部は、側壁領域321a−321c及びフィールド領域310から、微小特徴部位320の底部322へ移動する。それにより、Si又はSiGeシード層340bが形成される。図3Bに図示されているように、Si又はSiGe層340が底部322へ完全に移動しないことによって、Si又はSiGe残余物340aが熱処理後、微小特徴部位320の側壁領域321a−321c上に存在する恐れがある。
工程440では、Si又はSiGe残余物340aが、側壁領域321a−321cからエッチングされ、かつフィールド領域330上に残っているSi又はSiGe残余物もエッチングされる。Si又はSiGe残余物340a及び340cを除去することで、微小特徴部位320内部において、Si又はSiGeシード層340b上での下から上への後続のSi又はSiGe成長を制限することが促進される。図5に図示されているように、エッチングは、パターニングされた基板を、基板温度300℃で、1slmのF及び8slmのNからなるF−含有ガスに、45分間曝露することによって実行されて良い。工程440でのプロセスガス圧力は、約100Torr未満であって良い。その圧力はたとえば、約0.2Torrから約10Torrであって良い。
本発明の一の実施例に従うと、エッチング工程440は、熱処理工程430が、Si又はSiGe層340のほとんど全てを底部322へ移動させることで、側壁領域321a−321c上にSi若しくはSiGe残余物340a又はフィールド領域310上にSi若しくはSiGe残余物340cがほとんど残らない場合には、エッチング工程440は、プロセス400から省略されて良い。
エッチング工程440に続き、基板の温度は典型的には、ガスに曝露されたままで、ある期間中により高い温度にまで昇温される。たとえば基板は、プロセスチャンバ内で4.96slmのHガスを流したままで、10分間で800℃にまで加熱されて良い。工程450では、微小特徴部位320は、Si又はSiGeシード層340b上にpoly−Si又はSiGeを選択成長させることによって、バルクのSi又はSiGe350で満たされる。図5に図示されているように、Siの成長は、0.04slmのSiCl及び4.96slmのNを含むプロセスガスを用いて実行されて良い。90分の曝露時間で、Siシード層340b上には約200nmのpoly−Siが堆積される。しかし当業者にはすぐに理解できるように、曝露時間は、微小特徴部位320を満たすのに必要とされる時間に調節されて良い。図3Dは、その結果形成された構造を概略的に図示している。図1Fでは、微小特徴部位への過剰に満たされた任意のSi又はSiGeが図示されている。過剰に満たされたSi又はSiGe中の余剰Si又はSiGeはCMPによって除去されて良い。それにより、フィールド310上で絶縁層330と位置合わせさせるようにバルクのSi又はSiGeが平坦化される。あるいはその代わりに、平坦化は、絶縁層330をエッチストップとして用いたスパッタリングによって行われても良い。さらには他の平坦化方法が用いられても良い。
図6A−図6Dは、本発明のさらに他の実施例に従ってSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスを概略的に図示している。図7は、図6Aから図6Cに記載されているSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスのプロセスフローダイヤグラムである。
図7に図示されているプロセス700は、図2に記載されているプロセス200と似ている。しかしプロセス200とは異なり、プロセス700では、非等角的Si又はSiGe層640が、パターニングされた基板600上に堆積される。
プロセス700は、工程710では、パターニングされた基板600を、プロセスシステムのプロセスチャンバ内に供する工程を有し、かつ工程720では、そのパターニングされた基板600上の絶縁層630上にSi又はSiGe層640を非等角的に堆積する工程を有する(図6A)。一例としては、非等角性Si層640が、スパッタリングによって堆積されて良い。その非等角性Si又はSiGe層640は典型的に、フィールド領域610及び微小特徴部位620の底部622を連続的に覆う。ただし微小特徴部位620の側壁領域621a−621c上には、Si又はSiGeはほとんど堆積されない。
工程730では、非等角性Si又はSiGe層640が、パターニングされた基板600のフィールド領域610から、たとえばCMPによって除去される(図6B)。
工程740では、微小特徴部位620は、Si又はSiGeシード層640b上にpoly−Si又はSiGeを選択成長させることによって、Si又はSiGe650で満たされる。図6Cは、その結果形成された構造を概略的に図示している。図6Cでは、微小特徴部位620へのわずかであるが過剰に満たされたSi又はSiGeが図示されている。余剰Si又はSiGe、存在する場合、はCMPによって除去されて良い。それにより、フィールド領域610上で絶縁層630と位置合わせさせるようにSi又はSiGe650が平坦化される。あるいはその代わりに、平坦化は、絶縁層630をエッチストップとして用いたスパッタリングによって行われても良い。他の平坦化方法が用いられても良い。
本発明の他の実施例に従うと、プロセス700は、たとえばHガスの存在下で非等角性Si又はSiGe層640を熱処理する工程をさらに有して良い。本発明のさらに他の実施例に従うと、プロセス700は、たとえばF含有エッチングガスを用いて、フィールド領域610及び側壁領域621a−621cから一部又は全部のSi又はSiGe残余物を除去するエッチングプロセスをさらに有して良い。本発明のさらに他の実施例に従うと、プロセス700は、Hガスの存在下でパターニングされた基板600を熱処理することでSi又はSiGeシード層640bを形成する工程、並びにエッチングすることでフィールド領域610及び側壁領域621a−621cからSi又はSiGe残余物を除去する工程をさらに有して良い。
図2、図4及び図7のプロセスフローダイヤグラムに示されているプロセスフローは、等角性又は非等角性シリコン膜を堆積する前に、パターニングされた基板を前処理する工程をさらに有して良い。前処理プロセスはたとえば、基板材料から酸化層(たとえば自然酸化膜又は熱酸化膜)を実質的に除去し、かつ適切なシリコン膜の形成を阻害する恐れのある他の界面汚染を実質的に除去して良い。一例としては、前処理は、パターニングされた基板を、基板温度900℃で、Hガスに曝露する工程をさらに有して良い。
図2、図4、及び図7のプロセスフローダイヤグラムに用いられるプロセス条件には、たとえば約1Torr未満に減少させたプロセスチャンバ圧力が含まれて良い。典型的なプロセスガス圧力は、約0.1Torrから約0.5Torrで、たとえば約0.2Torrから約0.35Torrであって良い。プロセス条件には、約300℃から約900℃の基板温度がさらに含まれて良い。
本発明の典型的実施例は、微小特徴部位底部のSiシード層上にSiを選択成長させる主たる堆積ガスとしてSiCl又は他の塩素含有シリコン先駆体を使用することについて詳述している。塩素含有シリコン先駆体は、1以上のクロロシランを含んで良い。クロロシランとはたとえば、テトラクロロシラン(SiCl)、トリクロロシラン(SiHCl)、ジクロロシラン(SiCl)、クロロシラン(SiHCl)、及びヘキサクロロジシラン(SiCl)のようなクロロジシランである。SiClの堆積特性は、主たる堆積ガスとして用いるのに良好である。SiClを用いるときの堆積速度は、大抵の動作温度において、SiHを用いるときよりもかなり遅い。SiClを用いたSi堆積はまた、輸送によって律速される堆積というよりはむしろ反応律速される堆積である。これにより、微小特徴部位の開口部をプロセス初期の段階で閉じてしまう問題が緩和される。その理由は、反応物は、微小特徴部位の底部に到達することが可能だからである。
ボイドの発生原因であってガスの輸送に関係しないものには、SiHの気相ラジカルの存在がある。これらのラジカルはウエハ端部に吸着し、それに続いて基板表面上及び満たされる微小特徴部位の上側の角付近や周辺に吸着する傾向があると考えられる。これらのラジカルの気相密度が、微小特徴部位中で減少することで、その微小特徴部位内部での堆積に利用できるラジカルの数は少なくなる。
それに加えて、SiHとは異なり、SiClは水素を含まない。従って堆積されたSi膜では、SiH単独でSiの堆積を行うときに発生する水素ガスが生じない。さらにSi膜が水素含有ガスによって堆積される場合には、SiCl又は他の塩素含有ガスから得ることのできる塩素は、Si膜中の水素レベルを減少させることで、水素ガス放出を減少させる。これらの特性のため、SiCl又は他の塩素含有ガスによる堆積は、従来のプロセスガスよりも、現在及び未来の構造に対してより適している。またボイドは、微小特徴部位中で生成されなくなる。
SiClは、SiHからの気相ラジカルの存在に係る問題を2通りの方法で解決する。第1に、SiClは、より等角的な堆積を実現する、より均一な気相種である第2源を供する。その第2源はまた重要な塩素源でもある。その第2源は、SiClと併用されるSiH又は他の水素含有ガスに起因する核形成の速度の減少を促進する。さらにSiClは、非常に小さな幾何学形状に対しても良好な堆積特性を有する。SiClの堆積は、微小特徴部位上部、及びその微小特徴部位の表面を覆う絶縁層上での初期のシード形成を減少又は防止する。
SiClプロセスガスの堆積特性はまた、新たなガスを用いることによって変化させても良い。H、GeH、B、PH、SiH、及び他のガスは、SiClと共に導入されることで、堆積特性及び/又は堆積された膜の特性に影響を及ぼすことができる。B及びPHは、たとえば伝導度に影響を及ぼす。H及びSiHが加えられることで、堆積速度を増大させることが可能である。典型的には、微小特徴部位を満たすプロセスの間に形成される膜は非常に厚い。従って低堆積速度でのプロセスによる堆積は、膜厚全部を形成するのには実用的ではないと思われる。H及び/又はSiHを加えることで、堆積速度は、より実用的でかつ製造に用いることのできるレベルにまで増大する。
満たされる幾何学形状に依存して、SiCl又は他の塩素含有シリコン先駆体で開始し、それに続いて堆積プロセスの残りで他のプロセスガスに切り換えることが可能である。このようなプロセスガスの切り換えは、プロセス時間を減少させる、又は後で堆積されるSi材料の平坦さに影響を与えるのに利用されて良い。
一の実施例では、プロセスガスは、満たすプロセスの開始時においては、SiCl又はSiClの混合物であって良い。続いてSiClの割合が、満たすプロセス全体にわたって変化して良い。たとえば微小特徴部位を満たすため、SiCl又はSiClと他のガスとの混合物が、プロセス初期に用いられて良い。よって微小特徴部位がほぼ満たされる直前に、プロセスガスは、より高い堆積速度を有するガス又は混合ガスに変更して良い。微小特徴部位がほぼ満たされるとき、又はほぼ満たされた直後に、プロセスガスを他のガスに変更しても良い。あるいはその代わりに、混合ガスはプロセス中、連続的に変化しても良い。一の実施例では、プロセスガスであるSiClの割合は、少しずつ、又は緩やかな曲線に沿って減少して良い。その一方で、より高い堆積速度を有する他のガスの割合が徐々に増加する。
プロセスガスが、微小特徴部位が満たされる時点付近で、SiCl又は他の同様のガスに切り換えられる場合には、係る切り換え点は、たとえば数式、又は試行錯誤を介して特定されて良い。
プロセスガスとしてSiClを用いる複数の利点は、代替の塩素含有シリコン先駆体を用いることによって実現可能だが、プロセス温度を上昇させることが可能なことである。これらの例には、SiH+HCl、ジクロロシラン、テトラクロロシラン、及びトリクロロシラン等がある。これらの塩素含有ガスはまた、上で列挙した付加的ガスと併用することで、同一の堆積及び/又は堆積された膜の特性を実現しても良い。活性ガスとしてほぼSiClのみを含むプロセスガスはたとえば、1の分子式のみを有するプロセスガスとしての特徴を有する。活性ガスとしてSiHとHClの両方を含むプロセスガスは、2以上の分子式を含むガスとしての特徴を有する。
それに加えて、塩素含有ガスは、たとえガスそれ自身がシリコンを含まないとしても、プロセス中の様々な時点で加えられることで、堆積特性に影響を及ぼして良い。
SiCl又は他の塩素含有先駆体とSiHとの比はたとえば、ほとんどSiHを含まない純粋なSiClから、約1ユニットのSiClと約4ユニットのSiHの混合比の範囲であって良い。典型的な範囲は、約2ユニットのSiClと約1ユニットのSiHの混合比から、約1ユニットのSiClと約2ユニットのSiHの混合比である。SiCl又は他の塩素含有先駆体とSiHの典型的な比は、体積にしてSiClが50%でSiHが50%である。不活性ガスは含まれても良いし、又は含まれなくても良い。
図8は、本発明の実施例を実施するのに利用可能なバッチ処理システムを図示している。たとえ図8がバッチ処理システムを図示しているとしても、本発明の実施例は係る処理システムに限定されるわけではなく、単一ウエハ処理システムで実施されても良い。このことは当業者には明らかなことである。
図8では、バッチ処理システム1はたとえば、200mm基板、300mm基板又はそれよりも大きな基板のように如何なる大きさの基板を処理することができる。さらに典型的なバッチ処理システム1は、最大約200以上の基板を同時に処理することができる。あるいはその代わりに処理システム1は、最大約25の基板を同時に処理しても良い。図示された例では、バッチ処理システム1は、プロセスチャンバ10及びプロセス管25を有する。プロセス管25は上側端部23及び下側端部24を有する。上側端部23は排気パイプと接続し、下側端部24は円筒形マニホールド2の蓋27と密閉するように結合している。排気パイプ80は、プロセス管25から真空排気システム88へガスを放出することで、処理システム1内を所定の大気圧又はそれ未満の圧力に維持する。複数の基板(ウエハ)40を層状に(各水平面には垂直方向に間隔が設けられている)保持する基板ホルダ35が、プロセス管25内に設けられている。基板ホルダ35は、回転台26上に存在する。回転台26は、蓋27を貫通する回転シャフト21上に設けられ、かつモーター28によって駆動する。回転台26はプロセス中に回転することで膜全体の均一性を改善させることができる。あるいはその代わりに、回転台は、プロセス中に静止していても良い。蓋27は、基板ホルダ35をプロセス管25に搬入及び搬出する昇降装置22上に設けられる。蓋27がその最上位置にあるとき、蓋27はマニホールド2の開口端部を閉じるように備えられている。
ガス供給システム97は、ガスをプロセスチャンバ10に導入するように備えられている。複数のガス供給ラインがマニホールド2の周囲に備えられることで、ガス供給ラインを介して複数のガスをプロセス管25に供給して良い。図1では、複数のガス供給ラインのうちの1のガス供給ライン45のみが図示されている。図示されているガス供給ライン45は第1ガス源94と接続する。一般的には、第1ガス源94は基板40を処理するためのガスを供給して良い。そのようなガスには、基板40に、Si膜を堆積させるガス(たとえばSiH、SiCl)及びSiGe膜を堆積させるガス(たとえばGeH又はGeClと併用したSiH、SiCl)、並びにたとえばH、N、及びFのような他のガスが含まれる。
さらに、又はその代わりに、1以上のガスは(リモート)プラズマ源95から供給されて良い。(リモート)プラズマ源95は、ガス供給ライン45を介して、第2ガス源96及びプロセスチャンバ10と動作可能なように結合する。プラズマ励起ガスは、ガス供給ライン45によってプロセス管25へ導入されて良い。プラズマ源95はたとえばマイクロ波プラズマ源、高周波(RF)プラズマ源、又は光によって起動するプラズマ源であって良い。マイクロ波プラズマ源の場合では、マイクロ波出力はたとえば2.45GHz又は8.3GHzであって良い。一例としては、リモートプラズマ源は、ダウンストリーム・プラズマ源・AX7610型(Downstream Plasma Source Type AX7610)であって良い。このプラズマ源は、MKSインスツルメンツ社(MKS Instruments, Inc.)から販売されている。
図示された例では、円筒形遮熱材30が、反応管25を覆うように設けられている。遮熱材30は典型的には、ミラーで終端した内側面を有する。その内側面は、主ヒーター20、底部ヒーター65、上部ヒーター15、及び排気パイプヒーター70によって放射される放射熱の損失を抑制する。螺旋状の冷却水路(図示されていない)が、冷却媒質の流路としてプロセスチャンバ10の壁内に形成されて良い。ヒーター20、65及び15はたとえば、基板40の温度を約20℃から約900℃以上の間に維持して良い。
上述の例では、真空排気システム88は、真空ポンプ86、トラップ84、及び自動圧力制御装置(APC)82を有する。真空ポンプ86はたとえば、毎秒20000リットル(以上)の排気速度を有するドライ真空ポンプを有して良い。プロセス中、ガスは、ガス供給システム97のガス供給ライン45を介してプロセスチャンバ10へ導入されて良く、プロセス圧力はAPC82によって調節されて良い。トラップ84は、プロセスチャンバ10から未反応先駆体材料及び副生成物を回収して良い。
プロセス監視システム92は、リアルタイムでのプロセス監視を行うように備えられたセンサ75を有する。またプロセス監視システム92はたとえば、質量分析計(MS)、FTIR分光計、又は粒子計測装置を有して良い。制御装置90は、マイクロプロセッサ、メモリ、及びデジタルI/Oポートを有する。デジタルI/Oポートは、プロセスシステム100からの出力を監視するのみならず、処理システム1の入力をやり取りし、かつ活性化させるのに十分な制御電圧を発生させる能力を有する。しかも、制御装置90は、ガス供給システム97、プロセス監視システム92、ヒーター20、ヒーター15、ヒーター65、ヒーター70、及び真空排気システム88と結合し、かつこれらと情報の交換を行ってよい。制御装置90は、デル株式会社(Dell Corporation)から販売されている、デルプレシジョンワークステーション(DELL PRECISION WORKSTATION)610(商標)として実装されて良い。制御装置90はまた、汎用コンピュータ、デジタル信号処理装置等で実装されても良い。制御装置90は、基板処理装置に、コンピュータによる読み取りが可能な媒体に含まれる1以上の命令からなる1以上のシーケンスを実行する制御装置90に応答して、本発明に係る処理工程の一部又は全部を実行させる。命令を保持するコンピュータによる読み取りが可能な媒体又はメモリは、本発明の教示に従ってプログラムされた命令を保持し、かつデータ構造、表、レコード、又は本明細書に記載された他のデータを有する。コンピュータによる読み取りが可能な媒体の例には、コンパクトディスク(たとえばCD−ROM)、ハードディスク、フロッピーディスク、テープ、磁気光学ディスク、PROMs(EPROM、EEPROM、フラッシュEPROM)、DRAM、SRAM、SDRAM又は他の磁気媒体、又は他の光学媒体、パンチカード、紙テープ、又は穴のパターンを有する他の物理媒体、搬送波(後述)又はコンピュータが読み取ることのできる他の媒体がある。
制御装置90は、処理システム1の近くに設けられて良いし、又はインターネット若しくはイントラネットを介することで、堆積システム100から離れた場所に設けられても良い。よって、制御装置90は、直接接続、イントラネット又はインターネットのうちの少なくとも1つを用いることで、処理システム1とのデータ交換が可能となる。制御装置90は、カスタマー側(つまりデバイスメーカーなど)でイントラネットと接続し、ベンダー側(つまり装置メーカーなど)でイントラネットと接続して良い。さらに、別なコンピュータ(つまりコントローラ、サーバなど)が、制御装置90とアクセスすることで、直接接続、イントラネット又はインターネットのうちの少なくとも1つを介したデータ交換を行って良い。
たとえ本発明の特定実施例のみが上で詳細に記載されていないとしても、当業者は、本発明の新規な教示及び利点からほとんど逸脱することなく多くの修正型が可能であることを理解する。従って全ての係る修正型は、本発明の技術的範囲内に含まれるものと解される。
微小特徴部位を満たす従来方法は、特に逆行性プロファイルを有する微小特徴部位に対しては、ボイドが発生しないように満たすことが不可能であった。上の議論から明らかなように、本発明の実施例は、ボイドを発生させずに微小特徴部位を満たすような、従来方法では不可能なことであった欠陥を減少させる堆積方法を供することが可能である。
本発明の実施例に従った逆行性側壁プロファイルを有する微小特徴部位を含むパターニングされた基板を概略的に図示している。 本発明の実施例に従ってSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスを概略的に図示している。 本発明の実施例に従ってSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスを概略的に図示している。 本発明の実施例に従ってSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスを概略的に図示している。 本発明の実施例に従ってSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスを概略的に図示している。 本発明の実施例に従ってSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスを概略的に図示している。 本発明の実施例に従ってSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスを概略的に図示している。 図1Aから図1Gに記載されているSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスのプロセスフローダイヤグラムである。 本発明の他の実施例に従ってSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスを概略的に図示している。 本発明の他の実施例に従ってSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスを概略的に図示している。 本発明の他の実施例に従ってSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスを概略的に図示している。 本発明の他の実施例に従ってSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスを概略的に図示している。 図3Aから図3Dに記載されているSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスのプロセスフローダイヤグラムである。 基板温度及びガスフローを、図3Aから図3D及び図4に記載されているSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスの処理時間の関数として示している。 本発明のさらに他の実施例に従ってSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスを概略的に図示している。 本発明のさらに他の実施例に従ってSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスを概略的に図示している。 本発明のさらに他の実施例に従ってSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスを概略的に図示している。 図6Aから図6Cに記載されているSi又はSiGeを微小特徴部位に堆積し、及び満たすプロセスのプロセスフローダイヤグラムである。 本発明の実施例を実施するのに利用可能なバッチ処理システムを図示している。
符号の説明
1 バッチ処理システム
2 マニホールド
10 プロセスチャンバ
15 上部ヒーター
20 ヒーター
21 回転シャフト
22 昇降装置
23 上側端部
24 下側端部
25 プロセス管
26 回転台
27 蓋
28 モーター
30 遮熱材
35 基板ホルダ
40 基板
45 ガス供給ライン
65 底部ヒーター
70 排気パイプヒーター
75 センサ
80 排気パイプ
82 自動圧力制御装置(APC)
84 トラップ
86 真空ポンプ
88 真空排気システム
90 制御装置
92 プロセス監視システム
94 第1ガス源
95 (リモート)プラズマ源
96 第2ガス源
100 パターニングされた基板
110 フィールド領域
120 微小特徴部位
121a 逆行性プロファイル領域
121b まっすぐな端部のプロファイル領域
121c 順行性プロファイル領域
122 底部
130 絶縁層
140 等角性Si又はSiGe層
140a 意図しないSi又はSiGeシード層
140b Si又はSiGeシード層
150 Si又はSiGe
300 パターニングされた基板
310 フィールド領域
320 微小特徴部位
321a 逆行性プロファイル領域
321b まっすぐな端部のプロファイル領域
321c 順行性プロファイル領域
322 底部
330 絶縁層
340 等角性Si又はSiGe層
340a 意図しないSi又はSiGeシード層
340b Si又はSiGeシード層
600 パターニングされた基板
610 フィールド領域
620 微小特徴部位
621a 逆行性プロファイル領域
621b まっすぐな端部のプロファイル領域
621c 順行性プロファイル領域
622 底部
630 絶縁層
640 非等角性Si又はSiGe層
650 Si又はSiGe

Claims (25)

  1. フィールド領域、並びに、側壁及び底部を有する凹形状の微小特徴部位を含むパターニングされた基板を供する基板提供工程;
    前記微小特徴部位の側壁及び底部上、並びに前記フィールド領域上に絶縁層を供する絶縁層提供工程;
    前記微小特徴部位の底部にSi又はSiGeシード層を形成するシード層形成工程;及び
    前記Si又はSiGeシード層上にSi又はSiGeを選択成長することによって、下から上へ、少なくとも部分的に前記微小特徴部位を満たす充填工程
    有し、
    前記シード層形成工程が:
    前記パターニングされた基板上に等角性Si又はSiGe層を堆積する工程;及び
    前記Si又はSiGe層の少なくとも一部を前記微小特徴部位の側壁から底部へ移動させるように、H ガスの存在下で前記Si又はSiGe層を熱処理する工程;
    を有する、
    基板処理方法。
  2. 前記基板提供工程が、前記微小特徴部位の上部から前記底部へ延びる方向について逆行性プロファイルの領域を含む側壁を有するパターニングされた基板を供する工程を有する、請求項1に記載の方法。
  3. 前記充填工程が、前記微小特徴部位を完全に満たす、請求項1に記載の方法。
  4. 前記熱処理前に、前記Si又はSiGe層を前記フィールド領域から除去する除去工程をさらに有する、請求項に記載の方法。
  5. 前記除去工程が化学機械研磨を有する、請求項に記載の方法。
  6. 前記部分充填工程前に、前記フィールド領域及び前記側壁からSi又はSiGe残余物をエッチングするエッチング工程をさらに有する、請求項に記載の方法。
  7. 前記エッチング工程が、前記Si又はSiGe残余物を、F、HF、ClF又はHClを含むエッチングガスに曝露する工程を有する、請求項に記載の方法。
  8. 前記シード層形成工程が:
    前記パターニングされた基板上に等角性Si又はSiGe層を堆積する堆積工程;
    前記フィールド領域から前記Si又はSiGe層を除去する除去工程;
    前記Si又はSiGe層の少なくとも一部を前記微小特徴部位の側壁から底部へ移動させるように、Hガスの存在下で前記Si又はSiGe層を熱処理する熱処理工程;及び
    前記フィールド領域及び前記側壁からSi又はSiGe残余物をエッチングするエッチング工程;
    を有する、
    請求項1に記載の方法。
  9. 前記除去工程が化学機械研磨を有する、請求項に記載の方法。
  10. 前記エッチング工程が、前記の熱処理されたSi又はSiGe層を、F、HF、ClF又はHClのうちの少なくとも1を含むエッチングガスに曝露する工程を有する、請求項に記載の方法。
  11. 前記シード層形成工程が:
    非等角性Si又はSiGe層を前記パターニングされた基板の前記微小特徴部位の底部及びフィールド領域上に堆積する堆積工程;及び
    前記フィールド領域から前記Si又はSiGe層を除去する除去工程;
    を有する、
    請求項1に記載の方法。
  12. 前記除去工程が化学機械研磨を有する、請求項11に記載の方法。
  13. 前記除去工程に続き、Hガスの存在下で前記Si又はSiGe層を熱処理する熱処理工程をさらに有する、請求項11に記載の方法。
  14. 前記シード層形成工程が:
    非等角性Si又はSiGe層を前記パターニングされた基板の前記微小特徴部位の底部及びフィールド領域上に堆積する堆積工程;
    ガスの存在下で前記Si又はSiGe層を熱処理する熱処理工程;及び
    前記フィールド領域から前記Si又はSiGe層を除去する除去工程;
    を有する、
    請求項1に記載の方法。
  15. 前記絶縁層提供工程が、酸化層、窒化層、若しくは酸窒化層、又はこれらの混合層を供する工程を有する、請求項1に記載の方法。
  16. 前記微小特徴部位が、溝、ビア、又はこれらの結合を有する、請求項1に記載の方法。
  17. 前記部分充填工程が、前記パターニングされた基板を、SiClを有するプロセスガスに曝露する工程を有する、請求項1に記載の方法。
  18. フィールド領域、並びに、側壁及び底部を有する凹形状の微小特徴部位を含むパターニングされた基板を供する基板提供工程;
    前記微小特徴部位の側壁及び底部上、並びに前記フィールド領域上に絶縁層を供する絶縁層提供工程;
    前記パターニングされた基板上に等角性Si又はSiGe層を堆積することによって、前記微小特徴部位の底部にSi又はSiGeシード層を形成するシード層形成工程;
    前記フィールド領域から前記Si又はSiGe層を除去する除去工程;
    前記Si又はSiGe層の少なくとも一部を前記微小特徴部位の側壁から底部へ移動させるように、Hガスの存在下で前記Si又はSiGe層を熱処理する熱処理工程;
    前記フィールド領域及び前記側壁からSi又はSiGe残余物をエッチングするエッチング工程;及び
    前記Si又はSiGeシード層上にSi又はSiGeを選択成長することによって、下から上へ、少なくとも部分的に前記微小特徴部位を満たす部分充填工程;
    を有する基板処理方法。
  19. 前記基板提供工程が、前記微小特徴部位の上部から前記底部へ延びる方向について逆行性プロファイルの領域を含む側壁を有するパターニングされた基板を供する工程を有する、請求項18に記載の方法。
  20. 前記部分充填工程が、前記微小特徴部位を完全に満たす、請求項18に記載の方法。
  21. 側壁及び底部を有する微小特徴部位を有するパターニングされた基板を有する半導体素子であって、
    ボイドの存在しないSi又はSiGeシード層が前記微小特徴部位内に満たされ、
    前記Si又はSiGe層の少なくとも一部は、H ガスの存在下での熱処理により前記微小特徴部位の側壁から底部へ移動し
    前記側壁は、前記微小特徴部位の上部からの方向について逆行性プロファイルの領域を有する、
    素子。
  22. 前記パターニングされた基板が、前記微小特徴部位中及び前記フィールド領域上に絶縁層をさらに有する、請求項21に記載の素子。
  23. 前記絶縁層が、酸化層、窒化層、若しくは酸窒化層、又はこれらの混合層を有する、請求項21に記載の素子。
  24. 前記微小特徴部位が、溝、ビア、又はこれらの結合を有する、請求項21に記載の素子。
  25. プロセッサ上で実行されるプログラム命令を含むコンピュータによる読み取りが可能な媒体であって、
    前記命令は、前記プロセッサによって実行されるとき、処理装置に、請求項1に記載の方法に係る工程を実行させる、
    コンピュータによる読み取りが可能な媒体。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9698244B2 (en) 2015-04-10 2017-07-04 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
KR20190070858A (ko) 2017-12-13 2019-06-21 도쿄엘렉트론가부시키가이샤 실리콘 함유막의 에칭 방법, 컴퓨터 기억 매체, 및 실리콘 함유막의 에칭 장치

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2914783A1 (fr) * 2007-04-03 2008-10-10 St Microelectronics Sa Procede de fabrication d'un dispositif a gradient de concentration et dispositif correspondant.
JP2010114255A (ja) * 2008-11-06 2010-05-20 Toshiba Corp 半導体装置の製造方法
JP5864360B2 (ja) * 2011-06-30 2016-02-17 東京エレクトロン株式会社 シリコン膜の形成方法およびその形成装置
KR102028217B1 (ko) 2011-11-25 2019-10-02 가부시키가이샤 후지미인코퍼레이티드 연마용 조성물
KR102124207B1 (ko) 2013-06-03 2020-06-18 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP6174943B2 (ja) * 2013-08-22 2017-08-02 東京エレクトロン株式会社 凹部を充填する方法
CN104851783B (zh) * 2014-02-14 2018-05-01 中芯国际集成电路制造(上海)有限公司 一种锗硅硼外延层生长方法
US9620356B1 (en) * 2015-10-29 2017-04-11 Applied Materials, Inc. Process of selective epitaxial growth for void free gap fill
US9437427B1 (en) 2015-12-30 2016-09-06 International Business Machines Corporation Controlled confined lateral III-V epitaxy
US10115601B2 (en) 2016-02-03 2018-10-30 Tokyo Electron Limited Selective film formation for raised and recessed features using deposition and etching processes
JP6541591B2 (ja) 2016-03-07 2019-07-10 東京エレクトロン株式会社 凹部内の結晶成長方法および処理装置
JP6584348B2 (ja) * 2016-03-07 2019-10-02 東京エレクトロン株式会社 凹部の埋め込み方法および処理装置
JP6554438B2 (ja) * 2016-03-30 2019-07-31 東京エレクトロン株式会社 シリコン膜の形成方法および形成装置
KR102553120B1 (ko) * 2017-03-07 2023-07-06 도쿄엘렉트론가부시키가이샤 레트로그레이드 리세스된 피처를 충전하는 방법
US10468501B2 (en) * 2017-09-29 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Gap-filling germanium through selective bottom-up growth
JP6777624B2 (ja) * 2017-12-28 2020-10-28 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置、およびプログラム
JP2021147692A (ja) * 2020-03-23 2021-09-27 東京エレクトロン株式会社 成膜方法及び半導体装置の製造方法
US20220108888A1 (en) * 2020-10-04 2022-04-07 Applied Materials, Inc. Selective Deposition of Germanium
JP7303226B2 (ja) * 2021-01-18 2023-07-04 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61255027A (ja) * 1985-05-07 1986-11-12 Toshiba Corp ドライエツチング方法
JPH01148787A (ja) * 1987-12-06 1989-06-12 Canon Inc 結晶基材の製造方法
US4847214A (en) * 1988-04-18 1989-07-11 Motorola Inc. Method for filling trenches from a seed layer
JPH06181255A (ja) * 1992-12-15 1994-06-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3170764B2 (ja) * 1993-11-17 2001-05-28 富士通株式会社 シリコン系薄膜の選択成長方法、トップゲート型及びボトムゲート型薄膜トランジスタの製造方法
JP2002231945A (ja) * 2001-02-06 2002-08-16 Denso Corp 半導体装置の製造方法
US6888214B2 (en) * 2002-11-12 2005-05-03 Micron Technology, Inc. Isolation techniques for reducing dark current in CMOS image sensors
JP2005159119A (ja) * 2003-11-27 2005-06-16 Seiko Epson Corp 半導体装置および半導体装置の製造方法
US7205187B2 (en) * 2005-01-18 2007-04-17 Tokyo Electron Limited Micro-feature fill process and apparatus using hexachlorodisilane or other chlorine-containing silicon precursor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9698244B2 (en) 2015-04-10 2017-07-04 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
KR20190070858A (ko) 2017-12-13 2019-06-21 도쿄엘렉트론가부시키가이샤 실리콘 함유막의 에칭 방법, 컴퓨터 기억 매체, 및 실리콘 함유막의 에칭 장치

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