KR20030054682A - 반도체소자의 트랜지스터 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 트랜지스터 형성방법에 관한 것으로, 트랜지스터의 전기적 특성 열화를 방지하기 위하여, 반도체 기판 상에 패드절연막을 형성하고 상기 패드절연막 및 일정두께의 반도체기판을 식각하여 소자분리영역에 트렌치를 형성한 다음, 상기 트렌치 표면에 버퍼산화막을 형성하고 상기 트렌치를 매립하는 피형 폴리실리콘막을 전체표면상부에 형성한 다음, 이를 평탄화식각하되, 과도식각하고 상기 과도식각에 의하여 식각된 트렌치 상부를 매립하는 HDP ( high density plasma ) 산화막을 전체표면상부에 형성한 다음, 상기 패드절연막을 식각장벽으로 하여 상기 HDP 산화막을 평탄화식각하고 상기 패드절연막을 제거함으로써 소자분리막을 형성한 다음, 상기 반도체기판에 웰 및 트랜지스터를 형성하는 공정으로 활성영역의 도펀트가 소자분리막으로 세그리게이션됨으로 인한 소자의 전기적 특성 열화를 방지함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 트랜지스터 형성 방법{A method for forming a transistor of a semiconductor device}

본 발명은 반도체 소자의 트랜지스터 형성 방법에 관한 것으로, 특히 셀의 분리를 위한 STI ( shallow trench isolation ) 산화막, 즉 소자분리막 쪽으로의 도펀트가 세그리게이션 ( segregation ) 을 막기 위해, 소자분리막 내에 도펀트 ( dopant )를 매립하는 금속으로 적당량 매립하여 셀 웰 형성전에 소자분리막에 도펀트가 세그리게이션되는 현상을 방지하는 기술에 관한 것이다.

디램 메모리 소자를 제조하는데 있어 셀 트랜지스터의 특성은 매우 중요하다.

특히, 셀 접합 누설전류, 리프레쉬 등과 같이 소자의 신뢰성에 관련된 이슈 ( issue ) 는 트랜지스터의 크기가 점점 감소되어 반도체소자의 고집적화가 가속화됨에 따라 더욱 중요하게 되었다.

이러한 이유 중에서 셀 트랜지스터를 형성하는 p-형 웰의 도펀트가 STI 등의 산화막으로 세그리게이션되어 손실됨으로써 문턱전압을 맞추기 위하여, 채널 쪽에 점점 많은 양의 도펀트를 주입하게 된다.

이로인하여, 접합에서의 도핑이 증가되고 이것은 전기장을 증가시켜 접합누설전류와 리프레쉬 특성을 저하시킨다.

본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, STI 내에 피형 도펀트가 도핑된 재료를 적당량 채워 셀 웰 형성후 STI 산화막 쪽으로 도펀트가 세그리게이션되지 않도록 함으로써 소자의 전기적 특성을 향상시키는 반도체소자의 트랜지스터 형성 방법을 제공하는 것을 그 목적으로 한다.

도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성 방법을 도시한 단면도.

< 도면의 주요부분에 대한 부호 설명 >

11 : 반도체기판13 : 패드산화막

15 : 패드질화막17 : 트렌치

19 : 버퍼산화막21 : P형 폴리실리콘막

23 : HDP 산화막25 : 게이트전극

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,

반도체 기판 상에 패드절연막을 형성하는 공정과,

상기 패드절연막 및 일정두께의 반도체기판을 식각하여 소자분리영역에 트렌치를 형성하는 공정과,

상기 트렌치 표면에 버퍼산화막을 형성하는 공정과,

상기 트렌치를 매립하는 피형 폴리실리콘막을 전체표면상부에 형성하고 이를 평탄화식각하되, 과도식각하는 공정과,

상기 과도식각에 의하여 식각된 트렌치 상부를 매립하는 HDP 산화막을 전체표면상부에 형성하는 공정과,

상기 패드절연막을 식각장벽으로 하여 상기 HDP 산화막을 평탄화식각하고 상기 패드절연막을 제거함으로써 소자분리막을 형성하는 공정과,

상기 반도체기판에 웰 및 트랜지스터를 형성하는 공정을 포함하는 것으로,

상기 피형 폴리실리콘막은 1E15 ∼ 1E22/㎤ 의 농도의 도펀트가 도핑된 것을 특징으로 한다.

한편, 본 발명의 원리는,

STI 영역을 형성하고 p형 도펀트가 도핑된 폴리실리콘막을 STI 영역 중앙부에 형성하고 그 주변을 산화막으로 형성함으로써 후속공정으로 실시되는 웰 형성공정시 주입된 도펀트가 STI 영역으로 세그리게이션되는 현상을 방지할 수 있도록 하는 것이다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.

도 1a 내지 도 1f 는 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성 방법을 도시한 단면도이다.

도 1a를 참조하면, 반도체기판(11) 상에 패드산화막(13) 및 패드질화막(15)의 적층구조로 구비되는 패드절연막을 형성한다.

그리고, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 패드절연막 및 일정두께의 반도체기판(11)을 식각하여 트렌치(17)를 형성한다.

도 1b를 참조하면, 상기 트렌치(17) 표면을 열산화시켜 버퍼산화막(19)을 형성한다.

도 1c를 참조하면, 상기 트렌치(17)를 매립하는 폴리실리콘막(21)을 전체표면상부에 형성한다. 이때, 상기 폴리실리콘막(21)은 상기 피형 폴리실리콘막은 1E15 ∼ 1E22/㎤ 의 농도의 도펀트가 도핑된 것이다.

도 1d를 참조하면, 상기 폴리실리콘막(21)을 상기 트렌치(17)에 남기는 평탄화식각공정을 실시하되, 과도식각하여 상기 트렌치(17)를 완전히 매립하지 못하도록 형성한다.

이때, 상기 평탄화식각공정은 에치백공정으로 실시한다.

도 1e를 참조하면, 상기 트렌치(17)를 완전히 매립하는 HDP 산화막(23)을 전체표면상부에 형성하고 평탄화식각하여 상기 패드절연막(13,15)과 같은 높이로 평탄화시킨다.

그리고, 상기 패드절연막(13,15)을 제거하여 버퍼산화막(19), 폴리실리콘막(21) 및 HDP 산화막(23)으로 형성된 소자분리막을 STI 방법으로 형성한다.

도 1f를 참조하면, 전체표면상부에 절연막 스페이서가 구비되는 게이트전극(25)을 형성한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 웰 형성공정시 주입된 도펀트의 세그리게이션을 방지하여 접합으로의 도핑 농도 증가를 방지하고 그에 따른 전기장의 증가를 방지하여 소자의 접합누설전류 특성과 리프레쉬 특성을 향상시키는 효과를 제공한다.

Claims (3)

1. 반도체 기판 상에 패드절연막을 형성하는 공정과,

   상기 패드절연막 및 일정두께의 반도체기판을 식각하여 소자분리영역에 트렌치를 형성하는 공정과,

   상기 트렌치 표면에 버퍼산화막을 형성하는 공정과,

   상기 트렌치를 매립하는 피형 폴리실리콘막을 전체표면상부에 형성하고 이를 평탄화식각하되, 과도식각하는 공정과,

   상기 과도식각에 의하여 식각된 트렌치 상부를 매립하는 HDP 산화막을 전체표면상부에 형성하는 공정과,

   상기 패드절연막을 식각장벽으로 하여 상기 HDP 산화막을 평탄화식각하고 상기 패드절연막을 제거함으로써 소자분리막을 형성하는 공정과,

   상기 반도체기판에 웰 및 트랜지스터를 형성하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
2. 제 1 항에 있어서,

   상기 피형 폴리실리콘막은 1E15 ∼ 1E22/㎤ 의 농도의 도펀트가 도핑된 것을 특징으로 하는 반도체소자의 트랜지스터 형성 방법.
3. 제 1 항에 있어서,

   상기 평탄화식각공정은 에치백공정으로 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성 방법.