CN220456418U - 半导体封装 - Google Patents

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Abstract

一种半导体装置，包含第一晶片、第二晶片及中介层，其中第一晶片包含多个第一元件特征及多个第一内连接结构，此些第一内连接结构是设置于此些第一元件特征上，第二晶片包含多个第二元件特征及多个第二内连接结构，此些第二内连接结构是设置于此些第二元件特征上，中介层接合第一晶片及第二晶片，且中介层是相对于第一内连接结构及第二内连接结构设置在第一元件特征及第二元件特征的一侧。其中，中介层包含多个电力轨，且电力轨是配置以传送电力至第一晶片及第二晶片。

Description

半导体封装
技术领域
本揭露是有关于一种半导体封装，特别是关于一种中介层耦合晶片的半导体封装。
背景技术
半导体元件于各个行业中普遍存在于多种应用及元件中。举例而言，消费电子元件(如：个人计算机、手机及配戴式元件)可包含多个半导体元件。相同地，工业产品(如：仪器、车辆及自动系统)通常包含大量的半导体元件。随着半导体制造的改善，半导体可持续用于新应用，其可反过来导致对于半导体性能、成本及可靠性等的要求越来越高。
这些半导体元件是由前段工艺(front end of line，FEOL)及后段工艺(back endof line，BEOL)的组合所制造，其中前段工艺制造半导体(如：硅)晶粒，后段工艺封装此些晶粒的一个或多个至可与其他元件接合的半导体元件中。举例而言，封装可结合多个半导体晶粒且可配置以贴附于印刷电路板或其他内连接基材，其可反过来增加半导体元件的热密度。
对于元件最小化及提升的连结性的物理需求正推动半导体元件密度的增加。现代封装技术[如：层叠式封装(package on package，PoP)、扇出式封装(fan-out packaging，FO)等]正推动最小化、内沟通及其他改善。这些现代封装的一个或多个晶粒可为通过接合线内连接或连接至封装输入及/或输出(input and/or output，I/O)、穿透硅通孔(through-silicon vias，TSVs)、金属层/通孔耦合硅晶粒等。尽管这些连接使用复杂的技术，仍须进一步的改善，以推进现有技术。
实用新型内容
根据本揭露的一态样，提供一种半导体封装，其包含第一晶片、第二晶片及中介层，其中第一晶片包含多个第一元件特征及多个第一内连接结构，其中此些第一内连接结构是设置在此些第一元件特征上，第二晶片包含多个第二元件特征及多个第二内连接结构，其中此些第二内连接结构是设置在此些第二元件特征上，中间层接合第一晶片及第二晶片，其中相对于此些第一内连接结构及此些第二内连接结构，中介层是设置在此些第一元件特征及此些第二元件特征的相反侧，且中介层包含多个电源轨，且此些电源轨电性连接至第一晶片及第二晶片。
根据本揭露的另一态样，提供一种半导体封装，其包含中介层、第一晶片及第二晶片，其中中介层具有第一侧及第二侧，且中介层包含多个电源轨，第一晶片是在第一侧上接合至中介层，且第二晶片是在第一侧上接合至中介层。此些电源轨电性连接至第一晶片及第二晶片二者。
根据本揭露的又一态样，提供一种半导体封装，包含多个第一元件特征、多个第一内连接结构、多个第二元件特征、多个第二内连接结构及中介层。此些第一内连接结构是在此些第一元件特征上。此些第二内连接结构是在此些第二元件特征上。此些第一内连接结构及此些第二内连接结构耦合至一个或多个载体基材，此些第一内连接结构及此些第二内连接结构是插设于一个或多个载体基材与此些第一元件特征及此些第二元件特征之间。中介层包含多个电源轨，其中此些第一元件特征及此些第二元件特征耦合至中介层，且相对于中介层，此些第一内连接结构及此些第二内连接结构是设置在此些第一元件特征及此些第二元件特征的相反侧。
附图说明
根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征仅作示意之用并非按照比例绘示。事实上，为了清楚讨论，许多特征的尺寸可以经过任意缩放。
图1绘示根据一些实施例的例示性的部分半导体封装的剖面图；
图2是根据一些实施例的半导体封装的制造方法的例示性的流程图；
图3绘示根据一些实施例的例示性的半导体元件；
图4是根据一些实施例的半导体封装的制造方法的例示性的流程图；
图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18及图19绘示根据一些实施例的以图4的方法所制的例示性的半导体元件在不同制造阶段的剖面图；
图20绘示根据一些实施例的例示性的中介层的剖面图；
图21A至图21B绘示根据一些实施例的图1的方法所制得的例示性的半导体封装的剖面图。
【符号说明】
100,2100A,2100B:半导体封装
102:半导体元件
104,106,1302,1304,1306,1902,2112A,2112B:内连接结构
108:金属层
110,2020:信号线
120,2000:中介层
130,2110A,2110B:晶片
200,400:工艺
202,204,206,208,210,402,404,406,408,410,412,414,416,418,420,422,424,426,428,430:操作
300:元件
302,502,1404,2002:基材
304:半导体层
306:绝缘区/结构
308,902:栅极结构
309,904:间隔物
310,1102:源极/漏极结构
312,1106,1702:层间介电质
602:埋入氧化物层
604:半导体材料
702:牺牲层
704:通道层
802:鳍片结构
1002:凹陷
1104:内间隔物
1202:主动栅极结构
1208,1210:晶体管
1402:中间层
1602:背侧通孔
1802:开口
2006:绝缘层
2010:第一侧
2012:第二侧
2102:再分配结构
2104:凸块
2106:介电材料
2114:接点
BM1、BM2、BM3、BM4、BM5:金属层
具体实施方式
以下揭示内容提供了各种实施例或例示，以实现本揭示内容的不同特征。下文所述的元件与配置的具体例子是用以简化本揭示内容。当可想见，此等叙述仅为例示，其本意并非用于限制本揭示内容。举例而言，在下文的描述中，将第一特征形成于第二特征上或上方，可能包含某些实施例其中所述的第一与第二特征彼此是直接接触；亦可能包含某些实施例其中于上述第一与第二特征之间还形成其他特征，而使得第一与第二特征可能没有直接接触。此外，本揭示内容可能会在多个实施例中重复使用元件符号及/或标号。此种重复使用乃是基于简化与清楚的目的，且其本身不代表所讨论的不同实施例及/或组态之间的关系。
再者，在此处可使用空间对应词汇，例如“之下”、“下方”、“低于”、“之上”、“上方”、“底部”的类似词汇，以方便说明图中所绘示的一元件或特征相应于另一或多个元件或特征之间的关系。此等空间对应词汇其本意除了图中所绘示的位向之外，还涵盖了装置在使用或操作中所处的多种不同位向。可将所述设备放置于其他位向(如，旋转90度或处于其他位向)，并可相应解释本揭露使用的空间对应描述。
本揭露提供半导体封装及其制造方法的不同实施例。在一实施例中，半导体封装可包含晶片，其中晶片包含多个元件特征。封装特征可包含环绕式栅极(gate-all-around，GAA)场效晶体管(field-effect-transistor，FET)结构，以允许背侧电源轨电性耦合其源极及/或漏极。一般而言，背侧电源轨是形成在晶圆的背侧上，以减少半导体元件的标准单元高度。半导体封装可选择性包含中介层作为不同的硅内/金属内特征替代或补充。举例而言，中介层可为半导体元件(如：用于电压调节目的、滤波器等)贡献相对大的电容或电感。因为复杂性及密度渐增的半导体元件封装持续需要更严格的电压调节及绝缘(例如：如来自电子电路的射频(RF)的模拟电路的绝缘、如时脉(clocks)与传送接收器(transceivers)之间的高速信号等)，故此些半导体元件封装可受益于包含此些中介层。
中介层包含被动元件(如：电阻器、电感器、二极管等)。举例而言，中介层可包含金属缠绕或其他图案、硅晶片(于此亦称为晶粒)、信号或电源滤波器、保险丝等。后续附图仅绘示金属层，为简单说明，金属层可作为中介层的电源轨。所属技术领域具有通常知识者应理解许多其他中介层可为本文所清楚揭露者置换。举例而言，一些中介层包含硅晶片。更多例示中，一些中介层可包含沿着表面的额外的端子或接地垫。
举例而言在图1中，半导体封装100包含多个半导体晶片130，每一个半导体晶片130包含半导体元件102及多个内连接结构104。半导体元件102可包含多个元件特征，其中元件特征可为数个形成于前侧的环绕式栅极晶体管，每个环绕式栅极晶体管包含数个通道层，且通道层的两端耦合源极/漏极结构。环绕式栅极晶体管的细节是说明于下文中(如：图3至图19)。
在前侧，半导体晶片130亦包含数个内连接结构104，其中内连接结构104是耦合(如：电性或物理性)一个或多个环绕式栅极晶体管。一般而言，内连接结构104是由金属形成，且因此，内连接结构104有时又称为前侧金属。内连接结构有时又称为内连接(金属)层，如：金属0(如：M0)层、金属1(如：M1)层等。本文附图(如：图1及图21A至图21B)显示14层(M0至M13)，所属技术领域中具有通常知识者应理解可使用任何想要的层数。
其次，半导体封装100包含数个内连接结构106，其中此些内连接结构106连接半导体元件102的背侧。内连接结构106可耦合(如：电性或物理性)一个或多个环绕式栅极晶体管。内连接结构106一般是由金属形成，且因此内连接结构106可有时被称为背侧金属，或背侧内连接结构。在本揭露的一些实施例中，背侧内连接结构106可形成于背侧金属层的最底层(当反转半导体封装100时)，有时被称为“BM0”。
在一些实施例中，半导体封装100可选择性包含中介层120，其中中介层120包含一个或多个其他背侧金属层108。背侧金属层108的至少一者可传输电源供应电压(如：VDD、VSS)。本文中的附图(如：图1及图21A至图21B)绘示5个金属层(金属层BM1至金属层BM5)，所属技术领域中具有通常知识者应理解可使用任何想要的层数。中介层120的金属层108是图案化，故中介层120的金属层BM1重叠环绕式栅极晶体管的金属层BM0。因为金属层互相连接(如：通过混合式接合)，半导体封装可不通过使用微凸块进一步最小化，其中微凸块一般是施用于半导体封装的制造工艺。
根据本揭露的一些实施例，中介层120也可包含多个信号线110，其中信号线110形成多个半导体元件102之间的晶粒到晶粒连接(die-to-die connection)。举例而言，通过多个信号线110，可传播于第一晶片及第二晶片之间通讯的信号。通过包含中介层及内连接结构，制造工艺简单化，且半导体封装的成本降低，其中中介层包含多个金属层，金属层的至少一者输电源供应电压，且内连接结构形成晶粒到晶粒连接于多个元件之间。
图2绘示根据一些实施例的半导体封装的制造方法的流程图。值得注意的是，工艺200仅为例示且非意图限制本揭露。因此，应理解额外的步骤/操作可提供于图2的工艺200之前、期间或之后，且一些其他操作在本文中可能只会被简单说明。其次，应理解所述的步骤/操作的顺序可不限。换言之，某些步骤/操作可能同时出现或以与本文所述的不同顺序出现。
简要概述，工艺200起始于操作202，其是形成元件特征于多个元件基材上。工艺200继续操作204，其是形成前侧(front side，FS)后段工艺(back end-of-line，BEOL)于不同元件基材的元件特征上。应理解，操作202及操作204可选择性包含图4的工艺400，其中工艺400会在下文中进一步描述。工艺200接续操作206，其是贴附元件基材至一个或多个载体基材。操作206亦可合并至工艺400中，使得在形成前侧后段工艺于不同元件基材的元件特征上之前，元件基材可贴附于一个或多个载体基材。工艺200接续操作208，其是形成中介层，并进一步接续操作210，其是以元件基材耦合中介层。
图3绘示根据一些实施例的例示性的环绕式栅极(gate-all-around，GAA)场效晶体管(field-effect-transistor，FET)元件300。环绕式栅极场效晶体管元件300包含基材302及数个半导体层304(如：纳米片、纳米线或其他纳米结构)，其中半导体层304是在基材302上。在垂直方向上，半导体层304互相分离，并共同作为环绕式栅极场效晶体管元件300的(导电)通道。绝缘区/结构306形成于基材302的凸出部分的相对侧，且半导体层304是设置在凸出部分之上。栅极结构308包覆每个半导体层304(如：每个半导体层304的全周长)。间隔物309沿着栅极结构308的每个侧壁延伸。源极/漏极结构设置在栅极结构308的相反侧，其中源极/漏极结构及栅极结构308之间设置间隔物309，如：图4所示的源极/漏极结构310。层间介电质(inter layer dielectric，ILD)312设置于源极/漏极结构310上。
图3所示的环绕式栅极场效晶体管元件是简化的，因此应理解图3未显示完整的环绕式栅极场效晶体管元件的一个或多个特征。举例而言，图3未显示远离源极/漏极结构310设置于栅极结构308的一侧的其他源极/漏极结构及设置于此源极/漏极结构之上的层间介电质。进一步地，图3是提供作为参考，以于后续附图绘示数个剖面图。如上所述，剖面A-A是沿着半导体层304的纵轴剖切，且在源极/漏极结构之间的电流的方向上；剖面B-B是沿着栅极结构308的纵轴剖切。为了清楚说明，后续附图参考此些参考剖面。
图4绘示根据一些实施例的例示性的环绕式栅极场效晶体管元件(如：图3的元件300)的制造方法的流程图。值得注意的是，工艺400是一个例示而非意图限制本揭露。因此，应理解额外的步骤/操作可提供于图4的工艺400之前、期间或之后，且一些其他操作在本文中可能只会被简单说明。工艺400的操作可分别与图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17、图18及图19所示的不同制造阶段的例示性的半导体元件102的剖面图有关联，详述如下。
简要概述，工艺400起始于操作402，其是提供基材。接着，工艺400可接续操作404，其是形成埋入氧化物层。接着，工艺400接续操作406，其是形成通道层及牺牲层交替堆叠于另一者上。工艺400接续操作408，其是界定半导体鳍片。工艺400接续操作410，其是形成虚设栅极结构于半导体鳍片上。工艺400接续操作412，其是形成源极/漏极凹陷。工艺400接续操作414，其是成长源极/漏极结构。工艺400接续操作416，其是以主动栅极结构置换虚设栅极结构。工艺400接续操作418，其是形成前侧内连接结构。工艺400接续操作420，其是连接工作件至载体基材。工艺400接续操作422，其使基材变薄，直到暴露出埋入氧化物层。工艺400接续操作424，其是以背侧通孔置换埋入氧化物层的选定部分。工艺400接续操作426，其是形成另一个层间介电质(ILD)。工艺400接续操作428，其是选择性开口层间介电质。工艺400接续操作430，其是形成背侧内连接结构。
如上所述，图5至图19绘示根据一些实施例的在工艺400不同制造阶段所制的例示性的半导体晶片的剖面图。举例而言，图5至图8及图10至图19是在不同制造阶段沿着图3的线段A-A剖切的晶片的剖面图，且图9是在不同制造阶段沿着图3的线段B-B剖切的晶片的剖面图。其次，半导体晶片在一些实施例中可为n型或p型。尽管图5至图19绘示的晶片包含环绕式栅极晶体管，应理解环绕式栅极晶体管可包含数个其他元件，如：电感器、保险丝、电容器、线圈等，其为清楚说明是未绘示于图5至图19中。
对应操作402，图5是在不同制造阶段的一者的包含半导体基材502的环绕式栅极场效晶体管元件300的剖面图。图5的剖面图是沿着半导体元件300的主动/虚设栅极结构的方向(如：图3所示的剖面A-A)剖切。
基材502可为半导体基材，如块状半导体、绝缘体上覆硅(semiconductor-on-insulator，SOI)基材或类似物，其可为掺杂(如：以p型或n型掺杂物掺杂)或未掺杂。基材502可为晶圆，如：硅晶圆。亦可使用其他基材，如多层基材或梯度基材。在一些实施例中，基材502的半导体材料可包含硅；锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP的合金半导体；或其组合。
对应操作404，图6是在制造不同阶段的包含埋入氧化物层602的半导体元件300的一者的剖面图。半导体元件300包含绝缘体上覆硅(silicon on insulator，SOI)元件，其中绝缘体上半导体元件包含一层半导体材料604，且半导体材料604是形成于埋入氧化物层602上。剖面图是沿着图3所示的A-A剖切。
对应操作406，图7是在制造不同阶段的一者的包含多个牺牲层702及通道层704的半导体元件300的剖面图。剖面图是沿着图3所示的A-A剖切。
数个牺牲层702及数个通道层704是交替设置在另一者上以形成堆叠。举例而言，通道层704的一者是设置在牺牲层702的一者上，接着另一牺牲层702是设置在通道层704上，以此类推。堆叠可包含任何数目的牺牲层702及通道层704交替设置。举例而言，在图7(及后续的附图)所绘示的实施例，堆叠可包含4个牺牲层702及4个通道层704，其中通道层704是交替设置在牺牲层702之间，且通道层704是半导体层的最上层。应理解在本揭露的范围中，半导体元件300可包含任何数量的牺牲层及任何数量的通道层，且牺牲层及通道层的任一者是半导体元件300的最上层。
牺牲层702及通道层704可分别具有不同的厚度。进一步地，牺牲层702的一层的厚度与另一层可不相同。通道层704的一层的厚度与另一层可不相同。每个牺牲层702及通道层704的厚度可为数纳米至数十纳米。堆叠的第一层可较其他牺牲层702及通道层704厚。在一实施例中，每个牺牲层702的厚度可为从约5纳米(nanometers，nm)至约20nm，且每个通道层704的厚度可为从约5nm至约20nm。
牺牲层702及通道层704二者的组成可不相同。在不同实施例中，牺牲层702及通道层704二者的组成可使层间具有不同氧化速率及/或不同蚀刻选择性。在一实施例中，每个牺牲层702可包含硅锗(Si1-xGex)，且每个通道层704可包含硅(Si)。在一实施例中，每个通道层704可为未掺杂或实质无掺杂物(即，外在的掺杂物浓度是从约0cm-3至约1×1017cm-3)的硅，其中举例而言，当形成通道层704(如：硅的通道层704)时，没有内生性的掺杂。
在不同实施例中，半导体通道层704可为有意的掺杂。举例而言，当半导体元件300是配置为n型晶体管(并以增强模式操作)时，每个通道层704可为掺杂如硼(B)、铝(Al)、铟(In)及镓(Ga)的p型掺杂物的硅；且当半导体元件300是配置为p型晶体管(并以增强模式操作)时，每个通道层704可为掺杂如磷(P)、砷(As)、锑(Sb)的n型掺杂物的硅。在其他例示中，当半导体元件300是配置成n型晶体管(并以空乏模式操作)时，每个通道层704反而是掺杂n型掺杂物的硅；且当半导体元件300是配置成p型晶体管(并以空乏模式操作)时，每个通道层704反而是掺杂p型掺杂物的硅。
在一些实施例中，每个牺牲层702是Si1-xGex，其中Si1-xGex的Ge的莫耳比是少于50％(x<0.5)。举例而言，Ge的莫耳比可占牺牲层702的Si1-xGex约15％至35％。其次，牺牲层702的组成可与上述组成不同，且通道层704的组成可与上述组成不同。牺牲层702及通道层704的任一者可包含其他材料，举例而言，化合物半导体(如：碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(如：GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或其组合。可基于提供不同的氧化速率及/或蚀刻选择性来选择牺牲层702及通道层704的材料。
牺牲层702及通道层704可自半导体基材502磊晶成长。举例而言，每个牺牲层702及通道层704可通过分子束磊晶(molecular beam epitaxy，MBE)工艺、化学气相沉积(chemical vapor deposition，CVD)工艺[如：金属有机化学气相沉积(metal organicCVD，MOCVD)工艺]及/或其他适合的磊晶成长工艺成长。在磊晶成长的期间，半导体基材502的晶体结构可向上延伸，造成牺牲层702及通道层704与半导体基材502具有相同晶体方向。
对应操作408，图8是在制造不同阶段的一者的包含半导体元件300的半导体鳍片结构802的剖面图。剖面图是沿着图3所示的B-B剖切。在生长半导体基材502上的牺牲层702及通道层704(作为堆叠)时，堆叠可图案化，以形成鳍片结构802，如图8所示。鳍片结构802沿着横向拉长，且鳍片结构802包含图案化的牺牲层702及通道层704互相交错的堆叠。鳍片结构802是通过使用如光微影及蚀刻技术来图案化牺牲层702及通道层704的堆叠及半导体基材502。
举例而言，遮罩层(其可包含多个层，如，垫氧化层及覆盖的硬遮罩层)是形成于堆叠的半导体层(如：图8的通道层704)的最上层。垫氧化层可为薄膜，且薄膜包含氧化硅，且氧化硅是使用热氧化工艺形成。垫氧化层可作为最上层的通道层704及硬遮罩层之间的粘合层。在一些实施例中，硬遮罩层可包含氮化硅、氮氧化硅、碳氧化硅、其类似物或其组合。在一些其他实施例中，硬遮罩层的材料与牺牲层702及/或通道层704的材料可为相同，其中材料可为Si1-yGey、Si等，举例而言，且莫耳比(y)与牺牲层702的莫耳比(x)可为不同或相同。可例如使用低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)或电浆辅助化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)，形成硬遮罩层于堆叠上(即，在堆叠图案化前)。
使用光微影技术可图案化遮罩层。一般而言，光微影技术所使用的光阻材料(图未绘示)沉积、照射(暴露)并发展，以移除部分的光阻材料。残留的光阻材料自后续的工艺步骤(如：蚀刻)保护底下的材料(如此例示所示的遮罩层)。举例而言，使用光阻材料以图案化垫氧化层及垫氮化层，从而形成图案化的遮罩。
可接续使用图案化的遮罩，以图案化牺牲层702、通道层704及基材502暴露的部分，从而形成鳍片结构802，进而于相邻的鳍片结构之间界定沟槽(或开口)。当形成多个鳍片结构时，如此的沟槽可设置于相邻的任一鳍片结构之间。在一些实施例中，通过使用如活性离子蚀刻(reaction etching，RIE)、中性离子束蚀刻(neutral beam etching，NBE)、其类似方法或其组合来蚀刻牺牲层702及通道层704之间的沟槽，以形成鳍片结构802。在一些实施例中，沟槽可为互相平行的条状(当自上方俯瞰时)且彼此以近相距间隔。在一些实施例中，沟槽可为连续的且围绕鳍片结构。
对应操作410，图9是包含虚设栅极结构902的半导体元件300在制造不同阶段的一者的剖面图。图9的剖面图是沿着图3所示的A-A剖切。虚设栅极结构902是形成于鳍片结构802上。
虚设栅极结构902可包含虚设栅极介电及虚设栅极，其为清楚说明而未分开绘示。为形成虚设栅极结构902，介电层可形成于鳍片结构802上。介电层可为，举例而言，氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅、碳氧化硅、其多层或类似物，且可沉积或热成长。
栅极层是形成于介电层上，且遮罩层是形成于栅极层上。栅极层可沉积于介电层上并接着如通过化学机械研磨(chemical mechanical polish，CMP)平坦化。遮罩层可沉积于栅极层上。栅极层可例如由多晶硅形成，尽管亦可使用其他材料。遮罩层可例如由氮化硅或类似物形成。
在多个层(如：介电层、栅极层及遮罩层)形成后，遮罩层可使用适合的微影技术及蚀刻技术图案化。接下来，遮罩层的图案可通过适合的蚀刻技术转移至栅极层及介电层，以形成虚设栅极结构902。
在形成虚设栅极结构902时，栅极间隔物904可形成在虚设栅极结构902的相反侧壁，如图9所示。栅极间隔物904可为低介电间隔物且可以适合的介电材料形成，如：氧化硅、碳氮氧化硅或类似物。任何适合的沉积方法，如热氧化、化学气相沉积(CVD)或类似物，可用以形成栅极间隔物904。栅极间隔物904的成形或形成方法，如图9所绘示，仅为非限制例示，且其他成形或形成方法是有可能的。此些及其他变化是完全有意包含本揭露的范围。
对应操作412，图10是包含源极/漏极(SD)凹陷1002的半导体元件300在制造不同阶段的一者的剖面图。剖面图是沿着图3所示的A-A剖切。虚设栅极结构902(与栅极间隔物904一起)可作为遮罩来凹陷(如：蚀刻)鳍片结构802的非重叠部分，其造成残留的鳍片结构802具有牺牲层702及通道层704各自残留的部分交替堆叠于另一者之上。因此，凹陷1002可形成于残留的鳍片结构802的相对侧。
用以形成凹陷1002的凹陷步骤可配置为具有至少一些非等相性蚀刻特性。举例而言，凹陷步骤可包含离子蚀刻工艺，其中凹陷步骤可以具有一定的非等性向的特性。在如此的离子蚀刻工艺(包含自由基离子蚀刻、远程离子蚀刻及其他适合的离子蚀刻工艺)中，如氯气(Cl2)、溴化氢(HBr)、四氟化碳(CF4)、氯仿(CHF3)、二氟甲烷(CH2F2)、氟甲烷(CH3F)、六氟-1,3-丁二烯(C4F6)、三氯化硼(BCl3)、六氟化氢(SF6)、氢气(H2)、三氟化氮(NF3)及其他适合的气体源及其组合的气体源可与氮气(N2)、氧气(O2)、二氧化碳(CO2)、氧化硫(SO2)、一氧化碳(CO)、甲烷(CH4)、四氯化硅(SiCl4)及其他适合的钝气及其组合等钝气一起使用。其次，为了凹陷步骤，气体源及/或钝气可用如氩气(Ar)、氦气(He)、氖气(Ne)及其他适合的稀释气体及其组合稀释，以控制上述蚀刻速率。
对应操作414，图11是在制造不同阶段的一者包含源极/漏极结构1102及层间介电质(ILD)1106的半导体元件300的剖面图。源极/漏极结构1102是设置在凹陷1002中。如此一来，源极/漏极结构1102(的较低部分)可继承凹陷1002(如：延伸入基材502)的尺寸及轮廓。使用如金属有机化学气相沉积(MOCVD)、分子束磊晶(MBE)、液相磊晶(liquid phaseepitaxy LPE)、气相磊晶(vapor phase epitaxy，VPE)、选择性磊晶成长(selectiveepitaxial growth，SEG)、其类似方法或其组合的适合的方法，可通过磊晶成长半导体材料于凹陷1002中，来形成源极/漏极结构1102。
在形成源极/漏极结构1102前，使用“收缩(pull-back)”工艺可移除半导体牺牲层702的端部(如：蚀刻)，以通过收缩距离使鳍片结构802的半导体牺牲层702收缩。在通道层704包含Si且牺牲层702包含SiGe的例示中，收缩工艺可包含氯化氢(HCl)气体等向蚀刻工艺，其蚀刻SiGe而没有攻击Si。如此一来，在此工艺中，Si层(纳米结构，如：通道层)704可维持完好的。因此，成对的凹陷可相应相邻的通道层704形成在牺牲层702的每个端部上。接下来，可沿着牺牲层702的每个端部用介电材料填充此些凹陷，以形成内间隔物1104，如图11所示。用于内间隔物1104的介电材料可包含氮化硅、碳氮化硅硼、碳氮化硅、碳氧氮化硅或适合用于晶体管形成绝缘栅极侧壁间隔物的任何其他种类的介电材料(如：具有介电常数为小于约5的介电材料)。
进一步如图11所示，源极/漏极结构1102是设置在鳍片结构802的相对侧，以耦合鳍片结构802的通道层704，但以内间隔物1104与鳍片结构802的牺牲层702分离，其中内间隔物1104是设置于源极/漏极结构1102及鳍片结构802的牺牲层702之间。进一步地，源极/漏极结构1102以栅极间隔物904(的至少一低部分)与虚设栅极结构902分离。
根据本揭露的不同实施例，每个鳍片结构802中的通道层704可共同作为完成的晶体管的导电通道。每个鳍片结构802的牺牲层702随后可以主动栅极结构1202的部分置换，其中主动栅极结构1202的部分是配置以包覆对应的通道层704。
在一些实施例中，层间介电质1106可同时形成，以分别重叠于源极/漏极结构1102。层间介电质1106是由介电材料所形成，如：氧化硅、磷硅酸盐玻璃(phosphosilicateglass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、硼掺杂磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)、未掺杂硅玻璃(undoped silicate glass，USG)或类似物，且可通过任何适合的方法沉积，如：化学气相沉积、电浆辅助化学气相沉积，或流动式化学气相沉积(flowable chemical vapor deposition，FCVD)。在层间介电质形成后，可选择的介电层(图未绘示)是形成于层间介电质上。介电层可作为保护层，以避免或减少层间介电质在后续蚀刻工艺中流失。使用适合的方法(如：化学气相沉积，电浆辅助化学气相沉积，或流动式化学气相沉积)，介电层可以适合的材料(如：氮化硅、碳氧化硅或类似物)形成。在介电层形成后，可进行平坦化工艺(如：化学机械研磨工艺)，使介电层的上表面齐平。在一些实施例中，在平坦化工艺后，介电层的上表面齐平于虚设栅极结构902的上表面。
对应操作416，图12是包含主动栅极结构1202的半导体元件300在制造不同阶段的一者的剖面图。剖面图是沿着图3所示的A-A剖切。参照图12，半导体元件300包含环绕式栅极晶体管及环绕式栅极晶体管。
接续形成层间介电质1106，可同时移除虚设栅极结构902及(残留的)牺牲层702。在不同实施例中，虚设栅极结构902及牺牲层702可通过应用选择性蚀刻[如：氯化氢(HCl)]来去除，同时保留实质完整的通道层704。在虚设栅极结构902移除后，可形成栅极沟槽，其中此栅极沟槽暴露每个通道层704的各个侧壁。在牺牲层702移除以进一步延伸栅极沟槽后，可暴露出每个通道层704的各个底表面及/或上表面。因此，可暴露出每个通道层704的全周长。接下来，主动栅极结构1202是形成以包覆鳍片(或堆叠)结构802的每个通道层704。
在一些实施例中，每个主动栅极结构1202包含栅极介电及栅极金属。栅极介电可包覆每个通道层704，如：上表面、下表面及侧壁。栅极介电可由不同的高介电材料或相似的高介电材料形成。例示性的高介电材料包含金属氧化物或Hf的硅酸盐、Al、Zr、La、Mg、Ba、Ti、Pb及其组合。栅极介电可包含一堆叠的多个高介电材料。使用任何适合的方法，可沉积栅极介电，包含，举例而言，分子束沉积(molecular beam deposition，MBD)、原子层沉积(atomic layer deposition，ALD)、电浆辅助化学气相沉积及类似方法。在一些实施例中，栅极介电可选择性包含实质薄的氧化物(如：SiOx)层，其可为形成于每个通道层704的表面上的天然氧化物层。
栅极金属可包含一堆叠的多个金属材料。举例而言，栅极金属可为p型功函数层、n型功函数层、其多层或其组合。功函数层亦可称为功函数金属。例示性的p型功函数金属可包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他适合的p型功函数材料或其组合。例示性的n型功函数金属可包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他适合的n型功函数材料或其组合。功函数值与功函数层的材料组成有关，且因此，功函数层的材料是选择以调整其功函数值，使得在所形成的元件中达成目标阈值电压Vt。功函数层可通过化学气相沉积、物理气相沉积(physical vapor deposition，PVD)、(原子层沉积atomic layer deposition，ALD)及/或其他适合的工艺沉积。
当形成主动栅极结构1202时，可界定(或形成)数个晶体管。举例而言，可形成分别采用主动栅极结构1202、源极/漏极结构1102作为栅极、漏极、源极的晶体管。
对应操作418，图13是包含前侧内连接结构1302的半导体元件300在制造不同阶段的一者的剖面图。剖面图是沿着图3所示的A-A剖切。
在半导体元件300中，前侧内连接结构1302包含多的金属层，其中金属层包含第一内连接结构1304及第n内连接结构1306。前侧内连接结构1302可连接晶体管的一个或多个主动栅极结构1202及/或源极/漏极结构1102。举例而言，在图13中，第一内连接结构1304通过栅极穿孔(gate vias，VG)一起连接环绕式栅极晶体管1208及环绕式栅极晶体管1210的主动栅极结构1202，其中栅极穿孔是形成于主动栅极结构1202上。尽管未绘示，所属技术领域中具有通常知识者应理解，前侧内连接结构1302可通过在环绕式栅极晶体管上，形成穿孔及内连接结构，来耦合栅极及/或环绕式栅极晶体管的源极及/或漏极。
对应操作420，图14是包含载体基材1404的半导体元件300在工艺的不同阶段的一者的剖面图。载体基材1404可为硅、玻璃、陶瓷、聚合物基材料或材料的组合。举例而言，剥离层(如：光热转换释放层)可沉积于硼硅酸盐玻璃体上，其可有利地，在最小化热膨胀及热收缩时，使载体基材1404可自暂时耦合层移除。半导体元件300可通过中间层1402(如：粘附层)贴附元件，以耦合载体基材1404。举例而言，在一些实施例中，通过取放机的操作，包含前侧内连接结构1302的元件可贴附于中间层1402，使得中间层1402接合前侧内连接结构1302及载体基材1404。
在一些实施例中，半导体封装可包含多个半导体晶片，其中半导体晶片并排排列，且介电材料是插设于半导体晶片之间。在一些实施例中，第一半导体晶片及第二半导体晶片可各自接合载体基材，其中每个第一半导体晶片及每个第二半导体晶片包含环绕式栅极场效晶体管元件及前侧内连接结构。换句话说，第一载体基材接合第一晶片并远离第一元件特征设置在第一内连接结构的一侧，第二载体基材接合第二晶片并远离第二内连接结构设置的一侧。所属技术领域中具有通常知识者应理解，上述实施例是基于图21A。在一些其他实施例中，如：如图21B所绘示，单一载体基材可接合至第一晶片及第二晶片。
对应操作422，图15是埋入氧化物层602暴露的半导体元件300在工艺的不同阶段的一者的剖面图。剖面图是沿着图3所示的A-A剖切。通过自基材502的背侧薄化基材502，形成于操作404中的埋入氧化物层602可暴露。基材502可通过如化学机械抛光来薄化。
对应操作424，图16是包含背侧通孔1602的半导体元件300在制造不同阶段的一者的剖面图。剖面图是沿着图3所述的A-A剖切。埋入氧化物层602的一部分是被蚀刻并为背侧通孔1602置换。在不同实施例中，此些背侧通孔1602是形成以从背侧金属传送电力至源极/漏极结构1102，其中背侧金属是形成在所揭露的中层中。
对应操作426，图17是包含其他层间介电质1702的半导体元件300在制造不同阶段的一者的剖面图。剖面图是沿着图3所述的A-A剖切。根据图17，层间介电质1702是形成于埋入氧化物层602及背侧通孔1602上。层间介电质1702可为低介电间隔物且可以适合的介电材料(如：氮化硅、氧化硅、碳氮化硅、碳氮氧化硅或类似物)形成。任何适合的沉积方法[如：热氧化、化学气相沉积(CVD)或类似方法]可用以形成层间介电质1702。
对应操作428，图18是包含一个或多个开口1802在制造不同阶段的一者的剖面图。剖面图是沿着图3所述的A-A剖切。层间介电质1702是蚀刻，以形成开口1802，从而分别暴露出背侧通孔1602。开口1802可具有不同的形状，而不限制在附图所示的一者。
对应操作430，图19是包含一个或多个背侧内连接结构1902的半导体元件300在制造不同阶段的一者的剖面图。剖面图是沿着图3所示的A-A剖切。为了清楚说明，前侧内连接结构及半导体元件300的不同层是从图19省略。背侧内连接结构1902可为如图1所示的背侧内连接结构106的例示性的实施方法。
在一些实施例中，背侧内连接结构1902耦合背侧通孔1602，其中背侧通孔1602耦合环绕式栅极晶体管1208及环绕式栅极晶体管1210的源极/漏极结构。在一些实施例中，背侧内连接结构1902可耦合连接环绕式栅极晶体管1208的源极/漏极结构的背侧通孔1602，但不耦合连接环绕式栅极晶体管1210的源极/漏极结构的背侧通孔1602。在如此的实施例中，背侧内连接结构1902可传送电力至晶体管1208的源极/漏极结构1102，但不传送电力至晶体管1210。其次，尽管未绘示于附图中，背侧内连接结构1902可延伸以与背侧通孔1602重叠。
应理解在一些半导体封装包含多个半导体晶片的实施例中，每个半导体晶片可包含多个背侧内连接结构。举例而言，第一晶片可选择性包含多个第三内连接结构，其中多个第三内连接结构是远离第一内连接结构设置在第一元件特征的一侧，且第二晶片可选择性包含多个第四内连接结构，其中第四内连接结构是远离第二内连接结构设置在第二元件特征的一侧。
参照图20，中介层2000可包含不同的电感器、电阻器、电容器等，且此些不同的电感器、电阻器、电容器等可进一步结合半导体元件的电力传送网路(Power DeliveryNetwork，PDN)的元件，为半导体元件调节一个或多个电源电压或接地。然而，为了清楚说明，于此省略其他某些元件的特征。
所绘示的中介层包含基材2002及多个金属层。图20显示5个金属层(如：金属层BM1至金属层BM5)，所属技术领域中具有通常知识者应理解可包含任何想要的金属层层数。金属层BM1至金属层BM5的至少一者可为电源轨，其中电源轨是配置以传送电力至元件特征。举例而言，所有的金属层(如：金属层BM1至金属层BM5)可作为多个电源轨。绝缘材料的绝缘层2006可电性绝缘导电元件。绝缘材料可包含如聚苯唑(polybenzoxazole，PBO)、聚酰亚胺、苯并环丁烯(benzocyclobutene，BCB)或类似物的聚合物；氮化物(如：氮化硅或类似物)；氧化物(如：氧化硅)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂磷硅酸盐玻璃(BPSG)或类似物。绝缘层可包含多个通孔(图未绘示)，其中通孔是形成于绝缘材料的开口，借以提供与导电元件的连结。举例而言，通孔可电性、机械性及/或热连接。
复请参阅图20，中介层2000具有第一侧2010及第二侧2012，其中第一侧2010是配置以贴附于元件的背侧，且第二侧2012与第一侧2010相对。第一金属层BM1与第一侧2010共平面设置，因此第一金属层BM1较第二金属层BM2设置更靠近晶片，且第二金属层BM2较第三金属层BM3更靠近晶片设置，以此类推。在一些实施例中，作为电源轨的每个金属层BM1至金属层BM5具有不同宽度。举例而言，在一些实施例中，第一电源轨(如：金属层)BM1可具有第一宽度，其中第一宽度是实质小于第二电源轨(如：金属层)BM2的第二宽度。其次，中介层2000包含多个信号线2020，其中信号线2020是配置以传播第一晶片及第二晶片之间通讯的信号。多个信号线2020可由多个金属层的部分所组成。举例而言，多个信号线可形成于金属层BM2、金属层BM3、金属层BM4及金属层BM5中。因为两个元件是至少通过多个信号线连接，电源轨可传送电力至两个元件。所属技术领域中具有通常知识者应理解例示不是作为限制，且多个信号线2020可形成于任何金属层中。
根据图21A至图21B，半导体封装2100A及半导体封装2100B包含多个半导体晶片，如：晶片2110A及晶片2110B，且中介层2000分别耦合此些半导体晶片。在一些实施例中，多个半导体晶片2110A及半导体晶片2110B是并排排列，且介电材料2106是插设于半导体晶片2110A及半导体晶片2110B之间。在一些实施例中，半导体晶片2110A及半导体晶片2110B是分别耦合分离的载体基材1404(如图21A所示)。在上述实施例中，每个载体基材1404占据的区域与内连接结构及元件特征所占据的区域是实质相同。在一些实施例中，半导体晶片2110A及半导体晶片2110B可耦合单一载体基材1404(如：如图21B所示)。当半导体晶片2110A及半导体晶片2110B是耦合单一载体基材1404时，单一载体基材占据的区域是大于第一半导体晶片或第二半导体晶片任一者所占据的区域，其中第一半导体晶片及第二半导体晶片包含内连接结构及元件特征。
在本揭露的一些实施例中，第一半导体晶片2110A包含多个背侧内连接结构2112A，且第二半导体晶片2110B包含多个背侧内连接结构2112B，其中背侧内连接结构2112A及背侧内连接结构2112B是配置以分别作为晶片2110A及晶片2110B至中介层2000的接点。中介层2000亦可包含多个接点2114。在不同实施例中，半导体晶片2110A的至少一个背侧内连接结构2112A及半导体晶片2110B的至少一个背侧内连接结构2112B分别是直接接触中介层2000的至少一个对应的接点2114，其中中介层2000形成混合式接合界面。沿着此界面，包含两种界面，其中此两种界面的第一者是在金属材料之间(如：背侧内连接结构2112A及接点2114之间、背侧内连接结构2112B及接点2114之间)，且此两种界面的第二者是在介电材料之间(如：埋设于背侧内连接结构2112A及背侧内连接结构2112B中的层间介电质及埋设于接点2114中的层间介电质之间)。
在一些实施例中，半导体封装2100A及半导体封装2100B可选择性包含再分配结构2102，其中再分配结构2102可包含数个路由层(如：以铜形成)。再分配结构2102具有连接中介层2000(基材2002是移除或实质薄化)的第一侧。半导体封装2100A及半导体封装2100B可选择性包含多个凸块2104，其中凸块2104是形成于再分配结构2102的第二侧。
多个凸块2104是配置以接收外部供应电力。凸块2104的组成可根据所需求的特性进行最佳化。举例而言，可选择铜、铝、银、石墨烯、锡及不同合金或其其他组合。进一步地，因为许多中介层包含电感器、电容器或电阻器，所属技术领域中具有通常知识者应理解这些元件的性质可设计为最小化热能并最大化热传导。举例而言，高容值电容器可通过最小化涟波电流以最小化所产生的热量，且增加的电极尺寸可通过中介层降低热阻(如：铝或铜电极可在中介层中置换SiO2，以降低热阻，即使较大的电阻不是电性需求)。为了相同的理由，低电阻电感器可同时产生热，并增加热传导。
在本揭露的一态样中揭露半导体封装，半导体封装包含第一晶片、第二晶片及中介层，其中第一晶片包含多个第一元件特征及多个第一内连接结构，其中此些第一内连接结构是设置在此些第一元件特征上；第二晶片包含多个第二元件特征及多个第二内连接结构，其中此些第二内连接结构是设置在此些第二元件特征上；中介层接合第一晶片及第二晶片，其中相对于此些第一内连接结构及此些第二内连接结构的一侧，中介层是设置在第一元件特征及此些第二元件特征的相反侧。中介层包含多个电源轨，且此些电源轨电性连接至第一晶片及第二晶片。
在本揭露的一些实施例中，半导体封装可选择性包含第一载体基材及第二载体基材，其中第一载体基材接合至第一晶片并远离此些第一元件特征设置在此些第一内连接结构的一侧，且第二载体基材接合至第二晶片并远离此些第二元件特征设置在此些第二内连接结构的一侧。
在本揭露的一些实施例中，半导体配置可选择性包含第一介电层，其中第一介电层的第一部份是自第一光电二极管侧向偏移。
在本揭露的一些实施例中，半导体配置可选择性包含单一载体基材，其中单一载体基材接合至第一晶片及第二晶片，单一载体基材是远离此些第一元件特征及此些第二元件特征设置于此些第一内连接结构及此些第二内连接结构的一侧。
在本揭露的一些实施例中，中介层可选择性包含多个信号线，此些信号线是配置以传播多个信号，且此些信号是在第一晶片及第二晶片间通讯。
在本揭露的一些实施例中，多个电源轨是排列横跨于多个金属层。
在本揭露的一些实施例中，相较于此些金属层的第二者，此些金属层的第一者是设置更靠近第一晶片及第二晶片。
在本揭露的一些实施例中，第一金属层中的第一电源轨具有第一宽度，第二金属层中的第二电源轨具有第二宽度，且第一宽度实质是小于第二宽度。
在本揭露的一些实施例中，第一晶片及第二晶片是并排排列，且介电材料是插设于第一晶片及第二晶片之间。
在本揭露的一些实施例中，第一晶片可选择性包含多个第三内连接结构，其中此些第三内连接结构是远离此些第一内连接结构设置于此些第一元件特征的一侧，且第二晶片可选择性包含多个第四内连接结构，其中此些第四内连接结构是远离此些第二内连接结构设置于此些第二元件特征的一侧。
在本揭露的一些实施例中，第一晶片可选择性包含多个第一接点，其中此些第一接点是远离此些第一内连接结构设置于此些第一元件特征的一侧；第二晶片可选择性包含多个第二接点，其中此些第二接点是远离此些第二内连接结构设置于此些第二元件特征的一侧；以及中介层可选择性包含多个第三接点，其中此些第一接点的至少一者是直接接触此些第三接点的对应的一者，且此些第二接点的至少一者直接接触此些第三接点的对应的一者。
在本揭露的另一态样中揭露半导体封装。半导体封装包含中介层、第一晶片及第二晶片。半导体封装具有第一侧及第二侧，且中介层包含多个电源轨；第一晶片在第一侧上接合至中介层；第二晶片在第一侧上接合至中介层；其中多个电源轨电性连接至第一晶片及第二晶片二者。
在本揭露的一些实施例中，半导体封装，可选择性包含多个凸块结构，其中此些凸块结构是设置在中介层的第二侧。
在本揭露的一些实施例中，第一晶片包含多个第一元件特征及多个第一内连接结构，其中此些第一内连接结构是远离中介层设置在此些第一元件特征的一侧；以及第二晶片包含多个第二元件特征及多个第二内连接结构，其中此些第二内连接结构是远离中介层设置在此些第二元件特征的一侧。
在本揭露的一些实施例中，半导体封装可选择性包含第一载体基材及第二载体基材，其中第一载体基材接合至第一晶片并远离此些第一元件特征设置在此些第一内连接结构的一侧，且第二载体基材接合至第二晶片并远离此些第二元件特征设置在此些第二内连接结构的一侧。
在本揭露的一些实施例中，第一载体基材占据第一区，第一区实质是相似于此些第一内连接结构及此些第一元件特征所占据的区域，且第二载体基材占据第二区，第二区实质是相似于此些第二内连接结构及此些第二元件特征所占据的区域。
在本揭露的一些实施例中，半导体封装可选择性包含单一载体基材，接合至第一晶片及第二晶片，其中单一载体基材是远离此些第一元件特征及此些第二元件特征设置在此些第一内连接结构及此些第二内连接结构的一侧。
在本揭露的一些实施例中，单一载体基材占据区域，其中区域实质是大于此些第一内连接结构、此些第一元件特征、此些第二内连接结构或此些第二元件特征的任一者所占据的区域。
在本揭露的又一态样中揭露半导体封装的制造方法。首先，形成多个第一元件特征于第一基材的前侧上；形成多个第一内连接结构于此些第一元件特征上；形成多个第二元件特征于第二基材的前侧上；形成多个第二内连接结构于此些第二元件特征上；此些第一内连接结构及此些第二内连接结构耦合此第一基材及此第二基材至一个或多个载体基材，其中此些第一内连接结构及此些第二内连接结构是插设于此一个或多个载体基材与此些第一元件特征及此些第二元件特征之间；形成中介层，其中中介层包含多个电源轨；以及此些第一内连接结构及此些第二内连接结构耦合此些第一元件特征及此些第二元件特征至中介层，且此些第一内连接结构及此些第二内连接结构是设置在相反侧，相反侧是远离此些第一元件特征及此些第二元件特征相对于中介层的一侧上。
在本揭露的再一态样中，揭露半导体封装，其包含多个第一元件特征、多个第一内连接结构、多个第二元件特征、多个第二内连接结构及中介层。多个第一内连接结构在此些第一元件特征上；多个第二内连接结构是在此些第二元件特征上，其中此些第一内连接结构及此些第二内连接结构耦合至一个或多个载体基材，此些第一内连接结构及此些第二内连接结构是插设于此一个或多个载体基材与此些第一元件特征及此些第二元件特征之间；中介层包含多个电源轨，其中此些第一元件特征及此些第二元件特征耦合至中介层，且此些第一内连接结构及此些第二内连接结构是设置在相反侧。在一些实施例中，此些电源轨是配置传送电力至此些第一元件特征及此些第二元件特征二者。
在本揭露的再一态样中，揭露半导体封装，其包含多个第一元件特征、多个第一内连接结构、多个第二元件特征、多个第二内连接结构及中介层。多个第一元件特征是在第一基材的前侧上；多个第一内连接结构是在此些第一元件特征上；多个第二元件特征是在第二基材的前侧上；多个第二内连接结构是在此些第二元件特征上，其中此些第一内连接结构及此些第二内连接结构耦合此第一基材及此第二基材至一个或多个载体基材，此些第一内连接结构及此些第二内连接结构是插设于此一个或多个载体基材与此些第一元件特征及此些第二元件特征之间；中介层包含多个电源轨，其中此些第一内连接结构及此些第二内连接结构耦合此些第一元件特征及此些第二元件特征至中介层，且此些第一内连接结构及此些第二内连接结构是设置在相反侧，相反侧是远离此些第一元件特征及此些第二元件特征相对于中介层的一侧上。
在本揭露的一些实施例中，此些电源轨电性连接至此些第一元件特征及此些第二元件特征二者。
如本文所使用，词汇“约”及“大约”一般指增加或减少所表示值的10％。举例而言，约0.5可包含0.45及0.55，约10可包含9至11，约1000可包含900至1100。
另外，尽管已示出并针对一种或多种实施方式阐述了本揭露，然而所属领域中的一般技术人员在阅读及理解本说明书及附图后将想到等效更改及修改形式。本揭露包含所有此类修改及更改形式，且仅受限于以上权利要求的范围。特别对于由上述元件(如：元件、资源等)执行的各种功能而言，用于阐述此类元件的用语旨在对应于执行所述元件的指定功能(如：功能上等效的)的任意元件(除非另有表明)，即使所述元件在结构上不与所揭露的结构等效。另外，尽管可能仅相对于若干实施方式中的一种实施方式揭露了本揭露的特定特征，然而在针对任意给定或特定应用而言可能为期望的及有利的时，此特征可与其他实施方式的一种或多种其他特征进行组合。

Claims (10)

1.一种半导体封装，其特征在于，包含：
一第一晶片，包含多个第一元件特征及多个第一内连接结构，其中所述多个第一内连接结构是设置在所述多个第一元件特征上；
一第二晶片，包含多个第二元件特征及多个第二内连接结构，其中所述多个第二内连接结构是设置在所述多个第二元件特征上；以及
一中介层，接合该第一晶片及该第二晶片，其中相对于所述多个第一内连接结构及所述多个第二内连接结构，该中介层是设置在所述多个第一元件特征及所述多个第二元件特征的一相反侧；
其中该中介层包含多个电源轨，电性连接至该第一晶片及该第二晶片。
2.如权利要求1所述的半导体封装，其特征在于，还包含：
一第一载体基材，接合至该第一晶片，且该第一载体基材远离所述多个第一元件特征设置于所述多个第一内连接结构的一侧；以及
一第二载体基材，接合至该第二晶片，且该第二载体基材远离所述多个第二元件特征设置于所述多个第二内连接结构的一侧。
3.如权利要求1所述的半导体封装，其特征在于，还包含：
一单一载体基材，接合至该第一晶片及该第二晶片，其中该单一载体基材是远离所述多个第一元件特征及所述多个第二元件特征设置于所述多个第一内连接结构及所述多个第二内连接结构的一侧。
4.如权利要求1至权利要求3任一项所述的半导体封装，其特征在于，其中该中介层还包含多个信号线，所述多个信号线是配置以传播多个信号，且所述多个信号是在该第一晶片及该第二晶片间通讯。
5.如权利要求1至权利要求3任一项所述的半导体封装，其特征在于，其中所述多个电源轨是排列横跨于多个金属层上。
6.一种半导体封装，其特征在于，包含：
一中介层，具有一第一侧及一第二侧，且该中介层包含多个电源轨；
一第一晶片，在该第一侧上接合至该中介层；以及
一第二晶片，在该第一侧上接合至该中介层；
其中所述多个电源轨电性连接至该第一晶片及该第二晶片二者。
7.如权利要求6所述的半导体封装，其特征在于，还包含多个凸块结构，其中所述多个凸块结构是设置在该中介层的该第二侧。
8.如权利要求6或权利要求7所述的半导体封装，其特征在于，其中
该第一晶片包含多个第一元件特征及多个第一内连接结构，其中所述多个第一内连接结构是远离该中介层设置在所述多个第一元件特征的一侧；以及
该第二晶片包含多个第二元件特征及多个第二内连接结构，其中所述多个第二内连接结构是远离该中介层设置在所述多个第二元件特征的一侧。
9.一种半导体封装，其特征在于，包含：
多个第一元件特征；
多个第一内连接结构，在所述多个第一元件特征上；
多个第二元件特征；
多个第二内连接结构，在所述多个第二元件特征上，其中所述多个第一内连接结构及所述多个第二内连接结构耦合至一个或多个载体基材，所述多个第一内连接结构及所述多个第二内连接结构是插设于该一个或多个载体基材与所述多个第一元件特征及所述多个第二元件特征之间；以及
一中介层，包含多个电源轨，其中所述多个第一元件特征及所述多个第二元件特征耦合至该中介层，且相对于该中介层，所述多个第一内连接结构及所述多个第二内连接结构是设置在所述多个第一元件特征及所述多个第二元件特征的一相反侧。
10.如权利要求9所述的半导体封装，其特征在于，其中所述多个电源轨电性连接至所述多个第一元件特征及所述多个第二元件特征二者。
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