JP2000156422A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 半導体集積回路装置に関し、半導体集積回路
装置に於ける入出力部のＥＳＤ保護機能を確保するこ
と、及び、内部回路に於けるラッチ・アップの防止を両
立させることを目的としている。 【解決手段】 内部回路に於けるＣＭＯＳＦＥＴを構成
するｐチャネルＭＯＳＦＥＴが形成されたｎウエル及び
同じくｎチャネルＭＯＳＦＥＴが形成されたｐウエル３
p とＥＳＤ保護素子５に於けるｎチャネルＭＯＳＦＥＴ
が形成され且つ内部回路に於けるｎチャネルＭＯＳＦＥ
Ｔが形成されたｐウエル３p に比較して浅く形成された
ｐウエル３０p の各ウエルを含んでなるｐ+ Ｓｉ半導体
基板１及びエピタキシャル成長したｐ- Ｓｉ半導体層２
からなるｐ- ／ｐ+ エピタキシャル成長基板を備える。
装置に於ける入出力部のＥＳＤ保護機能を確保するこ
と、及び、内部回路に於けるラッチ・アップの防止を両
立させることを目的としている。 【解決手段】 内部回路に於けるＣＭＯＳＦＥＴを構成
するｐチャネルＭＯＳＦＥＴが形成されたｎウエル及び
同じくｎチャネルＭＯＳＦＥＴが形成されたｐウエル３
p とＥＳＤ保護素子５に於けるｎチャネルＭＯＳＦＥＴ
が形成され且つ内部回路に於けるｎチャネルＭＯＳＦＥ
Ｔが形成されたｐウエル３p に比較して浅く形成された
ｐウエル３０p の各ウエルを含んでなるｐ+ Ｓｉ半導体
基板１及びエピタキシャル成長したｐ- Ｓｉ半導体層２
からなるｐ- ／ｐ+ エピタキシャル成長基板を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、静電気放電破壊の
防止及びラッチ・アップの防止について改善を施したＣ
ＭＯＳＦＥＴ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａ
ｌ ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌ
ｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を含む半導
体装置に関する。
防止及びラッチ・アップの防止について改善を施したＣ
ＭＯＳＦＥＴ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａ
ｌ ｏｘｉｄｅｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌ
ｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を含む半導
体装置に関する。
【０００２】
【従来の技術】ＣＭＯＳＦＥＴを含む半導体集積回路装
置に於いて、静電気放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ
ｄｉｓｃｈａｒｇｅ：ＥＳＤ）に依って回路が破壊さ
れることを防ぐ為、入出力部にはサイズが大きいＭＯＳ
ＦＥＴがＥＳＤ保護素子として用いられている。
置に於いて、静電気放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ
ｄｉｓｃｈａｒｇｅ：ＥＳＤ）に依って回路が破壊さ
れることを防ぐ為、入出力部にはサイズが大きいＭＯＳ
ＦＥＴがＥＳＤ保護素子として用いられている。
【０００３】前記のような半導体集積回路装置を作製す
るウエハとして、結晶性が良好であり、また、ラッチ・
アップ防止に有効であるなどの理由から、ｐ+ Ｓｉ半導
体基板にｐ- Ｓｉ半導体層をエピタキシャル成長させた
もの（ｐ- ／ｐ+ エピタキシャル成長基板）、或いは、
ｎ+ Ｓｉ半導体基板にｎ- Ｓｉ半導体層をエピタキシャ
ル成長させたもの（ｎ- ／ｎ+ エピタキシャル成長基
板）が多用される傾向にある。
るウエハとして、結晶性が良好であり、また、ラッチ・
アップ防止に有効であるなどの理由から、ｐ+ Ｓｉ半導
体基板にｐ- Ｓｉ半導体層をエピタキシャル成長させた
もの（ｐ- ／ｐ+ エピタキシャル成長基板）、或いは、
ｎ+ Ｓｉ半導体基板にｎ- Ｓｉ半導体層をエピタキシャ
ル成長させたもの（ｎ- ／ｎ+ エピタキシャル成長基
板）が多用される傾向にある。
【０００４】然しながら、そのようなウエハを用いた場
合、ＥＳＤ耐性が低下する旨の問題があり、これをｐ／
ｐ+ エピタキシャル成長基板に作製したＣＭＯＳＦＥＴ
及びＥＳＤ保護素子について説明する。
合、ＥＳＤ耐性が低下する旨の問題があり、これをｐ／
ｐ+ エピタキシャル成長基板に作製したＣＭＯＳＦＥＴ
及びＥＳＤ保護素子について説明する。
【０００５】図３及び図４は回路素子及びＥＳＤ保護素
子を含む半導体集積回路装置を表す要部切断側面図であ
る。尚、図３並びに図４は線Ｙ−Ｙで切断して継ぎ合わ
せれば、ここで対象としている半導体集積回路装置を表
す図となる。
子を含む半導体集積回路装置を表す要部切断側面図であ
る。尚、図３並びに図４は線Ｙ−Ｙで切断して継ぎ合わ
せれば、ここで対象としている半導体集積回路装置を表
す図となる。
【０００６】図３及び図４に於いて、１はｐ+ Ｓｉ半導
体基板、２はエピタキシャル成長したｐ- Ｓｉ半導体
層、３n はｎウエル、３p はｐウエル、４は内部回路、
５はＣＭＯＳＦＥＴからなるＥＳＤ保護素子、５nsはＥ
ＳＤ保護素子に於けるｎチャネルＭＯＳＦＥＴのソース
領域、５ndはＥＳＤ保護素子に於けるｎチャネルＭＯＳ
ＦＥＴのドレイン領域、６p は内部回路に於けるｐチャ
ネルＭＯＳＦＥＴ、６nは内部回路に於けるｎチャネル
ＭＯＳＦＥＴ、６psは内部回路に於けるｐチャネルＭＯ
ＳＦＥＴのソース領域、６pdは内部回路に於けるｐチャ
ネルＭＯＳＦＥＴのドレイン領域、６nsは内部回路に於
けるｎチャネルＭＯＳＦＥＴのソース領域、６ndは内部
回路に於けるｎチャネルＭＯＳＦＥＴのドレイン領域、
７p はガード・リング、７n はガード・リング、Ｔ1 は
ｐｎｐトランジスタからなる寄生トランジスタ、Ｔ2 は
ｎｐｎトランジスタからなる寄生トランジスタ、ＲWNは
ｎウエルの等価抵抗、ＲWPはｐウエルの等価抵抗をそれ
ぞれ示している。
体基板、２はエピタキシャル成長したｐ- Ｓｉ半導体
層、３n はｎウエル、３p はｐウエル、４は内部回路、
５はＣＭＯＳＦＥＴからなるＥＳＤ保護素子、５nsはＥ
ＳＤ保護素子に於けるｎチャネルＭＯＳＦＥＴのソース
領域、５ndはＥＳＤ保護素子に於けるｎチャネルＭＯＳ
ＦＥＴのドレイン領域、６p は内部回路に於けるｐチャ
ネルＭＯＳＦＥＴ、６nは内部回路に於けるｎチャネル
ＭＯＳＦＥＴ、６psは内部回路に於けるｐチャネルＭＯ
ＳＦＥＴのソース領域、６pdは内部回路に於けるｐチャ
ネルＭＯＳＦＥＴのドレイン領域、６nsは内部回路に於
けるｎチャネルＭＯＳＦＥＴのソース領域、６ndは内部
回路に於けるｎチャネルＭＯＳＦＥＴのドレイン領域、
７p はガード・リング、７n はガード・リング、Ｔ1 は
ｐｎｐトランジスタからなる寄生トランジスタ、Ｔ2 は
ｎｐｎトランジスタからなる寄生トランジスタ、ＲWNは
ｎウエルの等価抵抗、ＲWPはｐウエルの等価抵抗をそれ
ぞれ示している。
【０００７】図示されているように、ＣＭＯＳＦＥＴを
用いた半導体集積回路装置に於いては、ラッチ・アップ
を防止する為、ｎウエルの等価抵抗ＲWNもｐウエルの等
価抵抗ＲWPも低くすることが望ましく、その理由は、そ
れら等価抵抗が大きい場合、例えば等価抵抗ＲWPの両端
に於ける電位降下が二つの寄生トランジスタＴ1 及びＴ
2 をオンさせるほど大きくなるからである。
用いた半導体集積回路装置に於いては、ラッチ・アップ
を防止する為、ｎウエルの等価抵抗ＲWNもｐウエルの等
価抵抗ＲWPも低くすることが望ましく、その理由は、そ
れら等価抵抗が大きい場合、例えば等価抵抗ＲWPの両端
に於ける電位降下が二つの寄生トランジスタＴ1 及びＴ
2 をオンさせるほど大きくなるからである。
【０００８】さて、ＥＳＤ保護素子５に於いては、ドレ
イン領域５ndに流入する放電電流はｐウエル３p に流れ
込み、その結果、ｐウエル３p に於ける電位は上昇する
ことになり、ソース領域５ns−ｐウエル３p −ドレイン
領域５ndで構成されるｎｐｎトランジスタからなる寄生
トランジスタＴ3 がオンになって、流入した放電電流の
多くはドレイン領域５ndからソース領域５nsに流れるこ
とになり、この作用に依ってＥＳＤに依る回路の破壊を
防止している。
イン領域５ndに流入する放電電流はｐウエル３p に流れ
込み、その結果、ｐウエル３p に於ける電位は上昇する
ことになり、ソース領域５ns−ｐウエル３p −ドレイン
領域５ndで構成されるｎｐｎトランジスタからなる寄生
トランジスタＴ3 がオンになって、流入した放電電流の
多くはドレイン領域５ndからソース領域５nsに流れるこ
とになり、この作用に依ってＥＳＤに依る回路の破壊を
防止している。
【０００９】ところが、前記半導体集積回路装置に於い
ては、ｐ- ／ｐ+ エピタキシャル成長基板を用いること
で、ｐウエル３p の等価抵抗ＲWPを低く維持し、ラッチ
・アップが起こり難くする対策を採っている。
ては、ｐ- ／ｐ+ エピタキシャル成長基板を用いること
で、ｐウエル３p の等価抵抗ＲWPを低く維持し、ラッチ
・アップが起こり難くする対策を採っている。
【００１０】従って、ＥＳＤに依る放電電流がドレイン
領域５ndからｐウエル３p に流入してきた場合、ｐウエ
ル３p に於ける電位上昇が抑止されてしまい、寄生トラ
ンジスタＴ3 がオンにならず、ＥＳＤ保護機能が十分に
作用しない状態となる。
領域５ndからｐウエル３p に流入してきた場合、ｐウエ
ル３p に於ける電位上昇が抑止されてしまい、寄生トラ
ンジスタＴ3 がオンにならず、ＥＳＤ保護機能が十分に
作用しない状態となる。
【００１１】
【発明が解決しようとする課題】本発明では、半導体集
積回路装置に於ける入出力部のＥＳＤ保護機能を確保す
ること、及び、内部回路に於けるラッチ・アップの防止
を両立させることを目的としている。
積回路装置に於ける入出力部のＥＳＤ保護機能を確保す
ること、及び、内部回路に於けるラッチ・アップの防止
を両立させることを目的としている。
【００１２】
【課題を解決するための手段】本発明では、入出力部の
ＥＳＤ保護素子を形成する為のｐウエル、及び、内部回
路を形成する為のｐウエルそれぞれの深さを変えること
が基本になっている。
ＥＳＤ保護素子を形成する為のｐウエル、及び、内部回
路を形成する為のｐウエルそれぞれの深さを変えること
が基本になっている。
【００１３】前記したところから、本発明に依る半導体
集積回路装置に於いては、 （１）周辺回路のＣＭＯＳＦＥＴを構成するｐチャネル
ＭＯＳＦＥＴ（例えばｐチャネルＭＯＳＦＥＴ６p ）が
形成されたｎウエル（例えばｎウエル３n ）及び同じく
ｎチャネルＭＯＳＦＥＴ（例えばｎチャネルＭＯＳＦＥ
Ｔ６n ）が形成されたｐウエル（例えばｐウエル３p ）
とＥＳＤ保護機能をもつｎチャネルＭＯＳＦＥＴが形成
され且つ前記周辺回路のＣＭＯＳＦＥＴに於けるｎチャ
ネルＭＯＳＦＥＴが形成されたｐウエルに比較して浅く
形成されたｐウエルの各ウエルを含んでなるｐ- ／ｐ+
エピタキシャル成長基板を備えてなることを特徴とする
か、又は
集積回路装置に於いては、 （１）周辺回路のＣＭＯＳＦＥＴを構成するｐチャネル
ＭＯＳＦＥＴ（例えばｐチャネルＭＯＳＦＥＴ６p ）が
形成されたｎウエル（例えばｎウエル３n ）及び同じく
ｎチャネルＭＯＳＦＥＴ（例えばｎチャネルＭＯＳＦＥ
Ｔ６n ）が形成されたｐウエル（例えばｐウエル３p ）
とＥＳＤ保護機能をもつｎチャネルＭＯＳＦＥＴが形成
され且つ前記周辺回路のＣＭＯＳＦＥＴに於けるｎチャ
ネルＭＯＳＦＥＴが形成されたｐウエルに比較して浅く
形成されたｐウエルの各ウエルを含んでなるｐ- ／ｐ+
エピタキシャル成長基板を備えてなることを特徴とする
か、又は
【００１４】（２）前記（１）に於いて、ＥＳＤ機能を
もつｎチャネルＭＯＳＦＥＴがＥＳＤ保護素子（例えば
ＥＳＤ保護素子５）であるＣＭＯＳＦＥＴに於けるｎチ
ャネルＭＯＳＦＥＴであることを特徴とするか、又は
もつｎチャネルＭＯＳＦＥＴがＥＳＤ保護素子（例えば
ＥＳＤ保護素子５）であるＣＭＯＳＦＥＴに於けるｎチ
ャネルＭＯＳＦＥＴであることを特徴とするか、又は
【００１５】（３）周辺回路のＣＭＯＳＦＥＴを構成す
るｐチャネルＭＯＳＦＥＴが形成されたｎウエル及び同
じくｎチャネルＭＯＳＦＥＴが形成されたｐウエルとＥ
ＳＤ保護素子であるＣＭＯＳＦＥＴに於けるｐチャネル
ＭＯＳＦＥＴが形成され且つ前記周辺回路のＣＭＯＳＦ
ＥＴに於けるｐチャネルＭＯＳＦＥＴが形成されたｎウ
エルに比較して浅く形成されたｎウエルの各ウエルを含
んでなるｎ- ／ｎ+ エピタキシャル成長基板を備えてな
ることを特徴とする。
るｐチャネルＭＯＳＦＥＴが形成されたｎウエル及び同
じくｎチャネルＭＯＳＦＥＴが形成されたｐウエルとＥ
ＳＤ保護素子であるＣＭＯＳＦＥＴに於けるｐチャネル
ＭＯＳＦＥＴが形成され且つ前記周辺回路のＣＭＯＳＦ
ＥＴに於けるｐチャネルＭＯＳＦＥＴが形成されたｎウ
エルに比較して浅く形成されたｎウエルの各ウエルを含
んでなるｎ- ／ｎ+ エピタキシャル成長基板を備えてな
ることを特徴とする。
【００１６】前記手段を採ることに依り、半導体集積回
路装置の入出力部が形成されているｐウエルの等価抵抗
は高くなっているので、寄生トランジスタはオンし易く
なってＥＳＤ保護性能が向上する。この場合、ラッチ・
アップ耐性低下を懸念するむきもあろうが、ガード・リ
ングを設けることで解消される。また、内部回路が形成
されているｐウエルの等価抵抗は低くなっているので、
寄生トランジスタはオンし難くなってラッチ・アップ抑
止性能は向上されている。
路装置の入出力部が形成されているｐウエルの等価抵抗
は高くなっているので、寄生トランジスタはオンし易く
なってＥＳＤ保護性能が向上する。この場合、ラッチ・
アップ耐性低下を懸念するむきもあろうが、ガード・リ
ングを設けることで解消される。また、内部回路が形成
されているｐウエルの等価抵抗は低くなっているので、
寄生トランジスタはオンし難くなってラッチ・アップ抑
止性能は向上されている。
【００１７】
【発明の実施の形態】図１及び図２は本発明に於ける実
施の形態を説明する為の半導体集積回路装置を表す要部
切断側面図である。尚、図１並びに図２は線Ｙ−Ｙで切
断して継ぎ合わせれば、ここで対象としている半導体集
積回路装置を表す図となり、また、図２に於いて用いた
記号と同記号は同部分を示すか或いは同じ意味を持つも
のとする。
施の形態を説明する為の半導体集積回路装置を表す要部
切断側面図である。尚、図１並びに図２は線Ｙ−Ｙで切
断して継ぎ合わせれば、ここで対象としている半導体集
積回路装置を表す図となり、また、図２に於いて用いた
記号と同記号は同部分を示すか或いは同じ意味を持つも
のとする。
【００１８】本実施の形態の半導体集積回路装置が図３
及び図４に見られる従来の半導体集積回路装置と相違す
る点は、ＥＳＤ保護素子が形成されているｐウエル３０
p の深さが内部回路が形成されているｐウエル３p の深
さに比較して浅く形成されているところにあり、これに
依って、ｐウエル３０p の等価抵抗は高くなり、寄生ト
ランジスタはオンし易くなり、ＥＳＤ保護機能を良好に
果たすことができ、また、云うまでもなく、内部回路が
作り込まれているｐウエル３p の等価抵抗は低く抑えら
れているから、寄生トランジスタはオンし難くい状態に
なっている。
及び図４に見られる従来の半導体集積回路装置と相違す
る点は、ＥＳＤ保護素子が形成されているｐウエル３０
p の深さが内部回路が形成されているｐウエル３p の深
さに比較して浅く形成されているところにあり、これに
依って、ｐウエル３０p の等価抵抗は高くなり、寄生ト
ランジスタはオンし易くなり、ＥＳＤ保護機能を良好に
果たすことができ、また、云うまでもなく、内部回路が
作り込まれているｐウエル３p の等価抵抗は低く抑えら
れているから、寄生トランジスタはオンし難くい状態に
なっている。
【００１９】図１及び図２に見られる実施の形態の半導
体集積回路装置に於いては、不純物濃度が１×１０
19〔cm-3〕（０．０１〔Ω〕）であるｐ+ Ｓｉ半導体基
板１上に不純物濃度が１〜２×１０15〔cm-3〕（１０
〔Ω〕）で厚さが５〔μｍ〕のｐ-Ｓｉ半導体層２を成
長させたｐ／ｐ+ エピタキシャル成長基板を用いてい
る。
体集積回路装置に於いては、不純物濃度が１×１０
19〔cm-3〕（０．０１〔Ω〕）であるｐ+ Ｓｉ半導体基
板１上に不純物濃度が１〜２×１０15〔cm-3〕（１０
〔Ω〕）で厚さが５〔μｍ〕のｐ-Ｓｉ半導体層２を成
長させたｐ／ｐ+ エピタキシャル成長基板を用いてい
る。
【００２０】ＥＳＤ保護素子であるｎチャネルＭＯＳＦ
ＥＴを形成するｐウエル３０p の深さはｐ- Ｓｉ半導体
層２の表面から約２〔μｍ〕乃至３〔μｍ〕であり、ま
た、内部回路のｎチャネルＭＯＳＦＥＴを形成するｐウ
エル３p の深さはｐ- Ｓｉ半導体層２の表面から５〔μ
ｍ〕である。
ＥＴを形成するｐウエル３０p の深さはｐ- Ｓｉ半導体
層２の表面から約２〔μｍ〕乃至３〔μｍ〕であり、ま
た、内部回路のｎチャネルＭＯＳＦＥＴを形成するｐウ
エル３p の深さはｐ- Ｓｉ半導体層２の表面から５〔μ
ｍ〕である。
【００２１】ｐウエル３０p を形成するには、イオン注
入法を適用することに依り、イオン加速エネルギを３０
０〔ｋｅＶ〕として硼素イオンの打ち込みを行い、ま
た、ｐウエル３p を形成するには、イオン加速エネルギ
を６００〔ｋｅＶ〕として硼素イオンの打ち込みを行っ
た。
入法を適用することに依り、イオン加速エネルギを３０
０〔ｋｅＶ〕として硼素イオンの打ち込みを行い、ま
た、ｐウエル３p を形成するには、イオン加速エネルギ
を６００〔ｋｅＶ〕として硼素イオンの打ち込みを行っ
た。
【００２２】このようにしてｐウエル３０p 並びにｐウ
エル３p を形成し、その後、通常の技法を適用すること
に依り、ＥＳＤ保護素子用のｎチャネルＭＯＳＦＥＴ、
内部回路用のｎチャネルＭＯＳＦＥＴ及びｐチャネルＭ
ＯＳＦＥＴを作り込んで完成された半導体集積回路装置
に於いては、ｐウエル３０p では寄生バイポーラ・トラ
ンジスタが容易にオンとなってＥＳＤ保護機能は十分に
発揮され、また、ｐウエル３p 及びｎウエル３n では寄
生バイポーラ・トランジスタはオフであって、ラッチ・
アップは起こらなかった。
エル３p を形成し、その後、通常の技法を適用すること
に依り、ＥＳＤ保護素子用のｎチャネルＭＯＳＦＥＴ、
内部回路用のｎチャネルＭＯＳＦＥＴ及びｐチャネルＭ
ＯＳＦＥＴを作り込んで完成された半導体集積回路装置
に於いては、ｐウエル３０p では寄生バイポーラ・トラ
ンジスタが容易にオンとなってＥＳＤ保護機能は十分に
発揮され、また、ｐウエル３p 及びｎウエル３n では寄
生バイポーラ・トランジスタはオフであって、ラッチ・
アップは起こらなかった。
【００２３】実験に依れば、人体帯電モデル（ｈｕｍａ
ｎ ｂｏｄｙ ｍｏｄｅｌ）に於けるＥＳＤ耐圧は、Ｖ
SS端子を接地して入力端子から電流を入力した場合、Ｅ
ＳＤ保護素子が在るｐウエルを浅くしないものに比較し
て３０〔％〕以上も耐圧が向上し、また、ラッチ・アッ
プ耐性は変化がなく、従って、全体として信頼性が向上
した。
ｎ ｂｏｄｙ ｍｏｄｅｌ）に於けるＥＳＤ耐圧は、Ｖ
SS端子を接地して入力端子から電流を入力した場合、Ｅ
ＳＤ保護素子が在るｐウエルを浅くしないものに比較し
て３０〔％〕以上も耐圧が向上し、また、ラッチ・アッ
プ耐性は変化がなく、従って、全体として信頼性が向上
した。
【００２４】本発明に依れば、前記実施の形態に限定さ
れることなく、他に多くの改変を実現することが可能で
あり、例えば、前記実施の形態では、ｐ- ／ｐ+ エピタ
キシャル成長基板を用いた半導体集積回路装置について
説明したが、ｎ- ／ｎ+ エピタキシャル成長基板を用い
ても良いことは勿論である。
れることなく、他に多くの改変を実現することが可能で
あり、例えば、前記実施の形態では、ｐ- ／ｐ+ エピタ
キシャル成長基板を用いた半導体集積回路装置について
説明したが、ｎ- ／ｎ+ エピタキシャル成長基板を用い
ても良いことは勿論である。
【００２５】また、ＥＳＤ保護素子はＣＭＯＳＦＥＴに
限られず、ｎチャネルＭＯＳＦＥＴであっても良く、ま
た、ＥＳＤ保護素子がＣＭＯＳＦＥＴである場合、ＥＳ
Ｄ保護機能をもつＦＥＴとしては、実施の形態に挙げた
ｎチャネルＭＯＳＦＥＴの他にｐチャネルＭＯＳＦＥＴ
であっても良く、その場合には、ＥＳＤ保護機能をもつ
ｐチャネルＭＯＳＦＥＴが形成されるｎウエルは内部回
路に於けるｐチャネルＭＯＳＦＥＴが形成されたｎウエ
ルに比較して浅く形成される。
限られず、ｎチャネルＭＯＳＦＥＴであっても良く、ま
た、ＥＳＤ保護素子がＣＭＯＳＦＥＴである場合、ＥＳ
Ｄ保護機能をもつＦＥＴとしては、実施の形態に挙げた
ｎチャネルＭＯＳＦＥＴの他にｐチャネルＭＯＳＦＥＴ
であっても良く、その場合には、ＥＳＤ保護機能をもつ
ｐチャネルＭＯＳＦＥＴが形成されるｎウエルは内部回
路に於けるｐチャネルＭＯＳＦＥＴが形成されたｎウエ
ルに比較して浅く形成される。
【００２６】
【発明の効果】本発明に依る半導体集積回路装置に於い
ては、内部回路のＣＭＯＳＦＥＴを構成するｐチャネル
ＭＯＳＦＥＴが形成されたｎウエル及び同じくｎチャネ
ルＭＯＳＦＥＴが形成されたｐウエルとＥＳＤ保護機能
をもつｎチャネル（或いはｐチャネル）ＭＯＳＦＥＴが
形成され且つ前記内部回路のＣＭＯＳＦＥＴに於けるｎ
チャネル（或いはｐチャネル）ＭＯＳＦＥＴが形成され
たｐウエル（或いはｎウエル）に比較して浅く形成され
たｐウエル（或いはｎウエル）の各ウエルを含んでなる
ｐ- ／ｐ+ （或いはｎ- ／ｎ+ ）エピタキシャル成長基
板を備える。
ては、内部回路のＣＭＯＳＦＥＴを構成するｐチャネル
ＭＯＳＦＥＴが形成されたｎウエル及び同じくｎチャネ
ルＭＯＳＦＥＴが形成されたｐウエルとＥＳＤ保護機能
をもつｎチャネル（或いはｐチャネル）ＭＯＳＦＥＴが
形成され且つ前記内部回路のＣＭＯＳＦＥＴに於けるｎ
チャネル（或いはｐチャネル）ＭＯＳＦＥＴが形成され
たｐウエル（或いはｎウエル）に比較して浅く形成され
たｐウエル（或いはｎウエル）の各ウエルを含んでなる
ｐ- ／ｐ+ （或いはｎ- ／ｎ+ ）エピタキシャル成長基
板を備える。
【００２７】前記構成を採ること依り、半導体集積回路
装置の入出力部が形成されているｐウエルの等価抵抗は
高くなっているので、寄生トランジスタはオンし易くな
ってＥＳＤ保護性能が向上し、また、内部回路が形成さ
れているｐウエルの等価抵抗は低くなっているので、寄
生トランジスタはオンし難くなってラッチ・アップ抑止
性能が向上する。
装置の入出力部が形成されているｐウエルの等価抵抗は
高くなっているので、寄生トランジスタはオンし易くな
ってＥＳＤ保護性能が向上し、また、内部回路が形成さ
れているｐウエルの等価抵抗は低くなっているので、寄
生トランジスタはオンし難くなってラッチ・アップ抑止
性能が向上する。
【図１】本発明に於ける実施の形態を説明する為の半導
体集積回路装置を表す要部切断側面図である。
体集積回路装置を表す要部切断側面図である。
【図２】本発明に於ける実施の形態を説明する為の半導
体集積回路装置を表す要部切断側面図である。
体集積回路装置を表す要部切断側面図である。
【図３】回路素子及びＥＳＤ保護素子を含む半導体集積
回路装置を表す要部切断側面図である。
回路装置を表す要部切断側面図である。
【図４】回路素子及びＥＳＤ保護素子を含む半導体集積
回路装置を表す要部切断側面図である。
回路装置を表す要部切断側面図である。
１ ｐ+ Ｓｉ半導体基板 ２ エピタキシャル成長したｐ- Ｓｉ半導体層 ３n ｎウエル ３p ｐウエル ４ 内部回路 ５ ＣＭＯＳＦＥＴからなるＥＳＤ保護素子 ５ns ＥＳＤ保護素子のｎチャネルＭＯＳＦＥＴに於け
るソース領域 ５nd ＥＳＤ保護素子のｎチャネルＭＯＳＦＥＴに於け
るドレイン領域 ５ps ＥＳＤ保護素子のｐチャネルＭＯＳＦＥＴに於け
るソース領域 ５pd ＥＳＤ保護素子のｐチャネルＭＯＳＦＥＴに於け
るドレイン領域 ６p ｐチャネルＭＯＳＦＥＴ ６n ｎチャネルＭＯＳＦＥＴ ６ps ｐチャネルＭＯＳＦＥＴのソース領域 ６pd ｐチャネルＭＯＳＦＥＴのドレイン領域 ６ns ｎチャネルＭＯＳＦＥＴのソース領域 ６nd ｎチャネルＭＯＳＦＥＴのドレイン領域 Ｔ1 ｐｎｐトランジスタからなる寄生トランジスタ Ｔ2 ｎｐｎトランジスタからなる寄生トランジスタ ＲWN ｎウエルの等価抵抗 ＲWP ｐウエルの等価抵抗
るソース領域 ５nd ＥＳＤ保護素子のｎチャネルＭＯＳＦＥＴに於け
るドレイン領域 ５ps ＥＳＤ保護素子のｐチャネルＭＯＳＦＥＴに於け
るソース領域 ５pd ＥＳＤ保護素子のｐチャネルＭＯＳＦＥＴに於け
るドレイン領域 ６p ｐチャネルＭＯＳＦＥＴ ６n ｎチャネルＭＯＳＦＥＴ ６ps ｐチャネルＭＯＳＦＥＴのソース領域 ６pd ｐチャネルＭＯＳＦＥＴのドレイン領域 ６ns ｎチャネルＭＯＳＦＥＴのソース領域 ６nd ｎチャネルＭＯＳＦＥＴのドレイン領域 Ｔ1 ｐｎｐトランジスタからなる寄生トランジスタ Ｔ2 ｎｐｎトランジスタからなる寄生トランジスタ ＲWN ｎウエルの等価抵抗 ＲWP ｐウエルの等価抵抗
Claims (3)
- 【請求項１】内部回路のＣＭＯＳＦＥＴを構成するｐチ
ャネルＭＯＳＦＥＴが形成されたｎウエル及び同じくｎ
チャネルＭＯＳＦＥＴが形成されたｐウエルとＥＳＤ保
護機能をもつｎチャネルＭＯＳＦＥＴが形成され且つ前
記内部回路のＣＭＯＳＦＥＴに於けるｎチャネルＭＯＳ
ＦＥＴが形成されたｐウエルに比較して浅く形成された
ｐウエルの各ウエルを含んでなるｐ- ／ｐ+ エピタキシ
ャル成長基板を備えてなることを特徴とする半導体集積
回路装置。 - 【請求項２】ＥＳＤ機能をもつｎチャネルＭＯＳＦＥＴ
がＥＳＤ保護素子であるＣＭＯＳＦＥＴに於けるｎチャ
ネルＭＯＳＦＥＴであることを特徴とする請求項１記載
の半導体集積回路装置。 - 【請求項３】内部回路のＣＭＯＳＦＥＴを構成するｐチ
ャネルＭＯＳＦＥＴが形成されたｎウエル及び同じくｎ
チャネルＭＯＳＦＥＴが形成されたｐウエルとＥＳＤ保
護素子であるＣＭＯＳＦＥＴに於けるｐチャネルＭＯＳ
ＦＥＴが形成され且つ前記内部回路のＣＭＯＳＦＥＴに
於けるｐチャネルＭＯＳＦＥＴが形成されたｎウエルに
比較して浅く形成されたｎウエルの各ウエルを含んでな
るｎ- ／ｎ+ エピタキシャル成長基板を備えてなること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10329767A JP2000156422A (ja) | 1998-11-19 | 1998-11-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10329767A JP2000156422A (ja) | 1998-11-19 | 1998-11-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000156422A true JP2000156422A (ja) | 2000-06-06 |
Family
ID=18225052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10329767A Withdrawn JP2000156422A (ja) | 1998-11-19 | 1998-11-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000156422A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462383B1 (en) * | 1999-01-20 | 2002-10-08 | Nec Corporation | Semiconductor device with embedded protection element |
-
1998
- 1998-11-19 JP JP10329767A patent/JP2000156422A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462383B1 (en) * | 1999-01-20 | 2002-10-08 | Nec Corporation | Semiconductor device with embedded protection element |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060207 |