JPH02210861A - 半導体装置とその回路 - Google Patents
半導体装置とその回路Info
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- JPH02210861A JPH02210861A JP1029792A JP2979289A JPH02210861A JP H02210861 A JPH02210861 A JP H02210861A JP 1029792 A JP1029792 A JP 1029792A JP 2979289 A JP2979289 A JP 2979289A JP H02210861 A JPH02210861 A JP H02210861A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 113
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 239000012535 impurity Substances 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract description 18
- 230000003071 parasitic effect Effects 0.000 abstract description 13
- 238000005530 etching Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000009792 diffusion process Methods 0.000 description 14
- 230000015556 catabolic process Effects 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
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- Bipolar Transistors (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は半導体基板をドレイン領域またはアノード領域
またはコレクタ領域とした、ＭＯＳトランジスタまたは
導電変調型ＭＯＳデバイスまたはバイポーラトランジス
タを有する半導体集積回路装置に係り、特に、素子分離
用ＰＮ接合が順バイアスされることによる誤動作や過電
流を防止したことを特徴とする半導体装置に関する。
またはコレクタ領域とした、ＭＯＳトランジスタまたは
導電変調型ＭＯＳデバイスまたはバイポーラトランジス
タを有する半導体集積回路装置に係り、特に、素子分離
用ＰＮ接合が順バイアスされることによる誤動作や過電
流を防止したことを特徴とする半導体装置に関する。
従来、半導体ウェハ基板の裏面をバイポーラトランジス
タのコレクタやＭＯＳトランジスタのドレインとして用
いるパワー半導体素子と信号処理用素子を同一チップ上
に集積化する半導体装置の構造に関しては、アイ・イー
・デイ−・エム テクニカル ダイジェスト（１９８３
年１２月）第４０８頁から第４１１頁（ＩＥＤＭ Ｔｅ
ｃｈｎｉｃａ Ｉ Ｄｉ ｇｅ ｓ ｔ、 Ｄｅｃ
、 （１９８３） ＰＰ ４０８−４１１）において論
じられている。 すなわち高濃度Ｎ型半導体基板の上に素子分離用のＰ型
半導体層となるＰ型エピタキシャル溜を設け、その上に
素子形成領域となるＮ型エピタキシャル層を設け、基板
をコレクタまたはドレインとする素子部の高濃度Ｎ型半
導体基板領域とＮ型エピタキシャル層の間はＮ型埋込層
で接続し、素子分離を必要とする信号処理用素子は前記
Ｐ型エピタキシャル層に達するようにウェハ表面がら拡
散したＰ型拡散層を設け、通常のＰＮ接合分離型半導体
素子と同じ方法により素子分離を行っている。
タのコレクタやＭＯＳトランジスタのドレインとして用
いるパワー半導体素子と信号処理用素子を同一チップ上
に集積化する半導体装置の構造に関しては、アイ・イー
・デイ−・エム テクニカル ダイジェスト（１９８３
年１２月）第４０８頁から第４１１頁（ＩＥＤＭ Ｔｅ
ｃｈｎｉｃａ Ｉ Ｄｉ ｇｅ ｓ ｔ、 Ｄｅｃ
、 （１９８３） ＰＰ ４０８−４１１）において論
じられている。 すなわち高濃度Ｎ型半導体基板の上に素子分離用のＰ型
半導体層となるＰ型エピタキシャル溜を設け、その上に
素子形成領域となるＮ型エピタキシャル層を設け、基板
をコレクタまたはドレインとする素子部の高濃度Ｎ型半
導体基板領域とＮ型エピタキシャル層の間はＮ型埋込層
で接続し、素子分離を必要とする信号処理用素子は前記
Ｐ型エピタキシャル層に達するようにウェハ表面がら拡
散したＰ型拡散層を設け、通常のＰＮ接合分離型半導体
素子と同じ方法により素子分離を行っている。
上記従来の半導体集積回路装置ではＰＮ接合分離型半導
体素子の下に設けた素子分離用のＰ型エピタキシャル層
が、製造プロセス的制約によりあまり厚くできないため
と素子耐圧を保持するためあまり濃度を高くできないこ
とがら、この素子分離用のＰ型エピタキシャル層をＮＰ
Ｎ トランジスタのベースとし高濃度Ｎ型半導体基板を
コレクタとしＮ型エピタキシャル層をエミッタとする寄
生ＮＰＮトランジスタ動作が生じやすいという問題があ
った。 本発明の目的は前記寄生ＮＰＮトランジスタがオン状態
になりにくい半導体集積回路装置を提供することにある
。
体素子の下に設けた素子分離用のＰ型エピタキシャル層
が、製造プロセス的制約によりあまり厚くできないため
と素子耐圧を保持するためあまり濃度を高くできないこ
とがら、この素子分離用のＰ型エピタキシャル層をＮＰ
Ｎ トランジスタのベースとし高濃度Ｎ型半導体基板を
コレクタとしＮ型エピタキシャル層をエミッタとする寄
生ＮＰＮトランジスタ動作が生じやすいという問題があ
った。 本発明の目的は前記寄生ＮＰＮトランジスタがオン状態
になりにくい半導体集積回路装置を提供することにある
。
上記目的を達成するために本発明においては、前記従来
の半導体装置における寄生ＮＰＮトランジスタのコレク
タ領域となるＮ型半導体基板領域の主要部をウェハの裏
面よりエツチングにより除去した構造とした。
の半導体装置における寄生ＮＰＮトランジスタのコレク
タ領域となるＮ型半導体基板領域の主要部をウェハの裏
面よりエツチングにより除去した構造とした。
本発明によれば、前記素子分離用Ｐ型半導体領域が順バ
イアスされてしまうことが生じてもその近辺にはＮ型の
半導体基板がないため寄生ＮＰＮトランジスタは働かな
い。このため、Ｎ型半導体層をコレクタとし素子分離用
のＰ型エピタキシャル層領域をベースとしその上のＮ型
エピタキシャル層領域をエミッタとする寄生ＮＰＮ ト
ランジスタが働き不要電流が流れたり回路が誤動作した
りすることを防止できる。 ■実施例】 以下１本発明の実施例を図面により詳細に説明する。 第１図は本発明の第１の実施例の半導体装置の断面図を
示し、第２図にはその製造方法を示す断面図を示しであ
る。 まず第２図（ａ）に示しであるように、最初に高濃度Ｎ
型半導体基板１の上にＮ型埋込層２を形成しＰ型エピタ
キシャル層３を形成する。その後。 Ｎ型埋込層４を形成しＮ型エピタキシャル層５を形成す
る。 次に１通常のＰＮ接合分離型ＩＣプロセスに従い１本実
施例では左にＮ型半導体基板１をドレインとしたＭＯＳ
トランジスタを、右にはドレインをウェハの表から取る
ＭＯＳトランジスタを形成する工程を経ることにより第
２図（ｂ）の断面構造を得る。ここで、Ｎ型エピタキシ
ャル層５に形成する半導体素子はＰ型拡散層６とＰ型エ
ピタキシャル層３により素子分離する構造となっている
。 また、Ｎ型拡散層１１はソース領域、Ｐ型拡散層１０は
ボディ領域、９は多結晶シリコンまたは金属からなるゲ
ート電極層である。この第２図（ｂ）にて、Ｎ型半導体
基板１の端子をウェハ裏面からとる構造を用いた半導体
装置としては前述の従来例がある。 本発明ではさらに第２図（ｂ）に示した素子分離に用い
るＰ型エピタキシャル層領域の裏面側の絶ｍ層１２を選
択的に除去し、絶縁層１２をマスクにして高濃度Ｎ型半
導体基板１をエツチングで除去し、Ｐ型エピタキシャル
層領域３が裏面に現れるようにする。ここで、高濃度の
シリコン領域に比べ低濃度のシリコン領域の方がウェッ
トエツチング速度が遅いためＰ型エピタキシャル層が現
れたらエツチングを止めるというこのシリコンエツチン
グ工程の制御は容易に行える。 最後に、熱酸化またはデポジシ目ン工程により絶縁層１
６を形成し、Ｎ型半導体基板層１を覆っていた絶縁層１
２の少なくとも一部を除去し、電極層１７を蒸着して第
１図のような半導体装置を得る。電極層１７はＮ型半導
体基板層１の電極として働くと同時にＮ型半導体基板層
１とＰ型エピタキシャル層３との間の耐圧劣化防止用の
フィールドプレートとしても働く。 第２図（ｂ）にて、Ｎ型半導体基板１の端子をウェハ裏
面からとる従来の半導体装置では、Ｐ型エピタキシャル
層３を厚くするとＮ型エピタキシャル層５と高濃度Ｎ型
半導体基板１を接続するために設けであるＮ型埋込層２
，４を深く形成しなければならないため長時間の拡散を
必要とするという問題がある。また、Ｐ型エピタキシャ
ル層３の濃度を濃くすると高濃度Ｎ型埋込層４との間の
耐圧（ドレイン・基板間耐圧）が低くなるという問題が
ある。以上のことからＰ型エピタキシャル層３は厚くし
たり高濃度にしたりすることが難しい。このためＮ型半
導体基板１をコレクタとしＰ型エピタキシャル層３をベ
ースとし、Ｎ型埋込層４をエミッタとするＮＰＮトラン
ジスタが動作し基板からＮ型埋込層に向かって不要電流
が流れてしまったり誤動作をするという問題が生じる可
能性があった。 第１図に示した本発明によれば、素子分離用のＰ型エピ
タキシャル層３が順バイアスされてしまうことが生じて
もその下の高濃度Ｎ型半導体基板領域は大部分除去され
ているため従来半導体装置において存在したような寄生
ＮＰＮトランジスタは形成されない。このため、Ｎ型半
導体層をコレクタとし素子分離用のＰ型エピタキシャル
層領域をベースとしその上のＮ型エピタキシャル層領域
をエミッタとする寄生ＮＰＮトランジスタが働き不要電
流が流れたり誤動作したりすることを防止できる。 第３図は本発明の第２の実施例の半導体装置の断面図を
示す。本実施例ではＮ型半導体基板１とＰ型エピタキシ
ャル層３との間の耐圧を向上するためにＮ型半導体基板
層のシリコンエツチング工程の後にイオン打ち込み工程
により低濃度Ｎ型拡散Ｍ１５を追加形成した場合の実施
例を示している。本実施例ではマスクを用いて接合近辺
にのみ低濃度拡散層を形成しているがＮ型埋込層４との
間のパンチスルー耐圧が問題とならない場合にはマスク
なしでウェハの裏面全体に低濃度Ｎ型拡散層を形成して
も同様の効果が得られる。 第４図は本発明の第３の実施例の半導体装置の断面図を
示す。本実施例では裏面を平坦化するため裏面の電極層
１７を蒸着した後に平坦化層１８を設けている。 第５図は本発明の第４の実施例の半導体装置の断面図を
示す。本実施例でも裏面の平坦化層１８を設けているが
、裏面の金属層１７を蒸着する前に平坦化層１８を設け
るという工程順とした場合を示しである０本実施例の場
合、平坦化層１８に絶縁層を用いた場合には金属！極層
１７はフィールドプレートとして機能しないためＮ型半
導体基板１とＰ型エピタキシャル層３との間の耐圧を向
上するための低濃度Ｎ型拡散層１５が必要である。 第６図は本発明の第５の実施例の半導体装置の断面図を
示しである。本実施例ではＰ型エピタキシャル層３を容
易に厚くする手段として第７図に示すプロセスを用いて
いる。 すなわち、第７図（ａ）に示すように、まず最初にＮ型
半導体基板１をエツチングしＰ型エピタキシャル層３を
成長する。その後、第７図（ｂ）のように表面の平坦化
を行い、Ｎ型埋込層４を形成する。このあとの工程は第
２図に示した製造方法と同じである。 第８図は本発明の第６の実施例の半導体装置の断面図を
示しである０本実施例ではＰ型半導体基板をアノードと
する導電変調型デバイスとＰ型半導体領域により素子分
離された半導体素子を同一チップ上に共存させた場合の
半導体集積回路装置の断面構造を示しである。 本半導体装置を製造するためには、導電変調型デバイス
のアノードとなるＰ型半導体基板１０１を用い、まずＮ
型埋込層２を形成しＰ型エピタキシャル層３を形成する
０次に高濃度Ｎ型埋込層４とアノードからの少数キャリ
ヤ注入量抑制のための低濃度Ｎ型埋込層１０２を形成し
Ｎ型エピタキシャル層５を成長させればよい。あとの工
程は第２図の説明で述べたとおりである。 第９図は本発明の第７の実施例の半導体装置の断面図を
示しである０本実施例ではＮ型半導体基板１をコレクタ
とするＮＰＮ トランジスタとＰ型半導体領域により素
子分離された半導体素子を同一チップ上に共存させた場
合の半導体集積回路装置の断面構造を示しである。 第１０図は本発明の半導体装置を用いたＨブリッジ型モ
ータ酩動回路である。 ドレインをウェハの表から取るタイプのＭＯＳトランジ
スタ（例えば第１図右側のＭＯＳトランジスタ）はＰ型
拡散層により素子分離されているという利点があるが、
層抵抗１０〜４ｏΩ／口のＮ型埋込層３にドレイン電流
が必ず流れなければならないため、ゲートとソースから
なるセルを多数設けた大電流用ＭＯＳトランジスタの場
合にはオン抵抗低減のためにＮ型拡散層７を設ける密度
を多くする必要がある。このため、ドレインをウェハの
表から取るタイプのＭＯＳトランジスタに比べ同一オン
抵抗を得るための所要面積が１．５〜２倍になるという
欠点がある。 第１０図の回路では、ＮチャネルＭＯＳトランジスタＭ
１ＤとＭ、Ｄのドレインは素子分離する必要があるた
め、ウェハの表からドレインを取るタイプのＮチャネル
ＭＯＳトランジスタ（例えば第１図右側のＭＯＳトラン
ジスタ）を用いる。しかし、ＭｌｕとＭ２υは、ドレイ
ン端子を分離する必要がないため、ドレインを裏面のＮ
型半導体基板としたタイプのＭＯＳトランジスタ（例え
ば第１図左側のＭＯＳトランジスタ）で構成している。 このためチップ面積を有効に利用したモータ駆動回路を
実現でき、なおかつモータ駆動回路のように負荷がイン
ダクタンス成分を含むためＭ、ＤとＭ 、 ｎのドレイ
ンがグランド電位より下がることが生じても、電源電圧
ＶＤＤから寄生ＮＰＮ トランジスタ動作による無効電
流が流れたり回路が誤動作することがないという利点が
ある。 第１０図ではＭＯＳトランジスタで実現する場合の回路
図を示したが、導電変調型ＭＯＳデバイスやバイポーラ
トランジスタを用いた場合でも電源側に接続される能動
素子として本発明の裏面を端子とする素子を用いれば、
上記の効果が得られる。
イアスされてしまうことが生じてもその近辺にはＮ型の
半導体基板がないため寄生ＮＰＮトランジスタは働かな
い。このため、Ｎ型半導体層をコレクタとし素子分離用
のＰ型エピタキシャル層領域をベースとしその上のＮ型
エピタキシャル層領域をエミッタとする寄生ＮＰＮ ト
ランジスタが働き不要電流が流れたり回路が誤動作した
りすることを防止できる。 ■実施例】 以下１本発明の実施例を図面により詳細に説明する。 第１図は本発明の第１の実施例の半導体装置の断面図を
示し、第２図にはその製造方法を示す断面図を示しであ
る。 まず第２図（ａ）に示しであるように、最初に高濃度Ｎ
型半導体基板１の上にＮ型埋込層２を形成しＰ型エピタ
キシャル層３を形成する。その後。 Ｎ型埋込層４を形成しＮ型エピタキシャル層５を形成す
る。 次に１通常のＰＮ接合分離型ＩＣプロセスに従い１本実
施例では左にＮ型半導体基板１をドレインとしたＭＯＳ
トランジスタを、右にはドレインをウェハの表から取る
ＭＯＳトランジスタを形成する工程を経ることにより第
２図（ｂ）の断面構造を得る。ここで、Ｎ型エピタキシ
ャル層５に形成する半導体素子はＰ型拡散層６とＰ型エ
ピタキシャル層３により素子分離する構造となっている
。 また、Ｎ型拡散層１１はソース領域、Ｐ型拡散層１０は
ボディ領域、９は多結晶シリコンまたは金属からなるゲ
ート電極層である。この第２図（ｂ）にて、Ｎ型半導体
基板１の端子をウェハ裏面からとる構造を用いた半導体
装置としては前述の従来例がある。 本発明ではさらに第２図（ｂ）に示した素子分離に用い
るＰ型エピタキシャル層領域の裏面側の絶ｍ層１２を選
択的に除去し、絶縁層１２をマスクにして高濃度Ｎ型半
導体基板１をエツチングで除去し、Ｐ型エピタキシャル
層領域３が裏面に現れるようにする。ここで、高濃度の
シリコン領域に比べ低濃度のシリコン領域の方がウェッ
トエツチング速度が遅いためＰ型エピタキシャル層が現
れたらエツチングを止めるというこのシリコンエツチン
グ工程の制御は容易に行える。 最後に、熱酸化またはデポジシ目ン工程により絶縁層１
６を形成し、Ｎ型半導体基板層１を覆っていた絶縁層１
２の少なくとも一部を除去し、電極層１７を蒸着して第
１図のような半導体装置を得る。電極層１７はＮ型半導
体基板層１の電極として働くと同時にＮ型半導体基板層
１とＰ型エピタキシャル層３との間の耐圧劣化防止用の
フィールドプレートとしても働く。 第２図（ｂ）にて、Ｎ型半導体基板１の端子をウェハ裏
面からとる従来の半導体装置では、Ｐ型エピタキシャル
層３を厚くするとＮ型エピタキシャル層５と高濃度Ｎ型
半導体基板１を接続するために設けであるＮ型埋込層２
，４を深く形成しなければならないため長時間の拡散を
必要とするという問題がある。また、Ｐ型エピタキシャ
ル層３の濃度を濃くすると高濃度Ｎ型埋込層４との間の
耐圧（ドレイン・基板間耐圧）が低くなるという問題が
ある。以上のことからＰ型エピタキシャル層３は厚くし
たり高濃度にしたりすることが難しい。このためＮ型半
導体基板１をコレクタとしＰ型エピタキシャル層３をベ
ースとし、Ｎ型埋込層４をエミッタとするＮＰＮトラン
ジスタが動作し基板からＮ型埋込層に向かって不要電流
が流れてしまったり誤動作をするという問題が生じる可
能性があった。 第１図に示した本発明によれば、素子分離用のＰ型エピ
タキシャル層３が順バイアスされてしまうことが生じて
もその下の高濃度Ｎ型半導体基板領域は大部分除去され
ているため従来半導体装置において存在したような寄生
ＮＰＮトランジスタは形成されない。このため、Ｎ型半
導体層をコレクタとし素子分離用のＰ型エピタキシャル
層領域をベースとしその上のＮ型エピタキシャル層領域
をエミッタとする寄生ＮＰＮトランジスタが働き不要電
流が流れたり誤動作したりすることを防止できる。 第３図は本発明の第２の実施例の半導体装置の断面図を
示す。本実施例ではＮ型半導体基板１とＰ型エピタキシ
ャル層３との間の耐圧を向上するためにＮ型半導体基板
層のシリコンエツチング工程の後にイオン打ち込み工程
により低濃度Ｎ型拡散Ｍ１５を追加形成した場合の実施
例を示している。本実施例ではマスクを用いて接合近辺
にのみ低濃度拡散層を形成しているがＮ型埋込層４との
間のパンチスルー耐圧が問題とならない場合にはマスク
なしでウェハの裏面全体に低濃度Ｎ型拡散層を形成して
も同様の効果が得られる。 第４図は本発明の第３の実施例の半導体装置の断面図を
示す。本実施例では裏面を平坦化するため裏面の電極層
１７を蒸着した後に平坦化層１８を設けている。 第５図は本発明の第４の実施例の半導体装置の断面図を
示す。本実施例でも裏面の平坦化層１８を設けているが
、裏面の金属層１７を蒸着する前に平坦化層１８を設け
るという工程順とした場合を示しである０本実施例の場
合、平坦化層１８に絶縁層を用いた場合には金属！極層
１７はフィールドプレートとして機能しないためＮ型半
導体基板１とＰ型エピタキシャル層３との間の耐圧を向
上するための低濃度Ｎ型拡散層１５が必要である。 第６図は本発明の第５の実施例の半導体装置の断面図を
示しである。本実施例ではＰ型エピタキシャル層３を容
易に厚くする手段として第７図に示すプロセスを用いて
いる。 すなわち、第７図（ａ）に示すように、まず最初にＮ型
半導体基板１をエツチングしＰ型エピタキシャル層３を
成長する。その後、第７図（ｂ）のように表面の平坦化
を行い、Ｎ型埋込層４を形成する。このあとの工程は第
２図に示した製造方法と同じである。 第８図は本発明の第６の実施例の半導体装置の断面図を
示しである０本実施例ではＰ型半導体基板をアノードと
する導電変調型デバイスとＰ型半導体領域により素子分
離された半導体素子を同一チップ上に共存させた場合の
半導体集積回路装置の断面構造を示しである。 本半導体装置を製造するためには、導電変調型デバイス
のアノードとなるＰ型半導体基板１０１を用い、まずＮ
型埋込層２を形成しＰ型エピタキシャル層３を形成する
０次に高濃度Ｎ型埋込層４とアノードからの少数キャリ
ヤ注入量抑制のための低濃度Ｎ型埋込層１０２を形成し
Ｎ型エピタキシャル層５を成長させればよい。あとの工
程は第２図の説明で述べたとおりである。 第９図は本発明の第７の実施例の半導体装置の断面図を
示しである０本実施例ではＮ型半導体基板１をコレクタ
とするＮＰＮ トランジスタとＰ型半導体領域により素
子分離された半導体素子を同一チップ上に共存させた場
合の半導体集積回路装置の断面構造を示しである。 第１０図は本発明の半導体装置を用いたＨブリッジ型モ
ータ酩動回路である。 ドレインをウェハの表から取るタイプのＭＯＳトランジ
スタ（例えば第１図右側のＭＯＳトランジスタ）はＰ型
拡散層により素子分離されているという利点があるが、
層抵抗１０〜４ｏΩ／口のＮ型埋込層３にドレイン電流
が必ず流れなければならないため、ゲートとソースから
なるセルを多数設けた大電流用ＭＯＳトランジスタの場
合にはオン抵抗低減のためにＮ型拡散層７を設ける密度
を多くする必要がある。このため、ドレインをウェハの
表から取るタイプのＭＯＳトランジスタに比べ同一オン
抵抗を得るための所要面積が１．５〜２倍になるという
欠点がある。 第１０図の回路では、ＮチャネルＭＯＳトランジスタＭ
１ＤとＭ、Ｄのドレインは素子分離する必要があるた
め、ウェハの表からドレインを取るタイプのＮチャネル
ＭＯＳトランジスタ（例えば第１図右側のＭＯＳトラン
ジスタ）を用いる。しかし、ＭｌｕとＭ２υは、ドレイ
ン端子を分離する必要がないため、ドレインを裏面のＮ
型半導体基板としたタイプのＭＯＳトランジスタ（例え
ば第１図左側のＭＯＳトランジスタ）で構成している。 このためチップ面積を有効に利用したモータ駆動回路を
実現でき、なおかつモータ駆動回路のように負荷がイン
ダクタンス成分を含むためＭ、ＤとＭ 、 ｎのドレイ
ンがグランド電位より下がることが生じても、電源電圧
ＶＤＤから寄生ＮＰＮ トランジスタ動作による無効電
流が流れたり回路が誤動作することがないという利点が
ある。 第１０図ではＭＯＳトランジスタで実現する場合の回路
図を示したが、導電変調型ＭＯＳデバイスやバイポーラ
トランジスタを用いた場合でも電源側に接続される能動
素子として本発明の裏面を端子とする素子を用いれば、
上記の効果が得られる。
本発明によれば、Ｎ型半導体基板の上に素子分離用のＰ
型半導体層を設けその上にＮ型半導体の素子形成領域を
設けた半導体装置において、前記素子分離用のＰ型半導
体層を素子分離領域とする主要部分の下のＮ型半導体基
板領域を選択的に除去している。このため前記素子分離
用Ｐ型半導体領域が順バイアスされてしまうことが生じ
てもその近辺にはＮ型の半導体基板がないため、Ｎ型半
導体基板をコレクタとする寄生Ｎ Ｐ Ｎ トランジス
タは働かないという効果がある。このため、Ｎ型半導体
基板をコレクタとする寄生ＮＰＮトランジスタがオンす
ることによる不要過電流防止と回路の誤動作発生を防止
できるという効果がある。
型半導体層を設けその上にＮ型半導体の素子形成領域を
設けた半導体装置において、前記素子分離用のＰ型半導
体層を素子分離領域とする主要部分の下のＮ型半導体基
板領域を選択的に除去している。このため前記素子分離
用Ｐ型半導体領域が順バイアスされてしまうことが生じ
てもその近辺にはＮ型の半導体基板がないため、Ｎ型半
導体基板をコレクタとする寄生Ｎ Ｐ Ｎ トランジス
タは働かないという効果がある。このため、Ｎ型半導体
基板をコレクタとする寄生ＮＰＮトランジスタがオンす
ることによる不要過電流防止と回路の誤動作発生を防止
できるという効果がある。
第１図は本発明の第１の実施例の半導体装置の断面図、
第２図は本発明の第１の実施例の製造プロセスを示す半
導体装置の断面図、第３図乃至第６図は本発明の他の実
施例の半導体装置の断面図、第７図は第６図の実施例の
製造プロセスを示す半導体装置の断面図、第８図乃至第
９図は本発明のさらに他の実施例の半導体装置の断面図
、第１０図は本発明の半導体装置を用いた半導体回路の
一例を示す回路図である。 符号の説明 １・・・Ｎ型半導体基板、２．４．１０２・・・Ｎ型埋
込層、３・・・Ｐ型エピタキシャル層、５・・・Ｎ型エ
ピタキシャル層、６．１０・・・Ｐ型拡散層、７．１１
．１５・・・Ｎ型拡散層、８．１２．１６・・・絶縁層
、９・・・ゲート電極層、１３．１７・・・電極層、１
４・・・保護膜、１８・・・平坦化層、１０１・・・Ｐ
型半導体基板、Ｖｏｏ・・・電源電圧、ＧＮＤ・・・グ
ランド電圧、Ｍ・・・モータ、Ｍ工υ１Ｍ１ｕ・・・Ｎ
型半導体基板をドレインとす６ＮチャネルＭＯＳトラン
ジスタ、Ｍｈｏｓ Ｍ、ｎ・・・Ｐ型半導体領域で分離
されたＮ型領域内に形成第２目 ツ ク ／２ 第４固 第７図 Ｃ〜 （ｂ） ／ ＮＢ 纂ｌ固 第７０因
第２図は本発明の第１の実施例の製造プロセスを示す半
導体装置の断面図、第３図乃至第６図は本発明の他の実
施例の半導体装置の断面図、第７図は第６図の実施例の
製造プロセスを示す半導体装置の断面図、第８図乃至第
９図は本発明のさらに他の実施例の半導体装置の断面図
、第１０図は本発明の半導体装置を用いた半導体回路の
一例を示す回路図である。 符号の説明 １・・・Ｎ型半導体基板、２．４．１０２・・・Ｎ型埋
込層、３・・・Ｐ型エピタキシャル層、５・・・Ｎ型エ
ピタキシャル層、６．１０・・・Ｐ型拡散層、７．１１
．１５・・・Ｎ型拡散層、８．１２．１６・・・絶縁層
、９・・・ゲート電極層、１３．１７・・・電極層、１
４・・・保護膜、１８・・・平坦化層、１０１・・・Ｐ
型半導体基板、Ｖｏｏ・・・電源電圧、ＧＮＤ・・・グ
ランド電圧、Ｍ・・・モータ、Ｍ工υ１Ｍ１ｕ・・・Ｎ
型半導体基板をドレインとす６ＮチャネルＭＯＳトラン
ジスタ、Ｍｈｏｓ Ｍ、ｎ・・・Ｐ型半導体領域で分離
されたＮ型領域内に形成第２目 ツ ク ／２ 第４固 第７図 Ｃ〜 （ｂ） ／ ＮＢ 纂ｌ固 第７０因
Claims (1)
- 【特許請求の範囲】 １、第１の第１導電型半導体層内に形成された半導体素
子が前記第１の第１導電型半導体層の下に形成した第１
の第２導電型半導体層と、この第１の第２導電型半導体
層に達するよう形成した第２の第２導電型半導体層とに
より分離され、前記第１の第２導電型半導体層の下に裏
面から延在する絶縁層が形成されており、この絶縁層が
存在しない裏面領域にＭＯＳトランジスタのドレイン端
子かバイポーラトランジスタのコレクタ端子か導電型変
調型ＭＯＳデバイスのアノード端子が存在することを特
徴とする半導体装置。 ２、前記第１の第２導電型半導体層の裏面側周辺に第２
の第１導電型半導体層を有し、前記第１の第２導電型半
導体層と前記第２の第１導電型半導体層との裏面境界部
に前記第２の第１導電型半導体層より低不純物濃度の第
３の第１導電型半導体層を有することを特徴とする請求
項第１項記載の半導体装置。 ３、前記第１の第２導電型半導体層と裏面側周辺に設け
た第２の第１導電型半導体層との間の接合表面に絶縁層
を介して導電層が設けられており、さらにこの導電層が
前記第２の第１導電型半導体層と電気的に直接またはダ
イオード１個分の電位差だけで接続されていることを特
徴とする請求項第１項または第２項記載の半導体装置。 ４、請求項第１項記載から第３項記載の半導体装置にお
いて、半導体基板の裏面をドレイン端子またはアノード
端子またはコレクタ端子としているＭＯＳトランジスタ
または導電変調型ＭＯＳデバイスまたはバイポーラトラ
ンジスタをプルアップ用素子として用いることを特徴と
する半導体集積回路。 ５、請求項第１項記載から第３項記載の半導体装置にお
いて、半導体基板の裏面をドレイン端子またはアノード
端子またはコレクタ端子としているＭＯＳトランジスタ
または導電変調型ＭＯＳデバイスまたはバイポーラトラ
ンジスタをプルアップ用素子として用い、前記第１の第
２導電型半導体層と第２の第２導電型半導体層により素
子分離された半導体素子をプルダウン用素子として用い
ることを特徴とするモータ駆動用半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029792A JPH02210861A (ja) | 1989-02-10 | 1989-02-10 | 半導体装置とその回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1029792A JPH02210861A (ja) | 1989-02-10 | 1989-02-10 | 半導体装置とその回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02210861A true JPH02210861A (ja) | 1990-08-22 |
Family
ID=12285849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1029792A Pending JPH02210861A (ja) | 1989-02-10 | 1989-02-10 | 半導体装置とその回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02210861A (ja) |
-
1989
- 1989-02-10 JP JP1029792A patent/JPH02210861A/ja active Pending
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