JPS622660A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS622660A JPS622660A JP60141708A JP14170885A JPS622660A JP S622660 A JPS622660 A JP S622660A JP 60141708 A JP60141708 A JP 60141708A JP 14170885 A JP14170885 A JP 14170885A JP S622660 A JPS622660 A JP S622660A
- Authority
- JP
- Japan
- Prior art keywords
- impurity concentration
- effect transistor
- field effect
- concentration region
- zener diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に絶縁ゲート型電界効果
トランジスタと該絶縁ゲート型電界効果トランジスタの
絶縁ゲートを保護するためのツェナーダイオードとを有
する半導体装置に関する。
トランジスタと該絶縁ゲート型電界効果トランジスタの
絶縁ゲートを保護するためのツェナーダイオードとを有
する半導体装置に関する。
〔従来の技術Ｊ
従来、この種の半導体装置は均一な不純物濃度を有する
半導体基板又は比較的厚いエピタキシャル層を有する半
導体基板」二に形成されていた。さらにその不純物濃度
は一般に低濃度で高抵抗を有しているのが通例であった
。第２図は従来の半導体装置の模式的断面図であり、２
３はツェナーダイオードとＭＯ３型電界効果トランジス
タが形成される低不純！１１７１！４度領域であり、通
常５μｍ以上の厚さが必要である６ ｒ発明が解決しようとする問題点〕 従来の半導体装置では、装置が形成される半導体基板が
高抵抗であるため、高周波的にはいわゆるバックゲー１
〜の電位が不安定になりやすく、バ・ツクゲートを通じ
て高周波信号が入力側にフィードバックされる欠点を有
している。又エピタキシャル基板を用いた場合でもサブ
ストＩ２−トの不純物濃度は高くすることはできてもツ
ェナーダイオードと絶縁ゲート型電界効果トランジスタ
は同一エピタキシャル層上に形成しているため、ツェナ
−ダイオードを形成するのに要する接合深さ以上にエピ
タキシャル層を厚くする必要があり、又、その不純物濃
度は一般的には高濃度にすることは出来ないため、効果
的にはバックゲー■・に高抵抗が入ることになり、高周
波特性の改善には不充分であった。
半導体基板又は比較的厚いエピタキシャル層を有する半
導体基板」二に形成されていた。さらにその不純物濃度
は一般に低濃度で高抵抗を有しているのが通例であった
。第２図は従来の半導体装置の模式的断面図であり、２
３はツェナーダイオードとＭＯ３型電界効果トランジス
タが形成される低不純！１１７１！４度領域であり、通
常５μｍ以上の厚さが必要である６ ｒ発明が解決しようとする問題点〕 従来の半導体装置では、装置が形成される半導体基板が
高抵抗であるため、高周波的にはいわゆるバックゲー１
〜の電位が不安定になりやすく、バ・ツクゲートを通じ
て高周波信号が入力側にフィードバックされる欠点を有
している。又エピタキシャル基板を用いた場合でもサブ
ストＩ２−トの不純物濃度は高くすることはできてもツ
ェナーダイオードと絶縁ゲート型電界効果トランジスタ
は同一エピタキシャル層上に形成しているため、ツェナ
−ダイオードを形成するのに要する接合深さ以上にエピ
タキシャル層を厚くする必要があり、又、その不純物濃
度は一般的には高濃度にすることは出来ないため、効果
的にはバックゲー■・に高抵抗が入ることになり、高周
波特性の改善には不充分であった。
本発明の半導体装置は絶縁ゲート型電界効果トランジス
タと、該絶縁ゲート型電界効果トランジスタの絶縁ゲー
ト保護のためのツェナーダイオードとを有する半導体装
置において、前記ツェナーダイオードが形成される半導
体基板の低不純物濃度領域が絶縁ゲート型電界効果トラ
ンジスタが形成される低不純物濃度領域よりも厚く形成
することにより構成される。
タと、該絶縁ゲート型電界効果トランジスタの絶縁ゲー
ト保護のためのツェナーダイオードとを有する半導体装
置において、前記ツェナーダイオードが形成される半導
体基板の低不純物濃度領域が絶縁ゲート型電界効果トラ
ンジスタが形成される低不純物濃度領域よりも厚く形成
することにより構成される。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の模式的断面図である。
例として本実施例ではソースと基板とを直流的に短絡し
であるＮチャネルＭＯ３型電界効果トランジスタをとり
上げた。
であるＮチャネルＭＯ３型電界効果トランジスタをとり
上げた。
第１図において、２１はツェナーダイオード部の低不純
物濃度領域、２２はＭＯ８型電界効果トランジスタ部の
低不純物濃度領域を示し、本実施例ではそれぞれ５μｍ
、１μｍの厚さを有し、不純物濃度は１０”ｃｍ＝であ
る。又１１は基板でありその不純物濃度は本実施例では
１０′ｇｃｍ−’である。本実施例の第１図のＭＯＳ型
電界効果トランジスタの形成領域２２．従来例の第２図
のＭＯＳ電界効果トランジスタ及びツェナーダイオード
形成領域２３の部分はＭＯＳ型電界効果トランジスタの
バックゲ−１・に相当し、両者を比較した時本発明によ
る構造は２２．２Ｂ、の厚さの差分だけバックゲートと
接地面の間に入る抵抗を小さくできる。
物濃度領域、２２はＭＯ８型電界効果トランジスタ部の
低不純物濃度領域を示し、本実施例ではそれぞれ５μｍ
、１μｍの厚さを有し、不純物濃度は１０”ｃｍ＝であ
る。又１１は基板でありその不純物濃度は本実施例では
１０′ｇｃｍ−’である。本実施例の第１図のＭＯＳ型
電界効果トランジスタの形成領域２２．従来例の第２図
のＭＯＳ電界効果トランジスタ及びツェナーダイオード
形成領域２３の部分はＭＯＳ型電界効果トランジスタの
バックゲ−１・に相当し、両者を比較した時本発明によ
る構造は２２．２Ｂ、の厚さの差分だけバックゲートと
接地面の間に入る抵抗を小さくできる。
以上説明したように本発明によれば絶縁ゲート型電界効
果トランジスタが形成されている部分の半導体基板の低
不純物濃度領域は充分薄いためいわゆるバックゲートと
接地面との間に直列に挿入される抵抗分は充分小さくす
ることができる。従って高周波的にもバックゲートの電
位が固定されるため高周波特性の不安定性が解消する。
果トランジスタが形成されている部分の半導体基板の低
不純物濃度領域は充分薄いためいわゆるバックゲートと
接地面との間に直列に挿入される抵抗分は充分小さくす
ることができる。従って高周波的にもバックゲートの電
位が固定されるため高周波特性の不安定性が解消する。
第１図は本発明の一実施例の模式的断面図、第２図は従
来の半導体装置の一例の模式的断面図である４ １１・・・サブストレー１〜．２１・・・ツェナーダイ
オード形成領域、２２・・・絶縁ゲート電界効果トラン
ジスタ形成領域（バックゲート）、２Ｂ・・・絶縁ゲー
ト電界効果トランジスタ及びツェナーダイオード形成領
域（バックゲート）。 Ｓ・；・７ 華 ！ 圀 声 ２ 凹
来の半導体装置の一例の模式的断面図である４ １１・・・サブストレー１〜．２１・・・ツェナーダイ
オード形成領域、２２・・・絶縁ゲート電界効果トラン
ジスタ形成領域（バックゲート）、２Ｂ・・・絶縁ゲー
ト電界効果トランジスタ及びツェナーダイオード形成領
域（バックゲート）。 Ｓ・；・７ 華 ！ 圀 声 ２ 凹
Claims (1)
- 絶縁ゲート型電界効果トランジスタと、該絶縁ゲート
型電界効果トランジスタの絶縁ゲート保護のためのツェ
ナーダイオードとを有する半導体装置において、前記ツ
ェナーダイオードが形成される半導体基板の低不純物濃
度領域が絶縁ゲート型電界効果トランジスタが形成され
る低不純物濃度領域よりも厚いことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141708A JPS622660A (ja) | 1985-06-28 | 1985-06-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141708A JPS622660A (ja) | 1985-06-28 | 1985-06-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS622660A true JPS622660A (ja) | 1987-01-08 |
Family
ID=15298351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60141708A Pending JPS622660A (ja) | 1985-06-28 | 1985-06-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS622660A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH026912U (ja) * | 1988-06-28 | 1990-01-17 | ||
| US6653689B2 (en) | 2000-06-08 | 2003-11-25 | Seiko Epson Corporation | Semiconductor device having electrostatic protection circuit |
| US6794242B1 (en) | 2000-09-29 | 2004-09-21 | Infineon Technologies Ag | Extendible process for improved top oxide layer for DRAM array and the gate interconnects while providing self-aligned gate contacts |
-
1985
- 1985-06-28 JP JP60141708A patent/JPS622660A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH026912U (ja) * | 1988-06-28 | 1990-01-17 | ||
| US6653689B2 (en) | 2000-06-08 | 2003-11-25 | Seiko Epson Corporation | Semiconductor device having electrostatic protection circuit |
| US6794242B1 (en) | 2000-09-29 | 2004-09-21 | Infineon Technologies Ag | Extendible process for improved top oxide layer for DRAM array and the gate interconnects while providing self-aligned gate contacts |
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